DE102005009974B4

DE102005009974B4 - Transistor mit flachem Germaniumimplantationsbereich im Kanalund Verfahren zur Herstellung

Info

Publication number: DE102005009974B4
Application number: DE102005009974A
Authority: DE
Inventors: Hong-Jyh Li
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-03-22
Filing date: 2005-03-04
Publication date: 2013-11-07
Anticipated expiration: 2025-03-05
Also published as: US20060252238A1; CN1674300B; US20060228875A1; DE102005009974A1; US7312137B2; US7094671B2; CN1674300A; US7417248B2; US20050205858A1

Abstract

Transistor (250, 360), mit: einem Werkstück (202, 302), wobei das Werkstück (202, 302) eine Oberfläche (232, 332) umfasst; einem in dem Werkstück (202, 302) angeordneten kristallinen Bereich (238, 338), wobei der kristalline Bereich (238, 338) Germanium umfasst, wobei der kristalline Bereich (238, 338) sich in dem Werkstück (202, 302) von der Oberfläche (232, 332) des Werkstücks über etwa 12 Nanometer oder weniger erstreckt; einem Gate-Dielektrikum (240, 340), das über dem kristallinen Bereich (238, 338) angeordnet ist; einem Gate-Bereich (242, 342), der über dem Gate-Dielektrikum (240, 340) angeordnet ist; und einem Source-Bereich (S) und einem Drain-Bereich (D), die in zumindest dem kristallinen Bereich (238, 338) in dem Werkstück (202, 302) ausgebildet sind, dadurch gekennzeichnet, dass der kristalline Bereich (238, 338) einen oberen Abschnitt (230a) mit etwa 50% oder mehr Germanium umfasst.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterbauelemente und insbesondere auf ein Verfahren zur Herstellung eines Transistors und eine Struktur desselben.
HINTERGRUND
Halbleiterbauelemente werden bei einer Vielfalt von elektronischen Anwendungen wie beispielsweise Personalcomputern, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung verwendet. Ein Transistor ist ein Element, das in Halbleiterbauelementen umfassend genutzt wird. Es können z. B. Millionen von Transistoren auf einer einzelnen integrierten Schaltung (IC) vorhanden sein. Ein bei der Halbleiterbauelementherstellung verwendeter üblicher Typ von Transistor ist ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET).
Das Gate-Dielektrikum für MOSFET-Bauelemente hat in der Vergangenheit typischerweise Siliziumdioxid umfasst, das typischerweise eine Dielektrizitätskonstante von 3,9 hat. Während Bauelemente in der Größe herunterskaliert werden, wird die Verwendung von Siliziumdioxid für ein Gate-Dielektrikum jedoch wegen des Gate-Leckstroms, der die Bauelementleistungsfähigkeit verschlechtern kann, ein Problem. Daher ist in der Industrie eine Tendenz zu der Entwicklung der Verwendung von Materialien mit hoher Dielektrizitätskonstante (k) für die Verwendung als das Gate-Dielektrikum in MOSFET-Bauelementen vorhanden. Der Ausdruck ”Materialien mit hohem k”, wie dabei verwendet, bezieht sich auf ein dielektrisches Material mit einer Dielektrizitätskonstante von 4,0 oder mehr.
Die Entwicklung von Gate-Dielektrika mit hohem k ist in der Ausgabe 2003 der Internationalen Technologie-Roadmap für Halbleiter (ITRS, International Technology Roadmap for Semiconductors), als eine der zukünftigen Herausforderungen identifiziert worden, wobei die Roadmap die technologischen Herausforderungen und Bedürfnisse im Angesicht der Halbleiterindustrie über die nächsten 15 Jahre identifiziert. Für leistungsarme Logik (z. B. für tragbare elektronische Anwendungen) ist es wichtig, Bauelemente zu verwenden, die einen niedrigen Leckstrom haben, um die Batterielebensdauer zu verlängern. Der Gate-Leckstrom muss bei leistungsarmen Anwendungen ebenso wie der Unterschwellspannungs-Leckstrom, der pn-Übergang Leckstrom und der Band-zu-Band-Tunneleffekt kontrolliert werden. Für Anwendungen mit hoher Leistungsfähigkeit (d. h. hoher Geschwindigkeit) ist es wichtig, einen niedrigen Flächenwiderstand und eine minimale effektive Gate-Oxiddicke zu haben.
Zum vollen Realisieren der Vorteile der Transistorskalierung muss die Gate-Oxiddicke auf weniger als 2 nm herunterskaliert werden. Der sich ergebende Gate-Leckstrom macht jedoch die Verwendung derartiger dünner Oxide bei vielen Bauelementeanwendungen, bei denen ein niedriger Bereitschaftsleistungsverbrauch erforderlich ist, unmöglich. Aus diesem Grund wird das dielektrische Material des Gate-Oxids schließlich durch ein alternatives dielektrisches Material ersetzt werden, das eine höhere Dielektrizitätskonstante aufweist. Bei der Verwendung von dielektrischen Materialien mit hohem k tendiert jedoch die Bauelementeleistungsfähigkeit dazu, unter eingeschlossener Ladung in der dielektrischen Schicht vermindert zu werden, die die Beweglichkeit verschlechtert, was den Ansteuerstrom niedriger als bei Transistoren mit Siliziumdioxid-Gate-Oxiden macht und so die Geschwindigkeit und Leistungsfähigkeit von Transistoren mit dielektrischen Materialien des Gate-Bereichs mit hohem k verringert.
1 zeigt eine Querschnittsansicht eines Halbleiterbauelements 100 gemäß dem Stand der Technik, die einen Transistor mit einem dielektrischen Material des Gate-Bereichs mit hohem k umfasst. Das Halbleiterbauelement 100 enthält in einem Werkstück 102 ausgebildete Feldoxidbereiche 104. Der Transistor enthält einen Source-Bereich S und einen Drain-Bereich D, die durch einen Kanalbereich C getrennt sind. Der Transistor enthält ein Gate-Dielektrikum 108, das ein isolierendes Material mit hohem k umfasst. Ein Gate-Bereich 110 ist wie gezeigt über dem Gate-Dielektrikum 108 ausgebildet.
Nachdem der Gate-Bereich 110 ausgebildet ist, werden der Source-Bereich S und Drain-Bereich D leicht dotiert, z. B. durch ein leicht dotiertes Drain-(LDD-)Implantierung, um Erweiterungsbereiche 120 des Source-Bereichs S und Drain-Bereichs D auszubilden. Daraufhin werden isolierende Abstandshalter 112 entlang der Seitenwände des Gate-Bereichs 110 und Gate-Dielektrikums 108 ausgebildet, und ein Source-/Drain-Implantierung wird bei unbedeckten Flächen des Werkstücks 102 ausgeführt, gefolgt von einem thermischen Tempern mit hoher Temperatur, typischerweise bei Temperaturen von etwa 1000 bis 1050°C, um den Source-Bereich S und Drain-Bereich D auszubilden.
Ein Problem mit dem in 1 gezeigten Halbleiterbauelement 100 gemäß dem Stand der Technik besteht darin, dass ein Grenzflächenoxid 114 zwischen dem Werkstück 102 und dem Dielektrikum mit hohem k 108 ausgebildet wird und ein Grenzflächenoxid 116 zwischen dem Dielektrikum mit hohem k 108 und dem Gate-Bereich 110 ausgebildet wird. Die Grenzflächenoxide 114 und 116 bilden sich, da das Werkstück 102 typischerweise Silizium umfasst, das eine starke Tendenz zum Ausbilden von Siliziumdioxid (SiO₂) in Gegenwart von Sauerstoff z. B. während der Abscheidung des Gate-Dielektrikums mit hohem k 108 aufweist, wobei das Grenzflächenoxid 114 ausgebildet wird. Desgleichen umfasst der Gate-Bereich 110 häufig Polysilizium, das ebenfalls zum Ausbilden eines SiO₂ enthaltenden Grenzflächenoxids 116 auf der Oberfläche des Gate-Dielektrikums mit hohem k 108 tendiert.
Der Source-Bereich S und Drain-Bereich D des Halbleiterbauelements 100 können derart ausgebildet werden, dass sie sich tiefer in das Werkstück 102 erstrecken, indem Ionen einer Dotierungsstoffart implantiert werden und das Werkstück 102 getempert wird, um eine Diffusion des Dotierungsstoffs tief in das Werkstück 102 zu bewirken, wobei der Source-Bereich S und Drain-Bereich D ausgebildet werden. Ein anderes Problem mit der Struktur 100 gemäß dem Stand der Technik besteht darin, dass die zum Ausbilden des Source-Bereichs S und Drain-Bereichs D verwendeten Temperprozesse mit hoher Temperatur dazu tendieren, die Dielektrizitätskonstante des Gate-Dielektrikums mit hohem k 108 zu verschlechtern. Insbesondere dann, wenn sie einer Behandlung mit hoher Temperatur ausgesetzt werden, werden die Grenzflächenoxide 114 und 116 dicker, was die anhand des ganzen Gate-Stapels (das Grenzflächenoxid 114, das Dielektrikum mit hohem k 108 und das Grenzflächenoxid 116) der Halbleiterbauelement 100 elektrisch bewertete effektive Oxiddicke (EOT) 118 erhöht. Somit kann es unter Verwendung eines dielektrischen Materials mit hohem k für das Gate-Dielektrikum 108 schwierig sein, die Dicke des Gate-Dielektrikums 108 auf eine für den Transistorentwurf erforderliche Ausdehnung zu vermindern, während Bauelemente 100 in der Größe herunterskaliert werden.
Was in dem Fachgebiet benötigt wird, sind daher ein Transistorentwurf und -herstellungsverfahren mit einem dielektrischen Material mit hohem k, bei denen die effektive Dicke des Gate-Dielektrikums verringert wird.
Eine andere Herausforderung bei der Skalierung von Transistoren besteht in der Erhöhung der Beweglichkeit in dem Kanalbereich, die die Geschwindigkeit des Bauelements erhöht. Was in dem Fachgebiet ebenfalls benötigt wird, sind somit ein Transistorentwurf und -herstellungsverfahren, bei denen die Beweglichkeit in dem Kanalbereich erhöht wird.
Aus der US 2003/0102490 A1 ist eine Halbleitervorrichtung nach dem Oberbegriff des Anspruchs 1 bekannt mit einem Ge Anteil von 20% in einer SiGe-Kanalschicht 82 und die Dicke der SiGe Kanalschicht beträgt 10 nm.
Aus der US 6476454 B2 ist eine Halbleitervorrichtung bekannt, bei der eine Kanaldotierung 58 z. B. durch Implantieren von As, Sb, In, B oder Ge gebildet wird, mit einer Be- schleunigungsenergie von 5 bis 50 keV und bei einer Dosis von 1 1010 bis 1 10¹⁴ cm^–2.
Aus der US 6528851 B1 ist eine post-Silizidierungsimplantation bekannt zum Einführen von Rekombinationszentren im Substratbereich eines SOI MOSFETs. Die Implantationsenergie beträgt etwa 30 keV bis etwa 100 keV mit einer Dosis von 1 10¹² bis 1 10¹⁴ cm^–2. Das Gate dient dabei als Blockiermaske.
ZUSAMMENFASSUNG DER ERFINDUNG
Durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, die einen Transistor und ein Verfahren zur Herstellung desselben mit einem Kanalbereich mit einer darin implantierten sehr flachen hohen Konzentration von Germanium umfassen, werden diese und andere Probleme allgemein gelöst oder umgangen und technische Vorteile allgemein erreicht. Ein Temperprozess mit niedriger Temperatur wird verwendet, um den Germaniumimplantationsbereich in dem Kanalbereich wieder zu kristallisieren und Defekte oder einen Schaden, die durch den Implantationsprozess verursacht werden, zu beseitigen. Ein Gatedielektrikummaterial wird vor oder nach dem Temperprozess mit niedriger Temperatur über dem Kanalbereich ausgebildet, und ein Gate-Bereich wird über dem Gate-Dielektrikum mit hohem k ausgebildet. Source- und Drain-Bereiche werden durch ein Implantieren von Dotierungsstoffen und unter Verwendung eines Temperprozesses mit niedriger Temperatur zum Eintreiben der Dotierungsstoffe ausgebildet. Infolge des Vorhandenseins einer hohen Konzentration von Germanium an der Oberfläche des Kanals und wegen der gemäß Ausführungsbeispielen der vorliegenden Erfindung verwendeten Temperprozesse mit niedriger Temperatur wird die effektive Oxiddicke des Gate-Dielektrikums auf einem Minimum gehalten, was zu einer dünneren effektiven Dicke des Gate-Dielektrikums (oder Oxids) führt. Das implantierte Germanium erhöht auch infolge der Spannungen in dem Kanalbereich, die durch die Größenfehlanpassung zwischen Siliziumatomen und Germaniumatomen verursacht wird, die Beweglichkeit des Kanalbereichs. Beispielsweise sind Germaniumatome größer als Siliziumatome, so dass dann, wenn Germanium in eine Siliziumatomgitterstruktur eingebracht wird, die größeren Germaniumatome eine Spannung in der Atomstruktur in dem Kanalbereich erzeugen.
Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Transistor ein Werkstück, wobei das Werkstück eine Oberfläche umfasst, und einen in dem Werkstück angeordneten kristallinen Implantationsbereich, wobei der Implantationsbereich Germanium umfasst, wobei sich der kristalline Implantationsbereich in das Werkstück von der Oberfläche des Werkstücks über etwa 12 Nanometer (120 Å) oder weniger erstreckt. Ein Gate-Dielektrikum ist über dem Implantationsbereich angeordnet, und ein Gate-Bereich ist über dem Gate-Dielektrikum angeordnet. Der Transistor umfasst einen Source-Bereich und einen Drain-Bereich, die in zumindest dem kristallinen Implantationsbereich in dem Werkstück ausgebildet sind.
Gemäß einem anderen bevorzugten Ausführungsbeispiel der vorliegenden Erfindung enthält ein Verfahren zur Herstellung eines Transistors ein Bereitstellen eines Werkstücks, wobei das Werkstück eine Oberfläche aufweist, und ein Implantieren von Germanium in die Oberfläche des Werkstücks, wobei ein erster Germanium enthaltender Bereich in der Oberfläche des Werkstücks ausgebildet wird und ein zweiter Germanium enthaltender Bereich unter dem ersten Germanium enthaltenden Bereich ausgebildet wird. Der erste Germanium enthaltende Bereich erstreckt sich eine erste Tiefe unter die Oberfläche des Werkstücks, und der zweite Germanium enthaltende Bereich erstreckt sich eine zweite Tiefe unter die erste Tiefe. Die erste und zweite Tiefe umfassen etwa 10 Nanometer (100 Å) oder weniger unter der Oberfläche des Werkstücks. Das Verfahren umfasst ein Abscheiden eines Gatedielektrikummaterials über dem ersten Germanium enthaltenden Bereich, ein Abscheiden eines Gate-Materials über dem Gatedielektrikummaterial und ein Strukturieren des Gate-Materials und Gatedielektrikummaterials zum Ausbilden eines Gate-Bereichs und eines Gate-Dielektrikums über dem ersten Germanium enthaltenden Bereich. Ein Source-Bereich und ein Drain-Bereich werden in zumindest dem ersten Germanium enthaltenden Bereich ausgebildet.
Gemäß noch einem anderen bevorzugten Ausführungsbeispiel der vorliegenden Erfindung enthält ein Verfahren zur Herstellung eines Transistors ein Bereitstellen eines Werkstücks, wobei das Werkstück eine Oberfläche aufweist, und ein Implantieren von Germanium in die Oberfläche des Werkstücks, wobei ein amorpher Germanium enthaltender Bereich in der Oberfläche des Werkstücks ausgebildet wird, wobei der amorphe Germanium enthaltende Bereich sich etwa 4,5 Nanometer (45 Å) oder weniger unter die Oberfläche des Werkstücks erstreckt, und auch ein erster kristalliner Germanium enthaltender Bereich unter dem amorphen Germanium enthaltenden Bereich ausgebildet wird, wobei der erste kristalline Germanium enthaltende Bereich sich etwa 5,5 Nanometer (55 Å) oder weniger unter den amorphen Germanium enthaltenden Bereich erstreckt. Ein Gatedielektrikummaterial wird über dem amorphen Germanium enthaltenden Bereich abgeschieden, wobei das Gatedielektrikummaterial eine Dielektrizitätskonstante von etwa 4,0 oder mehr aufweist. Das Werkstück wird bei einer Temperatur von etwa 750°C oder weniger für etwa 60 Minuten oder weniger getempert, wobei der amorphe Germanium enthaltende Bereich wieder kristallisiert wird und ein einzelner zweiter kristalliner Germanium enthaltender Bereich in der Oberfläche des Werkstücks ausgebildet wird, wobei der einzelne zweite kristalline Germanium enthaltende Bereich den wieder kristallisierten amorphen Germanium enthaltenden Bereich und den ersten kristallinen Germanium enthaltenden Bereich umfasst, wobei der zweite kristalline Germanium enthaltende Bereich sich etwa 12 Nanometer (120 Å) oder weniger unter die Oberfläche des Werkstücks erstreckt. Ein Gate-Material wird über dem Gatedielektrikummaterial abgeschieden, und das Gate-Material und das dielektrische Gate-Material werden strukturiert, um einen Gate-Bereich und ein Gate-Dielektrikum über dem zweiten kristallinen Germanium enthaltenden Bereich auszubilden. Ein Source-Bereich und ein Drain-Bereich werden in zumindest dem zweiten kristallinen Germanium enthaltenden Bereich ausgebildet.
Vorteile von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung schließen ein Bereitstellen eines Transistorentwurfs und Fertigungsverfahrens desselben ein, wobei die gesamte Tempertemperatur für den Transistorfertigungsprozessablauf verringert wird, was das Wärmebudget verringert und die Qualität des Gate-Dielektrikums verbessert. Wegen des Vorhandenseins von Germanium in dem Werkstück und da der Temperprozess zum erneuten Kristallisieren des amorphen Germanium enthaltenden Bereichs eine niedrige Temperatur umfasst, wird die effektive Gate-Oxiddicke auf einem Minimum gehalten. Das Germanium in dem Kanalbereich erhöht die Beweglichkeit von Löchern und Elektronen in dem Kanalbereich, was zu einem Transistorbauelement mit einer schnelleren Ansprechzeit und einem erhöhten Ansteuerstrom führt.
Das Vorstehende hat die Merkmale und technischen Vorteile von Ausführungsbeispielen der vorliegenden Erfindung eher in großen Zügen umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden kann. Zusätzliche Merkmale und Vorteile von Ausführungsbeispielen der Erfindung werden nachstehend beschrieben, die den Gegenstand der Patentansprüche der Erfindung bilden. Es sollte für den Fachmann ersichtlich sein, dass die Konzeption und spezifische Ausführungsbeispiele, die offenbart sind, leicht als eine Grundlage zum Modifizieren oder Entwerfen anderer Strukturen oder Prozesse zum Erfüllen der gleichen Zwecke der vorliegenden Erfindung genutzt werden können.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Für ein vollständigeres Verständnis der vorliegenden Erfindung und der Vorteile derselben wird nachstehend auf die folgenden Beschreibungen Bezug genommen, die in Verbindung mit den beiliegenden Zeichnungen genommen werden, bei denen:
1 eine Querschnittsansicht eines Transistors gemäß dem Stand der Technik zeigt;
2 bis 5 Querschnittsansichten eines Transistors in verschiedenen Stadien der Fertigung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigen, wobei 3 eine vergrößerte Ansicht des Kanalbereichs in 2 darstellt, wobei ein Kanalbereich eines Transistors bei einer niedrigen Energie mit einer hohe Konzentration von Germanium implantiert wird, gefolgt von einem Temperprozess mit niedriger Temperatur; und
6 bis 8 Querschnittsansichten eines anderen Ausführungsbeispiels der vorliegenden Erfindung zeigen, wobei das dielektrische Gate-Material vor dem Tempern mit niedriger Temperatur zum erneuten Kristallisieren des amorphen Germanium enthaltenden Bereichs an der Oberfläche des Werkstücks abgeschieden wird, und wobei 7 eine vergrößerte Ansicht des in 6 gezeigten Kanalbereichs darstellt.
Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern es nicht anders angegeben ist. Die Figuren sind zum klaren Veranschaulichen der relevanten Gesichtspunkte der bevorzugten Ausführungsbeispiele gezeichnet und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSBEISPIELEN
Die Ausbildung und Verwendung der gegenwärtig bevorzugten Ausführungsbeispiele werden nachstehend ausführlich erörtert.
Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang, d. h. einem auf einem Halbleiterbauelement ausgebildeten Transistor, beschrieben. Die Erfindung kann jedoch auch auf MOSFETs oder andere Transistorbauelementen einschließlich p-Kanal-Metalloxid-Halbleiter-(PMOS-)Transistoren, n-Kanal-Metalloxid-Halbleiter-(NMOS-)Transistoren und/oder Komplementär-Metalloxid-Halbleiter-(CMOS-)Bauelementen als Beispiele angewendet werden. In jeder der Figuren ist nur ein Transistor gezeigt; es können jedoch viele andere Transistoren und Bauelemente in dem Fertigungsprozess für die gezeigten Halbleiterbauelemente ausgebildet werden.
Die Verwendung von Germanium in einem Kanalbereich eines Transistors wird gewünscht, da Germanium infolge der Gitterfehlanpassung zwischen Silizium und Germanium eine Beanspruchung in dem Kanal erzeugt, wobei ein Potential zum Erhöhen der Beweglichkeit von Löchern und Elektronen in einem Transistor vorhanden ist. Es sind jedoch Probleme und Herausforderungen bei dem Einbringen von Germanium in Kanalbereiche von Transistoren vorhanden gewesen, die dabei als Nächstes erörtert werden.
Das Einbringen von Germanium in einen Kanalbereich durch ein epitaktisches Aufwachsen von Si und Ge ist in der gemeinsam abgetretenen US-Patentanmeldung, Serien-Nr. 10/748,995, am 30. Dezember 2003 eingereicht, mit dem Titel ”Transistor with Silicon and Carbon Layer in the Channel Region”, deren Inhalt hiermit in diese Anmeldung aufgenommen wird, offenbart. Ein Wachsen einer Epitaxieschicht in dem Kanalbereich erfordert jedoch einen zusätzlichen Abscheidungsschritt in dem Fertigungsprozessablauf eines Transistors, der die Fertigungskosten erhöht und somit nicht wünschenswert ist.
In der Vergangenheit sind Versuche zum Implantieren von Germanium in den Kanalbereich eines Transistors unternommen worden. Ein Implantieren von Germanium in ein Substrat führt jedoch zu Defekten, die ausgebildet werden, was einen Leckstrom bei dem Transistor verursacht. In der Vergangenheit fand die Implantation von Germanium bei einem Energieniveau von 30 keV bis 200 keV mit Dosisbereichen von 1 × 10¹⁵ bis 1 × 10¹⁷ Atomen/cm² statt, was (nach einer thermischen Verarbeitung) zu einer endgültigen Kanalzusammensetzung von SiGe. mit x < 0,16 führte. Gemäß Plummer et al. in Silicon VLSE Technology, Fundamentals, Practice and Modeling, 2000, Prentice Hall, Upper Saddle River, NJ, auf S. 453, dessen Inhalt hiermit in diese Anmeldung aufgenommen wird, wird die Verteilung der implantierten Ionen häufig in der ersten Ordnung durch eine durch die nachstehende Gleichung 1 angegebene Gauß'sche Verteilung modelliert.
wobei R_p die durchschnittliche projizierte Eindringtiefe normal zu der Oberfläche ist, ΔR_p die Standardabweichung oder Streuung um den Bereich ist und C_p die Spitzenkonzentration, bei der die Gaußglocke zentriert ist, ist. Im Allgemeinen ist die Spitzenkonzentration C_p umgekehrt proportional zu der Streuung ΔR_p, und R_p und ΔR_p werden mit der Implantierungsenergie monoton geändert. Zum Implantieren von Ge mit dem vorher angeführten Energiebereich reicht (R_p, ΔR_p) von (25,5 Nanometer (255 Å), 5,5 Nanometer (55 Å)) bis (123,3 Nanometer (1233 Å), 32,2 Nanometer (322 Å)). Diese Implantation von Germanium verursacht einen Schaden an dem Substrat, was Leckstrompfade in dem Kanalbereich erzeugt und einen hohen Leckstrom von dem Drain-Bereich zu dem Substrat, niedrige Durchbruchspannungen und einen verringerten Drain-Strom für den Transistor verursacht. Darüber hinaus bilden sich nach dem Implantierung Ende-des-Bereichs-(EOR-)Defekte unter einer Schnittstelle amorph/kristallin, und die Defekte sind selbst unter Verwendung eines Prozesses mit höherer Temperatur schwer herauszutempern. Diese Defekte werden einen Source-zu-Drain-Leckstrom und einen ”Aus-Zustands”-Leckstrom in dem Kanalbereich eines Transistors verursachen, was die Bauelementleistungsfähigkeit verschlechtert.
Wie vorstehend angeführt wird die Kanalbeweglichkeit erhöht, indem man Ge in dem Si-Gitter hat, wobei eine SiGe_x-Schicht ausgebildet wird. Je höher der Ge-Inhalt, desto größer die Beweglichkeitsverbesserung. Zum Erhöhen des Ge-Gehalts bei diesem Implantierungsschema muss entweder die Energie der Implantierung vermindert werden oder die Dosis des Implantats erhöht werden. Bei Bedingungen einer niedrigeren Energie wird jedoch die Tiefe des EOR auch flacher und dicht an dem aktiven Kanalbereich sein, was das Leckstromproblem verschlimmern wird.
Da die Ende-des-Bereichs-Defekte nicht leicht entfernt werden können, sind Versuche unternommen worden, die Schnittstelle amorph/kristallin tiefer in das Substrat abzusenken, z. B. auf eine Tiefe von 1 μm oder mehr, um zu versuchen, das Erhöhen des Verluststroms zu vermeiden. Der Prozess erfordert eine sogar größere Implantierungsenergie (500 keV oder mehr) und macht diesen Prozess nicht wirkungsvoll, da kompliziertere Defekte in der Nähe der Oberfläche erzeugt werden. Daher wird dieses Implantatschema zum Ausbilden einer SiGe_x-Schicht in der Halbleiterindustrie nicht bevorzugt, und stattdessen besteht die generelle Technik des Einbringens von Germanium in einen Kanalbereich darin, ein CVD-Verfahren (Verfahren der chemischen Gasphasenabscheidung) zum Abscheiden von SiGe_x oben auf einem Si-Substrat zu verwenden.
In einem bei der Ultra Shallow Junctions (USJ) 2003 Conference, Seiten 447–450, präsentierten Aufsatz mit dem Titel ”Surface Proximity Effect an End-of Range Damage of Low Energy Ge Implantation” von King et al., dessen Inhalt hiermit in diese Anmeldung aufgenommen wird, wurde Germanium unter Verwendung einer Energie von 10 keV bei einer Konzentration von 1 × 10¹⁵ Atomen/cm² implantiert, und ein Abschnitt der implantierten Germaniumschicht wurde durch ein Läppen mechanisch dünner gemacht. Gemäß den Autoren führte ein geläpptes Substrat mit einer Schnittstelle amorph/kristallin bei einer Tiefe von 4,5 Nanometer (45 Å) dazu, dass während eines Temperprozesses keine Ende-des-Bereichs-Defekte ausgebildet wurden. Die Oberflächennähe, z. B. Implantieren des Germaniums bei einer Tiefe dicht an der Oberfläche des Substrats, führte zu einer nachfolgenden Beseitigung von Defekten bei dem Tempern.
Ausführungsbeispiele der vorliegenden Erfindung erreichen technische Vorteile, indem sie ein neues Verfahren zur Fertigung eines Transistors bereitstellen, bei dem ein sehr flacher Bereich von Germanium in einen Kanalbereich eines Transistors eingebracht wird, ohne dass ein zusätzlicher Abscheidungs- oder Aufwachsprozess erforderlich ist, und wobei auch das Erhöhen des Leckstroms des Transistors vermieden wird. Germanium wird in einem flachen oberen Bereich eines Werkstücks in einem Kanalbereich des Transistors bei einer Tiefe von etwa 4,5 Nanometer (45 Å) oder weniger implantiert. Das Germanium wird unter Verwendung eines niedrigen Energieniveaus und mit einer hohen Konzentrationsdosis implantiert, wobei nach der Implantierung ein anfänglich amorpher Bereich von Germanium erzeugt wird. Der amorphe Germaniumimplantationsbereich wird unter Verwendung eines Temperns mit niedriger Temperatur getempert, um den implantierten amorphen Germaniumbereich in einen kristallinen Zustand zu wandeln, während ein wesentliches Ausmaß von Diffusion von Germanium weiter in das Werkstück hinein verhindert wird und auch ein Schaden bei dem Werkstück entfernt wird, der durch die flache Implantierung mit niedriger Energie und hoher Dotierungsstoffkonzentration verursacht worden sein kann. Die sich ergebende Struktur umfasst einen kristallinen Germaniumimplantationsbereich an der Oberfläche eines Kanals, der eine Tiefe unter der Oberfläche des Werkstücks von etwa 12 Nanometer (120 Å) oder weniger umfasst. Ein zwischen dem Werkstück mit implantiertem Germanium und dem Gate-Dielektrikum ausgebildetes Grenzflächenoxid weist eine minimale Dicke auf, was zu einer geringeren elektrischen effektiven Gate-Oxiddicke (EOT) führt. Der flache Germaniumbereich in dem Kanal des Transistors erhöht die Loch- und Elektronenbeweglichkeit.
Die 2 bis 5 zeigen Querschnittsansichten eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung in verschiedenen Stadien der Fertigung. Zuerst auf 2 Bezug nehmend, umfasst ein Halbleiterbauelement 200 ein Werkstück 202. Das Werkstück 202 kann ein Halbleitersubstrat mit Silizium oder anderen Halbleitermaterialien, die z. B. durch eine isolierende Schicht bedeckt sind, umfassen. Das Werkstück 202 kann auch andere aktive Komponenten oder Schaltungen umfassen, die nicht gezeigt sind. Das Werkstück 202 kann z. B. Siliziumoxid über Einkristallsilizium umfassen. Das Werkstück 202 kann andere leitfähige Schichten oder andere Halbleiterelemente, z. B. Transistoren, Dioden usw., umfassen. Das Werkstück 202 kann z. B. auch ein Silizium-auf-Isolator-(SOI-)Substrat umfassen.
Das Werkstück 202 kann leicht dotiert sein (nicht gezeigt). Im Allgemeinen wird das Werkstück 202 mit Dotierungsstoffen entweder des N-Typs oder des P-Typs dotiert, abhängig davon, ob die Übergänge des auszubildenden Transistors jeweils von dem P-Typ oder N-Typ sein werden. Falls z. B. die zu fertigenden Transistoren PMOS-Transistoren umfassen, kann das Werkstück 202 mit Dotierungsstoffen des N-Typs leicht dotiert sein. Oder falls NMOS-Transistoren ausgebildet werden, kann das Werkstück 202 mit Dotierungsstoffen des P-Typs leicht dotiert sein.
Isolationsbereiche 204 können wie gezeigt an verschiedenen Stellen auf dem Werkstück 202 ausgebildet werden. Die Isolationsbereiche 204 können z. B. Bereiche einer Isolation durch flache Gräben (STI, shallow trench isolation) oder Feldoxidbereiche sein, die auf jeder Seite eines Kanalbereichs C eines Transistors 250 angeordnet sind (in 2 nicht gezeigt; siehe 5). Die Isolationsbereiche 204 können durch ein Abscheiden eines Photoresists über dem Werkstück 202 ausgebildet werden, was nicht gezeigt ist. Der Photoresist kann unter Verwendung von Lithographietechniken strukturiert werden, und der Photoresist kann als eine Maske verwendet werden, während das Werkstück 202 geätzt wird, um Löcher oder Strukturen für die Isolationsbereiche 204 in einer Oberfläche des Werkstücks 202 auszubilden. Ein Isolator wie beispielsweise ein Oxid kann z. B. über dem Werkstück 202 abgeschieden werden, um die Strukturen auszufüllen, wobei Isolationsbereiche 204 ausgebildet werden. Alternativ können die Isolationsbereiche 204 durch andere Verfahren ausgebildet werden und können z. B. andere isolierende Materialien umfassen.
Es ist zu beachten, dass dann, wenn PMOS- und NMOS-Transistoren (nicht gezeigt) auf dem gleichen Werkstück 202 auszubilden sind, das Werkstück 202 mit Dotierungsstoffen des P-Typs leicht dotiert werden kann, die NMOS-Abschnitte des Werkstücks 202 maskiert werden können, und daraufhin Wannenimplantierungen ausgebildet werden können, um N-Wannen für die PMOS-Bauelemente auszubilden. Daraufhin können Implantierungen des P-Typs in die NMOS-Abschnitte implantiert werden.
Die unbedeckten Abschnitte des Werkstücks 202 werden einem Vor-Gate-Reinigungsprozess unterzogen, um alle natürlichen Oxide oder andere Fremdkörper oder verunreinigende Substanzen von der Oberfläche des Werkstücks 202 zu entfernen. Die Vor-Gate-Behandlung kann als Beispiele eine HF-, HCl- oder Ozon-basierte Reinigungsbehandlung umfassen, obwohl die Vor-Gate-Behandlung alternativ andere Chemikalien umfassen kann.
Als Nächstes wird Germanium in einen flachen oberen Bereich der unbedeckten Bereiche des Werkstücks 202 implantiert, insbesondere in einem Kanalbereich C eines Transistors wie in 2 gezeigt. Germaniumatome werden vorzugsweise unter Verwendung einer Implantatierung mit niedriger Energie, vorzugsweise bei einem Energieniveau von etwa 5 keV oder weniger, für eine Zeitdauer von etwa 3 bis 30 Minuten pro Wafer oder Werkstück implantiert (z. B. wäre bei einem Chargenwerkzeug (batch tool), das eine Anzahl X von Wafern handhabt, die Zeitdauer für die Implantierung mit niedriger Energie (3 bis 30 Minuten) × X). Die Implantationsdosis wird vorzugsweise auf die Fläche 232 des Werkstücks 202 gerichtet und umfasst eine hohe Dosis, z. B. vorzugsweise etwa 1 × 10¹⁵ bis 1 × 10¹⁷ Germaniumatome/cm².
Der Germaniumimplantationsschritt führt zu der Ausbildung eines amorphen Germaniumimplantationsbereichs 230 (auf den dabei auch als einen amorphen Germanium enthaltenden Bereich Bezug genommen wird) in der Nähe der Oberfläche 232 des Werkstücks 202 und eines Germaniumimplantationsbereichs 236 (auf den dabei auch als einen Germanium enthaltenden Bereich Bezug genommen wird), der unter dem amorphen Germaniumimplantationsbereich 230 angeordnet ist. Der amorphe Germaniumimplantationsbereich 230 umfasst z. B. vorzugsweise eine Tiefe d₁ von etwa 4,5 Nanometer (45 Å) oder weniger unter der Oberfläche 232 des Werkstücks 202. Der Germaniumimplantationsbereich 236 umfasst vorzugsweise eine Tiefe d₂ von etwa 5,5 Nanometer (55 Å) oder weniger unter dem amorphen Germaniumimplantationsbereich 230. Die gesamte Tiefe d₃ des Germaniumimplantationsbereichs 236 und des amorphen Germaniumimplantationsbereichs 230 umfasst z. B. vorzugsweise eine Tiefe von etwa 10 Nanometer (100 Å) oder weniger.
Der amorphe Germaniumimplantationsbereich 230 und der Germaniumimplantationsbereich 236 können infolge des Implantationsprozesses durch einen Schadensbereich 234 getrennt sein. Die Implantation bringt einen Beschuss des Werkstücks 202 mit Atomen (in diesem Fall Germaniumatomen) mit sich, der zu einem physischen Schaden in dem Werkstück 202 führen kann. Da der Schadensbereich 234 sich dicht an der Oberfläche 232 des Werkstücks 202 befindet, wird der Schadensbereich 234 in einem nachfolgenden Temperschritt mit niedriger Temperatur, der nachstehend weiter zu beschreiben ist, repariert oder vernichtet.
Der Germaniumimplantationsprozess führt zu einer Gauß'schen Verteilung (z. B. einer Verteilung, die ähnlich wie eine Seite einer Glockenkurve aussieht) von in die Oberfläche 232 des Werkstücks 202 implantierten Germaniumionen, wie es in 3 ausführlicher gezeigt ist. Die Konzentration von Germanium ist vorzugsweise bei einem oberen Niveau 230a höher als bei jedem nachfolgenden unteren Niveau 230b, 230c, 230d, 236a, 236b unter der Oberfläche 232 des Werkstücks 202. Die Konzentration von Germanium in einem oberen Abschnitt 230 in der Nähe der Oberfläche 232 des Werkstücks 202 kann als ein Beispiel etwa 50% oder mehr von Germanium und etwa 50% oder weniger Silizium umfassen. Die Dotierungsstoffkonzentration von Germanium bei oberen Abschnitten des amorphen Germaniumimplantationsbereichs 230a und 230b kann als Beispiel in der Größenordnung von etwa 1 × 10¹⁸ bis 4,42 × 10²² Atomen/cm³ liegen. Die Dotierungsstoffkonzentration von Germanium bei unteren Abschnitten des Germaniumimplantationsbereichs 236b kann z. B. eine Konzentration von etwa 1 × 10¹⁷ oder weniger umfassen. Die Dotierungsstoffkonzentration von Germanium nach der flachen Implantierung mit niedriger Energie führt vorzugsweise zu der höchsten Konzentration von Germaniumdotierungsstoffen in der Nähe der Oberfläche 232 des Werkstücks 202, wobei die Germaniumdotierungsstoffkonzentration sich durch das Werkstück 202 nach unten erstreckend allmählich geringer wird.
Bei einem Ausführungsbeispiel umfasst der obere Abschnitt 230a des amorphen Germaniumimplantationsbereichs vorzugsweise im Wesentlichen 100% Germanium. Dieses Ausführungsbeispiel ist bei dem Verringern der elektrischen effektiven Oxiddicke des Transistors besonders wirkungsvoll, was nachstehend weiter zu beschreiben ist.
Es ist zu beachten, dass vorzugsweise vor dem Implantieren des Germaniums kein Opferoxid (sacrificial Oxide) über dem Werkstück 202 abgeschieden wird, wie es gelegentlich bei Ionenimplantationsprozessen verwendet wird. Indem kein Opferoxid verwendet wird, kann gemäß bevorzugten Ausführungsbeispielen der vorliegenden Erfindung eine höhere Konzentration von Germanium implantiert werden. Insbesondere können höhere Konzentrationen von Germanium bei niedrigen Energieniveaus von 5 keV oder weniger implantiert werden, falls kein Opferoxid verwendet wird. Ein Verwenden eines Opferoxids würde ein höheres Energieniveau zum Erreichen der Germaniumimplantation erfordern, und es wird eine Implantierung mit niedrigem Energieniveau gewünscht, um die flache Implantierung von etwa 10 Nanometer (100 Å) oder weniger zu erreichen.
Ferner wird gemäß Ausführungsbeispielen der vorliegenden Erfindung das Werkstück 202 vorzugsweise nach dem Implantieren des Germaniums in den flachen oberen Bereich des Werkstücks 202 keiner Temperatur von über etwa 938,3°C, welches der Schmelzpunkt von Germanium ist, ausgesetzt. Ein Erhitzen des Werkstücks 202 auf eine Temperatur von über etwa 938,3°C würde die Transistorleistungsfähigkeit nachteilig beeinflussen. Ferner wird das Werkstück 202 vorzugsweise nach der Germaniumimplantierung und vor der Abscheidung des Gatedielektrikummaterials nicht für ausgedehnte Zeitspannen auf eine größere Temperatur als etwa 750°C erhitzt, um ein Verursachen einer übermäßigen Diffusion von Germanium weiter in das Werkstück 202 zu vermeiden.
Als Nächstes wird das Werkstück 202 einem Temperprozess mit niedriger Temperatur unterzogen, z. B. bei einer Temperatur von etwa 750°C oder weniger für z. B. etwa 60 Minuten oder weniger. Der Temperprozess mit niedriger Temperatur kann z. B. einen Festphasenepitaxie-Wiederaufwachsprozess (SPER process, solid Phase epitaxial regrowth process) umfassen. Der Temperprozess mit niedriger Temperatur veranlasst den amorphen Germaniumimplantationsbereich 230 dazu, wieder zu kristallisieren (z. B. war der obere Bereich des Werkstücks, wo der amorphe Germaniumimplantationsbereich 230 sich nun befindet, vor der Implantation des Germaniums kristallin), und repariert auch den beschädigten Bereich 234, was zu einem einkristallinen Germaniumimplantationsbereich 238 mit einer Tiefe d₄ unter der Oberfläche 232 des Werkstücks führt, wie es in 4 gezeigt ist. Der einkristalline Germaniumimplantationsbereich 238 umfasst den wieder kristallisierten amorphen Germaniumimplantationsbereich 230 und den Germaniumimplantationsbereich 236. Die gesamte Tiefe d₃ des amorphen Germanium enthaltenden Bereichs 230 und des Germanium enthaltenden Bereichs 236 gemäß 2 kann während des Temperprozesses mit niedriger Temperatur um etwa 2 Nanometer (20 Å) oder weniger auf eine Tiefe d₄ von etwa 12 Nanometer (120 Å) oder weniger erhöht werden, was durch eine Diffusion von Germanium in dem Werkstück 202 nach unten verursacht wird. Da der Temperprozess zum erneuten Kristallisieren des amorphen Implantationsbereichs 230 und Reparieren des beschädigten Bereichs 234 bei einer niedrigen Temperatur stattfindet, wird die Tiefe d₄ während des Temperprozesses mit niedriger Temperatur vorteilhaft nicht sehr erhöht (z. B. nur etwa 2 Nanometer (20 Å) oder weniger).
Daraufhin können Bereiche des Werkstücks 202 (nicht gezeigt) z. B. für eine Schwellenspannung V_T implantiert werden. Daraufhin kann eine Antidurchgriffsimplantierung bei Abschnitten des Werkstücks 202 ausgeführt werden, was ebenfalls nicht gezeigt ist. Alternativ können gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung die V_T- und Antidurchgriffsimplantierung bei dem Werkstück 202 vor der Germaniumimplantierung ausgeführt werden. Das Werkstück 202 kann daraufhin einer weiteren Vor-Gate-Reinigung oder -Behandlung mit einer HF-, HCl- oder Ozon-basierten Reinigungsbehandlung als Beispielen ausgesetzt werden, um z. B. alle Feststoffe, Schmutzstoffe oder natürlichen Oxidpartikel, die sich auf dem Germaniumimplantationsbereich 238 in dem Kanalbereich C befinden, zu entfernen.
Ein dielektrisches Gate-Material 240 wird über dem Werkstück 202 abgeschieden, wie es in 4 gezeigt ist. Das dielektrische Gate-Material 240 kann auch vor dem Tempern des Werkstücks abgeschieden werden, wie es nachstehend unter Bezugnahme auf die 6–8 zu beschreiben ist. Wieder auf 4 Bezug nehmend umfasst bei einem Ausführungsbeispiel das dielektrische Gate-Material 240 vorzugsweise ein Material mit hohem k, das eine Dielektrizitätskonstante von 4,0 oder mehr aufweist. Bei diesem Ausführungsbeispiel umfasst das dielektrische Gate-Material 240 vorzugsweise HfO₂, HfSiO_x, Al₂O₃, ZrO₂, ZrSiO_x, Ta₂O₅, La₂O₃, Si_xN_y oder SiON als Beispiele, obwohl das dielektrische Gate-Material 240 alternativ andere isolierende Materialien mit hohem k umfassen kann. Das dielektrische Gate-Material 240 kann eine einzelne Schicht von Material umfassen, oder das dielektrische Gate-Material 240 kann alternativ zwei oder mehr Schichten umfassen. Bei einem Ausführungsbeispiel können ein Material oder mehrere Materialien dieser Materialien in verschiedenen Kombinationen oder in gestapelten Schichten in dem Gatedielektrikummaterial 240 enthalten sein. Das dielektrische Gate-Material 240 kann durch chemische Gasphasenabscheidung (CVD, chemical vapor deposition), Atomschichtabscheidung (ALD, atomic layer deposition), metallorganische Gasphasenabscheidung (MOCVD, metal organic chemical vapor deposition), physikalische Gasphasenabscheidung (PVD, physical vapor deposition) oder Düsengasphasenabscheidung (JVP, jet vapor deposition) als Beispiele abgeschieden werden, obwohl das dielektrische Gate-Material 240 alternativ unter Verwendung anderer geeigneter Abscheidungstechniken abgeschieden werden kann. Das dielektrische Gate-Material 240 umfasst bei einem Ausführungsbeispiel vorzugsweise eine Dicke von etwa 1 Nanometer (10 Å) bis etwa 6 Nanometer (60 Å), obwohl das dielektrische Gate-Material 240 andere Dimensionen wie beispielsweise 8 Nanometer (80 Å) oder weniger als ein Beispiel umfassen kann.
Ausführungsbeispiele der vorliegenden Erfindung sind besonders vorteilhaft, wenn sie bei Transistorentwürfen mit Materialien mit hoher Dielektrizitätskonstante für das dielektrische Gate-Material 240 verwendet werden, da bei Gate-Materialien mit hoher Dielektrizitätskonstante ein Interesse daran besteht, die effektive Gate-Oxiddicke zu verringern, die durch Ausführungsbeispiele der vorliegenden Erfindung vorteilhaft verringert wird. Ferner weisen Transistoren mit Gate-Dielektrika mit hohem k typischerweise eine niedrigere Elektronen- und Lochbeweglichkeit als traditionellere dielektrische Gate-Materialien wie beispielsweise SiO₂ oder SiON nutzende Transistoren auf, und somit ist dies ein anderer Grund dafür, dass Ausführungsbeispiele der Erfindung für die Verwendung mit Gatedielektrikummaterialien mit hohem k vorteilhaft sind. Ausführungsbeispiele der vorliegenden Erfindung finden jedoch auch bei Transistorentwürfen mit traditionelleren Gatedielektrikummaterialien wie beispielsweise SiO₂ oder SiON eine nützliche Anwendung.
Ein Gate-Material 242 wird über dem Gatedielektrikummaterial 240 abgeschieden. Das Gate-Material 242 umfasst vorzugsweise einen Leiter wie beispielsweise ein Metall oder Polysilizium, obwohl alternativ andere leitfähige und halbleitende Materialien für das Gate-Material 242 verwendet werden können. Das Gate-Material 242 kann z. B. TiN, HfN, TaN, ein voll silizidiertes Gate-Material (FUSI, fully silicided gate material) oder andere Metalle als Beispiele umfassen. Das Gate-Material 242 kann eine Vielzahl von gestapelten Gate-Materialien wie beispielsweise eine Metallunterschicht mit einer über der Metallunterschicht angeordneten Polysiliziumdeckschicht oder eine Kombination einer Vielzahl von Metallschichten, die einen Gate-Elektrodenstapel bilden, umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate-Material 242 alternativ Polysilizium oder andere Halbleitermaterialien umfassen. Das Gate-Material 242 kann unter Verwendung von CVD, PVD, ALD oder anderen Abscheidungstechniken als Beispielen abgeschieden werden. Das Gate-Material 242 umfasst vorzugsweise eine Dicke von etwa 150 Nanometer (1500 Å), obwohl das Gate-Material 242 alternativ z. B. etwa 100 Nanometer (1000 Å) bis etwa 200 Nanometer (2000 Å) oder andere Dimensionen umfassen kann.
Das Gate-Material 242 und das dielektrische Gate-Material 240 werden unter Verwendung einer Lithographietechnik strukturiert, um einen Gate-Bereich 242 und ein Gate-Dielektrikum 240 eines Transistors wie in 5 gezeigt auszubilden. Es kann z. B. ein (nicht gezeigter) Photoresist über dem Werkstück 202 abgeschieden werden. Der Photoresist kann mit einem gewünschten Muster für den Gate-Bereich und das Gate-Dielektrikum strukturiert werden, und der Photoresist kann als eine Maske verwendet werden, während das Gate-Material 242 und das dielektrische Gate-Material 240 zum Ausbilden des Gate-Materials 242 und des Gatedielektrikummaterials 240 gemäß dem gewünschten Muster geätzt werden. Der Photoresist wird daraufhin abgelöst oder entfernt.
Es ist zu beachten, dass es wahrscheinlich ist, dass während der Abscheidung des Gatedielektrikummaterials 240 oder während einer Reinigungsbehandlung wie beispielsweise einem nassen Vorreinigen vor der Abscheidung des Gatedielektrikummaterials 240 als Beispielen eine dünne Grenzflächenschicht 244 ausgebildet wird. Diese dünne Grenzflächenschicht 244 umfasst typischerweise eine Dicke von etwa 0,7 Nanometer (7 Å) oder weniger. Die dünne Grenzflächenschicht 244 bildet sich durch die Reaktion von Silizium oder anderem Halbleitermaterial in dem Werkstück 202 mit einem Oxid in dem Gatedielektrikummaterial 240 oder Vorreinigungsprozess. Die Dicke der dünnen Grenzflächenschicht 244 wird durch das Vorhandensein von Germanium (z. B. bei 230a) in der Oberfläche des Werkstücks 202 und auch deswegen, weil ab diesem Punkt weiter nur Temperprozesse mit niedriger Temperatur in dem Fertigungsprozess verwendet werden, vorteilhaft minimiert. Es kann auch eine dünne Grenzflächenschicht zwischen dem Gate-Bereich 242 und dem Gate-Dielektrikum 240 ausgebildet werden (in 5 nicht gezeigt; siehe 8).
Als Nächstes werden daraufhin gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ein Source-Bereich S und Drain-Bereich D in der Nähe des Kanalbereichs C wie in 5 gezeigt ausgebildet. Insbesondere werden der Source-Bereich S und der Drain-Bereich D vorzugsweise in zumindest dem kristallinen Germaniumimplantationsbereich 238 wie gezeigt ausgebildet. Der Source-Bereich S und der Drain-Bereich D können sich z. B. auch durch den kristallinen Germaniumimplantationsbereich 238 in das Werkstück 202 unter dem kristallinen Germaniumimplantationsbereich 238 erstrecken (nicht gezeigt). Der Source-Bereich S und Drain-Bereich D können unter Verwendung einer optionalen Erweiterungsimplantierung ausgebildet werden, was ein Implantieren von Dotierungsstoffen unter Verwendung einer Implantierung mit niedriger Energie bei z. B. etwa 200 eV bis 1 keV zum Ausbilden von Erweiterungsbereichen 220 umfassen kann. Ein Abstandshaltermaterial wie beispielsweise Siliziumnitrid oder ein anderer Isolator als Beispiele wird über dem ganzen Werkstück 202 abgeschieden, und daraufhin wird das Abstandshaltermaterial unter Verwendung eines Ätzprozesses wie beispielsweise eines anisotropen Ätzens geätzt, wobei die über Seitenwänden des Gate-Dielektrikums 240 und Gate-Bereichs 242 angeordneten Abstandshalter 248 wie gezeigt übrig gelassen werden. Alternativ können als ein Beispiel die Abstandshalter 248 mehr rechteckförmig sein und können unter Verwendung eines Photoresists als eine Maske strukturiert werden, was nicht gezeigt ist.
Zum Vervollständigen der Implantation des Source-Bereichs S und Drain-Bereichs D wird daraufhin ein zweiter Dotierungsstoffimplantationsprozess bei unbedeckten Abschnitten des Germaniumimplantationsbereichs 238 ausgeführt, vorzugsweise unter Verwendung eines Implantationsprozesses mit geringfügig höherer Energie als für die Erweiterungsbereiche 220 verwendet wurde. De zweite Implantationsprozess kann z. B. bei etwa 5 keV bis 20 keV stattfinden. Daraufhin kann ein Temperaturtempern mit niedriger Temperatur ausgeführt werden, um den Dotierungsstoff der Erweiterungsbereiche 220 und des Source-Bereichs S und Drain-Bereichs D einzutreiben und zu aktivieren. Das Tempern mit niedriger Temperatur wird vorzugsweise bei einer Temperatur von weniger als 938,3°C ausgeführt, um z. B. eine Beschädigung des Germaniums in dem Germaniumimplantationsbereich 238 zu vermeiden.
Die dotierten Bereiche des Source-Bereichs S und Drain-Bereichs D und der Erweiterungsbereiche 220 erstrecken sich unter die Abstandshalter 248 und erstrecken sich auch seitlich um etwa 10 Nanometer (100 Å) oder weniger unter den Gate-Bereich 242 und das Gate-Dielektrikum 240 wie in 5 gezeigt. Der Temperprozess mit niedriger Temperatur zum Ausbilden des Source-Bereichs S und Drain-Bereichs D umfasst bevorzugt eine Temperatur von etwa 938,3°C oder weniger für etwa 1 Stunde oder weniger und umfasst besonders bevorzugt eine Temperatur von etwa 900°C oder weniger für etwa 20 Minuten oder weniger als Beispiele. Die dotierten Bereiche des Source-Bereichs S und Drain-Bereichs D umfassen vorzugsweise eine Dicke von etwa 10 Nanometer (100 Å) oder weniger.
Der Fertigungsprozess für das Bauelement 200 wird daraufhin fortgesetzt, um das Bauelement 200 zu vervollständigen, vorzugsweise ohne das Halbleiterbauelement 200 hohen Temperaturen auszusetzen, z. B. vorzugsweise ohne das Halbleiterbauelement 200 einer Temperatur von mehr als etwa 938,3°C auszusetzen.
Somit wird gemäß einem Ausführungsbeispiel der Erfindung ein Transistor 250 ausgebildet, der einen Gate-Bereich 242, einen Source-Bereich S und einen Drain-Bereich D umfasst, wobei der Kanalbereich C des Transistors 250 einen darin ausgebildeten flachen kristallinen Germaniumimplantationsbereich 238 umfasst. Der Germaniumimplantationsbereich 238 in dem Kanalbereich C erhöht die Beweglichkeit des Transistorbauelements 250. Das Transistorbauelement 250 hat eine dünne effektive Oxiddicke 246, die die Grenzflächenschicht 244, das Gate-Dielektrikum mit hohem k 240 und eine dünne Grenzflächenschicht zwischen dem Gate-Bereich 242 und Gate-Dielektrikum 240, falls vorhanden, was nicht gezeigt ist, umfasst. Da der Transistor 250 keinem Temperprozess mit hoher Temperatur, z. B. Temperaturen von 938,3°C oder mehr, ausgesetzt wird, wird ein Erhöhen der Dicke der Grenzflächenschicht 244 vorteilhaft vermieden, so dass die effektive Oxiddicke 246 vermindert wird. Die Grenzflächenschicht 244 umfasst z. B. bevorzugt eine Dicke von etwa 0,2 Nanometer (2 Å) bis etwa 0,7 Nanometer (7 Å) und umfasst besonders bevorzugt eine Dicke von etwa 0,7 Nanometer (7 Å) oder weniger. Der Transistor 250 ist bei Anwendungen besonders vorteilhaft, bei denen ein hoher Ansteuerstrom und eine minimale effektive Oxiddicke wichtig sind, wie beispielsweise bei Anwendungen mit hoher Leistungsfähigkeit (d. h. hoher Geschwindigkeit), z. B. bei Verwendung mit Speicher und anderen Bauelementen.
Die Germaniumimplantation des Kanalbereichs steigert besonders die Leistungsfähigkeit von Bauelementen mit Ge-Oxiden des Gate-Stapels mit hohem k (wie beispielsweise GeO₂ oder GeO), die verglichen mit Si-Oxiden instabil sind. Indem man Ge an der Oberfläche 232 des Werkstücks hat, wird die Dicke der untersten Grenzflächenschicht 244, die hauptsächlich Si-Oxid umfasst, zwischen dem Si-Substrat 238 und dem Dielektrikum mit hohem k 240 verringert, und folglich ist eine kleinere EOT für das Transistorbauelement 250 erreichbar, was sowohl bei leistungsarmen Anwendungen als auch bei Anwendungen mit hoher Leistungsfähigkeit vorteilhaft ist. Darüber hinaus scheidet sich Ge in der Nähe der Oberfläche 232 des Werkstücks und in der Nähe des Grenzflächenoxids 244 mit Si-Oxiden aus, wobei ein Bereich mit hohem Ge-Gehalt an der Grenzfläche ausgebildet wird (z. B. bei 230a in 3). Dies steigert die Kanalbeweglichkeit des Transistorbauelements 250 weiter. Aus diesen Gründen ist der dabei beschriebene Ge-Kanalimplantierungsprozess bei Anwendungen mit Gate-Stapel mit hohem k 240 besonders vorteilhaft.
Die 6 bis 8 zeigen Querschnittsansichten eines anderen Ausführungsbeispiels der vorliegenden Erfindung, bei dem ein ähnlicher Prozessablauf verwendet werden kann, wie er für die 2 bis 5 beschrieben wurde. Für die verschiedenen Elemente in den 6 bis 8 sind ähnliche Bezugszeichen, wie in den 2 bis 5 verwendet wurden, bestimmt. Zum Vermeiden einer Wiederholung ist jedes in der Figur gezeigte Bezugszeichen dabei nicht wieder ausführlich beschrieben. Vielmehr werden vorzugsweise für x02, x04 usw... beschriebene ähnliche Materialien und Dicken für die gezeigten Materialschichten verwendet, wie sie für die 2 bis 5 beschrieben wurden, wobei in den 2 bis 5 x = 2 und in den 6 bis 8 x = 3 ist. Als ein Beispiel werden die für das dielektrische Gate-Material mit hohem k 240 in der Beschreibung für die 2 bis 5 aufgelisteten bevorzugten und alternativen Materialien vorzugsweise auch für das dielektrische Gate-Material mit hohem k 340 in den 6 bis 8 verwendet.
Wie in 6 gezeigt, wird bei diesem Ausführungsbeispiel das dielektrische Gate-Material 340 vor dem Temperprozess mit niedriger Temperatur abgeschieden, unmittelbar nach dem Prozess der flachen Implantation zum Ausbilden des amorphen Germaniumimplantationsbereichs 330 in der Nähe der Oberfläche 332 des Werkstücks 302 und eines unter dem amorphen Germaniumimplantationsbereich 330 angeordneten Germaniumimplantationsbereichs 336. Ein Vorteil dieses Ausführungsbeispiels besteht darin, dass Ge auf dem maximalen Niveau erhalten wird, da die Ge-Herausdiffusion durch das Gate-Dielektrikum 340 blockiert wird. Bei diesem Ausführungsbeispiel fungiert das Gate-Dielektrikum 240 während des Temperprozesses mit niedriger Temperatur als eine Deckschicht. Bei dem in den 2 bis 5 gezeigten Ausführungsbeispiel kann z. B. bei dem Temperprozess mit niedriger Temperatur nach dem Implantieren von Germanium Ge nach oben in die Umgebung herausdiffundieren (es kann z. B. verdampfen). Indem man das während des Temperns mit niedriger Temperatur über der Oberfläche 332 des Werkstücks angeordnete Gate-Dielektrikum 340 hat, wird Ge daran gehindert, aus der Oberfläche 332 des Werkstücks 302 auszutreten.
7 zeigt eine genauere Ansicht des Kanalbereichs C gemäß 6.
Es ist zu beachten, dass gemäß Ausführungsbeispielen der vorliegenden Erfindung der obere Abschnitt 330a des amorphen Germaniumimplantationsbereichs 330 vorteilhaft im Wesentlichen 100% Germanium umfassen kann. Dies ist vorteilhaft, da Germaniumoxid (GeO2) nicht stabil ist und keine starke Tendenz zum Ausbilden hat, wie dies bei SiO2 der Fall ist. Indem man eine obere Schicht 330a aus 100% Germanium hat, ist daher die Dicke des ausgebildeten Grenzflächenoxids 344 minimal, z. B. 0,4 Nanometer (4 Å) oder weniger, wie es in 8 gezeigt ist, und alternativ kann überhaupt kein Grenzflächenoxid 344 zwischen dem Gate-Dielektrikum mit hohem k 340 und dem Germaniumimplantationsbereich 338 ausgebildet werden (nicht in den Figuren gezeigt). Es ist zu beachten, dass auch ein Grenzflächenoxid 352 zwischen dem Gate-Dielektrikum mit hohem k 340 und der Gate-Elektrode 342 ausgebildet werden kann, wie es in 8 gezeigt ist. Es ist auch zu beachten, dass der Transistor 360 keine flachen Erweiterungsbereiche in dem Source-Bereich S und Drain-Bereich D umfassen kann, sondern vielmehr der Source-Bereich S und Drain-Bereich D einen Erweiterungsbereich umfassen können, der sich seitlich unter einen Abschnitt des Gate-Dielektrikums 340 und der Gate-Elektrode 342 erstreckt.
Versuchsergebnisse:
Versuche zeigen, dass ein flaches Implantierung mit niedriger Energie von Germanium in einem Kanalbereich eines Transistorbauelements, das ein Dielektrikum mit hohem k aufweist, zu Transistoren führt, die eine erhöhte Steilheit und einen erhöhten Sättigungsstrom haben, was zeigt, dass die Transistoren eine erhöhte Beweglichkeit in dem Kanalbereich aufweisen. Die Transistoren wiesen auch eine messbare niedrigere EOT auf.
Versuchsergebnisse des Realisierens von Ausführungsbeispielen der vorliegenden Erfindung werden als Nächstes beschrieben, wobei die Fertigungsschritte sequentiell aufgelistet sind und auf die 6–8 Bezug genommen ist. Es wurden CMOS-Bauelemente mit NMOS- und PMOS-Transistoren mit Kanalbereichen mit implantiertem Germanium hergestellt. Es wurde auch unter Verwendung der gleichen Materialien, Dimensionen und Fertigungsprozesse, aber ohne ein Germaniumimplantat in dem Kanalbereich, ein Kontrollwafer hergestellt. Germanium wurde bei von 0,5 keV bis 4 keV reichenden Energieniveaus bei von 5 × 10¹⁵ bis 1 × 10¹⁶ Ge Atomen/cm² reichenden Dosen in die Oberflächen 332 von Werkstücken 302 der Versuchswafer implantiert. Ein Gate-Dielektrikum 340 mit 4,5 Nanometer (45 Å) von 20% HfSiOx (20% SiO₂ und 80% HfO₂) wurde über den Werkstücken 302 abgeschieden. Die Werkstücke 302 wurden bei 700°C für 60 Sekunden in einer NH₃-Umgebung getempert. Ein Gate-Material 342 mit 10 Nanometer (100 Å) von TiN und eine anschließend abgeschiedene Schicht von 180 Nanometer (1800 Å) von Polysilizium wurden über dem Gate-Dielektrikum 340 ausgebildet. Das Gate-Material 342 und das Gate-Dielektrikum 340 wurden strukturiert, um einen Gate-Bereich 342 und ein Gate-Dielektrikum 340 auszubilden. Source- und Drain-Bereiche S/D wurden durch ein Implantieren von As für die NMOS-Baulemente und durch ein Implantieren von BF₂ für die PMOS-Bauelemente sowie ein Tempern der Werkstücke 302 bei 900°C für 60 Sekunden ausgebildet.
Die elektrische Leistungsfähigkeit von Transistoren 360 mit in dem Kanalbereich C implantierten Germanium wurde mit Transistoren ohne Germaniumimplantat in dem Kanalbereich verglichen. Die elektrische effektive Oxiddicke (EOT) von Transistoren 360 mit einem flachen Germaniumimplantat in dem Kanal war im Durchschnitt um etwa 10% geringer und war in einem Fall um 0,11 Nanometer (1,1 Å) geringer als bei dem Kontrollwafer. Der Sättigungsstrom und die Steilheit waren bei den Wafern mit implantiertem Ge um etwa 20% höher als bei den Kontrollwafern. Der Sättigungsstrom eines Wafers mit implantiertem Ge betrug z. B. 5,175 μAmpere/μm, verglichen mit 4,525 μAmpere/μm für den Kontrollwafer. Die Steilheit eines Wafers mit implantiertem Ge betrug 17,5 μSiemens/μm, verglichen mit 16,2 μSiemens/μm für den Kontrollwafer. Die Elektronenbeweglichkeit von Ge-Wafern war geringfügig höher als für den Kontrollwafer, um etwa 5%. Als ein Beispiel betrug die Beweglichkeit für einen Wafer mit implantiertem Ge 89,6 cm²/Voltsekunden, und die Beweglichkeit für den Kontrollwafer betrug 86,1 cm²/Voltsekunden. Eine optimale Leistungsfähigkeit von Transistoren mit Kanal mit implantiertem Germanium 360 wurde beobachtet, wenn der Germaniumimplantationsprozess 2 keV bei einer Dosis von 1 × 10¹⁶ Germaniumatomen/cm² umfasste.
Es ist zu beachten, dass bei den dabei beschriebenen Versuchsergebnissen das Tempern in einer Ammoniakumgebung ausgeführt wurde, jedoch bei einem bevorzugten Ausführungsbeispiel der Germaniumimplantationsprozess mit niedriger Energie andere Umgebungsgase wie beispielsweise N₂ umfasst.
Die Reihenfolge der dabei beschriebenen Fertigungsprozessschritte kann abgeändert werden. Bei einem bevorzugten Ausführungsbeispiel wird z. B. das Werkstück vorzugsweise einer Vor-Gate-Reinigung unmittelbar vor dem Germaniumimplantat unterzogen, um die vor dem Germaniumimplantat auf der Werkstückoberfläche vorhandene Menge von natürlichem Oxid zu minimieren, so dass die Konzentration von in die Oberfläche des Werkstücks implantiertem Germanium erhöht wird. Alternativ kann die Vor-Gate-Reinigung in anderen Stadien in dem Fertigungsprozess ausgeführt werden. Bei einem bevorzugten Ausführungsbeispiel werden die Prozessschritte in der folgenden Reihenfolge abgeschlossen: Feldoxidbereiche 204 in einem Werkstück 202 ausbilden, V_T-Implantierungen implantieren, Antidurchgriffsimplantierungen implantieren, Vor-Gate-Reinigung, flache Germaniumbereiche in Kanalbereich C implantieren wie dabei beschrieben, Gate-Dielektrikum 240/340 abscheiden, Tempern mit niedriger Temperatur, Gate-Material 242/342 abscheiden, Gate-Bereich 242/342 und Gate-Dielektrikum 240/340 mustern, Source-/Drain-Erweiterungsimplantierungen implantieren, Abstandshalter ausbilden und tiefe Source- und Drain-Bereiche S/D ausbilden.
Vorteile von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung umfassen ein Bereitstellen von Transistorentwürfen 250 und 360 und Verfahren zur Fertigung derselben, die einen Kanalbereich C mit einem darin ausgebildeten flachen Germaniumimplantationsbereich 238 und 338 aufweisen. Das Germanium wird unter Verwendung eines Prozesses mit niedriger Energie und hoher Dotierungsstoffkonzentration implantiert. Amorphe Bereiche 230 und 330 und beschädigte Bereiche 234 und 334 werden unter Verwendung eines Temperprozesses mit niedriger Temperatur wieder kristallisiert bzw. repariert. Infolge der hohen Konzentration von Germanium an der Oberfläche 232 und 332 des Werkstücks 202 und 302, die die Ausbildung von Grenzflächenoxid 244 und 344 minimiert, wird die Elektronen- und Lochbeweglichkeit in dem Kanalbereich C erhöht, und die effektive Oxiddicke 246 und 346 wird minimiert.
Da ein Temperprozess mit niedriger Temperatur zum erneuten Kristallisieren der amorphen Germaniumimplantatbereiche 230 und 330 und auch zum Ausbilden des Source-Bereichs S und Drain-Bereichs D verwendet wird, werden die effektiven Oxiddicken 246 und 346 des Gate-Dielektrikums 240 und 340 nicht wesentlich erhöht, was zu einer dünneren effektiven Dicke des Gate-Dielektrikums (oder effektiven Oxiddicke (EOT)) 246 und 346, die jeweils die gesamte Dicke aller dünnen Grenzflächenoxidschichten 244, 344 und 352 und des Gate-Dielektrikums 240 und 340 umfasst, führt. Die dabei beschriebenen Transistoren 250 und 360 profitieren von einer verringerten Wärmebilanz und verbesserten Gate-Qualität.
Ein anderer Vorteil von Ausführungsbeispielen der vorliegenden Erfindung besteht in der Fähigkeit zum Implantieren von Germanium in eine Vielzahl von Wafern oder Werkstücken 202 und 302 auf einmal, z. B. unter Verwendung von Chargendotierungsstoffimplantationsverarbeitungswerkzeugen, die man gewöhnlich in Halbleiterfertigungsanlagen findet. Bei einem bevorzugten Ausführungsbeispiel wird das dielektrische Gate-Material 340 vor dem Temperprozess mit niedriger Temperatur zum erneuten Kristallisieren des amorphen Bereichs mit implantiertem Germanium in dem Werkstück 302 über dem Kanalbereich C ausgebildet, so dass das dielektrische Gate-Material 340 als eine Deckschicht fungiert, die Germanium am Herausdiffundieren oder Verdampfen aus der Oberfläche des Werkstücks 302 hindert und zu einer Erhöhung der Germaniumkonzentration an der Oberfläche 332 des Werkstücks 302 führt.
Wieder ist nur ein Transistor in jeder Figur gezeigt. Gemäß Ausführungsbeispielen der vorliegenden Erfindung kann jedoch eine Vielzahl von Transistoren gleichzeitig ausgebildet werden, was nicht gezeigt ist. Ferner können PMOS- und NMOS-Transistoren auf einem einzelnen Werkstück hergestellt werden, indem Abschnitte des Werkstücks maskiert werden, während andere Abschnitte verarbeitet werden.

Claims

Transistor (250, 360), mit: einem Werkstück (202, 302), wobei das Werkstück (202, 302) eine Oberfläche (232, 332) umfasst; einem in dem Werkstück (202, 302) angeordneten kristallinen Bereich (238, 338), wobei der kristalline Bereich (238, 338) Germanium umfasst, wobei der kristalline Bereich (238, 338) sich in dem Werkstück (202, 302) von der Oberfläche (232, 332) des Werkstücks über etwa 12 Nanometer oder weniger erstreckt; einem Gate-Dielektrikum (240, 340), das über dem kristallinen Bereich (238, 338) angeordnet ist; einem Gate-Bereich (242, 342), der über dem Gate-Dielektrikum (240, 340) angeordnet ist; und einem Source-Bereich (S) und einem Drain-Bereich (D), die in zumindest dem kristallinen Bereich (238, 338) in dem Werkstück (202, 302) ausgebildet sind, dadurch gekennzeichnet, dass der kristalline Bereich (238, 338) einen oberen Abschnitt (230a) mit etwa 50% oder mehr Germanium umfasst.
Transistor (250, 360) nach Anspruch 1, wobei der kristalline Bereich (238, 338) eine Konzentration von etwa 1 × 10¹⁷ bis etwa 4,42 × 10²² Germaniumatomen/cm³ umfasst.
Transistor (250, 360) nach Anspruch 1, wobei der obere Abschnitt (230a, 330a) des kristallinen Bereichs (238, 338) 100% Germanium umfasst.
Transistor (250, 360) nach Anspruch 1, wobei der obere Abschnitt {230a, 330a) des kristallinen Bereichs (238, 338) eine Dicke von etwa 2 Nanometer umfasst.
Transistor (250, 360) nach Anspruch 1, wobei das Gate-Dielektrikum (240, 340) ein Material mit einer Dielektrizitätskonstante von etwa 4,0 umfasst.
Transistor (250, 360) nach Anspruch 1, wobei das Gate-Dielektrikum (240, 340) ein Material mit einer Dielektrizitätskonstante von mehr als 4,0 umfasst.
Transistor (250, 360) nach Anspruch 6, wobei das Gate-Dielektrikum (240, 340) HfO₂, HfSiO_x, Al₂O₃, ZrO₂, ZrSiO_x, Ta₂O₅, La₂O₃, Si_xN_y, SiON oder Kombinationen davon umfasst.
Transistor (250, 360) nach Anspruch 1, wobei das Gate-Dielektrikum (240, 340) SiO₂ umfasst.
Transistor (250, 360) nach Anspruch 1, ferner mit in dem Werkstück (202, 302) angeordneten Isolationsbereichen (204, 304) und ferner mit über Seitenwänden des Gate-Bereichs (242, 342) und Gate-Dielektrikums (240, 340) und an diese angrenzend ausgebildeten Abstandshaltern (248, 348).
Transistor (250, 360) nach Anspruch 1, wobei das Werkstück (202, 302) einen Silizium-auf-Isolator-(SOI-)Wafer umfasst.
Verfahren zur Herstellung eines Transistors (250, 360), mit: Bereitstellen eines Werkstücks (202, 302), wobei das Werkstück (202, 302) eine Oberfläche (232, 332) aufweist; Implantieren von Germanium in die Oberfläche (232, 332) des Werkstücks, wobei ein erster Germanium enthaltender Bereich (230, 330) in der Oberfläche (232, 332) des Werkstücks (202, 302) ausgebildet wird und ein zweiter Germanium enthaltender Bereich (236, 336) unter dem ersten Germanium enthaltenden Bereich (230, 330) ausgebildet wird, wobei der erste Germanium enthaltende Bereich (230, 330) sich eine erste Tiefe (d1) unter die Oberfläche (232, 332) des Werkstücks (202, 302) erstreckt, der zweite Germanium enthaltende Bereich (236, 336) eine sich unter die erste Tiefe (d1) erstreckende zweite Tiefe (d2) aufweist, die erste (d1) und zweite Tiefe (d2) etwa 10 Nanometer oder weniger unter der Oberfläche (232, 332) des Werkstücks (202, 301) umfassen; Abscheiden eines Gatedielektrikummaterials (240, 340) über dem ersten Germanium enthaltenden Bereich (230, 330); Abscheiden eines Gate-Materials (242, 342) über dem Gatedielektrikummaterial (230, 330); Strukturieren des Gate-Materials (242, 342) und Gatedielektrikummaterials (240, 340) zum Ausbilden eines Gate-Bereichs (242, 342) und eines Gate-Dielektrikums (240, 340) über dem ersten Germanium enthaltenden Bereich (230, 330); und Ausbilden eines Source-Bereichs (S) und eines Drain-Bereichs (D) in zumindest dem ersten Germanium enthaltenden Bereich (230, 330), wobei das Implantieren des Germaniums ein Ausbilden des ersten Germanium enthaltenden Bereichs (230, 330) mit zumindest 80% Germanium an einem oberen Abschnitt (230a, 330a) davon umfasst.
Verfahren nach Anspruch 11, wobei das Ausbilden des ersten Germanium enthaltenden Bereichs (230, 330) ein Ausbilden eines amorphen Germanium enthaltenden Bereichs (230, 330) umfasst.
Verfahren nach Anspruch 12, ferner mit einem Tempern des Werkstücks (202, 302) vor dem Abscheiden des Gatedielektrikummaterials (240, 340), wobei der amorphe Germanium enthaltende Bereich (230, 330) in einen ersten kristallinen Germanium enthaltenden Bereich (230, 330) umgewandelt wird, wobei der zweite Germanium enthaltende Bereich (236, 336) und der erste kristalline Germanium enthaltende Bereich (230, 330) einen zweiten einkristallinen Germanium enthaltenden Bereich (238, 338) umfassen, wobei der zweite einkristalline Germanium enthaltende Bereich (238, 338) eine dritte Tiefe (d3) unter der Oberfläche (232, 332) des Werkstücks (202, 302) umfasst.
Verfahren nach Anspruch 13, wobei die dritte Tiefe (d3) etwa 12 Nanometer oder weniger beträgt.
Verfahren nach Anspruch 13, wobei die erste Tiefe etwa 4,5 Nanometer oder weniger beträgt und die zweite Tiefe etwa 5,5 Nanometer oder weniger beträgt.
Verfahren nach Anspruch 13, wobei das Tempern des Werkstücks (202, 302) ein Erhitzen des Werkstücks (202, 302) auf eine Temperatur von etwa 750°C oder weniger für etwa 60 Minuten oder weniger umfasst.
Verfahren nach Anspruch 12, ferner mit einem Tempern des Werkstücks (202, 302) nach dem Abscheiden des Gatedielektrikummaterials (240, 340), wobei der amorphe Germanium enthaltende Bereich (230, 330) in einen ersten kristallinen Germanium enthaltenden Bereich (230, 330) gewandelt wird, wobei der zweite Germanium enthaltende Bereich (236, 336) und der erste kristalline Germanium enthaltende Bereich (230, 330) einen zweiten einkristallinen Germanium enthaltenden Bereich (238, 338) umfassen, wobei der zweite einkristalline Germanium enthaltende Bereich (238, 338) eine dritte Tiefe (d3) unter der Oberfläche (232, 332) des Werkstücks (202, 302) umfasst.
Verfahren nach Anspruch 17, wobei die dritte Tiefe (d3) etwa 12 Nanometer oder weniger beträgt.
Verfahren nach Anspruch 17, wobei die erste Tiefe (d1) etwa 4,5 Nanometer oder weniger beträgt und die zweite Tiefe (d2) etwa 5,5 Nanometer oder weniger beträgt.
Verfahren nach Anspruch 17, wobei das Tempern des Werkstücks (202, 302) ein Erhitzen des Werkstücks (202, 302) auf eine Temperatur von etwa 750°C oder weniger für etwa 60 Minuten oder weniger umfasst.
Verfahren nach Anspruch 12, wobei das Implantieren von Germanium in die Oberfläche des Werkstücks (202, 302) ein Ausbilden eines geschädigten Bereichs (234, 334) zwischen dem ersten Germanium enthaltenden Bereich (230, 330) und dem zweiten Germanium enthaltenden Bereich (236, 336) umfasst, ferner mit einem Tempern des Werkstücks (202, 302), wobei der amorphe Germanium enthaltende Bereich (230, 330) in einen ersten kristallinen Germanium enthaltenden Bereich (230, 330) umgewandelt wird, wobei der zweite Germanium enthaltende Bereich (236, 336) und der erste Germanium enthaltende Bereich (230, 330) einen zweiten einkristallinen Germanium enthaltenden Bereich (238, 338) umfassen, und wobei das Tempern des Werkstücks (202, 302) die Entfernung des geschädigten Bereichs (234, 334) zwischen dem ersten Germanium enthaltenden Bereich (230, 330) und dem zweiten Germanium enthaltenden Bereich (236, 336) bewirkt.
Verfahren nach Anspruch 11, wobei das Implantieren des Germaniums ein Implantieren von Germanium bei einer Energie von etwa 5 keV oder weniger umfasst.
Verfahren nach Anspruch 11, wobei das Implantieren des Germaniums ein Implantieren von Germanium bei einer Dosis von etwa 1 × 10¹⁵ bis 1 × 10¹⁷ Atomen/cm² umfasst.
Verfahren nach Anspruch 11, wobei das Implantieren des Germaniums ein Ausbilden des ersten Germanium enthaltenden Bereichs (230, 330) mit 100% Germanium an einem oberen Abschnitt (230a, 330a) davon umfasst.
Verfahren nach Anspruch 11, wobei das Abscheiden des Gatedielektrikummaterials (240, 340) ein Abscheiden eines Materials mit einer Dielektrizitätskonstante von etwa 4,0 umfasst.
Verfahren nach Anspruch 11, wobei das Abscheiden des Gatedielektrikummaterials (240, 340) ein Abscheiden eines Materials mit einer Dielektrizitätskonstante von mehr als 4,0 umfasst.
Verfahren nach Anspruch 26, wobei das Abscheiden des Gatedielektrikummaterials (240, 340) ein Abscheiden von HfO₂, HfSiO, Al₂O₃, ZrO₂, ZrSiO_x, Ta₂O₅, La₂O₃, Si_xN_y, SiON oder Kombinationen davon umfasst.
Verfahren nach Anspruch 11, wobei das Abscheiden des Gatedielektrikummaterials (240, 340) ein Abscheiden von SiO₂ umfasst.
Verfahren nach Anspruch 11, ferner mit einem Ausbilden von Isolationsbereichen (204, 304) in dem Werkstück (202, 302), bevor Germanium in die Oberfläche (232, 332) des Werkstücks (202, 302) implantiert wird.
Verfahren nach Anspruch 11, ferner mit einem Ausbilden von Abstandshaltern (248, 348) über Seitenwänden des Gate-Bereichs (242, 342) und Gate-Dielektrikums (240, 340).
Verfahren nach Anspruch 11, wobei das Bereitstellen des Werkstücks (202, 302) ein Bereitstellen eines Silizium-auf-Isolator-(SOI-)Wafers umfasst.
Verfahren nach Anspruch 11, wobei das Ausbilden der Source-(S) und Drain-Bereiche (D) eine Temperatur von etwa 938,3°C oder weniger umfasst.