JP2001015748A - 半導体装置及びその製造方法 - Google Patents
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- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極端部のリーク電流の発生を抑制
し、かつ、ソース／ドレイン拡散層形成時のイオン注入
において、基板に注入される不純物のドーズ量の低下を
抑制する。 【解決手段】 半導体基板１０上に窒素を含むゲート絶
縁膜２５を形成し、このゲート絶縁膜２５上に選択的に
ゲート電極２７を形成する。その後、後酸化が行われ、
全面にゲート後酸化膜２８が形成される。これによっ
て、ゲート電極２７端部のゲート絶縁膜２５は、ゲート
電極２７側の膜厚２８ｄに対して半導体基板１０側の膜
厚２８ｂが１／３以下となる。
し、かつ、ソース／ドレイン拡散層形成時のイオン注入
において、基板に注入される不純物のドーズ量の低下を
抑制する。 【解決手段】 半導体基板１０上に窒素を含むゲート絶
縁膜２５を形成し、このゲート絶縁膜２５上に選択的に
ゲート電極２７を形成する。その後、後酸化が行われ、
全面にゲート後酸化膜２８が形成される。これによっ
て、ゲート電極２７端部のゲート絶縁膜２５は、ゲート
電極２７側の膜厚２８ｄに対して半導体基板１０側の膜
厚２８ｂが１／３以下となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴのゲ
ート電極の構造に係わる半導体装置及びその製造方法に
関する。
ート電極の構造に係わる半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】従来からシリコンＭＯＳＦＥＴのゲート
絶縁膜の耐圧劣化を防ぐ方法として、後酸化という手法
がある。
絶縁膜の耐圧劣化を防ぐ方法として、後酸化という手法
がある。
【０００３】図１８は、ＭＯＳＦＥＴの製造工程におけ
る後酸化を行った後の構造を示す断面図である。
る後酸化を行った後の構造を示す断面図である。
【０００４】図１８に示すように、シリコン基板５０上
にゲート絶縁膜５１が形成され、このゲート絶縁膜５１
上に選択的にポリシリコンからなるゲート電極（ポリシ
リコンゲート電極）５２が形成される。その後、後酸化
が行われ、全面にゲート後酸化膜５３が形成される。
にゲート絶縁膜５１が形成され、このゲート絶縁膜５１
上に選択的にポリシリコンからなるゲート電極（ポリシ
リコンゲート電極）５２が形成される。その後、後酸化
が行われ、全面にゲート後酸化膜５３が形成される。
【０００５】このような後酸化工程においては、シリコ
ン基板５０とともにポリシリコンゲート電極５２も酸化
される。このため、ゲート電極５２の端部の酸化膜の膜
厚が増大する。従って、ゲート電極５２端部の曲率半径
を大きくできるため、電界集中を回避することが可能に
なる。
ン基板５０とともにポリシリコンゲート電極５２も酸化
される。このため、ゲート電極５２の端部の酸化膜の膜
厚が増大する。従って、ゲート電極５２端部の曲率半径
を大きくできるため、電界集中を回避することが可能に
なる。
【０００６】
【発明が解決しようとする課題】しかしながら、後酸化
を行うことにより、ポリシリコンとともに、シリコン基
板５０も酸化され、ゲート電極５２端部で酸化膜の膜厚
が必要以上に厚くなる。
を行うことにより、ポリシリコンとともに、シリコン基
板５０も酸化され、ゲート電極５２端部で酸化膜の膜厚
が必要以上に厚くなる。
【０００７】このため、ゲート電極端部における電気力
線の漏れによりゲートのチャネルに対する支配力が低下
する。従って、微細なチャネル領域でのしきい値電圧の
絶対値が低下し、ＭＯＳＦＥＴのオフ時に流れるオフリ
ーク電流が増加する。
線の漏れによりゲートのチャネルに対する支配力が低下
する。従って、微細なチャネル領域でのしきい値電圧の
絶対値が低下し、ＭＯＳＦＥＴのオフ時に流れるオフリ
ーク電流が増加する。
【０００８】また、ソース／ドレイン電極のエクステン
ション拡散層を形成する場合、後酸化膜をイオン注入時
の保護酸化膜として使用する際に、不純物イオンが後酸
化膜５３中に取り込まれる。このため、シリコン基板５
０に注入される不純物のドーズ量が低下する。更に、上
記理由により、酸化膜界面よりも深く不純物イオンの飛
程を取る必要があるため、注入されたイオンはその分布
が大きく広がり、急峻なプロファイルの形成が困難であ
る。
ション拡散層を形成する場合、後酸化膜をイオン注入時
の保護酸化膜として使用する際に、不純物イオンが後酸
化膜５３中に取り込まれる。このため、シリコン基板５
０に注入される不純物のドーズ量が低下する。更に、上
記理由により、酸化膜界面よりも深く不純物イオンの飛
程を取る必要があるため、注入されたイオンはその分布
が大きく広がり、急峻なプロファイルの形成が困難であ
る。
【０００９】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、ゲート電極端
部のリーク電流の発生を抑制し、かつ、ソース／ドレイ
ン拡散層形成時のイオン注入において、基板に注入され
る不純物のドーズ量の低下を抑制する半導体装置及びそ
の製造方法を提供することにある。
たものであり、その目的とするところは、ゲート電極端
部のリーク電流の発生を抑制し、かつ、ソース／ドレイ
ン拡散層形成時のイオン注入において、基板に注入され
る不純物のドーズ量の低下を抑制する半導体装置及びそ
の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１１】本発明の半導体装置は、半導体基板上に形
成された窒素を含むゲート絶縁膜と、前記ゲート絶縁膜
上に選択的に形成されたゲート電極と、前記ゲート電極
の表面に形成された後酸化膜と、前記ゲート電極の両側
の前記半導体基板の表面に形成された拡散層とを有す
る。
成された窒素を含むゲート絶縁膜と、前記ゲート絶縁膜
上に選択的に形成されたゲート電極と、前記ゲート電極
の表面に形成された後酸化膜と、前記ゲート電極の両側
の前記半導体基板の表面に形成された拡散層とを有す
る。
【００１２】また、前記ゲート電極端部の前記ゲート絶
縁膜において、前記半導体基板側の膜厚は前記ゲート電
極側の膜厚の１／３以下になっている。
縁膜において、前記半導体基板側の膜厚は前記ゲート電
極側の膜厚の１／３以下になっている。
【００１３】本発明の半導体装置の製造方法は、半導体
基板上に窒素を含むゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に選択的にゲート電極を形成する工程
と、後酸化を行い、前記ゲート電極の表面に酸化膜を形
成する工程と、前記ゲート電極の両側の前記半導体基板
の表面に拡散層を形成する工程とを含む。
基板上に窒素を含むゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に選択的にゲート電極を形成する工程
と、後酸化を行い、前記ゲート電極の表面に酸化膜を形
成する工程と、前記ゲート電極の両側の前記半導体基板
の表面に拡散層を形成する工程とを含む。
【００１４】また、前記ゲート電極端部の前記ゲート絶
縁膜において、前記半導体基板側の膜厚は前記ゲート電
極側の膜厚の１／３以下になっている。
縁膜において、前記半導体基板側の膜厚は前記ゲート電
極側の膜厚の１／３以下になっている。
【００１５】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００１６】図１乃至図６は、本発明の半導体装置に係
わり、素子分離領域の形成を示す各工程の断面図であ
る。
わり、素子分離領域の形成を示す各工程の断面図であ
る。
【００１７】まず、図１に示すように、半導体基板１０
上に第１のシリコン酸化膜１１が形成され、第１のシリ
コン酸化膜１１上にシリコン窒化膜１２が形成される。
このシリコン窒化膜１２上に第２のシリコン酸化膜１３
が形成される。
上に第１のシリコン酸化膜１１が形成され、第１のシリ
コン酸化膜１１上にシリコン窒化膜１２が形成される。
このシリコン窒化膜１２上に第２のシリコン酸化膜１３
が形成される。
【００１８】次に、図２に示すように、第２のシリコン
酸化膜１３上にパターニングされたフォトレジスト膜１
４が形成される。このフォトレジスト膜１４をマスクと
して、第１及び第２のシリコン酸化膜１１及び１３、シ
リコン窒化膜１２が選択的に除去される。その後、フォ
トレジスト膜１４が除去される。
酸化膜１３上にパターニングされたフォトレジスト膜１
４が形成される。このフォトレジスト膜１４をマスクと
して、第１及び第２のシリコン酸化膜１１及び１３、シ
リコン窒化膜１２が選択的に除去される。その後、フォ
トレジスト膜１４が除去される。
【００１９】次に、図３に示すように、第１、第２のシ
リコン酸化膜１１、１３及びシリコン窒化膜１２をマス
クとして、反応性イオンエッチング（ＲＩＥ）により、
素子分離領域に対応する半導体基板１０が除去され、半
導体基板１０内にトレンチ１５が形成される。
リコン酸化膜１１、１３及びシリコン窒化膜１２をマス
クとして、反応性イオンエッチング（ＲＩＥ）により、
素子分離領域に対応する半導体基板１０が除去され、半
導体基板１０内にトレンチ１５が形成される。
【００２０】次に、図４に示すように、全面にシリコン
酸化膜１６が形成され、トレンチ１５が埋め込まれる。
酸化膜１６が形成され、トレンチ１５が埋め込まれる。
【００２１】次に、図５に示すように、化学的機械研磨
（ＣＭＰ）法により、シリコン酸化膜１６が平坦化さ
れ、シリコン窒化膜１２の表面が露出される。
（ＣＭＰ）法により、シリコン酸化膜１６が平坦化さ
れ、シリコン窒化膜１２の表面が露出される。
【００２２】次に、ウエットエッチングにより、シリコ
ン酸化膜１１及び１６、シリコン窒化膜１２が除去さ
れ、半導体基板１０の表面が露出される。
ン酸化膜１１及び１６、シリコン窒化膜１２が除去さ
れ、半導体基板１０の表面が露出される。
【００２３】このようにして、図６に示すように、半導
体基板１０内に素子分離領域１７が形成される。その
後、全面にシリコン酸化膜１８が形成される。
体基板１０内に素子分離領域１７が形成される。その
後、全面にシリコン酸化膜１８が形成される。
【００２４】次に、図７乃至図１３は、電極の形成工程
を示す断面図である。
を示す断面図である。
【００２５】まず、図７に示すように、半導体基板１０
上にパターニングされたフォトレジスト膜（図示せず）
が形成される。このフォトレジスト膜をマスクとしてイ
オン注入及び拡散が行われ、半導体基板１０の表面にＰ
ウェル２１が形成される。その後、フォトレジスト膜が
除去される。同様に、Ｐウェル２１上にパターニングさ
れたフォトレジスト膜（図示せず）が形成される。この
フォトレジスト膜をマスクとしてイオン注入及び拡散が
行われ、半導体基板１０の表面にＮウェル２２が形成さ
れる。その後、フォトレジスト膜が除去される。
上にパターニングされたフォトレジスト膜（図示せず）
が形成される。このフォトレジスト膜をマスクとしてイ
オン注入及び拡散が行われ、半導体基板１０の表面にＰ
ウェル２１が形成される。その後、フォトレジスト膜が
除去される。同様に、Ｐウェル２１上にパターニングさ
れたフォトレジスト膜（図示せず）が形成される。この
フォトレジスト膜をマスクとしてイオン注入及び拡散が
行われ、半導体基板１０の表面にＮウェル２２が形成さ
れる。その後、フォトレジスト膜が除去される。
【００２６】次に、半導体基板１０内のＰウェル２１及
びＮウェル２２の表面にそれぞれｎチャネル領域２３及
びｐチャネル領域２４が形成される。その後、シリコン
酸化膜１８が除去される。
びＮウェル２２の表面にそれぞれｎチャネル領域２３及
びｐチャネル領域２４が形成される。その後、シリコン
酸化膜１８が除去される。
【００２７】次に、図７に示すように、半導体基板１０
上にゲート絶縁膜２５が形成される。この際、ＮＯ、Ｎ
2Ｏ、あるいはＮＨ3のいずれかを含む窒素を含む気体と
酸素の混合ガスあるいは単独ガスにより酸化窒化反応が
行われる。従って、窒素を０．１％乃至１０％含むシリ
コン酸化膜からなるゲート絶縁膜２５が形成される。つ
まり、図１４に示すように、半導体基板１０側のゲート
絶縁膜２５の表面に窒素の高濃度領域４０が形成され、
図１５に示すように、半導体基板１０の表面とゲート絶
縁膜２５の境界部が窒素を最も多く含む状態となってい
る。尚、ゲート酸化膜２５と高濃度領域４０の形成方法
は上記に限定されるものではない。例えばゲート絶縁膜
２５は、あらかじめ、ベースとなるシリコン酸化膜を形
成後、上述のＮＯ、Ｎ2Ｏ、あるいはＮＨ3のいずれかの
ガスにより窒化してもよい。
上にゲート絶縁膜２５が形成される。この際、ＮＯ、Ｎ
2Ｏ、あるいはＮＨ3のいずれかを含む窒素を含む気体と
酸素の混合ガスあるいは単独ガスにより酸化窒化反応が
行われる。従って、窒素を０．１％乃至１０％含むシリ
コン酸化膜からなるゲート絶縁膜２５が形成される。つ
まり、図１４に示すように、半導体基板１０側のゲート
絶縁膜２５の表面に窒素の高濃度領域４０が形成され、
図１５に示すように、半導体基板１０の表面とゲート絶
縁膜２５の境界部が窒素を最も多く含む状態となってい
る。尚、ゲート酸化膜２５と高濃度領域４０の形成方法
は上記に限定されるものではない。例えばゲート絶縁膜
２５は、あらかじめ、ベースとなるシリコン酸化膜を形
成後、上述のＮＯ、Ｎ2Ｏ、あるいはＮＨ3のいずれかの
ガスにより窒化してもよい。
【００２８】次に、図７に示すように、ゲート絶縁膜２
５上にポリシリコン２６が形成される。
５上にポリシリコン２６が形成される。
【００２９】次に、ポリシリコン２６上にパターニング
されたフォトレジスト膜（図示せず）が形成される。そ
の後、図８に示すように、フォトレジスト膜をマスクと
して、ＲＩＥにより、ポリシリコン２６及びゲート絶縁
膜２５が選択的に除去され、ポリシリコンゲート電極２
７が形成される。
されたフォトレジスト膜（図示せず）が形成される。そ
の後、図８に示すように、フォトレジスト膜をマスクと
して、ＲＩＥにより、ポリシリコン２６及びゲート絶縁
膜２５が選択的に除去され、ポリシリコンゲート電極２
７が形成される。
【００３０】次に、図９に示すように、酸化雰囲気によ
り、ポリシリコンゲート電極２７の後酸化が行われ、全
面にゲート後酸化膜２８が形成される。前記ゲート絶縁
膜２５は窒素を含む膜を用いており、半導体基板１０側
のゲート絶縁膜２５の表面の窒素濃度が最も高くなって
いる。このため、半導体基板１０に対する酸化が抑制さ
れる。従って、ポリシリコンゲート電極２７の表面は、
半導体基板１０より多く酸化される。
り、ポリシリコンゲート電極２７の後酸化が行われ、全
面にゲート後酸化膜２８が形成される。前記ゲート絶縁
膜２５は窒素を含む膜を用いており、半導体基板１０側
のゲート絶縁膜２５の表面の窒素濃度が最も高くなって
いる。このため、半導体基板１０に対する酸化が抑制さ
れる。従って、ポリシリコンゲート電極２７の表面は、
半導体基板１０より多く酸化される。
【００３１】例えば、温度が８００℃、処理時間が３０
分のアニールにより酸化する場合、通常、半導体基板１
０は６ｎｍ酸化される。これに対し、上記手法にて形成
された窒素が２％含まれている３．５ｎｍ厚のゲート絶
縁膜２５を持つ本発明の半導体装置では、例えば次のよ
うにゲート後酸化膜２８が形成される。
分のアニールにより酸化する場合、通常、半導体基板１
０は６ｎｍ酸化される。これに対し、上記手法にて形成
された窒素が２％含まれている３．５ｎｍ厚のゲート絶
縁膜２５を持つ本発明の半導体装置では、例えば次のよ
うにゲート後酸化膜２８が形成される。
【００３２】図１６に示すように、まず、半導体基板１
０側において、半導体基板１０の表面には２．５ｎｍの
酸化膜２８ａが形成され、ポリシリコンゲート電極２７
とのオーバーラップ部には１ｎｍ以下の酸化膜２８ｂが
形成される。また、ポリシリコンゲート電極２７側にお
いて、ポリシリコンゲート電極２７の側面には１２ｎｍ
の酸化膜２８ｃが形成され、ゲート絶縁膜とのオーバー
ラップ部には３ｎｍ以上の酸化膜２８ｄが形成される。
このように、ゲート電極２７端部のゲート絶縁膜２５
は、ゲート電極２７側の膜厚２８ｄに対して半導体基板
１０側の膜厚２８ｂは１／３以下となる。
０側において、半導体基板１０の表面には２．５ｎｍの
酸化膜２８ａが形成され、ポリシリコンゲート電極２７
とのオーバーラップ部には１ｎｍ以下の酸化膜２８ｂが
形成される。また、ポリシリコンゲート電極２７側にお
いて、ポリシリコンゲート電極２７の側面には１２ｎｍ
の酸化膜２８ｃが形成され、ゲート絶縁膜とのオーバー
ラップ部には３ｎｍ以上の酸化膜２８ｄが形成される。
このように、ゲート電極２７端部のゲート絶縁膜２５
は、ゲート電極２７側の膜厚２８ｄに対して半導体基板
１０側の膜厚２８ｂは１／３以下となる。
【００３３】次に、図１０に示すように、Ｐウェル２１
上にパターニングされたフォトレジスト膜２９が形成さ
れる。このフォトレジスト膜２９をマスクとして不純物
が導入され、Ｎウェル２２の半導体基板１０の表面にＰ
型エクステンション領域３０が形成される。その後、フ
ォトレジスト膜２９が除去される。
上にパターニングされたフォトレジスト膜２９が形成さ
れる。このフォトレジスト膜２９をマスクとして不純物
が導入され、Ｎウェル２２の半導体基板１０の表面にＰ
型エクステンション領域３０が形成される。その後、フ
ォトレジスト膜２９が除去される。
【００３４】次に、図１１に示すように、Ｎウェル２２
上にパターニングされたフォトレジスト膜３１が選択的
に形成される。このフォトレジスト膜３１をマスクとし
て不純物が導入され、Ｐウェル２１の半導体基板１０の
表面にＮ型エクステンション領域３２が形成される。そ
の後、フォトレジスト膜３１が除去される。
上にパターニングされたフォトレジスト膜３１が選択的
に形成される。このフォトレジスト膜３１をマスクとし
て不純物が導入され、Ｐウェル２１の半導体基板１０の
表面にＮ型エクステンション領域３２が形成される。そ
の後、フォトレジスト膜３１が除去される。
【００３５】図１２に示すように、全面にシリコン窒化
膜３３が形成される。
膜３３が形成される。
【００３６】図１３に示すように、ＲＩＥにより、シリ
コン窒化膜３３が選択的に除去され、ゲート電極２７の
側壁にゲート側壁（スペーサ）３４が形成される。
コン窒化膜３３が選択的に除去され、ゲート電極２７の
側壁にゲート側壁（スペーサ）３４が形成される。
【００３７】次に、Ｎウェル２２上にパターニングされ
たフォトレジスト膜（図示せず）が選択的に形成され
る。このフォトレジスト膜をマスクとして不純物が導入
され、Ｐウェル２１の半導体基板１０の表面にＮ型拡散
層３５が形成される。その後、フォトレジスト膜が除去
される。
たフォトレジスト膜（図示せず）が選択的に形成され
る。このフォトレジスト膜をマスクとして不純物が導入
され、Ｐウェル２１の半導体基板１０の表面にＮ型拡散
層３５が形成される。その後、フォトレジスト膜が除去
される。
【００３８】次に、Ｐウェル２１上にパターニングされ
たフォトレジスト膜（図示せず）が選択的に形成され
る。このフォトレジスト膜をマスクとして不純物が導入
され、Ｎウェル２２の半導体基板１０の表面にＰ型拡散
層３６が形成される。その後、フォトレジスト膜が除去
される。
たフォトレジスト膜（図示せず）が選択的に形成され
る。このフォトレジスト膜をマスクとして不純物が導入
され、Ｎウェル２２の半導体基板１０の表面にＰ型拡散
層３６が形成される。その後、フォトレジスト膜が除去
される。
【００３９】以上のように、ＣＭＯＳＦＥＴが形成さ
れ、この後、既知の技術であるサリサイド工程、メタラ
イゼーション工程を経てＬＳＩが完成される。
れ、この後、既知の技術であるサリサイド工程、メタラ
イゼーション工程を経てＬＳＩが完成される。
【００４０】上記本発明の実施形態によれば、図１７に
示すように、ゲート電極２７側の酸化は進むものの、ゲ
ート電極２７の半導体基板１０側には窒素の高濃度領域
４０があるため、半導体基板１０方向への酸化を抑制で
きる。従って、ゲート電極２７端部の酸化膜の膜厚の増
大を従来に対して約半分の厚さに抑えることができる。
示すように、ゲート電極２７側の酸化は進むものの、ゲ
ート電極２７の半導体基板１０側には窒素の高濃度領域
４０があるため、半導体基板１０方向への酸化を抑制で
きる。従って、ゲート電極２７端部の酸化膜の膜厚の増
大を従来に対して約半分の厚さに抑えることができる。
【００４１】つまり、ゲート電極２７端部の酸化膜が厚
くなることによる電気力線の漏れを抑制でき、チャネル
領域に対するゲートの支配力の低下を防止できる。
くなることによる電気力線の漏れを抑制でき、チャネル
領域に対するゲートの支配力の低下を防止できる。
【００４２】また、ソース／ドレイン電極のエクステン
ション拡散層を形成する場合、ゲート絶縁膜をイオン注
入時の保護酸化膜として使用しているが、ゲート絶縁膜
の膜厚の増加を抑制しているため、基板に注入するドー
ズ量が低下することを防止できる。従って、イオンの飛
程を従来に比べて短くでき、注入されたイオンの分散を
抑えることができる。このため、急峻なプロファイルの
形成が可能となる。
ション拡散層を形成する場合、ゲート絶縁膜をイオン注
入時の保護酸化膜として使用しているが、ゲート絶縁膜
の膜厚の増加を抑制しているため、基板に注入するドー
ズ量が低下することを防止できる。従って、イオンの飛
程を従来に比べて短くでき、注入されたイオンの分散を
抑えることができる。このため、急峻なプロファイルの
形成が可能となる。
【００４３】また、ゲート電極２７端部において、ゲー
ト電極２７側は酸化により曲率半径が大きくなるため、
ゲート電極２７端部の電界集中を緩和することができ
る。
ト電極２７側は酸化により曲率半径が大きくなるため、
ゲート電極２７端部の電界集中を緩和することができ
る。
【００４４】尚、前記ゲート電極の酸化方法はアニール
に限定されず、例えば温度が１０３５℃、処理時間が５
０秒のＲＴＯ（Rapid Thermal Oxidation）により酸化
してもよい。
に限定されず、例えば温度が１０３５℃、処理時間が５
０秒のＲＴＯ（Rapid Thermal Oxidation）により酸化
してもよい。
【００４５】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００４６】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極端部のリーク電流の発生を抑制し、かつ、ソー
ス／ドレイン拡散層形成時のイオン注入において、基板
に注入される不純物のドーズ量の低下を抑制する半導体
装置及びその製造方法を提供できる。
ート電極端部のリーク電流の発生を抑制し、かつ、ソー
ス／ドレイン拡散層形成時のイオン注入において、基板
に注入される不純物のドーズ量の低下を抑制する半導体
装置及びその製造方法を提供できる。
【図１】本発明に係わる半導体装置の製造工程を示す断
面図。
面図。
【図２】図１に続く半導体装置の製造工程を示す断面
図。
図。
【図３】図２に続く半導体装置の製造工程を示す断面
図。
図。
【図４】図３に続く半導体装置の製造工程を示す断面
図。
図。
【図５】図４に続く半導体装置の製造工程を示す断面
図。
図。
【図６】図５に続く半導体装置の製造工程を示す断面
図。
図。
【図７】図６に続く半導体装置の製造工程を示す断面
図。
図。
【図８】図７に続く半導体装置の製造工程を示す断面
図。
図。
【図９】図８に続く半導体装置の製造工程を示す断面
図。
図。
【図１０】図９に続く半導体装置の製造工程を示す断面
図。
図。
【図１１】図１０に続く半導体装置の製造工程を示す断
面図。
面図。
【図１２】図１１に続く半導体装置の製造工程を示す断
面図。
面図。
【図１３】図１２に続く半導体装置の製造工程を示す断
面図。
面図。
【図１４】本発明の半導体装置のゲート端部を示す断面
図。
図。
【図１５】基板深さと窒素濃度の関係を示す図。
【図１６】本発明に係わる半導体装置のゲート端部を示
す断面図。
す断面図。
【図１７】本発明に係わる半導体装置のゲート端部を示
す断面図。
す断面図。
【図１８】従来技術による半導体装置のゲート端部を示
す断面図。
す断面図。
１０…半導体基板、 １１…シリコン酸化膜、 １２…シリコン窒化膜、 １３…シリコン酸化膜、 １４…フォトレジスト膜、 １５…トレンチ、 １６…シリコン酸化膜、 １７…素子分離領域、 １８…シリコン酸化膜、 ２１…Ｐウェル、 ２２…Ｎウェル、 ２３…ｎチャネル領域、 ２４…ｐチャネル領域、 ２５…ゲート絶縁膜、 ２６…ポリシリコン、 ２７…ポリシリコンゲート電極、 ２８…ゲート後酸化膜、 ２９…フォトレジスト膜、 ３０…Ｐ型エクステンション領域、 ３１…フォトレジスト膜、 ３２…Ｎ型エクステンション領域、 ３３…シリコン窒化膜、 ３４…ゲート電極側壁、 ３５…ｎ型拡散層、 ３６…ｐ型拡散層、 ４０…窒素の高濃度領域。
Claims (4)
- 【請求項１】 半導体基板上に形成された窒素を含むゲ
ート絶縁膜と、 前記ゲート絶縁膜上に選択的に形成されたゲート電極
と、 前記ゲート電極の表面に形成された後酸化膜と、 前記ゲート電極の両側の前記半導体基板の表面に形成さ
れた拡散層とを有することを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極端部の前記ゲート絶縁膜
において、前記半導体基板側の膜厚は前記ゲート電極側
の膜厚の１／３以下になっていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 半導体基板上に窒素を含むゲート絶縁膜
を形成する工程と、 前記ゲート絶縁膜上に選択的にゲート電極を形成する工
程と、 後酸化を行い、前記ゲート電極の表面に酸化膜を形成す
る工程と、 前記ゲート電極の両側の前記半導体基板の表面に拡散層
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項４】 前記ゲート電極端部の前記ゲート絶縁膜
において、前記半導体基板側の膜厚は前記ゲート電極側
の膜厚の１／３以下になっていることを特徴とする請求
項３記載の半導体装置の製造方法。
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-
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