DE102004062194A1

DE102004062194A1 - Integrierte Halbleiterschaltungs-Vorrichtung

Info

Publication number: DE102004062194A1
Application number: DE102004062194A
Authority: DE
Inventors: Yoji Nishio; Seiji Funaba
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2003-12-25
Filing date: 2004-12-23
Publication date: 2005-08-11
Also published as: US7385281B2; US20050139977A1; JP3896112B2; CN101419966A; CN100442503C; US20080203554A1; US8064222B2; JP2005191172A; CN1638121A

Abstract

Ein COC-DRAM mit einer Anzahl von gestapelten DRAM-Chips, die auf einer Hauptplatine unter Verwendung eines Einschubs montiert sind. Der Einschub hat eine Si-Einheit und eine PVB. Die Si-Einheit hat ein Si-Substrat und eine Isolierschichteinheit, in welcher eine Verdrahtung installiert ist. Die PCB hat eine Referenzebene für die Verdrahtung in der Si-Einheit. Die Verdrahtungstopologie zwischen einem Chipsatz und dem COC-DRAM ist für jedes Signal die gleiche. Demgemäß ist ein Speichersystem, das einen Hochgeschwindigkeitsbetrieb, einen geringen Energieverbrauch und eine große Kapazität ermöglicht, geschaffen.

Description

Die vorliegende Erfindung beansprucht die Priorität der Anmeldung JP 2003-428888, deren Offenbarung in dieser Anmeldung als Bezug enthalten ist.
HINTERGRUND DER ERFINDUNG
1. Erfindungsgebiet
Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltungs-(IC)-Vorrichtung. Insbesondere betrifft die vorliegende Erfindung eine integrierte Halbleiterschaltungs-Vorrichtung mit einem gestapelten dynamischen Direktzugriffsspeicher (gestapelter DRAM) oder einen Chip-auf-Chip-DRAM (COC DRAM).

2. Beschreibung des Standes der Technik

1 zeigt ein Beispiel eines Speichersystems, was derzeit vom Joint Electron Device Engineering Council (JEDEC) untersucht wird.

Das in der 1 gezeigte Speichersystem hat einen Chipsatz 4, der auf einer Hauptplatine (nicht dargestellt) montiert ist und eine Anzahl von (zwei davon sind hier gezeigt) Dual-in-Line-Speichermodulen (DIMMs) 1a und 1b zum Übertragen/Empfangen von Signalen auf/von dem Chipsatz 4. Auf jedem der DIMMs 1a und 1b sind ein Puffer 2a und 2b und eine Anzahl von (in diesem Fall 8) DRAM-Chips 3a oder 3b montiert.

Der Chipsatz 4 ist mit dem Puffer 2a des DIMM 1a verbunden und die Puffer 2a und 2b der benachbarten DIMMs 1a und 1b sind miteinander verbunden, so dass Signale zwischen ihnen von Punkt zu Punkt übertragen/empfangen werden. Die Datenrate der Signale wird als ungefähr 6,4 bis 9,6 Gbps geschätzt. Die zwischen dem Chipsatz 4 und jedem der DIMMs 1a und 1b übertragenen/empfangenen Signale enthalten ein DQ-(Daten)-Signal und ein CA-(Befehlsadress-)Signal. Diese Signale werden als Differenzialübertragungssignale übertragen. Für das Übertragen dieser Signale sind ungefähr 150 bis 200 Signalleitungen erforderlich.

Auf jedem der DIMMs 1a und 1b sind die Puffer 2 und jeder DRAM-Chip 3 unter Verwendung verschiedener Verfahren in Abhängigkeit von den Arten der Signale verbunden. Im Einzelnen wird die Punkt-zu-Punkt-Verbindung für DQ-Signale (DQ-Signal und DQS-(Strobe)-Signal)) verwendet. Es wird geschätzt, dass die Datenrate ungefähr 1,6 Gbps beträgt. Andererseits wird die Simultanbetriebsverbindung für ein CA-Signal und CLK-(Takt)-Signal verwendet. Bei der Simultanbetriebsverbindung ist ein DRAM an einem Hauptbus platziert, der in einem Modulsubstrat so angeordnet ist, dass der DRAM mit dem Hauptbus verbunden ist. Die Anzahl der Signalleitungen, die vom Puffer 2 ausgeht, beträgt ungefähr 200 bis 250, einschließlich derjenigen für die Differenzialübertragungssignale und Einseitenbetriebsübertragungssignale.

Die Größe der Packung des Puffers 2 ist unter Berücksichtigung des Raums für Signalkugeln, VDD-Kugeln, GND-Kugeln und keines Anschlusses bei einem Kugel-Rastermaß von 0,8 mm auf ungefähr 21 mm × 21 mm bis 25 mm × 25 mm gesetzt.

Obwohl in der 1 nicht dargestellt, ist an einer Empfangsseite bei der Punkt-zu-Punkt-Verbindung ein Abschlusswiderstand vorgesehen. Bei der Simultanbetriebsverbindung (fly by) ist an einem entferntesten Ende ein Abschlusswiderstand vorgesehen.

Andererseits sind Techniken zum Stapeln einer Anzahl von IC-Chips oder Großintegrations-(LSI)-Chips zum Zweck einer hohen Integration einer IC vorgeschlagen worden (beispielsweise siehe japanische offengelegte Patentveröffentlichung Nr. 6-291250 (Dokument 1); US-PS Nr. 6,133,640 (Dokument 2); japanische offengelegte PCT-Patentveröffentlichung Nr. 9-504654 (Dokument 3); und Research Achievement von 2002 von Association of Super-Advanced Electronics Technologies (ASET) (Dokument 4)).

Das Dokument 1 beschreibt eine Technik zum Verbinden von Lötaugen für Signale mit dem gleichen Merkmale, wie beispielsweise Adresssignale, mittels Durchgangselektroden. Dokument 2 beschreibt eine Technik zum Stapeln einer Speicherarrayschaltung und einer Steuerschaltung. Dokument 3 beschreibt eine Technik zum Stapeln eines Speicherchips und eines Interface-LSI. Ferner beschreibt das Dokument 4 eine Technik zum Ausbilden einer Übertragungsleitung unter Verwendung eines Si-Einschubs.

In dem in der 1 gezeigten bekannten Speichersystem ist der Abstand zwischen jedem der DRAM-Chips und dem Puffer 2 in jedem DIMM voneinander unterschiedlich. Daher muss in diesem Speichersystem der Puffer gemäß dem entferntesten DRAM-Chip arbeiten, so dass es schwierig ist, die Betriebsgeschwindigkeit zu erhöhen. Dieses Problem kann bis zu einem gewissen Maß gelöst werden, indem der Puffer Synchronisiervorgänge oder dergleichen durchführen kann. In diesem Fall wird jedoch ein anderes Problem auftreten, dass die Leistung des gesamten Systems verschlechtert wird und die Kosten erhöht werden.

In dem bekannten Speichersystem unterscheidet sich die Topologie eines CLK-Signals oder dergleichen auch von der Topologie der DQ-Signale in jedem DIMM und somit wird eine Differenz in der Ankunftszeit (Ausbreitungszeit) zwischen einem CLK-Signal und einem DQS-Signal in jedem DRAM-Chip verursacht. Angesichts des Systemdesigns darf die Differenz nicht 15% eines Taktzyklus überschreiten und dies kann nicht realisiert werden, wenn die Taktfrequenz steigt.

Ferner muss in dem bekannten Speichersystem in jeder Übertragungsleitung ein Abschlusswiderstand vorgesehen sein, so dass nachteiligerweise durch die Abschlusswiderstände eine große Menge elektrischer Energie verbraucht wird.

Weiterhin wird in dem bekannten Speichersystem ein Einzelchip-DRAM oder ein Stapel-(2-Chip)-DRAM für jeden DRAM verwendet. Durch diese Konfiguration wächst die besetzte Fläche mit dem Steigen der Speicherkapazität.

Die vorstehend genannten Dokumente 1 bis 4 offenbaren alle nicht die Gesamtkonfiguration des Speichersystems, insbesondere die Konfiguration des Einschubs, ein Verfahren zum Anordnen von Durchgangselektroden in einem gestapelten DRAM oder ein Verfahren zum Vorsehen eines Abschlusswiderstandes.

Ferner ist bei der im Dokument 4 beschriebenen Technik die Dicke der Isolierschicht nicht kleiner als 10 μm (10-mal dicker als eine Isolierschicht, die üblicherweise in LSIs verwendet wird). Eine derartig dicke Isolierschicht ist in einem gewöhnlichen LSI-Herstellungsvorgang schwierig herzustellen. Zusätzlich ist der Gleichstromwiderstand Rdc einer Übertragungsleitung, die im Dokument 4 gezeigt ist, welche eine Breite von 12,5 μm, eine Dicke von 1 μm und eine Länge von 10 mm hat, gleich Rdc = (1/58e⁶) × (10e^-3)/((1e^-6) × (12,5e^-6)) = 14 Ω. Dieser Wert ist ein wenig zu groß für eine Übertragungsleitung, die einen Abschlusswiderstand von ungefähr 50 Ω verwendet.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung erfolgte angesichts der Probleme des vorstehend beschriebenen Standes der Technik und eine Aufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltungs-Vorrichtung zu schaffen, die einen Betrieb mit höherer Geschwindigkeit, geringerem Energieverbrauch und größerer Kapazität ermöglicht.

Um die Aufgabe zu lösen, verwendet die vorliegende Erfindung eine gestapelte DRAM-Struktur (Chip-auf-Chip-(COC)-DRAM-Struktur). Bei dieser Struktur ist eine Fehlanpassung der charakteristischen Impedanz und eine Erhöhung des Gleichstromwiderstandes, die bei einer Signalübertragungsleitung der Punkt-zu-Punkt-Verbindung zwischen einem Chipsatz und einem Interface-LSI (I/F-LSI) durch die Verwendung eines Einschubs verbessert, der eine Silizium-(Si)-Einheit und eine Leiterplatte (PCB) enthält.

Wenn der I/F-LSI mit der Oberseite nach oben angeordnet ist, müssen in dem I/F-ISI ungefähr 400 Durchgangselektroden vorgesehen sein. Da die Fläche zum Vorsehen dieser Durchgangselektrode begrenzt ist, beträgt das Rastermaß der Durchgangselektroden in einigen Teilen ungefähr 40 μm. Daher ist es schwierig, den I/F-LSI und die PCB, die ein Durchgangskontaktrastermaß von ungefähr 0,8 mm hat, direkt zu verbinden, und somit wird Silizium, das Material des I/F-LSI, als ein Einschub benötigt. Das heißt, für die Rastermaßumwandlung der Signale (Elektroden oder Anschlussanschlüsse) ist ein Si-Einschub erforderlich.

Ferner sind die Elektrodenanschlüsse an der Unterseite des Si-Einschubs mit der PCB mittels Flip-Chip-Verbindung verbunden, die weitgehend die gleiche Größe wie der Si-Einschub hat. An der Unterseite der PCB sind auch Lötkugeln vorgesehen und die PCB ist mit einer Hauptplatine verbunden. Bei dieser Konfiguration ist die Zuverlässigkeit des Systems erhöht. Ferner kann eine Gruppe aus COC-DRAM, I/F-LSI, Li-Einschub und PCB als eine Baueinheit betrachtet werden, die leicht zu handhaben ist. Ferner kann durch Vorsehen einer Referenzebene für die Signalverdrahtung in den Si-Einschub in der PCB die Charakteristik-Impedanz und der Gleichstromwiderstand der Verdrahtung, die in dem Si-Einschub vorgesehen ist, auf geeignete Werte gesetzt werden. Das heißt, die PCB ist bezüglich der elektrischen Charakteristik, der Zuverlässigkeit und der leichten Handhabung wesentlich. Eine Kombination aus Si-Einschub und PCB kann als ein Zwei-Schicht-Einschub betrachtet werden.

Um die vorstehend beschriebene Aufgabe zu lösen, ist die Verdrahtungstopologie jedes Signals (beispielsweise DQS-Signal und CLK-Signal) zwischen I/F-LSI und gestapeltem DRAM gleich zu gestalten, um eine Differenz der Signalverzögerung zu eliminieren. Ferner ist der Abschlusswiderstand für jedes Signal entfernt.

Um ferner die durch die DRAM-Chips besetzte Fläche zu reduzieren, wird eine COC-DRAM-Struktur verwendet. Bei dieser Struktur sind eine Anzahl von DRAM-Chips, die jeweils eine Dicke von ungefähr 50 μm haben, gestapelt und die DRAM-Chips sind mittels Durchgangselektroden miteinander verbunden.

Im Einzelnen hat gemäß einem Aspekt der vorliegenden Erfindung eine integrierte Halbleiterschaltungs-Vorrichtung eine Hauptplatine, auf welcher ein Chipsatz montiert ist; und eine Speichereinheit, die auf der Hauptplatine montiert ist und die mit dem Chipsatz verbunden ist. Ein gestapelter DRAM, der eine Anzahl von gestapelten DRAM-Chips enthält, wird als Speichereinheit verwendet und für das Montieren des gestapelten DRAM auf der Hauptplatine wird ein Einschub verwendet.

Vorzugsweise hat der Einschub eine Siliziumeinheit, die die Verdrahtung für die elektrische Verbindung des gestapelten DRAM und des Chipsatzes enthält. Eine Referenzebene, die eine Potentialreferenz für die Verdrahtung gibt, ist in Relation zu der Siliziumeinheit näher an der Hauptplatine angeordnet.

Die integrierte Halbleiterschaltungs-Vorrichtung kann ferner einen Interface-LSI für die Vermittlung der Signalübertragung/des Empfangs zwischen dem gestapelten DRAM und dem Chipsatz enthalten, wobei der Interface-LSI zwischen dem gestapelten DRAM und dem Einschub angeordnet ist. Der Interface-LSI und der Chipsatz sind durch Punkt-zu-Punkt-Verbindung über den Einschub und die Hauptplatine verbunden.

Ferner hat der Einschub eine Leiterplatte, die unter der Siliziumeinheit angeordnet ist und die im Wesentlichen die gleiche Größe wie die Siliziumeinheit hat, und die Referenzebene, ist in der Leiterplatte angeordnet.

Die integrierte Halbleiterschaltungs-Vorrichtung hat eine Anzahl von Gruppen, jede Gruppe enthält einen gestapelten DRAM und den Einschub. Die Anzahl von Gruppen sind mit dem Chipsatz mittels Punkt-zu-Punkt-Verbindung oder durch gemeinsame Verbindung verbunden.

Die integrierte Halbleiterschaltungs-Vorrichtung hat eine Anzahl von Gruppen, jede Gruppe enthält einen gestapelten DRAM und den Einschub. In der Hauptplatine sind Hauptbusse für ein Befehlsadresssignal und Hauptbusse für ein Datensignal so angeordnet, dass die Hauptbusse für das Befehlsadresssignal rechtwinklig zu denen des Datensignals unmittelbar unter jeder Gruppe sind, so dass die Anzahl von Gruppen mit dem Chipsatz durch Simultanbetriebsverbindung (fly by) verbunden sind. Eine Ansatzlänge von jedem der Hauptbusse für das Befehlsadresssignal und das Datensignal zum gestapelten DRAM jeder Gruppe ist 2 mm oder kleiner.

Alternativ kann der Einschub ein Si-Zwischen-Interface-LSI zum Vermitteln von Übertragung/Empfang von Signalen zwischen dem gestapelten DRAM und dem Chipsatz sein.

Die integrierte Halbleiterschaltungs-Vorrichtung hat eine Anzahl von Gruppen, jede Gruppe hat einen gestapelten DRAM und den Si-Zwischen-Interface-LSI. Die Anzahl von Gruppen sind in einem Matrixmuster angeordnet und die Hauptbusse für ein Befehlsadresssignal und die Hauptbusse für ein Datensignal sind in einem Gittermuster auf der Hauptplatine so angeordnet, dass die Hauptbusse für das Befehlsadresssignal rechtwinklig zu denen für das Datensignal in einem Bereich mit jeder Gruppe vorgesehen sind, so dass die Anzahl von Gruppen mit dem Chipsatz durch Simultanbetriebsverbindung verbunden sind.

Die integrierte Halbleiterschaltungs-Vorrichtung hat eine Anzahl von Gruppen, jede Gruppe hat einen gestapelten DRAM und den Si-Zwischen-Interface-LSI. Die Anzahl der Gruppen sind in einem Matrixmuster angeordnet und die Hauptbusse für ein Befehlsadresssignal und die Hauptbusse für ein Datensignal sind in der Hauptplatine so parallel angeordnet, dass die Hauptbusse unmittelbar unter jeder Gruppe parallel zueinander sind, so dass die Anzahl der Gruppen mit dem Chipsatz durch Simultanbetriebsverbindung verbunden sind.

Die integrierte Halbleiterschaltungs-Vorrichtung hat eine Anzahl von Gruppen, jede Gruppe hat einen gestapelten DRAM und den Si-Zwischen-Interface-LSI. Die Anzahl der Gruppen ist in einem Matrixmuster angeordnet. Die Gruppen in der dem Chipsatz am nächsten liegenden Reihe sind mit dem Chipsatz durch Punkt-zu-Punkt-Verbindung verbunden. In den Gruppen, welche zu den anderen Reihen gehören, sind hingegen die angrenzenden Gruppen in jeder Zeile miteinander durch Punkt-zu-Punkt-Verbindung verbunden.

Gemäß der vorliegenden Erfindung kann der Schräglauf (skew) jedes Signals vermindert werden, weil die gestapelten DRAMs verwendet werden. Es kann auch die Impedanzübereinstimmung jeder Signalleitung leicht realisiert werden, weil zwischen dem gestapelten DRAM und einer Hauptplatine ein Einschub verwendet wird. Demgemäß kann die vorliegende Erfindung eine integrierte Halbleiterschaltungs-Vorrichtung (Speichersystem) schaffen, das einen Hochgeschwindigkeitsbetrieb durchführen kann.

Da der gestapelte DRAM als konzentrierte Konstante betrachtet werden kann, muss gemäß der vorliegenden Erfindung auch kein Abschlusswiderstand in jedem DRAM-Chip vorgesehen sein. Bei dieser Konfiguration kann die Anzahl der Abschlusswiderstände, verglichen mit dem Stand der Technik, verringert werden und somit kann Energieverbrauch durch die Abschlusswiderstände reduziert werden. Demgemäß kann die vorliegende Erfindung eine integrierte Halbleiterschaltungs-Vorrichtung (Speichersystem) mit geringem Energieverbrauch schaffen.

Ferner kann gemäß der vorliegenden Erfindung die Kapazität des Speichers durch Erhöhen der Anzahl von gestapelten DRAM-Chips vergrößert werden, da die gestapelten DRAMs verwendet werden. Demgemäß kann die vorliegende Erfindung eine integrierte Halbleiterschaltungs-Vorrichtung (Speichersystem) mit großer Kapazität für ihre belegte Fläche schaffen.

KURZE BESCHREIBUNG DER FIGUREN

1 ist eine schematische Ansicht der Konfiguration eines bekannten Speichersystems;

2A und 2B zeigen die Konfiguration eines Speichersystems gemäß einer ersten Ausführungsform der vorliegenden Erfindung, wobei 2A eine Ansicht im Längsschnitt und 2B eine Draufsicht ist;

3 zeigt die linke Hälfte eines gestapelten DRAM, der in dem in den 2A und 2B gezeigten Speichersystem verwendet wird;

4 erklärt den Grund dafür, dass in dem in den 2A und 2B gezeigten Speichersystem eine PCB in einem Einschub vorgesehen ist;

5 veranschaulicht speziell die Konfiguration des in dem in den 2A und 2B gezeigten Speichersystems verwendeten Einschubs;

6 zeigt eine Fläche, in welcher Durchgangselektroden in einem COC-DRAM des Speichersystems gemäß der 2A und 2B angeordnet werden können;

7 zeigt die Positionsbeziehung der Durchgangselektroden, die in dem in den 2A und 2B gezeigten Speichersystem in einem Si-Einschub, einem I/F-LSI und einem COC-DRAM angeordnet sind;

8 zeigt die Konfiguration eines Speichersystems gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;

9A und 9B veranschaulichen ein Verfahren zur Platzierung eines I/F-LSI in dem in den 2A und 2B und 8 gezeigten Speichersystem, wobei 9A eine Gesicht-nach-oben-Anordnung und 9B eine Gesicht-nach-unten-Anordnung zeigt;

10A und 10B veranschaulichen die Konfiguration des I/F-LSI, der in dem Speichersystem gemäß der 2A und 2B und 8 verwendet wird, wobei 10A ein Schaltbild derselben und 10B ein typisches Schaltbild zum Vergleich ist;

11A und 11B zeigen die Konfiguration eines Speichersystems gemäß einer dritten Ausführungsform der vorliegenden Erfindung, wobei 11A eine Ansicht im Längsschnitt und 11B eine Draufsicht ist;

12A und 12B zeigen die Konfiguration eines Speichersystems gemäß einer vierten Ausführungsform der vorliegenden Erfindung, wobei 12A eine Ansicht im Längsschnitt und 12B eine Draufsicht ist;

13A und 13B veranschaulichen die Zuordnung der Signale zu Bällen des Einschubs in dem Speichersystem gemäß der 11A und 11B und der 12A und 12B, wobei 13A eine Ansicht im Längsschnitt und 13B eine Draufsicht ist;

14 veranschaulicht im Einzelnen den oberen rechten Teil der 13B, die die Zuordnung der Signale zu Bällen des Einschubs und die Verbindung zwischen den Bällen und den Durchgangselektrodenanschlüssen eines COC-DRAM zeigt;

15A und 15B zeigen die Konfiguration eines Speichersystems gemäß einer fünften Ausführungsform der vorliegenden Erfindung, wobei 15A eine Ansicht im Längsschnitt und 15B eine Draufsicht ist;

16 dient zur Überlegung der Platzierung der Durchgangselektroden in dem COC-DRAM gemäß der 15A und 15B;

17 veranschaulicht die Platzierung der Durchgangselektroden in dem COC-DRAM gemäß der 15A und 15B und die Verbindung zwischen den Durchgangselektroden und den Kugeln;

18 veranschaulicht ein weiteres Beispiel der Durchgangselektroden in dem COC-DRAM gemäß der 15A und 15B und die Verbindung zwischen den Durchgangselektroden und den Kugeln;

19 ist eine Ansicht im Längsschnitt der Konfiguration des COC-DRAM, der die Durchgangselektroden aufweist, welche in der in der 18 gezeigten Art und Weise platziert sind und einen Si-Einschub zeigt, auf welchen der COC-DRAM gestapelt ist;

20A und 20B zeigt die Konfiguration eines Speichersystems gemäß einer sechsten Ausführungsform der vorliegenden Erfindung, wobei 20A eine Ansicht im Längsschnitt und 20B eine Draufsicht ist;

21 zeigt die positionelle Beziehung zwischen den Durchgangselektroden, die in dem COC-DRAM angeordnet sind, und dem I/F-LSI in dem Speichersystem gemäß der 20A und 20B und den Kugeln des I/F-LSI;

22 zeigt ein weiteres Beispiel der positionellen Beziehung zwischen den Durchgangselektroden, die in dem COC-DRAM und dem I/F-LSI in dem Speichersystem gemäß der 20A und 20B angeordnet sind, und den Kugeln des I/F-LSI.

23 ist eine Ansicht im Längsschnitt der Konfiguration des gestapelten DRAM gemäß der 20A und 20B oder der 21 oder der 22;

24A und 24B zeigt die Konfiguration eines Speichersystems gemäß einer siebten Ausführungsform der vorliegenden Erfindung, wobei 24A eine Ansicht im Längsschnitt und 24B eine Draufsicht ist;

25A und 25B zeigen die Konfiguration eines Speichersystems gemäß einer achten Ausführungsform der vorliegenden Erfindung, wobei 25A eine Ansicht im Längsschnitt und 25B eine Draufsicht ist;

26A bis 26F veranschaulichen ein Verfahren zum Stapeln eines COC-DRAM und eines I/F-LSI, das bei dem Speichersystem gemäß der 15A und 15B, der 20A und 20B, der 24A und 24B und der 25A und 25B angewandt werden kann; und

27A bis 27E veranschaulichen ein Verfahren zum Stapeln eines COC-DRAM, eines I/F-LSI und eines Einschubs, das bei den Speichersystemen gemäß der 15A und 15B, der 20A und 20B, der 24A und 24B und der 25A und 25B angewandt werden kann.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im Folgenden werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnung beschrieben.
Die 2A und 2B zeigen schematisch die Konfiguration eines Speichersystems (integrierte Halbleiterschaltungs-(IC)-Vorrichtung) gemäß einer ersten Ausführungsform der vorliegenden Erfindung, wobei 2A eine Ansicht im Längsschnitt und 2B eine Draufsicht ist.
Das in den 2A und 2B gezeigte Speichersystem hat einen Chipsatz 4, der auf einer Hauptplatine 5 montiert ist und eine Anzahl von (zwei davon sind hier dargestellt) gestapelten DRAMs 14a und 14b. Jeder der gestapelten DRAMs 14a und 14b hat einen Chip-auf-Chip-DRAM (COC-DRAM) 6a (6b) mit 8 bis 16 gestapelten DRAM-Chips, einem Interface-LSI (I/F-LSI) 12a (12b), auf welchem der COC-DRAM 6a (6b) gestapelt ist, und einen Einschub 7a (7b), der unter dem I/F-LSI 12a (12b) angeordnet ist und der eine Silizium-(Si)-Einheit 10a (10b) und eine Leiterplatte (PCB) 11a (11b) aufweist.
Die Si-Einheit 10a (10b) des Einschubs 7a (7b) hat ein Si-Substrat 8a (8b) und eine Isolierschichteinheit 9a (9b). Die Si-Einheit 10a (10b) und die PCB 11a (11b) des Einschubs 7a (7b) sind miteinander mittels Flip-Chip-Verbindung verbunden. Die PCB 11a (11b) des Einschubs 7a (7b) ist mit der Hauptplatine 5 unter Verwendung von Lötkugeln verbunden.
Die Signalübertragung zwischen dem Chipsatz 4 und dem I/F-LSI 12a wird durch Punkt-zu-Punkt-Verbindung durchgeführt. In der Hauptplatine 5 sind der Chipsatz 4 und der I/F-LSI 12a so verdrahtet, dass sie eine charakteristische Impedanz Z0 haben. In dem Einschub 7a ist diese Verdrahtung als eine Verdrahtungsleitung 15a realisiert, die in der horizontalen Richtung in der Isolierschichteinheit 9a verläuft.
Ähnlich wird die Signalübertragung zwischen den I/F-LSIs 12a und 12b durch Punkt-zu-Punkt-Verbindung durchgeführt. In der Hauptplatine 5 ist zwischen dem I/F-LSI 12a und 12b eine Signalleitung so vorgesehen, dass die charakteristische Impedanz Z0 ist. In dem Einschub 7b ist die Verdrahtung als eine Verdrahtungsleitung 15b realisiert, die in der horizontalen Richtung in der Isolierschichteinheit 9b verläuft.
In den PCBs 11a und 11b sind die GND-Bezugsebenen 16a bzw. 16b vorgesehen, die den Verdrahtungsleitern 15a und 15b in dem Einschub 7a und 7b ein Referenzpotential zuführen. Durch die Verwendung der Funktion der GND-Referenzebenen 16a und 16b ist die charakteristische Impedanz jedes der Verdrahtungsleiter 15a und 15b auf Z0 gesetzt und der Gleichstromwiderstand derselben ist auf ungefähr 3 Ω oder darunter gesetzt. Der Verdrahtungsleiter 15 und die GND-Referenzebene 16 in dem Einschub 7 werden später im Einzelnen beschrieben.
Auf die vorstehend beschriebene Art und Weise ist die charakteristische Impedanz bei der Punkt-zu-Punkt-Verbindung überall bei der Verdrahtung in dem Speichersystem, wie in den 2A und 2B gezeigt, auf Z0 gesetzt. Ferner ist die Empfangsseite der Punkt-zu-Punkt-Verbindung durch einen Abschlusswiderstand 7A abgeschlossen und die Treiberseite ist durch den Sourcewiderstand Z0 impedanzangepasst. Als ein Ergebnis können bei der Signalübertragung an der Punkt-zu-Punkt-Verbindung Reflexionen unterdrückt werden und es kann die bevorzugte Signalintegrität erzielt werden.
Signale an der Punkt-zu-Punkt-Verbindung, die so genannten Protokollsignale, enthalten Informationen wie beispielsweise ein DQ-Signal und ein CA-Signal, und die Anzahl der Signalleitungen beträgt 150 bis 200. Die Signale an der Punkt-zu-Punkt-Verbindung werden mit einer Datenrate übertragen, die 4- bis 6-mal schneller als die des DRAM ist. Wenn beispielsweise die Datenrate des DRAM 1,6 Gbps ist, ist die Datenrate an der Punkt-zu-Punkt-Verbindung 6,4 bis 9,6 Gbps. Nebenbei gesagt, sollte der gestapelte DRAM vorzugsweise eine x64-Bitstruktur haben, wenn ein 1 Kanal gleich 8 Bytes ist.
In jedem der gestapelten DRAMs 14a und 14b wird die Signalübertragung zwischen dem I/F-LSI 12 und dem COC-DRAM über eine Durchgangselektrode 17 durchgeführt, die durch den COC-DRAM 6 in der Stapelrichtung (vertilcale Richtung) angeordnet ist. Obwohl nur eine Durchgangselektrode 17 in den 2A und 2B gezeigt ist, sind tatsächlich für die DQ-, CA- und Energieversorgungssignale die erforderliche Anzahl von Durchgangselektroden vorgesehen. Die Signale enthalten ein DQ-Signal, DQS-Signal, ein CA-Signal, ein CLK-Signal etc., die übertragen empfangen werden, indem sie voneinander unterschieden werden. Alle Verdrahtungsleitungen, die die Durchgangselektrode 17 enthalten, haben jedoch die gleiche Topologie und somit wird kaum ein Schräglauf jedes Signals erzeugt. Ferner ist die Länge der Durchgangselektrode 17 mit ungefähr 0,4 mm in einem 8-Chip-Stapel kurz und dieser Teil kann als eine konstant konzentrierte Schaltung betrachtet werden. Daher ist kein Abschlusswiderstand erforderlich. Bei dieser Konfiguration tritt kein Energieverbrauch durch einen Abschlusswiderstand auf, wenn ein Signal zwischen dem I/F-LSI 12 und dem COC-DRAM 6 übertragen wird, so dass ein Betrieb mit geringerem Energieverbrauch realisiert werden kann.
Wie vorstehend beschrieben, werden Signale durch Punkt-zu-Punkt-Verbindung zwischen dem Chipsatz 4 und dem I/F-LSI 12a und zwischen den benachbarten I/F-LSIs 12a und 12b übertragen/empfangen. Die Datenrate beträgt ungefähr 6,4 bis 9,6, Gbps. Die Signale enthalten Differenzialübertragungsprotokollsignale, wie beispielsweise ein DQ-(Daten)-Signal und ein CA-(Befehlsadress)-Signal, die für einen Speicher erforderlich sind, und die Anzahl der Signalleitungen beträgt ungefähr 150 bis 200. Andererseits beträgt die Anzahl der Kugeln an der PCB 11 ungefähr 300 bis 400, einschließlich der für die Energieversorgung und die Masse (GND). Die Gesamtanzahl der Kugeln beträgt 500 bis 600, einschließlich eines Fensters und einer Nichtbelegung. Wenn das Kügelrastermaß 0,8 mm beträgt, beträgt hierbei die Größe der PCB 11 ungefähr 20 mm × 20 mm.
Andererseits enthalten Signale, welche zwischen dem I/F-LSI 12 und dem COC-DRAM 6 übertragen/empfangen werden, DQ-, CA- und CLK-(Takt)-Signale, die als Signaltyp übertragen/empfangen werden. Die Datenrate der DQ-Signale beträgt ungefähr 1,6 Gbps. Die Anzahl der Signalleitungen, die hierbei verwendet wird, beträgt ungefähr 200 bis 250, einschließlich jener für die Differenzialübertragungssignale und die einseitig übertragenen Signale.
Die Größe des COC-DRAM 6 beträgt ungefähr 10 mm × 10 mm und die Größe des I/F-LSI 12 ist dementsprechend bemessen. Wenn der I/F-LSI 12 mit der Oberseite nach oben angeordnet ist, müssen in dem I/F-LSI 12 ungefähr 400 Duchgangselektroden vorgesehen sein, einschließlich derjenigen für die Energieversorgung und die GND.
In dem I/F-LSI 12 ist der Platz zum Anbringen der Durchgangselektroden begrenzt und somit muss das Rastermaß der Durchgangselektroden in einigen Fällen auf ungefähr 40 μm gesetzt werden. Daher ist es schwierig, den I/F-LSI 12 und die PCB 11, die ein Durchgangskontaktrastermaß von ungefähr 0,8 mm hat, direkt zu verbinden. Aus diesem Grund ist die Si-Einheit 10, die als ein Einschub dient, um das Rastermaß der Signalleitungen (Verdrahtungsleitungen) zu konvertieren, und die aus dem gleichen Material wie der I/F-LSI 12 besteht, zwischen dem I/F-LSI 12 und der PCB 11 angeordnet.
Die PCB 11, die weitgehend die gleiche Größe wie die Si-Einheit 10 hat, ist mit den Elektrodenanschlüssen an der Unterseite der Si-Einheit 10 mittels Flip-Chip-Verbindung verbunden. Die PCB 11 ist mit der Hauptplatine 5 unter Verwendung von Lötkugeln, die an der Unterseite derselben ausgebildet sind, verbunden. Bei dieser Konfiguration ist die Zuverlässigkeit des Speichersystems verbessert. Ferner kann der gestapelte DRAM 14, der den COC-DRAM 6, den I/F-LSI 12, die Si-Einheit 10 und die PCB 11 enthält, als eine einzelne Packung betrachtet werden, die einfach gehandhabt werden kann. Weiterhin kann die charakteristische Impedanz und der Gleichstromwiderstand der Verdrahtungsleitung 15, die in der Si-Einheit 10 vorgesehen ist, auf geeignete Werte gesetzt werden, da die GND-Referenzebene 16, die eine Potentialreferenz zu den Signalleitungen schafft, in der PCB 11 angeordnet ist. Auf diese Art und Weise ermöglicht die PCB 11 eine verbesserte elektrische Charakteristik, Zuverlässigkeit und eine einfache Handhabung.
Die Länge der Verdrahtungsleitung 15 in dem Einschub 7 kann ungefähr 10 bis 15 mm betragen, somit ist es wichtig, dass die Verdrahtung in dem Einschub 7 eine bevorzugte Übertragungscharakteristik in der vorstehend beschriebenen Art und Weise haben kann.
Als Nächstes wird der Betrieb des in den 2A und 2B gezeigten Speichersystems beschrieben.
Als Erstes wird ein Fall, bei dem Daten im Chipsatz 4 in den COC-DRAM 6a eingeschrieben werden, beschrieben. Der Chipsatz 4 gibt ein Protokollsignal, das Information, wie beispielsweise ein DQ-Signal und ein CA-Signal enthält, an den I/F-LSI 12a aus. Der I/F-LSI 12a dekodiert das Signal vom Chipsatz gemäß dem Protokoll und gibt ein CA-Signal, ein DQ-Signal, ein CLK-Signal usw. an den COC-DRAM 6a aus. Dann schreibt der COC-DRAM 6a die Daten in eine vorbestimmte Adresse gemäß den vom I/F-LSI 12a ausgegebenen Signalen ein.
Wenn die Daten in den COC-DRAM 6b eingeschrieben sind, überträgt der I/F-LSI 12a ein Protokollsignal an den I/F-LSI 12b und der I/F-LSI 12b dekodiert das Signal gemäß dem Protokoll und gibt ein CA-Signal, ein DQ-Signal, ein CLK-Signal usw. an den COC-DRAM 6b aus. Als ein Ergebnis schreibt wie der COC-DRAM 6a der COC-DRAM 6b die Daten in eine vorbestimmte Adresse gemäß den Signalen, die vom I/F-LSI 12b ausgegeben worden sind, ein.
Als Nächstes wird ein Fall, bei dem aus dem COC-DRAM 6a Daten ausgelesen werden, beschrieben.
Der Chipsatz 4 leitet ein Protokollsignal,das Information, wie beispielsweise ein CA-Signal, enthält, zum I/F-LSI 12a. Der I/F-LSI 12a dekodiert das Signal vom Chipsatz 4 gemäß dem Protokoll und gibt ein CA-Signal, CLK-Signal usw. an den COC-DRAM 6a aus. Der COC-DRAM 6a antwortet auf das CA-Signal vom I/F-LSI 12a und liest die Daten aus einer vorbestimmten Adresse aus. Der I/F-LSI 12a erfasst die ausgelesenen Daten und gibt die Daten als ein Protokollsignal an den Chipsatz 4 aus.
Wenn die Daten aus dem COC-DRAM 6b ausgelesen worden sind, leitet der Chipsatz 4 ein Protokollsignal, das Information, wie beispielsweise ein CA-Signal, enthält, über den I/F-LSI 12a an den I/F-LSI 12b. Der I/F-LSI 12b dekodiert das Signal vom Chipsatz 4 in Übereinstimmung mit dem Protokoll und gibt ein CA-Signal, ein CLK-Signal usw. an den COC-DRAM 6b aus. Der COC-DRAM 6b antwortet auf das CA-Signal usw. vom I/F-LSI 12b und liest die Daten aus einer vorbestimmten Adresse aus. Der UF-LSI 12b erfasst die gelesenen Daten und gibt die Daten als ein Protokollsignal über den I/F-LSI 12a an den Chipsatz 4 aus.
Als Nächstes wird das Prinzip des Einschubs 7, der in dem in den 2A und 2B gezeigten Speichersystem verwendet wird, anhand der 3 beschrieben.
3 ist eine Ansicht im Schnitt der linken Hälfte des gestapelten DRAM 14, der in den 2A und 2B gezeigt ist.
Wie vorstehend beschrieben, hat die Si-Einheit 10 des Einschubs 7 das Si-Substrat 8 und die Isolierschichteinheit 9. Die Isolierschichteinheit 9 hat eine Anzahl von Isolierschichten, die jeweils eine Dicke von ungefähr 1 μm haben und Verdrahtungsschichten zwischen den Isolierschichten. Die Verdrahtungsleitung 15 ist durch Strukturieren der Verdrahtungsschichten in der Isolierschichteinheit 9 gebildet. Die Verdrahtungsleitung 15 ist auch über ein Blind-Kontaktloch mit einem Verbindungsanschluss, der an der Unterseite der Si-Einheit 10 angeordnet ist, elektrisch verbunden. Die Verdrahtungsleitung 15 hat beispielsweise eine Breite von 100 μm und eine Dicke von 0,5 μm. Ferner hat die Si-Einheit 10 eine Durchgangselektrode 22, die durch das Si-Substrat 8 und die Isolierschichteinheit 9 angeordnet ist und die mit der Verdrahtungsleitung 15 verbunden ist. Die Isolierschichteinheit 9 und die Verdrahtungsleitung 15 der Si-Einheit 10 haben eine Größe, die durch einen gewöhnlichen LSI-Herstellungsvorgang realisiert werden kann und sind daher für die industrielle Produktion geeignet.
Die Referenzebene 16 (GND-Schichtebene) in der PCB 11 ist in einem Abstand von ungefähr 100 μm zur oberen Oberfläche der PCB 11 angeordnet. Die GND-Referenzebene 16 bildet zusammen mit der Verdrahtungsleitung 15 der Si-Einheit 10 eine Übertragungsleitungsstruktur. Weil der Abstand zwischen der GND-Referenzebene 16 und der Verdrahtungsleitung 15 größer als 100 μm ist, beträgt die charakteristische Impedanz dieser Übertragungsleitungsstruktur ungefähr 50 Ω. Der Gleichstromwiderstand Rdc der Verdrahtungsleitung 15 ist unter der Annahme, dass die Länge desselben 10 mm ist, gleich Rdc = (1/58e⁶) × (10e^-3)/((0,5e^-6) × (10e^-6)) = 3,4 Ω. Der Widerstand Rdc kann durch Einstellen der Dicke und der Breite der Verdrahtungsleitung 15 gesenkt werden.
Eine Anzahl von Lötkugeln ist an der Unterseite der PCB 11 mit einem Rastermaß von ungefähr 800 μm angeordnet. Die Lötkugeln sind, wie vorstehend beschrieben, an die Hauptplatine 5 angeschlossen und an dieser befestigt.
Ein Signal, das in eine Lötkugel 20 für ein Signal eingetreten ist, geht durch ein Kontaktloch 21 in der PCB 11 und tritt in die Si-Einheit 10 ein. Dann wird das Signal auf eine vorbestimmte Position unter der I/F-LSI 12 über die Verdrahtungsleitung 15, die in der Isolierschichteinheit 9 verläuft, übertragen und wird dann über die Durchgangselektrode 22, die durch die Si-Einheit 10 und die I/F-LSI 12 angeordnet ist, an der I/F-LSI 12 eingegeben. Das Signal, welches in die I/F-LSI 12 eingetreten ist, geht durch eine Logikschaltung 23 in der I/F-LSI 12 und erreicht dann jeden DRAM-Chip über die Durchgangselektrode 17 des COC-DRAM 6. Ein Signal von jedem DRAM-Chip durchläuft die entgegengesetzte Route und erreicht die Hauptplatine 5 über die Lötkugel 20.
Einer Lötkugel 24 wird ein GND-Potential zugeführt, tritt über ein Kontaktloch 25 in der PCB 11 in die Si-Einheit 10 und wird jedem DRAM-Chip über eine Durchgangselektrode 26 zugeführt, die durch die Si-Einheit 10, die I/F-LSI 12 und den COC-DRAM 6 hindurch angeordnet ist. Das GND-Potential wird auch der Referenzebene (GND-Schichtebene) 16 in der PCB 11 zugeführt.
Als Nächstes wird anhand der 4 die Notwendigkeit beschrieben, die PCB 11 in dem Einschub 7 vorzusehen.
4 ist eine Ansicht im Schnitt der linken Hälfte eines gestapelten DRAM, der einen Einschub enthält, welcher nur eine Si-Einheit 30 hat.
Die Si-Einheit 30 hat das Si-Substrat 8 und eine Isolierschichteinheit 31. Die Isolierschichteinheit 31 hat eine Anzahl von Isolierschichten, die jeweils eine Dichte von 1 μm haben, und eine Verdrahtungsleitung 34 und eine GND-Schichtebene 38 sind zwischen den Isolierschichten angeordnet. Sowohl die Verdrahtungsleitung 34 als auch die GND-Referenzebene 38 sind zwischen verschiedenen Isolierschichten angeordnet.
Ferner hat die Si-Einheit 30 eine Durchgangselektrode 33, die durch das Si-Substrat 8 und die Isolierschichteinheit 31 angeordnet ist und die mit der Verdrahtungsleitung 34 verbunden ist, eine Durchgangselektrode 37, die durch das Si-Substrat 8, die Isolierschichteinheit 31 und den COC-DRAM 6 angeordnet ist und die mit der GND-Referenzebene 38 verbunden ist, und eine Anzahl von Flip-Chip-Elektroden an der Unterseite der Si-Einheit 30.
Ein Signal, welches über eine Flip-Chip-Elektrode 32 für ein Signal in die Si-Einheit 30 eingetreten ist, geht durch die Durchgangselektrode 33 in die Si-Einheit 30 und die Verdrahtungsleitung 34, welche in der Isolierschichteinheit 31 verläuft, und wird an einer Durchgangselektrode 35 in den I/F-LSI 12 eingegeben. Das am I/F-LSI 12 eingetretene Signal geht durch eine Logikschaltung 23 in dem I/F-LSI 12 und erreicht die Durchgangselektrode 17 des COC-DRAM 6 und wird an jedem DRAM-Chip eingegeben. Ein Signal von jedem DRAM-Chip zum Chipsatz 4 geht den entgegengesetzten Weg und erreicht die Flip-Chip-Elektrode 32.
Ein GND-Potential wird einer Flip-Chip-Elektrode 36 zugeführt, tritt in die Si-Einheit 30 ein, wird der Durchgangselektrode 37, die durch die Si-Einheit 30, den I/F-LSI 12 und den COC-DRAM 6 angeordnet ist, zugeführt und wird dann jedem DRAM-Chip und der GND-Referenzebene 38 zugeführt.
In dem in der 4 gezeigten Einschub bildet die Verdrahtungsleitung 34 eine Übertragungsleitungsstruktur in Verbindung mit der GND-Referenzebene 38. Um in dieser Struktur eine charakteristische Impedanz von ungefähr 50 Ω zu erzielen, muss die Größe der Verdrahtungsleitung 34 ungefähr 1 μm breit und 0,5 μm dick sein. In diesem Fall ist der Gleichstromwiderstand Rdc der Verdrahtungsleitung 34 unter der Annahme, dass seine Länge 10 mm ist, gleich Rdc = (1/58e⁶) × ( 10e^-3)/((0,5e^-6) × (1e^-6)) = 340 Ω.
Dieser Widerstand ist für die Übertragungsleitung zu groß. Das heißt, es ist schwierig, einen Einschub herzustellen, der eine Übertragungsleitungsstruktur hat, die sowohl den bevorzugten Gleichstromwiderstand als auch die charakteristische Impedanz in einer geeigneten Größe für die industrielle Produktion allein unter Verwendung der Si-Einheit erfüllt.
Wenn die bei der in der 4 gezeigten Si-Einheit 30 die Isolierschichteinheit an der COC-DRAM-Seite und wenn das Si-Substrat an der Hauptplatinenseite platziert ist, kann durch Vorsehen einer PCB, die eine Referenzplatte enthält, unter der Si-Einheit 30 eine Übertragungsleitungsstruktur geschaffen werden, die wie bei dem in der 3 gezeigten Einschub 7 eine bevorzugte Charakteristik hat. Da jedoch das Si-Substrat 8, das eine große relative Dielektrizitätskonstante εr(= 12) hat, zwischen der Verdrahtungsleitung und der Referenzebene angeordnet ist, ist in diesem Fall die charakteristische Impedanz klein, wenn die Größe gleich der in 3 ist.
Als Nächstes wird der Einschub 7 anhand der 5 im Einzelnen beschrieben.
5 zeigt eine spezifische Konfiguration des Einschubs 7 und zeigt den Querschnitt der linken Hälfte des gestapelten DRAM 14 wie in 3. Die Punkte, welche sich von der 3 unterscheiden, sind, dass die Isolierschichteinheit 9 der Si-Einheit 10 fünf Isolierschichten enthält, dass eine VDD-Leitung, eine GND-Leitung und erste und zweite Signalleitungen zwischen den Isolierschichten angeordnet sind und dass an diese angeschlossene Durchgangselektroden oder Kontaktlöcher vorgesehen sind.
In dem in der 5 gezeigten Einschub 7 geht ein Signal, das an einer Lötkugel 40 eingegeben worden ist, durch ein Kontaktloch 41 in der PCB 11 und tritt in die Si-Einheit 10 ein. Das in die Si-Einheit 10 eingetretene Signal wird über eine Verdrahtungsleitung 42, die in der Isolierschichteinheit 9 verläuft, auf eine vorbestimmte Position unter der I/F-LSI 12 übertragen und erreicht dann eine Durchgangselektrode 43, die durch die Si-Einheit 10 und die I/F-LSI 12 angeordnet ist. Dann tritt das Signal über die Durchgangselektrode 43 in den I/F-LSI 12 ein, geht durch die Logikschaltung 23 in dem I/F- LSI 12 und erreicht dann jeden DRAM-Chip über die Duchgangselektrode 17 in dem COC-DRAM 6. Ein Signal von jedem DRAM-Chip befolgt die entgegengesetzte Route und erreicht die Lötkugel 40.
Ähnlich erreicht ein Signal, das an einer Lötkugel 44 eingetreten ist, den COC-DRAM 6 auf dem gleichen Weg. Dieses Signal geht jedoch durch eine Verdrahtungsleitung 45, die in einer anderen Verdrahtungsschicht als die Verdrahtungsleitung 42 angeordnet ist, die für das Übertragen des Signals, welches an der Lötkugel 40 eingetreten ist, verwendet wird. Durch Vorsehen der Verdrahtungsschichten 42 und 45 in unterschiedlichen Verdrahtungsschichten kann die Anzahl der Verdrahtungsleitungen in jeder Verdrahtungsschicht verringert werden und das Layout kann vereinfacht werden.
Obwohl nicht dargestellt, verläuft ein Signal, das an einer Lötkugel unter der I/F-LSI 12 eingetreten ist, den gleichen Weg. Die in der Isolierschichteinheit 9 vorgesehene Verdrahtung kann jedoch in Abhängigkeit von der Position der Durchgangselektrode, die durch die Si-Einheit 10 und den I/F-LSI 12 angeordnet ist, unnötig sein.
Ein einer Lötkugel 46 zugeführtes GND-Potential tritt über ein Kontaktloch 47 in der PCB 11 in die Si-Einheit 10 ein und wird jedem DRAM-Chip über eine Durchgangselektrode 48 zugeführt, die durch die Si-Einheit 10, den I/F-LSI 12 und den COC-DRAM 6 angeordnet ist. Das GND-Potential wird auch der GND-Referenzebene 16 in der PCB 11 und zu einer GND-Referenzleitung 49 in der Si-Einheit 10 zugeführt.
Ein GND-Potential, das einer Lötkugel 50 zugeführt wird, die unter einer Fläche außerhalb der Fläche des I/F-LSI 12 angeordnet ist, wird der GND-Referenzebene 16 über ein Kontaktloch 51 in der PCB 11 zugeführt und wird auch der GND-Referenzleitung 49 über eine Durchgangselektrode 52 in der Si-Einheit 10 zugeführt. Hierbei kann anstatt der Durchgangselektrode 12 ein Blind-Kontaktloch verwendet werden. Wenn jedoch die Durchgangselektrode 52 verwendet wird, kann zwischen der Durchgangselektrode 52 und einer Durchgangselektrode 53 ein Entkopplungskondensator geschaltet sein, was später beschrieben wird. Der Entkopplungskondensator kann an der Oberseite der Si-Einheit 10 angeordnet sein.
Ein VDD-Potential, welches einer Lötkugel 54 zugeführt wird, tritt über ein Kontaktloch 55 in der PCB 11 in die Si-Einheit 10 ein und wird jedem DRAM-Chip über die Duchgangselektrode 56 zugeführ, die durch die Si-Einheit 10, den I/F-LSI 12 und den COC-DRAM 6 angeordnet ist. Das VDD-Potential wird auch einer VDD-Ebene 57 in der PCB 11 und einer VDD-Leitung 58 in der Si-Einheit 10 zugeführt.
Ein VDD-Potential, das einer Lötkugel 59 zugeführt wird, die unter einer Fläche außerhalb der Fläche des I/F-LSI 12 angeordnet ist, wird der VDD-Ebene 57 über ein Kontaktloch 60 in der PCB 11 zugeführt und auch der VDD-Leitung 58 über die Durchgangselektrode 53 in der Si-Einheit 10 zugeführt. Hierbei kann ein Blind-Kontaktloch anstatt der Durchgangselektrode 53 verwendet werden. Bei der Verwendung der Durchgangselektrode 53 kann jedoch zwischen die Durchgangselektrode 53 und die Durchgangselektrode 53 für das GND-Potential, wie vorstehend beschrieben, eine Entkopplungskondensator geschaltet sein.
Die GND-Referenzebene 16 in der PCB 11 ist in einem Abstand von ungefähr 100 μm zur oberen Oberfläche der PCB 11 angeordnet. Jede der Verdrahtungsleitungen 42 und 45, die in der Isolierschichteinheit 9 verläuft, hat eine Breite von ungefähr 100 μm und eine Dicke von ungefähr 0,5 μm. Jede Isolierschicht in der Isolierschichteinheit 9 hat eine Dicke von ungefähr 1 μm. Diese Verdrahtungsleitungen und diese Isolierschichten haben eine Größe, die bei einem gewöhnlichen LSI-Herstellungsprozess realisiert werden kann und sind daher für die industrielle Produktion geeignet.
Die Verdrahtungsleitungen 42 und 45 und ihre GND-Referenzebene bilden eine Übertragungsleitungsstruktur. Die charakteristische Impedanz dieser Struktur beträgt ungefähr 50 Ω. Andererseits ist der Gleichstromwiderstand Rdc jeder der Verdrahtungsleitungen 42 und 45 unter der Annahme, dass seine Länge 10 mm ist, gleich Rdc = (1/58e⁶) × (10e^-3)/((0,5e^-6) × (100e^-6)) = 3,4 Ω. Der Gleichstromwiderstand Rdc kann durch Einstellen der Dicke und der Breite jeder Verdrahtungsleitung auf einen kleineren Wert gesetzt werden.
In der 5 ist die GND-Referenzebene 16 bezogen auf die VDD-Ebene 57 an der Seite der Si-Einheit 10 positioniert. Alternativ kann die VDD-Ebene 57 an der Seite der Si-Einheit positioniert sein, die oberhalb der GND-Ebene 16 liegt. In diesem Fall dient die VDD-Ebene 57 als eine Referenzebene, um den Verdrahtungsleitungen 42 und 45 eine Potentialreferenz zu geben. Das heißt, die Verdrahtungsleitungen 42 und 45 bilden in Verbindung mit der VDD-Referenzebene 57 eine Übertragungsleitungsstruktur.
Auch bei dem in der 5 gezeigten Beispiel sind die VDD-Leitung 58 und die GND-Leitung 49 in der Si-Einheit 10 vorgesehen. Diese Leitungen sind für das Verstärken der Energieversorgung vorgesehen und nicht immer notwendig. Ferner müssen die VDD-Leitung 58 und die GND-Leitung 49 so angeordnet sein, dass sie nicht als die Referenz der Verdrahtungsleitungen 42 und 45 dienen, die in der Isolierschichteinheit 9 verlaufen. Anders ausgedrückt, dürfen die VDD-Leitung 58 und die GND-Leitung 49, von oben betrachtet, die Verdrahtungsleitungen 42 und 45 nicht überlappen.
Gemäß der vorliegenden Ausführungsform kann der gesamte Teil zwischen dem Chipsatz 4 und dem I/F-LSI 12, der durch Punkt-zu-Punkt-Verbindung verbunden ist, wie vorstehend beschrieben, eine Übertragungsleitungsstruktur sein. Bei dieser Konfiguration kann durch Übereinstimmung des Anschlusswiderstandes und des Sourcewiderstandes an die charakteristische Impedanz der Übertragungsleitung die Signalintegrität verbessert werden und es kann die Übertragungsgeschwindigkeit erhöht werden.
Ebenfalls gemäß der vorliegenden Ausführungsform ist der I/F-LSI 12 mit dem COC-DRAM 6 über eine Durchgangselektrode in kurzem Abstand verbunden. Wenn im Einzelnen acht DRAM-Chips, die jeweils eine Dicke von 50 μm haben, gestapelt sind, beträgt der Abstand 0,4 mm. Bei dieser Konfiguration tritt in dem COC-DRAM 6 kaum ein Schräglauf jedes Signals auf, so dass ein Hochgeschwindigkeitsbetrieb realisiert werden kann. Da die Signalausbreitungszeit zwischen dem I/F-LSI 12 und dem COC- DRAM 6 kürzer als die Anstiegszeit/Abfallzeit eines Signals ist, kann der COC-DRAM 6 auch als eine konstant konzentrierte Schaltung verwendet werden. Daher muss nicht in jedem DRAM-Chip des COC-DRAM 6 ein Abschlusswiderstand vorgesehen werden und somit tritt kein Energieverbrauch durch einen Abschlusswiderstand auf, so dass ein Betrieb mit geringem Energieverbrauch realisiert werden kann.
Wenn die Speicherkapazität des DRAM erhöht werden sollte, können ebenfalls gemäß der vorliegenden Ausführungsform auch DRAM-Chips dreidimensional anstatt zweidimensional ausgerichtet gestapelt werden. Auf diese Art und Weise kann die Speicherkapazität erhöht werden, ohne dass die belegte Fläche vergrößert wird. In diesem Fall beträgt die Vergrößerung der Höhe ungefähr 50 μm pro Chip.
Bei der vorstehend beschriebenen Ausführungsform ist in der PCB 11 die Referenzebene vorgesehen. Es ist im Prinzip auch möglich, die Referenzebene in der Hauptplatine vorzusehen. In diesem Fall ist die PCB 11 nicht notwendig, so dass die Si-Einheit 10 direkt mit der Hauptplatine 5 durch Flip-Chip-Verbindung verbunden ist.
Als Nächstes wird die positionelle Beziehung der Durchgangselektroden, die durch die Si-Einheit 10 des Einschubs 7, den I/F-LSI 12 und den COC-DRAM 6 angeordnet sind, anhand der 6 und 7 beschrieben.
Wie in der 6 gezeigt, ist der größte Teil einer Elementausbildungsfläche eines DRAM-Chips 70 von den Speicherzellenarrayflächen 71 besetzt. Da viele Transistoren in den Speicherzellenarrayflächen 71 dicht angeordnet sind, kann in diesen Flächen keine Durchgangselektrode angeordnet sein. Eine Fläche, in welcher eine Durchgangselektrode vorgesehen werden kann, ist auch eine periphere Schaltungsfläche 72 (Mittellinienfläche) zwischen den Speicherzellenarrayflächen 71 oder eine periphere Chipfläche 73 um die Speicherzellenanayflächen 71 begrenzt. Unter diesen Begrenzungen sind die Durchgangselektroden, die durch die Si-Einheit 10 des Einschubs 7, den L/F-LSI 12 und den COC-DRAM 6 angeordnet sind, in der in der Fig. gezeigten Art und Weise positioniert.
7 ist eine Draufsicht, die die Positionen der Durchgangselektroden zeigt, die durch die Si-Einheit 10 des Einschubs 7, den I/F-LSI 12 und den COC-DRAM 6 angeordnet sind. Die in dieser Figur gezeigte Anzahl der Durchgangselektroden ist kleiner als in dem tatsächlichen Einschub 7. Die Teile, die die gleichen, wie in der 5 gezeigt, sind, sind mit den gleichen Bezugsziffern bezeichnet.
In der 7 entspricht das am weitesten außen liegende große Quadrat dem Einschub 7 (Si-Einheit 10 und PCB 11) und das innen liegende kleine Quadrat entspricht dem COC-DRAM 6 und dem I/F-LSI 12.
In jedem der in einem Matrixmuster angeordneten Doppelkreise repräsentiert der Außenkreis (größere Kreis) eine Lötkugel, die an der Unterseite des Einschubs 7 angeordnet ist. Unter diesen größeren Kreisen repräsentiere ein weißer Kreis eine Lötkugel für ein Signal, ein schwarzer Kreis repräsentiert eine Lötkugel für GND und ein gestrichelter Kreis repräsentiert eine Lötkugel für VDD oder Vref.
Der innere Kreis jedes Doppelkreises und die anderen einzelnen Kreise (kleinen Kreise) repräsentieren Kontaktlöcher, die in der PCB 11 angeordnet sind und Durchgangselektroden, die individuell oder gemeinsam durch die Si-Einheit 10, den I/F-LSI 12 und den COC-DRAM 6 angeordnet sind. Unter diesen kleinen Kreisen repräsentieren die schwarzen Kreise Durchgangselektroden im COC-DRAM 6. Andererseits repräsentieren die Innenkreise der Doppelkreise grundsätzlich die Kontaktlöcher in der PCB 11, die unmittelbar oberhalb der Kugeln angeordnet sind.
Wie vorstehend anhand der 6 beschrieben, ist die Fläche zum Anordnen der Durchgangselektroden in dem COC-DRAM 6 auf die periphere Schaltungsfläche und die Chip-Umfangsfläche des DRAM-Chips begrenzt. Eine Durchgangselektrode, die durch die Si-Einheit 10 des Einschubs 7 und den I/F-LSI 12 angeordnet ist, ist so platziert, dass die Durchgangselektrode leicht an die Durchgangselektrode in dem COC-DRAM 6 und das Kontaktloch in der PCB 11, die einander entsprechen, angeschlossen werden kann.
Ein Kontaktloch in der PCB 11 ist an einer Lötkugel für ein Signal angeordnet, die außerhalb des kleinen Quadrates angeordnet ist, ist mit einer Durchgangselektrode verbunden, die durch die Si-Einheit 10 und den I/F-LSI 12 über eine Verdrahtungsleitung verbunden ist, welche in der Isolierschichteinheit 9 der Si-Einheit 10 des Einschubs 7 verläuft. Eine Durchgangselektrode, die durch den I/F-LSI 12 angeordnet ist, ist über die interne Schaltung 23 mit einer Durchgangselektrode verbunden, die durch den COC-DRAM 6 angeordnet ist. Beispielsweise ist das Kontaktloch 41 in der PCB 11, das auf der Lötkugel 40 angeordnet ist, über die Verdrahtungsleitung 42 an die Durchgangselektrode 43 angeschlossen, die durch die Si-Einheit 10 und den I/F-LSI 12 angeordnet ist. Ferner ist die Duchgangselektrode 43 über die interne Schaltung des I/F-LSI 12 an die Durchgangselektrode 17 in dem COC-DRAM 6 angeschlossen. Auf diese Art und Weise können durch Vorsehen der Durchgangselektroden des COC-DRAM 6 in der peripheren Schaltungsfläche und der Chip-Außenfläche außerhalb der Speicherzellenarrayflächen DRAM-Chips mit effizienter Auslegung geschaffen werden.
Wenn eine Durchgangselektrode 76, die durch die Si-Einheit 10 und den I/F-LSI 12 angeordnet ist, unmittelbar oberhalb eines Kontaktloches in der PCB 11 existiert, das auf einer Lötkugel 75 für ein Signal innerhalb des kleinen Quadrates angeordnet ist, ist das Kontaktloch mit der Durchgangselektrode 76 durch Nebenschließen der Verdrahtungsleitung, die in der Isolierschichteinheit 9 verläuft, direkt mit der Durchgangselektrode 76 verbunden. Andererseits ist ein Kontaktloch in der PCB 11, oberhalb welchem keine Durchgangselektrode in der Si-Einheit 10 existiert, mit einer Durchgangselektrode, die durch die Si-Einheit 10 und den I/F-LSI 12 angeordnet ist, über die Verdrahtungsleitung verbunden, die in der Isolierschichteinheit 9 verläuft, wie beispielsweise das Kontaktloch, das auf einer Lötkugel außerhalb des kleinen Quadrates platziert ist.
Das Kontaktloch 47 in der PCB 11, das auf der Lötkugel 46 für ein GND-Potential angeordnet ist, die innerhalb des kleinen Quadrates positioniert ist, ist mit der unmittelbar darüber liegenden Durchgangselektrode 48, die durch die Si-Einheit 10, den I/F-LSI 12 und den COC-DRAM 6 angeordnet ist, durch Nebenschließen der Verdrahtungsleitung in der Isolierschichteinheit 9 verbunden.
Ähnlich ist das Kontaktloch 55 in der PCB 11, das auf der Lötkugel 54 für ein VDD-Potential angeordnet ist, mit der unmittelbar darüber liegenden Durchgangselektrode 56, die durch die Si-Einheit 10, die I/F-LSI 12 und den COC-DRAM 6 angeordnet ist, durch Nebenschließen der Verdrahtungsleitung in der Isolierschichteinheit 9 verbunden. Das Gleiche gilt für das Kontaktloch, das auf einer Lötkugel 77 für ein Vref-Potential angeordnet ist.
Das Kontaktloch 51 in der PCB 11, das auf der Lötkugel 50 ein GND-Potential außerhalb des kleinen Quadrates angeordnet ist, ist mit der Durchgangselektrode 52 durch die Si-Einheit 10, die unmittelbar oberhalb des Kontaktloches 51 liegt, direkt verbunden.
Ähnlich ist das Kontaktloch in der PCB 11, das auf der Lötkugel 59 für ein VDD-Potential angeordnet ist, direkt mit der Durchgangselektrode 53 durch die Si-Einheit 10, die unmittelbar oberhalb des Kontaktloches 60 angeordnet ist, verbunden.
Wie vorstehend, beschrieben, kann durch Platzieren der Kontaktlöcher in der PCB 11 und der Durchgangselektroden, die durch die Si-Einheit 10, den I/F-LSI 12 und den COC-DRAM 6 unmittelbar oberhalb der Lötkugeln für GND und VDD in der Fläche unter dem I/F-LSI 12 (innerhalb des kleinen Quadrates) angeordnet sind, GND- und VDD-Potentiale jedem DRAM-Chip mit kürzestem Abstand zugeführt werden. Ferner sind die Kontaktlöcher in der PCB 11 und die Durchgangselektroden, die durch die Si-Einheit 10 angeordnet sind, unmittelbar oberhalb der Lötkugeln für GND und VDD außerhalb der Fläche unter dem I/F-LSI 12 (außerhalb des kleinen Quadrates) angeordnet, so dass GND- und VDD-Potentiale dem COC-DRAM 6 über die GND-Ebene und die VDD-Ebene in der PCB 11 und die GND-Leitung und die VDD-Leitung in der Si-Einheit 10 zugeführt werden. Demgemäß kann jedem DRAM-Chip elektrische Energie stabil zugeführt werden.
Ferner kann durch Anordnen der VDD-Potential-Durchgangselektrode 53 und der GND-Potential-Durchgangselektrode 52, die durch die Si-Einheit 10 angeordnet sind, an der Außenseite der Fläche unter dem I/F-LSI 12 ein Entkopplungskondensator 78 zwischen diese geschaltet werden. Durch die Verwendung des Entkopplungskondensators kann dem COC-DRAM 6 elektrische Energie stabiler zugeführt werden. Der Entkopplungskondensator kann an einer anderen Position vorgesehen sein.
8 ist eine schematische Ansicht, die die Konfiguration eines Speichersystems gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. In der 8 sind gleiche Teile wie die in den 2A und 2B gezeigten mit den gleichen Bezugsziffern bezeichnet.
Die Grundkonfiguration des Speichersystems gemäß der zweiten Ausführungsform ist die gleiche wie bei der ersten Ausführungsform. Die Differenz zwischen diesen Ausführungsformen liegt darin, dass anstatt von Lötkugeln zum Anschließen der PCB 11 und der Hauptplatine 5 kompakte Hochfrequenzkoaxialverbinder 80 verwendet werden. Durch die Verwendung der Verbinder kann die Hochgeschwindigkeitsleistung weiter verbessert werden.
Als Nächstes wird ein Verfahren zum Plattieren des I/F-LSI 12, welches dem Speichersystem gemäß der ersten und zweiten Ausführungsformen gemeinsam ist, anhand der 9A und 9B beschrieben.
Wie aus den 9A und 9B zu ersehen ist, variiert die Anzahl der Durchgangselektroden, die in dem I/F-LSI 12 vorgesehen werden müssen, in Abhängigkeit davon, ob der I/F-LSI 12 mit der Oberseite nach oben oder nach unten angeordnet sind, wenn die Anzahl der Signale 85 (in diesem Fall 1), die am I/F-LSI 12 über dessen untere Seite eingegeben/von diesem ausgegeben werden, sich von der Anzahl der Signale 86 (in diesem Fall 2) unterscheidet, die an der Oberseite des I/F-LSI 12 eingegeben/ausgegeben werden. Das heißt, wenn die Anzahl der Signale 86, die an der Oberseite eingege ben/ausgegeben werden, größer als die Anzahl der Signale 85, die an der Unterseite eingegeben ausgegeben werden, sollte der I/F-LSI 12 mit dem Gesicht nach oben platziert werden, wie dies in der 9A gezeigt ist, um die Anzahl der Durchgangselektroden zu verringern. Hierbei heißt die Gesicht-nach-oben-Anordnung, dass der I/F-LSI 12 so platziert ist, dass die Transistorausbildungsfläche des I/F-LSI 12 nach oben gerichtet ist (die Seite des COC-DRAM 6).
In den Speichersystemen gemäß der ersten und zweiten Ausführungsformen ist die Anzahl der Signale, die am I/F-LSI 12 an der Oberseite eingegeben/ausgegeben werden, größer als die Anzahl der Signale, die an der Unterseite eingegeben/ausgegeben werden. Daher kann durch platzieren des I/F-LSI 12 mit dem Gesicht nach oben die Anzahl der Durchgangselektroden reduziert werden. Demgemäß kann das Herstellungsausbeuteverhältnis verbessert werden.
10A zeigt ein Beispiel der Konfiguration des I/F-LSI 12, der in dem Speichersystem gemäß der ersten und zweiten Ausführungsformen verwendet wird. 10B zeigt ein Beispiel der Konfiguration eines typischen (oder gemeinsam verwendeten) I/F-LSI.
Der in der 10B gezeigte typische I/F-LSI 90 empfängt einen CLK (oder ein Taktsignal), der von der Unterseite her eingegeben worden ist, über einen Puffer 92 und leitet den CLK über Durchgangselektroden 17-1 und 17-2 zu den DRAM-Chips 91-1 und 91-2.
In dem DRAM-Chip 91-1 verteilt eine CLK-Verteilschaltung 93-1 den CLK auf dem Chip und ein Puffer 94-1 leitet den verteilten CLK zu einer Flip-Flop-Gruppe 95-1. Ähnlich verteilt in dem DRAM-Chip 91-2 eine CLK-Verteilschaltung 93-2 den CLK auf dem Chip und ein Puffer 94-2 leitet den verteilten CLK zu einer Flip-Flop-Gruppe 95-2.
Hierbei ist die Verzögerungszeit des Puffers 92 ta, die Verzögerungszeit der CLK-Verteilschaltung 93-1 tb1, die Verzögerungszeit des Puffers 94-1 gleich tc1, die Verzöge rungszeit der CLK-Verteilschaltung 93-2 gleich tb2 und die Verzögerungszeit des Puffers 94-2 gleich tc2. Ferner ist die Verzögerungszeit eines Chips in einer Durchgangselektrode 3ps. Unter dieser Bedingung ist die Zeitdauer, die für den CLK erforderlich ist, um die Flip-Flop-Gruppe 95-1 nach dem Eintreten in den I/F-LSI 90 zu erreichen, repräsentiert durch ta+tb1+tc1+3ps. Andererseits ist die Zeitspanne, die für den CLK erforderlich ist, um die Flip-Flop-Gruppe 95-2 nach dem Eintreten in den I/F-LSI 90 zu erreichen, durch ta+tb2+tc2+6ps repräsentiert. Die Differenz zwischen diesen Zeitspannen wird durch Berechnen von (tb2 – tb1) + (tc2 – tc1) + 3ps erhalten. Die Zeitdifferenz enthält die charakteristische Variation der CLK-Verteilschaltung 93 und des Puffers 94 in den DRAM-Chips.
Andererseits empfängt in dem in der 10A gezeigten I/F-LSI 12 ein Puffer 92a einen CLK, der von der Unterseite eingegeben worden ist, eine CLK-Verteilschaltung 93a verteilt den CLK auf dem Chip und ein Puffer 94a gibt den verteilten CLK an eine Durchgangselektrode 17-1a. Die Durchgangselektrode 17-1a leitet den CLK vom Puffer 94a zu einem DRAM-Chip 6-1 und einer Durchgangselektrode 17-2a und die Durchgangselektrode 17-2a leitet den CLK zu einem DRAM-Chip 6-2. Der dem DRAM-Chip 6-1 und 6-2 zugeführte CLK wird den Flip-Flop-Gruppen 95-1 und 95-2 zugeführt.
Wie vorstehend beschrieben, hat der in der 10A gezeigte I/F-LSI 12 die CLK-Verteilschaltung 93a und den Puffer 94a, die für jeden DRAM-Chip erforderlich sind, gemeinsam, so dass die Struktur jedes DRAM-Chips vereinfacht werden kann.
Hierbei ist die Verzögerungszeit des Puffers 92a ta', die Verzögerungszeit der CLK-Verteilschaltung 93a tb', die Verzögerungszeit des Puffers 94a gleich tc' und die Verzögerungszeit des einen Chips in einer Durchgangselektrode gleich 3ps. Unter dieser Bedingung ist die Zeitspanne, die für den CLK erforderlich ist, um die Flip-Flop-Gruppe 95-1 nach dem Eintreten in den I/F-LSI 12 zu erreichen, repräsentiert durch ta'+tb'+tc'+3ps, und die Zeitspanne, die erforderlich ist, damit der CLK die Flip-Flop-Gruppe 95-2 erreicht, ist durch ta'+tb'+tc'+6ps repräsentiert. Die Differenz dazwischen ist mit 3ps konstant.
Auf diese Art und Weise kann durch die Verwendung des in der 10A gezeigten I/F-LSI 12 die Zeitdifferenz des CLK-Eingangs in die Flip-Flop-Gruppen 95-1 und 95-2 in jedem DRAM-Chip konstant sein. Das heißt, in dem in der 10A gezeigten I/F-LSI 12 kann der CLK verteilt werden, ohne dass er durch die Charakteristikänderungen des COC-DRAM 6 beeinflusst ist. Daher kann ein derartiger I/F-LSI wirksam für die Übertragung eines CLK-Signals, bei dem das Auftreten von Änderungen nicht wünschenswert ist, verwendet werden.
Als Nächstes wird ein Speichersystem gemäß einer dritten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 11A und 11B beschrieben. In den 11A und 11B sind gleiche, die die gleichen wie die in den 2A und 2B sind, mit den gleichen Bezugsziffern bezeichnet.
Die Differenz zwischen dem Speichersystem, das in den 11A und 11B gezeigt ist, und demjenigen der 2A und 2B ist, das jeder der gestapelten DRAMs 100 nicht den I/F-LSI 12 enthält und ein Chipsatz 102 die gestapelten DRAMs 100 durch eine Art von Punkt-zu-Punkt-Verbindung verbunden sind (eine bis mehrere Verbindungen). Das heißt, in dem Speichersystem gemäß der dritten Ausführungsform hat jeder der gestapelten DRAMs 100 den COC-DRAM 6 und den Einschub 7 und eine entsprechende Kugel aller gestapelten DRAMs 100 ist mit jeder Kugel unter dem Chipsatz 102 verbunden. Der Chipsatz 102 und der COC-DRAM 6 übertragen empfangen Signale direkt ohne die Verwendung des I/F-LSI 12.
Die charakteristische Impedanz jeder Signalleitung zum Verbinden des Chipsatzes 102 und des gestapelten DRAM 100 ist auf Z0 gesetzt. Ferner ist an jede Signalleitung ein Abschlusswiderstand angeschlossen. Der Abschlusswiderstand wird zusammen mit der Funktionsweise dieses Speichersystems später beschrieben.
Signale, welche zwischen dem Chipsatz 102 und dem gestapelten DRAM 100 übertragen/empfangen werden, enthalten DQ- und DQS-Signale, die bidirektionale Signale sind, und CA- und CLK-Signale, die unidirektionale Signale sind. Diese Signale werden zwischen dem Chipsatz 102 und dem DRAM 100 direkt übertragen/empfangen und sind keine so genannten Protokollsignale. Die Datenrate der Signale beträgt 1,6 Gbps, wenn die Datenrate des DRAM 1,6 Gbps ist. Der gestapelte DRAM sollte vorzugsweise eine x64-Bitstruktur haben, wenn 1 Kanal gleich 8 Bytes ist. 11A und 11B zeigen den Fall einer Ein-Kanal-Struktur.
Als Nächstes wird die Funktionsweise des Speichersystems dieser Ausführungsform und ein Verfahren zum Schaffen eines Abschlusswiderstandes (Abschlussverfahren) beschrieben.
Zunächst wird ein Fall beschrieben, bei dem Daten in dem Chipsatz 102 in den COC-DRAM 6a eingeschrieben werden.
Es wird angenommen, dass ein DQ-Signal von 64 Bits und ein CA-Signal von ungefähr 25 Bits vom Chipsatz 102 ausgegeben werden. Zu diesem Zeitpunkt wird das gleiche Signal an den COC-DRAMs 6a und 6b eingegeben, da eine der Kugeln des Chipsatzes 102 mit zwei COC-DRAMs 6a und 6b verbunden ist. Dann gibt der Chipsatz 102 von anderen unabhängigen Kugeln ein Steuersignal an den COC-DRAM 6a und 6b. Als Ergebnis erfasst der COC-DRAM 6a das DQ-Signal usw. vom Chipsatz 102, aber der COC-DRAM 6b erfasst nicht die Signale.
Jede Signalleitung ist durch Vorsehen von Fernabschlüssen an beiden gestapelten DRAMs 100a und 100b abgeschlossen. Der Fenabschluss ist an dem COC-DRAM 6 vorgesehen. Der Fernabschluss kann in jedem DRAM-Chip oder im oberen DRAM-Chip vorgesehen sein. Durch Anordnen des Abschlusses in dem gestapelten DRAM kann der Ein-/Ausschaltvorgang eines Abschlusswiderstandes leicht gesteuert werden.
Alternativ kann der Fernabschluss in der Si-Einheit 10 des Einschubes 7 vorgesehen sein. In diesem Fall müssen mehrere MOS-Transistoren in der Si-Einheit 10 vorgesehen sein. Nur der COC-DRAM 6 ist vom Fernanschluss fortschreitend in der Signalleitung geschaltet und die Länge der Verdrahtung beträgt ungefähr 0,4 mm. Daher wird die Signalintegrität nicht wesentlich verschlechtert. In dem DRAM muss auch ein Abschlusswiderstand nicht vorgesehen sein, so dass die Last für den DRAM klein ist und die Wärme leicht emittiert werden kann.
Alternativ kann der Fernabschluss in der PCB 11 des Einschubes 7 vorgesehen sein. In diesem Fall sind nur die Si-Einheit 10 des Einschubes 7 und der COC-DRAM 6 vom Fernanschluss fortschreitend in der Signalleitung geschaltet und die Verdrahtungslänge beträgt ungefähr 0,5 mm. Daher wird die Signalintegrität nicht wesentlich verschlechtert. Auch in dem DRAM muss ein Abschlusswiderstand nicht vorgesehen sein, so dass die Last für den DRAM klein ist und die Wärme leicht emittiert werden kann. In diesem Fall ist es schwierig, dass der Abschlusswiderstand abgeschaltet werden kann. Es treten jedoch keine Probleme auf, wenn als Ausgangstreiber des COC-DRAM 6 bei einem Lesevorgang ein Treiber mit offenem Drain verwendet wird.
Ähnlich können die Daten in dem Chipsatz 102 auf die gleiche Art und Weise, wie vorstehend beschrieben, in den COC-DRAM 6b eingeschrieben werden.
Als Nächstes wird ein Fall, bei dem Daten aus dem COC-DRAM 6a ausgelesen werden, beschrieben.
Als Erstes wird ein CA-Signal usw. vom Chipsatz 102 zum COC-DRAM 6a geleitet. Das CA-Signal usw. wird auch wie beim Einschreibbetrieb dem COC-DRAM 6b zugeleitet, aber ein Steuersignal verhindert, dass der COC-DRAM 6b die Signale erfasst. Der COC-DRAM 6a dekodiert die vom Chipsatz 102 zugeführten Signale und liest aus der entsprechenden Adresse Daten aus. Die aus dem COC-DRAM 6a ausgelesenen Daten werden auf den Chipsatz 102 übertragen und in diesem erfasst. Die auf den Chipsatz 102 übertragenen Daten werden auch auf die Seite des COC-DRAM 6b über eine Kugel des Chipsatzes 102 übertragen. Daher muss an der Seite des COC-DRAM 6b ein Abschluss vorgesehen sein. Wünschenswerterweise ist der Ein-Widerstand des Treibers des COC-DRAM 6a auf Z0 gesetzt. Wenn der Treiber des COC-DRAM 6a vom Ge gentakttyp ist, ist an der in den 11A und 11B gezeigten Seite des COC-DRAM 6a kein Abschluss notwendig.
Ähnlich können Daten auf die gleiche Art und Weise, wie vorstehend beschrieben, aus dem COC-DRAM 6b ausgelesen werden.
Gemäß dem Speichersystem dieser Ausführungsform können die gleichen Vorteile wie die bei dem in den 2A und 2B gezeigten Speichersystem erzielt werden. Ferner hat das Speichersystem dieser Ausführungsform keinen I/F-LSI und somit sind der Energieverbrauch und die Kosten niedriger als bei dem in den 2A und 2B gezeigten Speichersystem. Ferner kann die Anzahl der Kugeln des Chipsatzes 102 verringert werden.
Als Nächstes wird ein Speichersystem gemäß einer vierten Ausführungsform der vorliegenden Erfindung anhand der 12A und 12B beschrieben.
Das in den 12A und 12B gezeigte Speichersystem ist grundsätzlich das Gleiche wie das in den 11A und 11B gezeigte Speichersystem, unterscheidet sich jedoch darin, dass ein Chipsatz 103 und jeder COC-DRAM 6 Signale in einer 1:1-Beziehung übertragen/empfangen kann. Das heißt, der Chipsatz 103 hat einen Abschluss für den COC-DRAM 6a und einen Abschluss für den COC-DRAM 6b.
Zwischen eine der Kugeln des Chipsatzes 103 und dem gestapelten DRAM 100a, der den COC-DRAM 6a enthält, und dem Einschub 7a ist eine Signalleitung geschaltet und eine weitere Signalleitung ist zwischen eine andere Signalkugel und den gestapelten DRAM 100b, der den COC-DRAM 6b enthält, und dem Einschub 7b geschaltet. Signale, die hier dazwischen übertragen werden, enthalten bidirektionale Signale, wie beispielsweise DQ- und DQS-Signale, und unidirektionale Signale, wie beispielsweise CA- und CLK-Signale. Diese Signale werden zwischen dem Chipsatz 103 und dem gestapelten DRAM 100 direkt übertragen/empfangen und seine so genannten Protokollsignale.
Der Chipsatz 103 und die gestapelten DRAMs 100a und 100b sind durch Punkt-zu-Punkt-Verbindung geschaltet und die charakteristische Impedanz der gesamten Leitungen ist auf Z0 gesetzt. Die Datenrate eines Signals beträgt 1,6 Gbps, wenn die Datenrate des DRAM gleich 1,6 Gbps ist. Der gestapelte DRAM sollte vorzugsweise eine x64-Bitstruktur haben, wenn 1 Kanal gleich 8 Bytes ist. Das in den 12A und 12B gezeigte Speichersystem hat eine Zwei-Kanal-Struktur.
Als Nächstes wird die Funktionsweise des in den 12A und 12B gezeigten Speichersystems und ein Verfahren zum Schaffen eines Abschlusswiderstandes beschrieben.
Zunächst wird ein Fall, bei dem Daten im Chipsatz 103 in den COC-DRAM 6a eingeschrieben werden, beschrieben. Ein DQ-Signal mit 64 Bits und ein CA-Signal mit ungefähr 25 Bits werden vom Chipsatz 103 ausgegeben.
Wenn die Signalleitung abgeschlossen werden sollte, ist in dem gestapelten DRAM 100a ein Fernabschluss vorgesehen. Wie vorstehend anhand der 11A und 11B beschrieben, können drei Orte als Ort zum Vorsehen des Fernabschlusses in Betracht gezogen werden. Vorzugsweise ist der Ein-Widerstand des Treibers des Chipsatzes 103 mit der charakteristischen Impedanz der Übertragungsleitung in Übereinstimmung gebracht.
Ähnlich können Daten im Chipsatz 103 im COC-DRAM 6b auf die gleiche Art und Weise, wie vorstehend beschrieben, eingeschrieben werden. In diesem Fall können die COC-DRAMs 6a und 6b unabhängig voneinander betrieben werden. Das heißt, es kann ein Zwei-Kanal-Betrieb realisiert werden.
Als Nächstes wird ein Fall beschrieben, bei dem Daten aus dem COC-DRAM 6a ausgelesen werden. Ein CA-Signal usw. werden vom Chipsatz 103 zum COC-DRAM 6a geleitet. Der COC-DRAM 6a dekodiert die Signale und liest aus einer entsprechenden Adresse Daten aus. Die ausgelesenen Daten werden auf den Chipsatz 103 übertragen und in diesem erfasst. Daher ist in dem Chipsatz 103 ein Abschlusswiderstand vorgesehen. Vorzugsweise ist der Ein-Widerstand des Treibers des COC-DRAM 6a auf Z0 gesetzt. Wenn der Treiber des COC-DRAM 6a ein Gegentakttreiber ist, ist der Abschluss an der Seite des COC-DRAM 6a, der in den 12A und 12B gezeigt ist, nicht notwendig.
Ähnlich können aus dem COC-DRAM 6b auf die gleiche Art und Weise, wie vorstehend beschrieben, Daten ausgelesen werden.
Gemäß dem Speichersystem dieser Ausführungsform können die gleichen Vorteile wie bei dem in den 11A und 11B gezeigten Speichersystem erzielt werden. Da ferner ein Zwei-Kanal-Betrieb durchgeführt werden kann, kann die Systemleistung verbessert werden.
Die 13A und 13B veranschaulichen ein Beispiel der Zuweisung von Signalen zu Lötkugeln 120 des Einschubs 7 in dem in den 11A und 11B und den 12A und 12B gezeigten Speichersystem. 13A ist eine Ansicht im Schnitt durch den gestapelten DRAM 100 und 13B ist eine Draufsicht auf denselben. Die Anzahl der Verdrahtungsschichten in dem Einschub 7 wird unter Berücksichtigung der Dichte der Verdrahtung bestimmt.
In der in den 11A und 11B und in 12A und 12B gezeigten Systemstruktur werden Signale zwischen dem Chipsatz und dem COC-DRAM 6 von solchem Signaltyp, wie beispielsweise DQ- und CA-Signalen, übertragen/empfangen und somit sollte der Schräglauf jedes Signals klein sein. Indem die Zeitspanne vom Eintritt des Signals in den Einschub 7 bis zum Erreichen des Signals des COC-DRAM 6 bei jeder Art von Signal konstant gemacht wird, kann ein Hochgeschwindigkeitsbetrieb begünstigt werden. Um dies zu erzielen, sind Signale mit dem gleichen Attribut Kugeln auf konzentrischen Kreisen (oder in der Nähe der Kreise) zugewiesen, wobei der Mittelpunkt der Kreis der Mittelpunkt des Einschubs 7 ist. Beispielsweise sind in der 13B DQ-Signale den Kugeln zugewiesen, die durch schwarze Kreise entlang des größten Kreises angegeben sind, und DQS-Signale zum Erfassen der DQ-Signale sind den Kugeln zugewiesen, die entlang des nächsten inneren Kreises durch weiße Kreise angegeben sind. CA-Signale und CLK-Signale zum Erfassen der CA-Signale sind ebenfalls den Kugeln zugewiesen, die entlang des inneren Kreises nächst dem Kreis für die DQS-Signale durch schwarze Kreise angegeben sind. Auf diese Weise kann durch Zuweisen von Signalen zu Kugeln des Einschubs 7 die Verzögerungszeit der Signale, die am Chipsatz 102 oder 103 ausgegeben werden und an den Kugeln des Einschubs 7 eingegeben werden, für jede Art von Signalen konstant gemacht werden und somit können die Signale zwischen dem Chipsatz 102 oder 103 und dem COC-DRAM 6 mit einem kleinen Schräglauf übertragen/empfangen werden.
14 ist eine vergrößerte Ansicht des oberen rechten Teils der 13B. Die 14 zeigt die Zuweisung der Kugeln und ein Beispiel der Verdrahtungsverbindung zwischen den Kugeln für CA- und CLK-Signale und den Anschlüssen 130 der Durchgangselektrode 17 des COC-DRAM 6. Wie aus der 14 zu ersehen ist, sind die Kugeln für CA- und CLK-Signale und die Anschlüsse 130 weitgehend mit der gleichen Länge geschaltet. Die Verdrahtungsleitungen für andere Arten von Signalen können ebenfalls auf weitgehend die gleiche Länge gesetzt werden.
Als Nächstes wird ein Speichersystem gemäß einer fünften Ausführungsform unter Bezugnahme auf die 15A und 15B beschrieben. In dem Speichersystem gemäß der ersten bis vierten Ausführungsform ist die ebene Größe des Einschubs 7 größer als die des COC-DRAM 6. Bei dem Speichersystem gemäß dieser Ausführungsform ist jedoch die ebene Größe des Einschubes gleich der COC-DRAM. Eine derartige Konfiguration ist dann geeignet, wenn die Anzahl der Signale klein ist, beispielsweise wenn der COC-DRAM eine x8-Bitstruktur hat.
Das in den 15A und 15B gezeigte Speichersystem hat eine Hauptplatine 142, einen Chipsatz 143, der auf der Hauptplatine 142 montiert ist, und eine Anzahl von gestapelten DRAMs 144.
Jeder gestapelte DRAM 144 hat einen COC-DRAM 140 mit vier gestapelten DRAM-Chips und einem Einschub 141.
Wenn jeder COC-DRAM 140 die x8-Bitstruktur hat und wenn ein Kanal 64 Bits hat, werden acht gestapelte DRAMs 144 als eine Gruppe verwendet. Die 15A und 15B zeigen ein Beispiel der Zwei-Kanal-Struktur und es sind 8 × 2 Reihen gestapelter DRAMs 144 gezeigt. Die Reihen der gestapelten DRAMs sind vom Chipsatz 143 in einer Richtung angeordnet.
Als Einschub 141 kann ein Si-Einschub oder ein PCB-Einschub verwendet werden. Wenn das Rastermaß der Durchgangselektroden in dem COC-DRAM 140 auf ungefähr 40 μm als Minimum gesetzt ist, wird der Si-Einschub verwendet. In diesem Fall ist der Si-Einschub mit der Hauptplatine 142 durch Flip-Chip-Verbindung verbunden oder ist an eine PCB der gleichen Größe (nicht dargestellt) durch Flip-Chip-Verbindung angeschlossen und ist an die Hauptplatine 142 unter Verwendung der Lötkugeln der PCB angeschlossen. Wenn eine Kombination aus Si-Einschub und der PCB verwendet wird, kann die ganze Kombination als ein Einschub betrachtet werden.
Wenn andererseits das Rastermaß der Durchgangselektroden in dem COC-DRAM 140 ungefähr 0,8 mm beträgt, kann der PCB-Einschub verwendet werden. In diesem Fall sind der COC-DRAM 140 und der PCB-Einschub 141 durch Flip-Chip-Verbindung verbunden und der PCB-Einschub 141 ist mit der Hauptplatine 142 unter Verwendung von Lötkugeln verbunden. Alternativ kann der COC-DRAM 140 mittels Flip-Chip-Verbindung mit der Hauptplatine 142 verbunden sein.
Die Übertragung von DQ- und DQS-Signalen zwischen dem Chipsatz 143 und dem COC-DRAM 140 wird unter Verwendung von Signalleitungen durchgeführt, die mit einem Simultanbetriebsverfahren verbunden sind, wie dies in der Figur gezeigt ist. Das heißt, von den 64 Bits der DQ- und DQS-Signale, die zwischen dem Chipsatz 143 und dem gestapelten DRAM 144 übertragen empfangen werden, werden die ersten 8 Bits von/zu den gestapelten DRAMs 144a1 und 144b1 übertragen/empfangen, die nächsten 8 Bits werden zu/von den gestapelten DRAMs 144a2 und 144b2 übertragen empfangen und die letzten 8 Bits werden zu/von den gestapelten DRAMs 144a8 und 144b8 übertragen/empfangen. Wenn die charakteristische Impedanz der Hauptplatine 142 gleich Z0 ist, sind diese Signalleitungen am entfernten Ende durch einen Abschlusswiderstand R1 abgeschlossen, der niedriger als Z0 ist. Da eine Last an die Übertragungsleitung angeschlossen ist, die ein Steigen der Kapazität verursacht und die effektive charakteristische Impedanz sinkt, ist der Widerstand des Abschlusswiderstandes R1 mit der effektiven charakteristischen Impedanz in Übereinstimmung gebracht.
Die Übertragung eines CA-Signals zwischen dem Chipsatz 143 und dem COC-DRAM 140 wird unter Verwendung von Signalleitungen durchgeführt, die durch das Simultanbetriebsverfahren, wie in der Figur gezeigt, geschaltet sind und das rechtwinklig zu den Signalleitungen für die DQ- und DQS-Signale ist. Eine Kopie des CA-Signals wird zu/von den gestapelten DRAMs 144a1, 144a2, ... und 144a8 übertragen/empfangen und eine andere Kopie des CA-Signals wird zu/von den gestapelten DRAMs 144b1, 144b2, ... und 144b8 übertragen/empfangen. Über eine ähnliche Signalleitung wird auch ein CLK-Signal zum Erfassen des CA-Signals übertragen. Jede dieser Signalleitungen ist am entfernten Ende durch einen Abschlusswiderstand R2 abgeschlossen, der niedriger als Z0 ist, wenn die charakteristische Impedanz der Hauptplatine 142 Z0 ist.
Hierbei wird jedes der DQ- und CA-Signale von einem Hauptbus verzweigt, der in der Hauptplatine 142 zum COC-DRAM verläuft. Wenn die Ansatzlänge desselben lang ist, erfolgt ein großes Maß an Reflexion an dem Punkt, so dass die Signalintegrität verschlechtert wird. Daher sollte die Ansatzlänge jeder Signalleitung vorzugsweise ungefähr 2 mm oder darunter liegen.
Als Nächstes wird die Funktionsweise des in den 15A und 15B gezeigten Speichersystems beschrieben.
Zunächst wird ein Fall, bei dem Daten im Chipsatz 143 in den COC-DRAM 140a eingeschrieben werden, beschrieben.
Vom Chipsatz 143 werden DQ- und CA-Signale ausgegeben. Vorzugsweise sollte der Ein-Widerstand des Treibers des Chipsatzes 143 mit den effektiven charakteristischen Impedanzen R1 und R2 jedes Hauptbusses zusammenpassen.
Der COC-DRAM 140a dekodiert das Befehlssignal vom Chipsatz 143 und schreibt die Daten in eine entsprechende Adresse ein.
Ein Vorgang des Einschreibens von Daten in den COC-DRAM 140b wird auf die gleiche Art und Weise durchgeführt.
Als Nächstes wird ein Fall, bei dem Daten aus dem COC-DRAM 140a ausgelesen werden, beschrieben.
Ein CA-Signal wird vom Chipsatz 143 ausgegeben. Der COC-DRAM 140a dekodiert das Befehlssignal vom Chipsatz 143 und liest Daten aus der entsprechenden Adresse aus. Die ausgelesenen Daten werden auf den Chipsatz 143 übertragen und in diesem erfasst. Vorzugsweise ist bei dem Lesevorgang ein Abschlusswiderstand in dem Chipsatz 143 vorgesehen. Der Widerstand beträgt R1.
Ein Vorgang zum Lesen von Daten aus dem COC-DRAM 140b wird auf die gleiche Art und Weise durchgeführt.
Gemäß dem Speichersystem dieser Ausführungsform ist kein I/F-LSI erforderlich und der Einschub muss keine Übertragungsleitungsstruktur haben. Ferner ist die Datenrate der Signale die gleiche wie die DRAM-Geschwindigkeit und es wird eine xN-Hochgeschwindigkeit nicht verwendet. Daher kann ein Packungsdesign mit niedrigen Kosten realisiert werden.
16 ist eine schematische Darstellung zur Untersuchung der Positionierung der Durchgangselektroden in dem COC-DRAM 140 des in den 15A und 15B gezeigten Speichersystems. In der 16 geben große Kreise die Positionen der Kugeln des Einschubes 141 an und kleine schwarze Kreise geben die Positionen der Durchgangselektroden in dem COC-DRAM 140 an. Wie vorstehend anhand der 6 beschrieben, ist der Platz für das Vorsehen der Durchgangselektroden des COC-DRAM 140 begrenzt, so dass die Durchgangselektroden im Umfangsbereich des Chips angeordnet sind.
Ein Signal, das von der Hauptplatine 142 an einer Kugel des Einschubes 141 eingetreten ist, muss in der horizontalen Richtung zur Position einer Durchgangselektrode in dem COC-DRAM 140 übertragen werden. Als Verdrahtung wird zu diesem Zweck ein Abzweig verwendet. Bei dem in der 16 gezeigten Beispiel ist die Länge der Verdrahtungsleitungen 150 und 151 3 mm oder größer, was für eine Hochgeschwindigkeitsübertragung nicht geeignet ist.
Um diese Konfiguration zu verbessern, sind in dem in den 15A und 15B gezeigten Speichersystem die Durchgangselektroden des COC-DRAM 140 auf die in der 17 gezeigte Art und Weise angeordnet. Das heißt, die Durchgangselektroden sind nicht nur am Umfang des Chips, sondern auch in dem Umfangsbereich der Schaltung, wie beispielsweise als Mittellinien, angeordnet. Durch Anordnen der Durchgangselektroden des COC-DRAM 140 auf diese Art und Weise kann der Abstand zwischen jeder Durchgangselektrode und einer zugehörigen Kugel des Einschubes 141, das heißt die Abzweiglänge, verkürzt werden. Ferner sind die Durchgangselektroden, die an VDD und GND angeschlossen sind, unmittelbar oberhalb der Lötkugeln 160 und 161 angeordnet, welchen VDD und GND zugewiesen ist. Alternativ sind Durchgangselektroden in einer Fläche in der Nähe der Lötkugeln 162 und 163 vorgesehen, die VDD und GND zugewiesen sind, und die Durchgangselektroden und Lötkugeln sind durch breite (oder dicke) Drähte verbunden. In diesem Fall können die Durchgangselektroden miteinander verbunden sein.
Bei dem in der 17 gezeigten Beispiel ist das Rastermaß der Durchgangselektroden mit ungefähr 0,8 mm groß. Somit kann eine PCB als Einschub 141 verwendet werden, so dass die Kosten reduziert werden können.
18 zeigt ein weiteres Beispiel der Positionierung der Durchgangselektroden des COC-DRAM 140, das bei dem in den 15A und 15B gezeigten Speichersystem angewandt werden kann. Der Unterschied gegenüber dem in der 17 gezeigten Beispiel besteht darin, dass die Durchgangselektroden des COC-DRAM 140 auf der Mittellinie bis zu einem möglichen Maß vorgesehen sind. In den derzeitigen DRAMs ist der größte Teil der Lötflecken häufig an der Mittellinie vorgesehen und somit kann das Layout wirksam verwendet werden und es kann die Gestaltungsdauer verkürzt werden. Selbstverständlich ist die Abzweiglänge kurz.
In diesem Fall ist das Rastermaß der Durchgangselektroden mit ungefähr 40 μm als Minimum klein, so dass als Einschub 141 ein Si-Einschub verwendet werden muss.
19 zeigt eine Ansicht im Längsschnitt der Struktur der COC-DRAM 140, bei dem die Durchgangselektroden auf die in der 18 gezeigte Art und Weise positioniert sind, und des Si-Einschubes 141, auf welchen der COC-DRAM 140 gestapelt ist. In der 19 sind die Durchgangselektroden für die Energieversorgung durch den Einschub 141 und den COC-DRAM 140 angeordnet. Bei der Betrachtung der Durchgangselektroden für die Signale andererseits stimmt die Position der Durchgangselektrode in dem Einschub 141 nicht immer mit der Position einer Durchgangselektrode in dem COC-DRAM 140 überein.
Die gleich Konfiguration wie in der 19 wird verwendet, wenn eine PCB-Einschub verwendet wird.
Als Nächstes wird ein Speichersystem gemäß einer sechsten Ausführungsform der vorliegenden Erfindung anhand der 20A und 20B beschrieben.
Das Speichersystem gemäß dieser Ausführungsform unterscheidet sich von dem in den 15A und 15B gezeigten Speichersystem dadurch, dass ein Si-Einschub-I/F-LSI 190, der als ein Einschub und auch als ein I/F-LSI dient, anstatt des Einschubes 141 verwendet wird. Das heißt, der COC-DRAM 140, der vier gestapelte DRAM-Chips enthält, ist auf dem Si-Einschub-I/F-LSI 190 gestapelt, so dass ein gestapelter DRAM 139 gebildet ist.
Eine in den 20A und 20b gezeigte PCB 191 ist für die Sicherstellung der Zuverlässigkeit vorgesehen, ist jedoch im Hinblick auf die Merkmale nicht erforderlich.
Der Chipsatz 143 und eine Anzahl von gestapelten DRAMs sind auf der Hauptplatine 142 mit dem gleichen Layout und der gleichen Schaltung, wie in den 15A und 15B gezeigt, angeordnet. Wenn DQ- und DQS-Signale zwischen dem Chipsatz 143 und dem COC-DRAM 140 übertragen werden, werden die ersten 8 Bits zu/von den gestapelten DRAMs 193a1 und 193b1 übertragen, die nächsten 8 Bits werden zu/von den gestapelten DRAMs 193a2 und 193b2 und die letzten 8 Bits werden zu/von den gestapelten DRAMs 193a8 und 193b8 übertragen. Ein in der Figur gezeigtes Simultanbetriebsverfahren wird als Anschlussverfahren verwendet und der Si-Einschub-I/F-LSI 190 ist zwischen dem Chipsatz 143 und dem COC-DRAM 140 angeordnet. Wenn die charakteristische Impedanz der Hauptplatine 142 Z0 ist, kann jede Signalleitung durch Anschließen eines Abschlusswiderstandes R3, der niedriger als Z0 ist, am fernen Ende eines DQ-Hauptbusses abgeschlossen werden. Da an die Übertragungsleitung eine Last (Si-Einschub-I/F-LSI 190) angeschlossen ist, die eine Erhöhung der Kapazität verursacht und die effektive charakteristische Impedanz senkt, ist der Widerstand des Abschlusswiderstandes R3 an die effektive charakteristische Impedanz angepasst.
Wenn ein CA-Signal zwischen dem Chipsatz 143 und dem COC-DRAM 140 übertragen wird, wird eine Kopie des CA-Signals zu/von den gestapelten DRAMs 193a1, 193a2, ... und 193a8 übertragen und eine weitere Kopie des CA-Signals wird zu/von den gestapelten DRAMs 193b1, 193b2, ... und 193b8 übertragen. Das Gleiche gilt für ein CLK-Signal zum Erfassen des CA-Signals. Das Anschlussverfahren ist ein Simultanbetriebsverfahren, wie in der Figur gezeigt, und die Signalleitungen für die CA- und CLK-Signale sind rechtwinklig zu den Signalleitungen für die DQ- und DQS-Signale. In den Signalleitungen für diese Signale existiert ebenfalls der Si-Einschub-I/F-LSI 190 zwischen dem Chipsatz 143 und dem COC-DRAM 140. Wenn die charakteristische Impedanz der Hauptplatine 142 Z0 ist, ist an das entfernte Ende eines CA-Hauptbusses ein Abschlusswiderstand R4 angeschlossen, der niedrige als Z0 ist.
In dem Speichersystem gemäß dieser Ausführungsform verzweigt sich jede Verdrahtungsleitung für die DQ- und CA-Signale vom Hauptbus in der Hauptplatine 142 zu dem Si-Einschub-I/F-LSI 190 und ist nicht, wie in den 15A und 15B direkt mit dem COC-DRAM verdrahtet. Daher ist die Abzweiglänge kurz und es kann ein Hochgeschwindigkeitsbetrieb realisiert werden.
Als Nächstes wird die Funktionsweise des in den 20A und 20B gezeigten Speichersystems beschrieben.
Zunächst wird ein Fall, bei dem Daten im Chipsatz 143 in den COC-DRAM 140a eingeschrieben werden, beschrieben.
Ein DQ-Signal, ein CA-Signal usw. werden am Chipsatz 143 ausgegeben. Vorzugsweise sollte der Ein-Zustand des Treibers des Chipsatzes 143 an die effektive charakteristische Impedanz jedes Hauptbusses angepasst sein.
Der Si-Einschub-I/F-LSI 190a puffert das vom Chipsatz 143 eingegebene Signal und gibt die Signale an den COC-DRAM 140a aus. Der COC-DRAM 140a dekodiert das Befehlssignal vom Si-Einschub-I/F-LSI 190a und schreibt die Daten in eine entsprechende Adresse ein. Hierbei ist zwischen dem Si-Einschub-I/F-LSI 190a und dem COC-DRAM 140a kein Abschluss erforderlich.
Ein Vorgang zum Einschreiben von Daten in den COC-DRAM 140b wird auf die gleiche Art und Weise durchgeführt.
Als Nächstes wird ein Fall, bei dem Daten aus dem COC-DRAM 104a ausgelesen werden, beschrieben.
Ein CA-Signal usw. werden am Chipsatz 143 ausgegeben. Das am Chipsatz 143 ausgegebene CA-Signal usw. werden über den Si-Einschub-I/F-LSI 190a an den COC-DRAM 140a geleitet. Der COC-DRAM 140a dekodiert das Befehlssignal und liest die Daten an einer entsprechenden Adresse aus. Die ausgelesenen Daten werden über den Si-Einschub-I/F-LSI an den Chipsatz 143 übertragen und in diesem erfasst. Vorzugsweise ist bei dem Lesevorgang ein Abschlusswiderstand R3 in dem Chipsatz 143 vorgesehen. Ein Abschluss zwischen dem Si-Einschub-I/F-LSI 190a und dem COC-DRAM 140a ist in dem Lesevorgang nicht notwendig.
Der gleiche Vorgang wird durchgeführt, wenn aus dem COC-DRAM 140b Daten ausgelesen werden.
Gemäß dem Speichersystem dieser Ausführungsform wird ein Signal am Si-Einschub-I/F-LSI 190 einmal abgeschlossen, so dass die Abzweiglänge verkürzt und ein Hochgeschwindigkeitsbetrieb realisiert werden kann. Selbst wenn die Anzahl der gestapelten DRAM-Chips in dem COC-DRAM 140 steigt, ändert sich ferner die Last des Hauptbusses nicht, das heißt die Last ist nur der Si-Einschub-I/F-LSI 190. Demgemäß können sowohl Kapazität als auch Geschwindigkeit erhöht werden. Ferner kann die Abzweiglänge selbst dann verkürzt werden, wenn die Größe des Si-Einschub-I/F-LSI 190 groß ist.
21 zeigt ein Beispiel der Positionsbeziehung der Durchgangselektroden in dem COC-DRAM und der Durchgangselektroden und Kugeln des Si-Einschub-I/F-LSI in dem gestapelten DRAM des in den 20A und 20B gezeigten Speichersystems.
In der 21 geben große Kreise die Kugeln des Si-Einschub-I/F-LSI an, weiße kleine Kreise geben die Durchgangselektroden in dem Si-Einschub-I/F-LSI an und kleine schwarze Kreise geben die Durchgangselektroden in dem COC-DRAM an.
Wie vorstehend anhand der 6 beschrieben, können die Durchgangselektroden des COC-DRAM am Umfang des Chips und an einer Umfangsfläche der Schaltung des Chips, wie beispielsweise einer Mittellinie, angeordnet sein und somit sind sie in diesen Flächen angeordnet. Ferner sind die Durchgangselektroden des I/F-LSI und des COC-DRAM unmittelbar oberhalb der Kugeln angeordnet, die VDD und GND zugewiesen sind. Durchgangselektroden des I/F-LSI sind unmittelbar oberhalb der Kugeln angeordnet, die den Signalen zugewiesen sind.
Durch Anordnen der Durchgangselektroden auf die vorstehend beschriebene Art und Weise werden VDD- und GND-Potentiale dem Si-Einschub-I/F-LSI 190 und dem COC-DRAM 140 in der kürzesten Distanz zugeführt. Demgemäß kann eine stabile Energieversorgung realisiert werden.
22 zeigt ein weiteres Beispiel der positionellen Beziehung der Durchgangselektroden in dem COC-DRAM und der Durchgangselektroden und Kugeln des Si-Einschub-I/F-LSI in dem gestapelten DRAM des in den 20A und 20B gezeigten Speichersystems. Der Hauptunterschied gegenüber der 21 besteht darin, dass die Durchgangselektroden in dem COC-DRAM 140 auf der Mittellinie in einem möglichen Maß fluchten. Da der größte Teil der Lötflecken häufig an der Mittellinie der derzeitigen DRAMs angeordnet ist, kann das Layout des derzeitigen DRAM-Chips verwendet werden und die Designdauer kann verkürzt werden.
23 ist eine Ansicht im Längsschnitt der Struktur des in den 20A und 20B oder in den 21 oder 22 gezeigten gestapelten DRAM. In der 23 ist eine Durchgangselektrode für die Energieversorgung durch den Si-Einschub-I/F-LSI 190 und den COC-DRAM 140 angeordnet. Die Durchgangselektroden für ein Signal sind in dem Si-Einschub-I/F-LSI 190 und dem COC-DRAM 140 getrennt vorgesehen. Diese Durchgangselektroden sind miteinander über eine Logikschaltung und dergleichen in dem Si-Einschub-I/F-LSI 190 verbunden. Die Verbindung in dem Si-Einschub-I/F-LSI 190 ist zu einem DQ-Signal bidirektional ausgebildet, weil das DQ-Signal ein bidirektionales Signal ist.
Wie aus der Beschreibung zu ersehen ist, ist die Länge eines Abzweigs, der von der Hauptplatine 142 zum Si-Einschub-I/F-LSI 190 abgezweigt ist, kurz.
Als Nächstes wird ein Speichersystem gemäß einer siebten Ausführungsform der vorliegenden Erfindung anhand der 24A und 24B beschrieben.
In dem in den 24A und 24B gezeigten Speichersystem ist die Geschwindigkeit des Hauptbusses um das N-fache, beispielsweise das 4-fache, erhöht. Das Speichersystem hat eine Anzahl von gestapelten DRAMs 234, die jeweils einen COC-DRAM 231 mit 4 bis 8 gestapelten DRAM-Chips und einen Einschub (Si-Einschub-I/F-LSI 232 und PCB 235), der die gleiche ebene Größe wie der COC-DRAM 231 hat, haben. Das Speichersystem hat auch eine Hauptplatine 233 zum Montieren der gestapelten DRAMs 234 und einen Chipsatz 230, der auf der Hauptplatine 233 montiert ist.
Der COC-DRAM 231 hat eine x32-Bitstruktur. Wenn ein Kanal 64 Bits hat, sind zwei gestapelte DRAMs 234 (234a1 und 234a2) paarweise parallel, wie in der 24B gezeigt, platziert. Eine Anzahl von Paaren von gestapelten DRAMs 234 sind in einer Richtung vom Chipsatz 230 ausgehend fluchtend angeordnet. In der 24B sind vier Paare gestapelter DRAMs 234 gezeigt.
Der Si-Einschub-I/F-LSI 232 ist mit der PCB 235, die die gleiche ebene Größe wie der Si-Einschub-I/F-LSI 232 hat, mittels Flip-Chip-Verbindung verbunden, wie dies in der 24A gezeigt ist, und ist ferner mit der Hauptplatine 233 unter Verwendung der Lötkugeln der PCB 235 verbunden. In diesem Fall kann die Kombination aus Si-Einschub 232 und der PCB 235 als ein Einschub betrachtet werden. Alternativ kann der Si-Einschub-I/F-LSI 232 unter Verwendung der Flip-Chip-Verbindung direkt auf der Hauptplatine 233 montiert sein.
Die Übertragung von DQ- und DQS-Signalen zwischen dem Chipsatz 230 und dem COC-DRAM 231 wird unter Verwendung von Signalleitungen durchgeführt, die in ei nem Simultanbetriebsverfahren verbunden sind. Das heißt, der Chipsatz 230 überträgt 8 Bits der DQ- und DQS-Signale auf die gestapelten DRAMs 234a1 bis 23441 mit vierfacher Geschwindigkeit und überträgt die anderen 8 Bits auf die gestapelten DRAMs 234a2 bis 23442 mit vierfacher Geschwindigkeit.
Wenn die charakteristische Impedanz der Verdrahtung der Hauptplatine 233 Z0 ist, sind die Signalleitungen für die DQ- und DQS-Signale durch Anschließen eines Abschlusswiderstandes R5, der niedriger als Z0 ist, an das entfernte Ende des Hauptbusses abgeschlossen. Da eine Last an die Übertragungsleitung angeschlossen ist, die eine Erhöhung der Kapazität und eine Verminderung der effektiven charakteristischen Impedanz verursacht, ist der Wert des Abschlusswiderstandes R5 an die effektive charakteristische Impedanz angepasst.
Die Übertragung eines CA-Signals zwischen dem Chipsatz 230 und dem COC-DRAM 231 wird unter Verwendung von Signalleitungen mittels eines Simultanbetriebsverfahrens, wie die Signalleitungen für die DQ- und DQS-Signale durchgeführt. Diese Signalleitungen sind parallel zu den Signalleitungen für die DQ- und DQS-Signale angeordnet. Der Chipsatz 230 überträgt/empfängt eine Kopie des CA-Signals auf die/von den DRAMs 234a1 bis 23441 und überträgt/empfängt eine weitere Kopie des CA-Signals auf die/von den DRAMs 234a2 bis 23442. Das Gleiche gilt für ein CLK-Signal zum Erfassen des CA-Signals.
Wenn die charakteristische Impedanz der Hauptplatine 233 Z0 ist, ist die Signalleitung für das CA-Signal durch Anschließen eines Abschlusswiderstandes R6, der niedriger als Z0 ist, am entfernten Ende abgeschlossen.
Jede der Signalleitungen für die DQ- und CA-Signale zweigt von dem Hauptbus ab, der in der Hauptplatine 233 zu jedem COC-DRAM 231 verläuft. Wenn die Abzweigung lang ist, wird das Maß der Reflexion an diesem Punkt groß, so dass die Signalintegrität verschlechtert ist. In dem Speichersystem gemäß der vorliegenden Ausführungsform ist der Si-Einschub-I/F-LSI 232 zwischen dem COC-DRAM 231 und dem Hauptbus ange ordnet. Daher ist die Abzweiglänge kurz und es kann eine hohe Signalintegrität realisiert werden.
Als Nächstes wird der Betrieb des in den 24A und 24B gezeigten Speichersystems beschrieben.
Als Erstes wird ein Fall beschrieben, bei dem Daten in dem Chipsatz 230 in den COC-DRAM 231a eingeschrieben werden.
Ein DQ-Signal, ein CA-Signal usw. werden am Chipsatz 230 ausgegeben. Vorzugsweise sollte der Ein-Widerstand des Treiben des Chipsatzes 230 mit der effektiven charakteristischen Impedanz jedes Hauptbusses in Übereinstimmung gebracht sein.
Der Si-Einschub-I/F-LSI 232a puffert die von dem Chipsatz 230 eingegebenen Signale oder führt eine Geschwindigkeitskonversion durch und gibt die Signale an den COC-DRAM 231a aus. Hierbei ist zwischen dem Si-Einschub-I/F-LSI 232a und dem COC-DRAM 231a kein Abschluss notwendig.
Der COC-DRAM 231a dekodiert das eingegebene Befehlssignal und schreibt die Daten in eine entsprechende Adresse ein.
Der gleiche Vorgang wird für den Fall durchgeführt, dass Daten in einer COC-DRAM, wie beispielsweise den COC-DRAM 231b, eingeschrieben werden.
Als Nächstes wird ein Fall beschrieben, bei dem Daten aus dem COC-DRAM 231a ausgelesen werden.
Ein CA-Signal usw. werden an dem Chipsatz 130 ausgegeben. Der Si-Einschub-I/F-LSI 232a gibt das CA-Signal usw. vom Chipsatz 230 an den COC-DRAM 231a aus. Der COC-DRAM 231a dekodiert das eingegebene Befehlssignal und liest Daten aus der entsprechenden Adresse aus. Die ausgelesenen Daten werden über den Si-Einschub-I/F- LSI 232a an den Chipsatz 230 übertragen und in diesem erfasst. Daher sollte in dem Chipsatz 230 beim Lesevorgang ein Abschlusswiderstand vorgesehen sein. Der Wert des Abschlusswiderstandes ist gleich der effektiven charakteristischen Impedanz des Hauptbusses. Das heißt, der Wert ist gleich demjenigen des Abschlusswiderstandes R5 oder R6. Zwischen dem Si-Einschub-I/F-LSI 232a und dem COC-DRAM 231a ist im Lesevorgang kein Abschluss erforderlich.
Der gleiche Vorgang wird für einen Fall durchgeführt, bei dem Daten aus dem anderen COC-DRAM, wie beispielsweise dem COC-DRAM 231b ausgelesen werden.
Gemäß dem Speichersystem dieser Ausführungsform ist die Abzweiglänge kurz und es kann ein Hochgeschwindigkeitsbetrieb realisiert werden, da ein Signal am Si-Einschub-I/F-LSI 232 einmal ausgeschaltet ist. Selbst wenn die Anzahl der DRAM-Chips des COC-DRAM größer ist, ändert sich ferner die Last des Hauptbusses nicht, das heißt die Last ist nur Si-Einschub-I/F-LSI 232. Demgemäß können sowohl die Kapazität als auch die Geschwindigkeit erhöht werden. Ferner kann, selbst wenn die Bitstruktur des DRAM größer wird und die Größe des Si-Einschub-I/F-LSI 232 größer wird, die Abzweiglänge kurz gehalten werden.
Die 25A und 25B zeigen ein Speichersystem gemäß einer achten Ausführungsform der vorliegenden Erfindung. Dieses Speichersystem unterscheidet sich von dem der 24A und 24B dadurch, dass eine Anzahl von COC-DRAMs 241 mit x16-Bitstruktur enthalten sind.
Genauer gesagt, hat dieses Speichersystem die Hauptplatine 233, einen Chipsatz 240, der auf der Hauptplatine 233 montiert ist, und eine Anzahl von gestapelten DRAMs 244.
Jeder der gestapelten DRAMs 244 hat 8 bis 16 gestapelte DRAM-Chips, einen Si-Einschub-I/F-LSI 242 und eine PCB 245. Der Si-Einschub-I/F-LSI 242 ist mit der PCB 245 durch Flip-Chip-Verbindung verbunden und die PCB 245 ist mit der Hauptplatine 233 unter Verwendung von Lötkugeln verbunden. Die PCB 245 ist nicht immer notwendig und der Si-Einschub-I/F-LSI 242 kann durch Flip-Chip-Verbindung direkt mit der Hauptplatine 233 verbunden sein.
Wenn ein Kanal 64 Bits ist, werden vier gestapelte DRAMs 244 als eine Gruppe verwendet (nur zwei derselben für 0,5-Kanäle sind in der Figur gezeigt). Gemäß der Speicherkapazität sind eine Anzahl von Gruppen von gestapelten DRAMs in einer Richtung ausgehend vom Chipsatz 240 angeordnet. Die vier gestapelten DRAMs 244 in jeder Gruppe haben im Wesentlichen den gleichen Abstand zum Chipsatz 240.
Zwischen dem Chipsatz 240 und dem Si-Einschub-I/F-LSI 242 ist eine Punkt-zu-Punkt-Verbindung vorgesehen. Die Verdrahtung in der Hauptplatine 233 hat die charakteristische Impedanz Z0. Eine Signalübertragungsleitung zwischen benachbarten Si-Einschub-I/F-LSIs 242 ist ebenfalls durch Punkt-zu-Punkt-Verbindung verbunden. Die Verdrahtung ist mit einer charakteristischen Impedanz von Z0 in der Hauptplatine 233 vorgesehen. Die Empfangsseite jeder Übertragungsleitung der Punkt-zu-Punkt-Verbindung ist durch einen Abschlusswiderstand Z0 abgeschlossen und die Treiberseite ist an den Sourcewiderstand Z0 angepasst. Auf diese Art und Weise kann die Reflexion eines übertragenen Signals an der Punkt-zu-Punkt-Verbindung unterdrückt werden und es kann eine bevorzugte Signalintegrität erzielt werden.
Die Signalübertragung zwischen dem Si-Einschub-I/F-LSI 242 und dem COC-DRAM 241 wird über eine Durchgangselektrode 246 durchgeführt, die in dem COC-DRAM 241 angeordnet ist. In jedem COC-DRAM 241 in der 25A ist nur eine Durchgangselektrode gezeigt, aber es sind eine erforderliche Anzahl von Durchgangselektroden für ein DQ-Signal, die Energieversorgung usw. vorgesehen. Die übertragenen Signale umfassen ein DQ-Signal, ein DQS-Signal, ein CA-Signal und ein CLK-Signal. Diese Signale werden als Art übertragen/empfangen. Alle Verdrahtungsleitungen für diese Signale haben die gleiche Topologie und somit wird kaum ein Schräglauf jedes Signals erzeugt. Ferner ist die Länge der Durchgangselektrode in dem COC-DRAM 241 mit ungefähr 0,4 mm kurz, wenn 8 DRAM-Chips gestapelt sind. Daher kann dieser Über tragungsteil als eine konstant konzentrierte Schaltung betrachtet werden und es ist kein Abschlusswiderstand erforderlich. Demgemäß kann ein Betrieb mit geringem Energieverbrauch realisiert werden, da in einer Signalübertragungsleitung zwischen dem Si-Einschub-I/F-LSI 242 und dem COC-DRAM 241 kein Abschlusswiderstand vorgesehen werden muss.
Als Nächstes wird die Funktionsweise des Speichersystems gemäß dieser Ausführungsform beschrieben.
Zunächst wird ein Fall, bei dem Daten in dem Chipsatz 240 in den COC-DRAM 241a eingeschrieben werden, beschrieben.
Ein Protokollsignal, das Information, wie beispielsweise ein DQ-Signal und ein CA-Signal, enthält, wird vom Chipsatz 240 zum Si-Einschub-I/F-LSI 242a geleitet. Der Si-Einschub-I/F-LSI 242a dekodiert das Signal vom Chipsatz 240 gemäß dem Protokoll und gibt ein CA-Signal, ein DQ-Signal und ein CLK-Signal usw. an den COC-DRAM 241a aus. Der COC-DRAM 241a schreibt die Daten in eine entsprechende Adresse gemäß dem eingegebenen CA-Signal usw. ein.
Wenn in den COC-DRAM 241b Daten einzuschreiben sind, wird ein am Chipsatz 240 ausgegebenen Protokollsignal über den Si-Einschub-I/F-LSI 242a an den Si-Einschub-I/F-LSI 242b übertragen. Der Si-Einschub-I/F-LSI 242b dekodiert das eingegebene Signal gemäß dem Protokoll und gibt ein CA-Signal, ein DQ-Signal, ein CLK-Signal usw. an den COC-DRAM 241b aus. Der COC-DRAM 241b schreibt gemäß den Signalen vom Si-Einschub-I/F-LSI 242b in eine entsprechende Adresse ein.
Das Einschreiben von Daten in einen anderen COC-DRAM 141c oder dergleichen wird auf die gleiche Art und Weise durchgeführt.
Als Nächstes wird ein Fall, bei dem Daten aus dem COC-DRAM 241a ausgelesen werden, beschrieben.
Ein Protokollsignal, welches Information, wie beispielsweise ein CA-Signal, enthält, wird vom Chipsatz 240 zum Si-Einschub-I/F-LSI 242a geleitet. Der Si-Einschub-I/F-LSI 242a dekodiert die Signale gemäß dem Protokoll und gibt ein CA-Signal, ein CLK-Signal usw. an den COC-DRAM 241a aus. Der COC-DRAM 241a liest Daten aus einer entsprechenden Adresse gemäß den Signalen vom Si-Einschub-I/F-LSI 242a aus. Die ausgelesenen Daten werden im Si-Einschub-I/F-LSI 242a erfasst und dann als ein Protokollsignal auf den Chipsatz 240 übertragen.
Wenn aus dem COC-DRAM 241b Daten ausgelesen werden, wird ein Protokollsignal, das Information, wie beispielsweise ein CA-Signal enthält, von dem Chipsatz 240 zum Si-Einschub-I/F-LSI 242b über den Si-Einschub-I/F-LSI 242a übertragen. Der Si-Einschub-I/F-LSI 242b dekodiert das eingegebene Signal gemäß dem Protokoll und gibt ein CA-Signal, ein CLK-Signal usw. an den COC-DRAM 241b aus. Der COC-DRAM 241b liest aus einer vorbestimmten Adresse gemäß den eingegebenen Signalen Daten aus. Die ausgelesenen Daten werden im Si-Einschub-I/F-LSI 242b erfasst und als ein Protokollsignal auf den Chipsatz 240 über den Si-Einschub-I/F-LSI 242a übertragen.
Der Vorgang des Auslesens von Daten aus dem COC-DRAM 241c oder der gleichen kann auf die gleiche Art und Weise durchgeführt werden.
Gemäß dem Speichersystem dieser Ausführungsform ist die Bitstruktur des COC-DRAM 241 klein und die Datenrate eines Protokollsignals hoch. Daher kann die Größe des Si-Einschub-I/F-LSI 242 gleich derjenigen des COC-DRAM 241 sein, so dass kein Einschub der Übertragungsleitungsstruktur erforderlich ist. Ferner kann ein Hochgeschwindigkeitsbetrieb realisiert werden, weil bei jeder Signalleitung eine Punkt-zu-Punkt-Verbindung verwendet wird.
Als Nächstes wird ein Verfahren zum Stapeln eines COC-DRAM und eines I/F-LSI, das bei den Speichersystemen gemäß der fünften bis achten Ausführungsformen angewandt werden kann, anhand der 26A bis 26F beschrieben. Der I/F-LSI des vorstehenden Speichersystems hat Durchgangselektroden, aber das unten beschriebene Verfahren ist für das Stapeln eines I/F-LSI, der keine Durchgangselektrode hat (es ist schwierig, eine Durchgangselektrode vorzusehen).
Als Erstes wird, wie in der 26A gezeigt, ein DRAM-Kern 253-1, in welchem Durchgangselektroden 252 an der Oberseite angeordnet sind, mit einem Halter 250 unter Verwendung eines Klebstoffes 251 verbunden und an diesem befestigt.
Dann wird der DRAM-Kern 253-1 von der Rückseite her geschliffen, so dass die Durchgangselektroden freigelegt werden. Dann werden die Durchgangselektrodenanschlüsse 254 an den freigelegten Durchgangselektroden befestigt, wie dies in der 26B gezeigt ist. Auf diese Art und Weise ist eine Schicht des DRAM-Chips gebildet.
Danach wird ein weiterer DRAM-Kern 253-2, der der gleiche wie der DRAM-Kern 253-1 ist, auf den DRAM-Kern 253-1, der mit den Durchgangselektrodenanschlüssen 254 versehen ist, wie in der 26C gezeigt, gestapelt. Dann wird die Rückseite des DRAM-Kerns 253-2 geschliffen, so dass die Durchgangselektroden freigelegt werden und die Durchgangselektrodenanschlüsse werden an diesen befestigt.
Dann werden die Schritte Stapeln eines DRAM-Kerns, Schleifen desselben und Befestigen mittels Elektrodenanschlüssen wiederholt, um die gewünschte Anzahl von Schichten der DRAM-Chips zu bilden.
Dann wird, wie in der 26D gezeigt, ein I/F-LSI 256, der keine Durchgangselektrode enthält, an die Durchgangselektrodenanschlüsse des letzten DRAM-Chips so angeschlossen/gestapelt,dass der I/F-LSI 256 mit der Oberseite nach oben angeordnet ist.
Dann wird, wie in der 26E gezeigt, der Halter 250 entfernt und der Klebstoff 251 abgeschält.
Zum Schluss werden Flip-Chip-Verbindungsanschlüsse 257 oder dergleichen mir den Durchgangselektroden an der Oberseite des gestapelten DRAM angeschlossen, wie dies in der 26F gezeigt ist.
Als Nächstes wird der Fluss eines Signals in dem gestapelten DRAM, der unter Verwendung des in den 26A bis 26F gezeigten Stapelverfahrens hergestellt worden ist, beschrieben.
Ein Signal, welches an dem Flip-Chip-Verbindungsanschluss 257 eingetreten ist, wird einmal am I/F-LSI 256 über eine Durchgangselektrode 258 eingegeben. Das am I/F-LSI 256 eingegebene Signal wird durch logische Operation oder dergleichen verarbeitet, an eine Durchgangselektrode 259 ausgegeben und jedem DRAM-Chip 253 über die Durchgangselektrode 259 zugeführt.
Das am COC-DRAM 253 ausgegebene Signal verfolgt die entgegengesetzte Route.
Auf diese Art und Weise wird in dem gestapelten DRAM, der durch das Stapelverfahren, wie in den 26A bis 26F gezeigt, hergestellt worden ist, ein von der Oberseite des COC-DRAM her eingegebenes Signal einmal zum I/F-LSI an der Rückseite geleitet, so dass der Abstand der Signalübertragungsleitung lang ist. Da jedoch die Dicke jedes DRAM-Chips ungefähr 50 μm beträgt, verursacht die Verzögerung und Reflexion des Signals kein signifikantes Problem. Daher kann durch die Verwendung dieses Stapelverfahrens ein Speichersystem unter Verwendung eines COC-DRAM selbst dann ausgebildet werden, wenn es schwierig ist, in dem I/F-LSI Durchgangselektroden vorzusehen.
Als Nächstes wird ein Verfahren zum Stapeln eines COC-DRAM, eines I/F-LSI und eines Einschubs anhand der 27A bis 27E beschrieben. In diesem Verfahren wird, anders als beim Verfahren gemäß der 26A bis 26F, kein Halter verwendet.
Zunächst wird, wie in der 27A gezeigt, ein DRAM-Kern 253-1, der Durchgangselektroden 252 an seiner oberen Oberseite und Durchgangselektrodenanschlüsse 260, die an den Durchgangselektroden 252 befestigt sind, enthält, an einem als Halter dienenden I/F-LSI 256 befestigt und mit diesem verbunden.
Dann wird der DRAM-Kern 253-1 von der Rückseite her geschliffen, so dass die Durchgangselektroden freigelegt sind. Dann werden die Durchgangselektrodenanschlüsse 254 an den freigelegten Durchgangselektroden befestigt, wie dies in der 27B gezeigt ist.
Dann wird ein DRAM-Kern 253-2, der der gleiche wie der DRAM-Kern 253-1 ist, auf die mit den Durchgangselektrodenanschlüssen 254 versehene untere Seite des DRAM-Kerns 253-1 gestapelt, wie dies in der 27C gezeigt ist. Dann wird die Rückseite des DRAM-Kerns 253-2 geschliffen, so dass die Durchgangselektroden freigelegt werden. Dann werden an den freigelegten Durchgangselektroden Durchgangselektrodenanschlüsse befestigt.
Danach wird der vorstehend beschriebene Vorgang wiederholt, um eine gewünschte Anzahl von DRAM-Chips zu stapeln.
Dann wird, wie in der 27D gezeigt, ein Einschub 264, der an seiner Oberseite Durchgangselektroden enthält, auf dem untersten DRAM-Chip gestapelt, so dass die Durchgangselektrodenanschlüsse, die am DRAM-Chip angeordnet sind, mit den Durchgangselektroden des Einschubs 264 verbunden werden.
Zum Schluss wird die Rückseite des Einschubs 264 geschliffen, so dass die Durchgangselektroden freigelegt werden und an den freigelegten Durchgangselektroden werden Flip-Chip-Verbindungsanschlüsse 261 angeschlossen, wie dies in der 27E gezeigt ist. Wenn der Einschub 264 nicht erforderlich ist, können die Flip-Chip-Verbindungsanschlüsse an die freigelegten Durchgangselektroden des unteren DRAM-Chips 253-3 angeschlossen werden.
Als Nächstes wird der Fluss eines Signals in dem gestapelten DRAM, der durch das in den 27A bis 27E gezeigte Stapelverfahren hergestellt ist, beschrieben.
Ein Signal, welches am Flip-Chip-Verbindungsanschluss 261 eingetreten ist, wird über eine Durchgangselektrode 262 in den I/F-LSI 256 eingegeben. Das am I/F-LSI 256 eingetretene Signal wird in diesen durch eine logische Signalverarbeitung verarbeitet und dann an eine Durchgangselektrode 263 ausgegeben. Das an die Durchgangselektrode 263 ausgegebene Signal wird jedem DRAM-Chip zugeführt.
Ein vom COC-DRAM 253 ausgegebenes Signal verfolgt die entgegengesetzte Route.
Gemäß dem in den 27A bis 27E gezeigten Verfahren wird anders als beim Verfahren gemäß der 26A bis 26F kein Schritt zum Entfernen eines Halters durchgeführt, so dass ein Bruch des Chips, der durch den Entfernungsschritt verursacht werden, verhindert werden kann.
Wie bei dem gestapelten DRAM, der durch das Verfahren gemäß der 26A bis 26F hergestellt ist, beträgt die Dicke jedes DRAM-Chips des gestapelten DRAM, der durch das Verfahren gemäß der 27A bis 27E hergestellt ist, ungefähr 50 μm. Bei dieser Konfiguration verursacht die Verzögerung und die Reflexion eines Signals kein signifikantes Problem, selbst wenn das von der Unterseite her eingegebene Signal jedem DRAM-Chip über den I/F-LSI an der Oberseite zugeführt wird. Daher kann durch die Verwendung dieses Stapelverfahrens ein Speichersystem, das einen Einschub und einen COC-DRAM verwendet, selbst dann hergestellt werden, wenn es schwierig ist, in dem I/F-LSI Durchgangselektroden vorzusehen.

Claims

Integrierte Halbleiterschaltungs-Vorrichtung mit: einer Hauptplatine, auf welcher ein Chipsatz montiert ist; und einer Speichereinheit, die auf der Hauptplatine montiert ist und die mit dem Chipsatz verbunden ist, wobei ein gestapelter DRAM, der eine Anzahl von gestapelten DRAM-Chips enthält, als Speichereinheit verwendet wird, und einem Einschub, der zum Montieren des gestapelten DRAM auf der Hauptplatine verwendet wird.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 1, wobei der Einschub eine Siliziumeinheit aufweist, die eine Verdrahtung für das elektrische Verbinden des gestapelten DRAM und des Chipsatzes enthält, und wobei eine Referenzebene, die der Verdrahtung eine Potentialreferenz gibt, mit Bezug auf die Siliziumeinheit näher an der Hauptplatine angeordnet ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 2, ferner mit: einem Interface-LSI zum Vermitteln der Signalübertragung/des Signalempfangs zwischen dem gestapelten DRAM und dem Chipsatz, wobei der Interface-LSI zwischen dem gestapelten DRAM und dem Einschub angeordnet ist, wobei der Interface-LSI und der Chipsatz durch Punkt-zu-Punkt-Verbindung über den Einschub und die Hauptplatine verbunden sind.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 3, wobei der gestapelte DRAM, der Interface-LSI und der Einschub eine Gruppe bilden, wobei die Gruppe eine Anzahl von Gruppen umfasst, und benachbarte Gruppen unter der Anzahl von Gruppen durch Punkt-zu-Punkt-Verbindung über die Hauptplatine verbunden sind.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 2, wobei der Einschub eine gedruckte Leiterplatte aufweist, die unter der Siliziumeinheit angeordnet ist und die im Wesentlichen die gleiche Größe wie die Siliziumeinheit hat und wobei die Referenzebene in der gedruckten Leiterplatte angeordnet ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 5, wobei die gedruckte Leiterplatte und die Hauptplatine über einen Koaxialverbinder verbunden sind.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 3, wobei der Interface-LSI Durchgangselektroden aufweist und mit dem Gesicht nach oben angeordnet ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 3, wobei eine für den gestapelten DRAM erforderliche gemeinsame Logikschaltung in dem Interface-LSI angeordnet ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 3, wobei der Interface-LSI mit dem gestapelten DRAM ohne Abschluss verbunden ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 2, wobei der gestapelte DRAM und der Einschub eine Gruppe bilden, wobei die Gruppe eine Anzahl von Gruppen enthält, und die Anzahl von Gruppen mit dem Chipsatz durch Punkt-zu-Punkt-Verbindung oder gemeinsame Verbindung verbunden sind.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 10, wobei zwischen dem gestapelten DRAM und dem Chipsatz übertragene/empfangene Signale den Eingangs-/Ausgangsanschlüssen des Einschubs gemäß dem Attribut der Signale konzentrisch zugewiesen sind, wobei die zentrale Achse des gestapelten DRAM der Mittelpunkt der konzentrischen Kreise ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 2, wobei der gestapelte DRAM und der Einschub eine Gruppe bilden, die Gruppe eine Anzahl von Gruppen enthält, in der Hauptplatine Hauptbusse für ein Befehlsadresssignal und Hauptbusse für ein Datensignal so angeordnet sind, dass die Hauptbusse für das Befehlsadresssignal rechtwinklig zu denen des Datensignals unmittelbar unter jeder Gruppe angeordnet sind, so dass die Anzahl von Gruppen mit dem Chipsatz durch Simultanbetriebsverbindung (fly by) verbunden sind, und die Abzweigungslänge von jedem der Hauptbusse für das Befehlsadresssignal und das Datensignal zum gestapelten DRAM jeder Gruppe 2 mm oder kleiner ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 1, wobei der Einschub ein Si-Einschub-Interface-LSI zum Vermitteln der Übertragung/des Empfangs von Signalen zwischen dem gestapelten DRAM und dem Chipsatz ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 13, wobei der gestapelte DRAM und der Si-Einschub-Interface-LSI eine Gruppe bilden, die Gruppe eine Anzahl von Gruppen enthält, und die Anzahl von Gruppen in einem Matrixmuster angeordnet sind und Hauptbusse für ein Befehlsadresssignal und Hauptbusse für ein Datensignal in einem Gittermuster in der Hauptplatine so angeordnet sind, dass die Hauptbusse für das Befehlsadresssignal rechtwinklig zu denen für das Datensignal in einer Fläche mit jeder Gruppe so vorgesehen sind, dass die Anzahl von Gruppen mit dem Chipsatz durch Simultanbetriebsverbindung verbunden sind.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 13, wobei der gestapelte DRAM und der Si-Einschub-Interface-LSI eine Gruppe bilden, die Gruppe eine Anzahl von Gruppen enthält, und die Anzahl von Gruppen in einem Matrixmuster angeordnet sind und Hauptbusse für ein Befehlsadresssignal und Hauptbusse für ein Datensignal in der Hauptplatine parallel so angeordnet sind, dass die Hauptbusse parallel zueinander unmittelbar unter jeder Gruppe angeordnet sind, so dass die Anzahl der Gruppen mit dem Chipsatz durch Simultanbetriebsverbindung verbunden sind.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 13, wobei der gestapelte DRAM und der Si-Einschub-Interface-LSI eine Gruppe bilden, die Gruppe eine Anzahl von Gruppen enthält, die Anzahl von Gruppen in einem Matrixmuster angeordnet sind und die Gruppen in der dem Chipsatz nächsten Reihe mit dem Chipsatz durch Punkt-zu-Punkt-Verbindung verbunden sind, und die Gruppen, welche zu den anderen Reihen gehören, benachbarte Gruppen in jeder Linie miteinander durch Punkt-zu-Punkt-Verbindung verbunden sind.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 13, wobei die ebene Größe des gestapelten DRAM im Wesentlichen die gleiche wie diejenige des Si-Einschub-Interface-LSI ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 13, wobei der Si-Einschub-Interface-LSI keine Durchgangselektrode hat.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 18, wobei der Si-Einschub-Interface-LSI bei einem Verfahren zum Herstellen des gestapelten DRAM durch Stapeln einer Anzahl von DRAM-Chips als ein Halter verwendet wird.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 13, wobei der Si-Einschub-Interface-LSI mit dem gestapelten DRAM ohne Abschlussstecker verbunden ist.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 1, wobei der gestapelte DRAM Durchgangselektroden enthält, wobei die Durchgangselektroden in einem Umfangsbereich der Schaltung der Anzahl von DRAM-Chips angeordnet sind.
Integrierte Halbleiterschaltungs-Vorrichtung nach Anspruch 1, wobei ein Entkopplungskondensator an der Oberseite des Einschubes angeordnet ist, wobei der Entkopplungskondensator zwischen eine Energieversorgungsleitung und eine Masseleitung geschaltet ist.