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DE19836965A1 - Halbleitervorrichtung mit Kondensator und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung mit Kondensator und Verfahren zur Herstellung derselben

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Publication number
DE19836965A1
DE19836965A1 DE19836965A DE19836965A DE19836965A1 DE 19836965 A1 DE19836965 A1 DE 19836965A1 DE 19836965 A DE19836965 A DE 19836965A DE 19836965 A DE19836965 A DE 19836965A DE 19836965 A1 DE19836965 A1 DE 19836965A1
Authority
DE
Germany
Prior art keywords
layer
insulating layer
capacitor electrode
interlayer insulating
lower capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19836965A
Other languages
English (en)
Inventor
Yoshinori Tanaka
Masahiro Shimizu
Hideaki Arima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19836965A1 publication Critical patent/DE19836965A1/de
Ceased legal-status Critical Current

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor­ richtung und auf ein Verfahren zur Herstellung derselben.
Genauer gesagt bezieht sie sich auf eine Halbleitervorrichtung, die einen Kondensator aufweist und auf ein Verfahren zur Her­ stellung derselben.
Diese Anmeldung ist verbunden zu den parallel anhängenden US-Anmeldungen mit der Seriennummer 08/710 901, die eine Continua­ tion-Anmeldung der 08-253 435 ist, und der Seriennummer 08/882 300, die eine Continuation-Anmeldung der 08-157 249 ist.
In den vergangenen Jahren wurde eine hohe Integration und Ver­ feinerung zunehmend bei Halbleitervorrichtungen verlangt, insbe­ sondere bei Halbleiterspeichervorrichtungen wie einem DRAM (Dynamischer Speicher mit wahlfreiem Zugriff). Fig. 114 ist eine typische Draufsicht, die einen Teil eines Speicherzellenbereichs eines herkömmlichen DRAMs zeigt. Unter Bezugnahme auf Fig. 114, der Speicherzellenbereich des herkömmlichen DRAM, der einen Kon­ densator aufweist, enthält einen Feldeffekttransistor und untere Kondensatorelektronen 1170a und 1170b, Wortleitungen 1043a, 1043b, 1043e und 1043f und eine Bitleitung 1174. Der Feldeffekt­ transistor wird durch die Wortleitungen 1043a und 1043e, die als Gateelektroden dienen, und einen aktiven Bereich 1039, der als ein Source/Drain-Bereich dient, gebildet. Konkreter gesagt, der aktive Bereich 1039 ist in einer Hauptoberfläche eines Halblei­ tersubstrates 1001 ausgebildet und die Wortleitungen 1043a, 1043b, 1043e und 1043f sind auf der Hauptoberfläche des Halblei­ tersubstrates ausgebildet. Eine erste Zwischenschicht- Isolierschicht (nicht gezeigt) ist auf den Wortleitungen 1043a, 1043b, 1043e und 1043f und der Hauptoberfläche des Halbleiter­ substrates ausgebildet. Die Bitleitung 1174 ist auf der ersten Zwischenschicht-Isolierschicht im wesentlichen senkrecht zu den Wortleitungen 1043a, 1043b, 1043e und 1043f ausgebildet. Eine zweite Zwischenschicht-Isolierschicht (nicht gezeigt) ist auf der Bitleitung 1174 und der ersten Zwischenschicht- Isolierschicht ausgebildet. Die unteren Kondensatorelektroden 1170a und 1170b sind auf der zweiten Zwischenschicht- Isolierschicht ausgebildet. Die Bitleitung 1174 ist elektrisch mit dem aktiven Bereich 1039 durch ein Kontaktloch 1049 verbun­ den. Die unteren Kondensatorelektroden 1170a und 1170b sind elektrisch mit einzelnen der Source/Drain-Bereiche der Feldef­ fekttransistoren in dem aktiven Bereich 1039 durch Kontaktlöcher 1038a bzw. 1038b verbunden. Fig. 115 ist eine Schnittansicht des Speicherzellenbereiches des DRAMs, die entlang der Linie 500-500 in Fig. 114 genommen ist.
Fig. 115 ist eine Schnittansicht, die den Schnitt entlang der Linie 500-500 in Fig. 114 und einen Schnitt eines peripheren Schaltungsbereichs des DRAM zeigt. Unter Bezugnahme auf Fig. 115, Source/Drain-Bereiche 1201a und 1201b des Feldeffekttransi­ stors sind in dem aktiven Bereich 1039 ausgebildet, der mit ei­ ner Grabentrennoxidschicht (Grabenisolieroxidschicht) 1040 in dem Speicherzellenbereich des DRAM eingeschlossen ist. Eine Ga­ teelektrode 1043a ist auf einem Kanalbereich, der zwischen dem Paar von Source/Drain-Bereichen 1201a und 1201b gehalten bzw. angeordnet ist, über einer Gateisolierschicht 1042a ausgebildet. Eine Siliziumnitridschicht 1044a ist auf der Gateelektrode 1043a ausgebildet. Die Gateelektrode 1043a besteht aus n-Typ dotiertem Polysilizium. Seitenwände 1046a und 1046b, die aus Siliziumni­ tridschichten bestehen, sind auf Seitenoberflächen der Gateelek­ trode 1043a und der Siliziumnitridschicht 1044a ausgebildet. Ei­ ne nicht-dotierte Siliziumoxidschicht 1047 ist auf den Seiten­ wänden 1046a und 1046b, der Siliziumnitridschicht 1044a und ei­ ner Hauptoberfläche des Halbleitersubstrates 1001 ausgebildet. Eine Gateelektrode 1043b ist auf der Grabentrennoxidschicht 1040 über einer Gateisolierschicht 1042b ausgebildet. Eine Silizium­ nitridschicht 1044b ist auf der Gateelektrode 1043b ausgebildet. Seitenwände 1046c und 1046d, die aus Siliziumnitridschichten be­ stehen, sind auf Seitenoberflächen der Gateelektrode 1043b und der Siliziumnitridschicht 1044b ausgebildet. Die nicht-dotierte Siliziumoxidschicht 1047 ist auf den Seitenwänden 1046c und 1046d und der Siliziumnitridschicht 1044b ausgebildet. Eine er­ ste Zwischenschicht-Isolierschicht 1048 ist auf der nicht­ dotierten Siliziumoxidschicht 1047 ausgebildet. Das Kontaktloch 1049 ist durch teilweises Entfernen der ersten Zwischenschicht- Isolierschicht 1048 und der nicht-dotierten Siliziumoxidschicht 1047 durch Ätzen ausgebildet. Eine dotierte Polysiliziumschicht 1052 ist in dem Kontaktloch 1049 und auf der ersten Zwischen­ schicht-Isolierschicht 1048 ausgebildet. Eine hochschmelzendes Metall-Silizid-Schicht 1053 ist auf der dotierten Polysilizium­ schicht 1052 ausgebildet. Die dotierte Polysiliziumschicht 1052 und die hochschmelzendes Metall-Silizid-Schicht 1053 bilden die Bitleitung 1174. Eine Siliziumnitridschicht 1054 ist auf der hochschmelzendes Metall-Silizid-Schicht 1053 ausgebildet. Sei­ tenwände 1055a und 1055b, die aus Siliziumnitridschichten beste­ hen, sind auf Seitenoberflächen der Siliziumnitridschicht 1054, der hochschmelzendes Metall-Silizid-Schicht 1053 und der dotier­ ten Polysiliziumschicht 1052 ausgebildet. Eine zweite Zwischen­ schicht-Isolierschicht 1037 ist auf der ersten Zwischenschicht- Isolierschicht 1048, den Seitenwänden 1055a und 1055b und der Siliziumnitridschicht 1054 ausgebildet. Die erste und die zweite Zwischenschicht-Isolierschicht 1048 und 1037 werden teilweise entfernt, wodurch das Kontaktloch 1038a zum elektrischen Verbin­ den der unteren Kondensatorelektrode 1170a mit einem der Sour­ ce/Drain-Bereiche 1201a und 1201b gebildet wird. Ein Stöpsel bzw. Steckkontakt 1057, der aus dotiertem Polysilizium besteht, wird in dem Kontaktloch 1038a ausgebildet. Die untere Kondensa­ torelektrode 1170a ist in dem Kontaktloch 1038a und auf der zweiten Zwischenschicht-Isolierschicht 1037 ausgebildet. Die un­ tere Kondensatorelektrode 1170a weist eine zylindrische Struktur auf, um die Kapazität des Kondensators mit einer kleinen beleg­ ten Fläche sicherzustellen. Eine dielektrische Schicht 1150 ist auf der unteren Kondensatorelektrode 1170a und der zweiten Zwi­ schenschicht-Isolierschicht 1037 ausgebildet. Eine obere Konden­ satorelektrode 1151 ist auf der dielektrischen Schicht 1150 aus­ gebildet. Eine dritte Zwischenschicht-Isolierschicht 1205 ist auf der oberen Kondensatorelektrode 1152 ausgebildet.
Der periphere Schaltungsbereich ist mit dem Feldeffekttransistor und einer Verdrahtungsschicht 1202 vorgesehen, die Elemente sind, die periphere Schaltungen bilden. Source/Drain-Bereiche 1201d und 1201e sind in der Hauptoberfläche des Halbleiter­ substrates 1001 ausgebildet. Gateelektroden 1043c und 1043d sind auf Kanalbereichen, die benachbart zu den Source/Drain-Bereichen 1201d und 1201e sind, über Gateisolierschichten 1042c bzw. 1042d ausgebildet. Siliziumnitridschichten 1044c und 1044d sind auf den Gateelektroden 1043c und 1043d ausgebildet. Seitenwände 1046e bis 1046g, die aus Siliziumnitridschichten bestehen, sind auf Seitenoberflächen der Gateelektroden 1043c und 1043d und der Siliziumnitridschichten 1044c und 1044d ausgebildet. Die nicht­ dotierte Siliziumoxidschicht 1047 ist auf der Hauptoberfläche des Halbleitersubstrates 1001, den Siliziumnitridschichten 1044c und 1044d und den Seitenwänden 1046e bis 1046g ausgebildet. Die erste Zwischenschicht-Isolierschicht 1048 ist auf der nicht­ dotierten Siliziumoxidschicht 1047 ausgebildet. Die erste Zwi­ schenschicht-Isolierschicht 1048 ist teilweise entfernt, wodurch Kontaktlöcher 1050 und 1051 ausgebildet sind. Die dotierte Poly­ siliziumschicht 1052 ist auf der ersten Zwischenschicht- Isolierschicht 1048 und in den Kontaktlöchern 1050 und 1051 aus­ gebildet. Die hochschmelzendes Metall-Silizid-Schicht 1053 ist auf der dotierten Polysiliziumschicht 1052 ausgebildet. Die do­ tierte Polysiliziumschicht 1052 und die hochschmelzendes Metall- Silizid-Schicht 1053 bilden die Verdrahtungsschicht 1002 in dem peripheren Schaltungsbereich. Eine Siliziumnitridschicht 1203 ist auf der hochschmelzendes Metall-Silizid-Schicht 1053 ausge­ bildet. Seitenwände 1204a und 1204b, die aus Siliziumnitrid­ schichten bestehen, sind auf Seitenoberflächen der Siliziumni­ tridschicht 1203, der hochschmelzendes Metall-Silizid-Schicht 1053 und der dotierten Polysiliziumschicht 1052 ausgebildet. Die zweite Zwischenschicht-Isolierschicht 1037 ist auf der ersten Zwischenschicht-Isolierschicht 1048, der Siliziumnitridschicht 1203 und den Seitenwänden 1204a und 1204b ausgebildet. Die die­ lektrische Schicht 1150 des Kondensators, die sich von dem Spei­ cherzellenbereich erstreckt, ist auf der zweiten Zwischen­ schicht-Isolierschicht 1037 ausgebildet. Die obere Kondensatore­ lektrode 1151 ist auf der dielektrischen Schicht 1150 ausgebil­ det. Die dritte Zwischenschicht-Isolierschicht 1205 ist auf der zweiten Zwischenschicht-Isolierschicht 1037 und der oberen Kon­ densatorelektrode 1151 ausgebildet.
Fig. 116 illustriert eine Modifikation des Speicherzellenbe­ reichs des herkömmlichen DRAMs, der in Fig. 115 gezeigt ist. Diese Modifikation weist eine untere Kondensatorelektrode 1092 auf, die in der Form einer dicken Schicht ausgebildet ist. Die Struktur dieser Modifikation ist im wesentlichen identisch zu derjenigen des herkömmlichen DRAM, der in Fig. 115 gezeigt ist, ausgenommen die Form bzw. Gestalt der unteren Kondensatorelek­ trode 1092.
Wie in Fig. 115 oder 116 gezeigt ist, die untere Kondensatore­ lektrode 1170a oder 1092 ist so ausgebildet, daß sie sich in dem Speicherzellenbereich des herkömmlichen DRAM senkrecht er­ streckt, um die Kapazität des Kondensators sicherzustellen, wäh­ rend eine hohe Integration und Verfeinerung erleichtert wird. Derart kann die Kapazität, die für den Kondensator benötigt wird, sichergestellt werden, während die von der unteren Konden­ satorelektrode 1170a oder 1092 in dem Speicherzellenbereich be­ legte Fläche reduziert wird. Jedoch resultiert eine solche senk­ rechte Verlängerung bzw. Erstreckung der oberen Kondensatorelek­ trode 1170a oder 1092 in dem Speicherzellenbereich in einem ex­ tremen Unterschied in den senkrechten Positionen der oberen Oberfläche der dritten Zwischenschicht-Isolierschicht 1205 in dem Speicherzellenbereich und dem peripheren Schaltungsbereich. Im allgemeinen wird eine Verdrahtungsschicht, die aus Aluminium oder ähnlichem besteht, auf der dritten Zwischenschicht- Isolierschicht 1205 ausgebildet. In einem Photolithographie­ schritt zur Ausbildung dieser Verdrahtungsschicht kann jedoch kein genügender Focusspielraum für die Photolithographie auf­ grund der Stufe in der oberen Oberfläche der dritten Zwischen­ schicht-Isolierschicht 1205 in dem Speicherzellenbereich und dem peripheren Schaltungsbereich erhalten werden. Derart wird das Muster der Verdrahtungsschicht, die auf der dritten Zwischen­ schicht-Isolierschicht 1205 ausgebildet wird, so verschmiert, daß die Verdrahtungsschicht getrennt oder kurzgeschlossen wird. Als Folge ist die Halbleitervorrichtung nachteilhafter Weise in ihrer Zuverlässigkeit beeinträchtigt bzw. wird diese Zuverläs­ sigkeit reduziert.
In dem peripheren Schaltungsbereich des herkömmlichen DRAM sind weiterhin Kontaktlöcher 1144 und 1135 ausgebildet, um die Ver­ drahtungsschicht 1202 und die obere Kondensatorelektrode 1151 in dem peripheren Schaltungsbereich mit einer Verdrahtungsschicht (nicht gezeigt), die aus Aluminium oder ähnlichem besteht, die auf der dritten Zwischenschicht-Isolierschicht 1205 ausgebildet ist, zu verbinden, wie es in Fig. 117 gezeigt ist. Während die Kontaktlöcher 1144 und 1135 im allgemeinen gleichzeitig in dem­ selben Ätzschritt ausgebildet werden, wird die obere Kondensato­ relektrode 1151 in einem Bodenabschnitt des Kontaktloches 1135 übermäßig geätzt, bis das Kontaktloch 1144 die Verdrahtungs­ schicht 1202 erreicht, da die Differenz der Positionen in der Tiefe zwischen der oberen Kondensatorelektrode 1151 und der Ver­ drahtungsschicht 1202, die in dem peripheren Schaltungsbereich ausgebildet sind, existiert. Als Folge kann das Kontaktloch 1135 durch die obere Kondensatorelektrode 1151 und die dielektrische Schicht 1150 hindurchgehen, wie in Fig. 117 gezeigt ist. Weiter­ hin können die Elemente des peripheren Schaltungsbereiches wie die Verdrahtungsschicht 1202 und der Feldeffekttransistor durch das Ätzen zur Ausbildung des Kontaktloches 1135 beschädigt wer­ den. Als Folge wird die Zuverlässigkeit der Halbleitervorrich­ tung derart reduziert, daß dieselbe nicht stabil arbeiten kann oder eine Fehlfunktion verursacht.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiter­ vorrichtung, die mit einer höheren Integrationsdichte implemen­ tiert werden kann, während sie die Kapazität des Kondensators sicherstellt, und eine hohe Zuverlässigkeit aufweist, und ein Verfahren zu deren Herstellung anzugeben.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder 10 bzw. ein Verfahren nach Anspruch 15.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.
Die Halbleitervorrichtung nach Anspruch 1 enthält einen Spei­ cherzellenbereich und einen peripheren Schaltungsbereich und weist eine Isolierschicht, eine untere Kondensatorelektrode, ei­ ne dielektrische Schicht und eine obere Kondensatorelektrode, die auf einer Hauptoberfläche eines Halbleitersubstrates ausge­ bildet sind, auf. Die Isolierschicht, die eine obere Oberfläche aufweist, ist auf der Hauptoberfläche des Halbleitersubstrates derart ausgebildet, daß sie sich von dem Speicherzellenbereich zu dem peripheren Schaltungsbereich erstreckt. Die untere Kon­ densatorelektrode ist auf der Hauptoberfläche des Halbleiter­ substrates derart ausgebildet, daß sie sich nach oben jenseits der oberen Oberfläche der Isolierschicht in dem Speicherzellen­ bereich erstreckt. Die obere Kondensatorelektrode ist auf der unteren Kondensatorelektrode über der dielektrischen Schicht derart ausgebildet, daß sie sich auf die obere Oberfläche der Isolierschicht erstreckt. Die untere Kondensatorelektrode ent­ hält einen Teil der unteren Kondensatorelektrode, der sich nach oben in Gegenüberstellung zu der oberen Kondensatorelektrode er­ streckt und eine obere Oberfläche und eine untere Oberfläche aufweist. Die obere Oberfläche der Isolierschicht ist zwischen der oberen Oberfläche und der unteren Oberfläche des Teils der unteren Kondensatorelektrode angeordnet bzw. positioniert.
Derart ist die untere Kondensatorelektrode teilweise in die Iso­ lierschicht eingebettet. Als Folge kann der Unterschied zwischen den vertikalen Positionen der oberen Oberfläche der Isolier­ schicht, die sich von dem Speicherzellenbereich zu dem periphe­ ren Schaltungsbereich erstreckt, und der oberen Oberfläche des Teils der unteren Kondensatorelektrode in dem Speicherzellenbe­ reich verglichen mit dem Stand der Technik reduziert werden. Im Falle des Ausbildens einer Zwischenschicht-Isolierschicht auf der unteren Kondensatorelektrode und der Isolierschicht kann da­ her eine Stufe an der oberen Oberfläche dieser Zwischenschicht- Isolierschicht zwischen dem Speicherzellenbereich und dem peri­ pheren Schaltungsbereich reduziert werden. Im Falle des Ausbil­ dens einer Verdrahtungsschicht auf der Isolierschicht durch Pho­ tolithographie kann verhindert werden, daß das Muster dieser Verdrahtungsschicht als Folge durch eine solche Stufe an der oberen Oberfläche der Zwischenschicht-Isolierschicht verschmiert bzw. unscharf gemacht wird. Derart kann verhindert werden, daß die Verdrahtungsschicht resultierend aus einem unscharfen Muster getrennt oder kurzgeschlossen wird. Als Folge kann die Halblei­ tervorrichtung mit höherer Integrationsdichte implementiert wer­ den, während die Kapazität des Kondensators sichergestellt und eine hohe Zuverlässigkeit erhalten wird.
Die untere Kondensatorelektrode ist teilweise in die Isolier­ schicht eingebettet, wodurch die obere Kondensatorelektrode auf einer außenseitigen Oberfläche des Teils der unteren Kondensato­ relektrode, der zwischen der oberen Oberfläche des Teils der un­ teren Kondensatorelektrode und der oberen Fläche der Isolier­ schicht befindlich ist, über der dielektrischen Schicht ausge­ bildet werden kann. Derart kann die außenseitige Oberfläche des Teils der unteren Kondensatorelektrode ebenfalls als Kondensator genutzt werden, wodurch die Kapazität des Kondensators erhöht werden kann.
Desweiteren kann die Oberfläche der außenseitigen Oberfläche des Teils der unteren Kondensatorelektrode, die als Kondensator ver­ wendet werden kann, durch Ändern der Position der oberen Ober­ fläche der Isolierschicht geändert werden. Derart kann die Kapa­ zität des Kondensators ohne Änderung der Gestalt des Teils der unteren Kondensatorelektrode geändert werden.
Bei der Struktur der Halbleitervorrichtung nach Anspruch 2 kann die untere Kondensatorelektrode eine erste und eine zweite unte­ re Kondensatorelektrode enthalten, die in dem Speicherzellenbe­ reich über einen Teil der Isolierschicht benachbart zueinander ausgebildet werden können. Dieser Teil der Isolierschicht kann eine Breite aufweisen, die kleiner als die minimale Bearbei­ tungsgröße ist, die durch Photolithographie ausbildbar ist. Da­ her kann der Abstand zwischen der ersten und der zweiten unteren Kondensatorelektrode verglichen mit dem Stand der Technik redu­ ziert werden. Als Folge kann die Halbleitervorrichtung mit einem höheren Integrationsgrad implementiert werden.
Bei der Struktur nach Anspruch 3 kann die Halbleitervorrichtung einen Seitenwandelektrodenteil aufweisen, der auf einer Sei­ tenoberfläche der unteren Kondensatorelektrode ausgebildet ist, der oberhalb jenseits der oberen Oberfläche der Isolierschicht befindlich ist. Derart kann die Oberflächenfläche der Sei­ tenoberfläche der unteren Kondensatorelektrode verglichen mit dem Stand der Technik erhöht werden, wodurch die Kapazität des Kondensators erhöht wird. Dadurch kann die durch die untere Kon­ densatorelektrode eingenommene Fläche verglichen mit dem Stand der Technik reduziert werden, während eine konstante Kondensa­ torkapazität sichergestellt wird. Als Folge kann die Halbleiter­ vorrichtung weiter verfeinert werden.
Bei der Struktur nach Anspruch 4 kann die Halbleitervorrichtung eine erste Verdrahtungsschicht und eine erste Zwischenschicht- Isolierschicht aufweisen. Die erste Verdrahtungsschicht kann auf der Hauptoberfläche des Halbleitersubstrates in einem Bereich, der unter der unteren Kondensatorelektrode befindlich ist, aus­ gebildet sein, und die erste Zwischenschicht-Isolierschicht kann derart ausgebildet sein, daß sie in Kontakt mit der ersten Ver­ drahtungsschicht und dem Teil der unteren Kondensatorelektrode auf der ersten Verdrahtungsschicht ist. Derart kann die Anzahl der Schichten, die in dem Speicherzellenbereich ausgebildet wer­ den, verglichen mit dem Fall des Ausbildens einer Schutzisolier­ schicht zum Schützen der ersten Verdrahtungsschicht zwischen der ersten Verdrahtungsschicht und der ersten Zwischenschicht- Isolierschicht reduziert werden. Darum kann die vertikale Posi­ tion der oberen Oberfläche des Teils der unteren Kondensatore­ lektrode in dem Speicherzellenbereich erniedrigt werden. Im Fal­ le des Ausbildens einer Zwischenschicht-Isolierschicht auf der unteren Kondensatorelektrode und der Isolierschicht kann daher eine Stufe an der oberen Oberfläche der Zwischenschicht- Isolierschicht zwischen dem Speicherzellenbereich und dem peri­ pheren Schaltungsbereich reduziert werden. Im Falle des Ausbil­ dens einer Verdrahtungsschicht auf der Zwischenschicht- Isolierschicht durch Photolithographie kann daher verhindert werden, daß das Muster dieser Verdrahtungsschicht durch eine solche Stufe an der oberen Oberfläche der Zwischenschicht- Isolierschicht unscharf gemacht wird. Daher können eine Trennung oder ein Kurzschluß der Verdrahtungsschicht, die aus einem un­ scharfen resultieren, verhindert werden.
Bei der Struktur entsprechend Anspruch 5 kann die Halbleitervor­ richtung weiter einen ersten leitenden Bereich, eine zweite Zwi­ schenschicht-Isolierschicht, eine zweite Verdrahtungsschicht und eine Verbindungsleiterschicht aufweisen. Der erste leitende Be­ reich kann auf der Hauptoberfläche des Halbleitersubstrates in einem Bereich, der unter der unteren Kondensatorelektrode be­ findlich ist, ausgebildet sein und die zweite Zwischenschicht- Isolierschicht kann auf dem ersten leitenden Bereich mit einem ersten Kontaktloch, das eine Oberfläche des ersten leitenden Be­ reiches freilegt, ausgebildet sein. Die zweite Verdrahtungs­ schicht kann auf der zweiten Zwischenschicht-Isolierschicht aus­ gebildet sein, und die Verbindungsleiterschicht kann in dem er­ sten Kontaktloch ausgebildet sein, um den ersten leitenden Be­ reich mit der zweiten Verdrahtungsschicht zu verbinden. Die zweite Verdrahtungsschicht kann eine Breite aufweisen, die klei­ ner als diejenige des ersten Kontaktloches ist.
Derart kann die Halbleitervorrichtung verglichen mit dem allge­ meinen Fall des Ausbildens der zweiten Verdrahtungsschicht mit einer Breite, die insgesamt das erste Kontaktloch bedeckt, wei­ ter verfeinert, das heißt in seinen Abmessungen verfeinert wer­ den.
Bei der Struktur nach Anspruch 6 kann die Halbleitervorrichtung weiter einen zweiten leitenden Bereich, eine dritte Zwischen­ schicht-Isolierschicht, eine dritte Verdrahtungsschicht, eine Verdrahtungsschutzschicht und eine Leiterschicht aufweisen. Der zweite leitende Bereich kann auf der Hauptoberfläche des Halb­ leiterbereiches in einem Bereich, der unter der unteren Konden­ satorelektrode befindlich ist, ausgebildet sein, und die dritte Zwischenschicht-Isolierschicht kann auf dem zweiten leitenden Bereich mit einem zweiten Kontaktloch, das eine Oberfläche des zweiten leitenden Bereiches freilegt, ausgebildet sein. Die Lei­ terschicht kann in dem Kontaktloch zum elektrischen Verbinden des zweiten Bereichs mit der unteren Kondensatorelektrode ausge­ bildet sein, und die Verdrahtungsschutzschicht kann in Kontakt mit der unteren Kondensatorelektrode oder der Leiterschicht sein.
Derart kann die Verdrahtungsschutzschicht als eine Maske zum Ät­ zen zur Ausbildung des zweiten Kontaktloches in einem Herstel­ lungsschritt für die Halbleitervorrichtung verwendet werden.
Darum wird kein Schritt des Ausbildens eines Resistmusters, das unabhängig als eine Maske verwendet wird, zur Ausbildung des zweiten Kontaktloches erforderlich bzw. benötigt, und die Anzahl der Herstellungsschritte für die Halbleitervorrichtung kann re­ duziert werden.
Bei der Struktur entsprechend Anspruch 7 kann die Halbleitervor­ richtung weiter eine vierte Zwischenschicht-Isolierschicht und eine periphere Schaltungselementschutzschicht aufweisen. Die obere Kondensatorelektrode kann derart ausgebildet sein, daß sie sich in Richtung des peripheren Schaltungsbereichs erstreckt, und die vierte Zwischenschicht-Isolierschicht kann auf der obe­ ren Kondensatorelektrode mit einem dritten Kontaktloch, das eine Oberfläche der oberen Kondensatorelektrode freilegt, ausgebildet sein. Die periphere Schaltungselementschutzschicht kann unter der Isolierschicht in einem Bereich, der unter dem dritten Kon­ taktloch befindlich ist, ausgebildet sein.
Derart kann die periphere Schaltungselementschutzschicht ein Fortschreiten des Ätzens selbst dann unterbinden, falls das dritte Kontaktloch beim Ausbilden des dritten Kontaktlochs durch Ätzen durch die obere Kondensatorelektrode hindurchgeht und die Isolierschicht erreicht. Darum können periphere Schaltungsele­ mente wie ein Feldeffekttransistor und eine Verdrahtungsschicht in dem peripheren Schaltungsbereich vor einer Beschädigung, die durch das Ätzen zur Ausbilden des dritten Kontaktloches verur­ sacht wird, geschützt werden. Derart kann die Halbleitervorrich­ tung vor einem defekten bzw. falschen Betrieb, der aus einer Be­ schädigung der Elemente des peripheren Schaltungsbereiches re­ sultiert, geschützt werden. Als Folge kann eine hochgradig zu­ verlässige Halbleitervorrichtung erhalten werden.
Bei der Struktur nach Anspruch 8 kann die Halbleitervorrichtung weiter eine periphere Schaltungsisolierschicht und eine vierte Zwischenschicht-Isolierschicht aufweisen. Die periphere Schal­ tungsisolierschicht kann eine periphere Schaltungsbereichsöff­ nung in dem peripheren Schaltungsbereich aufweisen, und die obe­ re Kondensatorelektrode kann so ausgebildet sein, daß sie sich in die periphere Schaltungsbereichsöffnung erstreckt. Die vierte Zwischenschicht-Isolierschicht kann auf der peripheren Schal­ tungsbereichsöffnung mit einem vierten Kontaktloch, das eine Oberfläche der oberen Kondensatorelektrode freilegt, ausgebildet sein.
Darum kann die Tiefe des vierten Kontaktloches zum Reduzieren des Unterschieds zwischen derselben und derjenigen eines anderen Kontaktloches in dem peripheren Schaltungsbereich durch Einstel­ len der Tiefe der peripheren Schaltungsbereichsöffnung und der Dicke der oberen Kondensatorelektrode geändert werden. Derart kann verhindert werden, daß das vierte Kontaktloch durch die obere Kondensatorelektrode hindurchgeht, so daß periphere Schal­ tungselemente wie ein Feldeffekttransistor und eine Verdrah­ tungsschicht aufgrund des Unterschiedes zwischen den Tiefen des vierten Kontaktloches und dem anderen Kontaktloch in dem peri­ pheren Schaltungsbereich beschädigt werden. Derart kann verhin­ dert werden, daß die Halbleitervorrichtung einen defekten oder fehlerhaften Betrieb wie eine Fehlfunktion, die aus einer Be­ schädigung der peripheren Schaltungselemente resultiert, auf­ weist. Als Folge kann eine hochgradig zuverlässige Halbleiter­ vorrichtung erhalten werden.
Bei der Struktur nach Anspruch 9 kann die Halbleitervorrichtung weiter eine vierte Zwischenschicht-Isolierschicht und ein peri­ pheres Schaltungselement aufweisen. Die obere Kondensatorelek­ trode kann derart ausgebildet sein, daß sie sich in Richtung des peripheren Schaltungsbereiches erstreckt, und die vierte Zwi­ schenschicht-Isolierschicht kann auf der oberen Kondensatorelek­ trode mit einem fünften Kontaktloch, das eine Oberfläche der oberen Kondensatorelektrode freilegt, ausgebildet sein. Das pe­ riphere Schaltungselement kann unter der Isolierschicht in dem peripheren Schaltungsbereich ausgebildet sein. Das fünfte Kon­ taktloch kann in einem Bereich ausgebildet sein, der in der Draufsicht nicht mit dem peripheren Schaltungselement überlappt.
Derart kann verhindert werden, daß das periphere Schaltungsele­ ment verursacht durch das Ätzen beschädigt wird, selbst falls das Ätzen beim Ausbilden des fünften Kontaktloches so fort­ schreitet, daß das fünfte Kontaktloch durch die obere Kondensa­ torelektrode hindurchgeht. Darum kann verhindert werden, daß die Halbleitervorrichtung einen defekten bzw. fehlerhaften Betrieb wie eine Fehlfunktion, die aus einer Beschädigung des peripheren Schaltungselementes resultiert, aufweist. Als Folge kann eine hochgradig zuverlässige Halbleitervorrichtung erhalten werden.
Die Halbleitervorrichtung nach Anspruch 10 enthält einen Spei­ cherzellenbereich und einen peripheren Schaltungsbereich und weist ein Halbleitersubstrat mit einer Hauptoberfläche, eine Isolierschicht, eine untere Kondensatorelektrode, eine dielek­ trische Schicht und eine obere Kondensatorelektrode auf. Die Isolierschicht ist auf der Hauptoberfläche des Halbleiter­ substrates derart ausgebildet, daß sie sich von dem Speicherzel­ lenbereich zu dem peripheren Schaltungsbereich erstreckt. Die untere Kondensatorelektrode, die eine erste und eine zweite un­ tere Kondensatorelektrode enthält, ist auf der Hauptoberfläche des Halbleitersubstrates derart ausgebildet, daß sie sich zu ei­ ner vertikalen Position erstreckt, die im wesentlichen identisch zu derjenigen einer oberen Oberfläche der Isolierschicht ist. Die erste und die zweite untere Kondensatorelektrode sind be­ nachbart zueinander über einen Teil der Isolierschicht. Die obe­ re Kondensatorelektrode ist auf der unteren Kondensatorelektrode über der dielektrischen Schicht derart ausgebildet, daß sie sich in Richtung der oberen Oberfläche der Isolierschicht erstreckt. Die untere Kondensatorelektrode weist einen Teil der unteren Kondensatorelektrode, der sich nach oben in Gegenüberstellung zu der oberen Kondensatorelektrode erstreckt und eine obere Ober­ fläche und eine untere Oberfläche aufweist, auf. Der Teil der Isolierschicht weist eine Breite, die kleiner als die minimale Bearbeitungsgröße ist, die durch Photolithographie ausbildbar ist.
Derart ist die gesamte untere Kondensatorelektrode in der Iso­ lierschicht eingebettet. Darum kann die Ausbildung einer von der unteren Kondensatorelektrode resultierenden Stufe an der oberen Oberfläche der Isolierschicht, die in dem Speicherzellenbereich und dem peripheren Schaltungsbereich ausgebildet ist, verhindert werden. Im Falle des Ausbildens einer Zwischenschicht- Isolierschicht auf dem Teil der unteren Kondensatorelektrode und der Isolierschicht kann daher die Ausbildung einer Stufe an ei­ ner oberen Oberfläche der Zwischenschicht-Isolierschicht zwi­ schen dem Speicherzellenbereich und dem peripheren Schaltungsbe­ reich verhindert werden. Im Falle des Ausbildens einer Verdrah­ tungsschicht auf der Zwischenschicht-Isolierschicht durch Photo­ lithographie kann das Muster dieser Verdrahtungsschicht als Fol­ ge davor geschützt werden, daß es durch eine solche Stufe an der oberen Oberfläche der Zwischenschicht-Isolierschicht unscharf gemacht wird. Derart kann verhindert werden, daß die Verdrah­ tungsschicht resultierend aus einem unscharfen Muster getrennt oder kurzgeschlossen wird. Als Folge kann die Halbleitervorrich­ tung mit einer höheren Integrationsdichte implementiert werden, während die Kapazität des Kondensators sichergestellt und eine hohe Zuverlässigkeit erhalten wird.
Die Breite des Teils der Isolierschicht, die zwischen der ersten und der zweiten unteren Kondensatorelektrode vorgesehen ist, ist kleiner als die minimale Bearbeitungsgröße, die durch Photoli­ thographie ausbildbar ist, wodurch der Abstand zwischen der er­ sten und der zweiten unteren Kondensatorelektrode verglichen mit dem Stand der Technik reduziert werden kann. Als Folge kann die Halbleitervorrichtung mit einer höheren Integrationsdichte im­ plementiert werden.
Bei der Struktur der Halbleitervorrichtung nach Anspruch 11 kann eine Seitenoberfläche der unteren Kondensatorelektrode eine ge­ krümmte Oberfläche aufweisen.
Derart kann die Oberflächenfläche der Seitenoberfläche der unte­ ren Kondensatorelektrode verglichen mit einer flachen Sei­ tenoberfläche einer herkömmlichen unteren Kondensatorelektrode erhöht werden. Darum kann die durch den Kondensator eingenommene Fläche reduziert werden, während eine konstante Kondensatorkapa­ zität sichergestellt wird. Als Folge kann die Halbleitervorrich­ tung weiter verfeinert werden.
Bei der Struktur der Halbleitervorrichtung nach Anspruch 12 kann die Isolierschicht eine obere und eine untere Isolierschicht enthalten, die in der Ätzrate unterschiedlich voneinander sind.
Im Falle des Ausführens eines Schrittes zur Reduzierung der Breite des Teils der Isolierschicht derart, daß sie kleiner als die minimale Bearbeitungsgröße ist, die durch Photolithographie ausbildbar ist, durch Ätzen in einem später beschriebenen Her­ stellungsschritt, kann daher nur ein Teil einer Seitenoberfläche der unteren Isolierschicht, die den Teil der Isolierschicht bil­ det, durch Ätzen aufgrund einer Ätzbedingung zum selektiven Ent­ fernen der unteren Isolierschicht entfernt werden. Derart kann die Breite des Teils der Isolierschicht reduziert werden, wäh­ rend die obere Isolierschicht im wesentlichen ungeätzt belassen wird. Bei dem Ätzschritt zur Reduzierung der Breite des Teils der Isolierschicht kann daher eine obere Oberfläche der oberen Isolierschicht vor einer Entfernung durch Ätzen geschützt wer­ den. Als Folge kann verhindert werden, daß die vertikale Positi­ on der Seitenoberfläche der unteren Kondensatorelektrode, die in einem späteren Schritt ausgebildet wird, erniedrigt wird. Als ein Ergebnis kann die Oberflächenfläche der unteren Kondensato­ relektrode vor einer Reduzierung geschützt werden, was eine Re­ duzierung der Kapazität des Kondensators verhindert.
Bei der Struktur nach Anspruch 13 kann die Halbleitervorrichtung die dielektrische Schicht, die zwischen mindestens entweder der Seitenoberfläche oder nur einem Teil der Bodenoberfläche des Teils der unteren Kondensatorelektrode und der Isolierschicht ausgebildet ist, aufweisen. Derart kann die Seitenoberfläche des Teils der Bodenoberfläche des Teils der unteren Kondensatorelek­ trode als Kondensator verwendet werden. Darum kann die Kapazität des Kondensators ohne Änderung der Gestalt der unteren Kondensa­ torelektrode erhöht werden.
Bei einem Schritt zur. Herstellung der Halbleitervorrichtung wird ein Freiraum in einem Bereich zur Ausbildung der dielektrischen Schicht definiert, um die dielektrische Schicht zwischen minde­ stens entweder der Seitenoberfläche oder dem Teil der Bodenober­ fläche des Teils der unteren Kondensatorelektrode und der Iso­ lierschicht auszubilden. Bei dem Schritt des Definierens des Freiraums kann ein anderer Teil der Bodenoberfläche des Teils der unteren Kondensatorelektrode in Kontakt mit einer anderen Schicht wie der Isolierschicht gehalten werden. Im Falle des Reinigens des Halbleitersubstrates, das mit der Halbleitervor­ richtung vorgesehen ist, wobei der Freiraum definiert wird bzw. ist, kann daher die Isolierschicht oder ähnliches, die in Kon­ takt mit dem anderen Teil der Bodenoberfläche des Teils der un­ teren Kondensatorelektrode dient, als ein Verstärkungsteil gegen eine physische Einwirkung wie einen Aufprall oder ähnliches die­ nen. Derart kann verhindert werden, daß die untere Kondensatore­ lektrode aufgrund einer Einwirkung wie einer Vibration in dem Reinigungsschritt teilweise bricht. Als Folge kann eine Fehl­ funktion, die aus einem Defekt wie einem teilweisen Brechen der unteren Kondensatorelektrode resultiert, verhindert werden, und eine hochgradig zuverlässige Halbleitervorrichtung kann erhalten werden.
Bei der Struktur nach Anspruch 14 kann die Halbleitervorrichtung körnige Kristalle mindestens auf einem Teil der Oberfläche der unteren Kondensatorelektrode oder des Seitenwandelektrodenteils aufweisen. Derart kann die Oberflächenfläche der unteren Konden­ satorelektrode ohne Erhöhung von ihr eingenommenen Fläche erhöht werden. Darum kann die Kapazität des Kondensators erhöht werden. Derart kann die durch die untere Kondensatorelektrode eingenom­ mene Fläche verglichen mit dem Stand der Technik reduziert wer­ den, während die Kapazität des Kondensators gesichert wird. Dem­ zufolge kann die Halbleitervorrichtung weiter verfeinert werden.
Bei einem Verfahren zur Herstellung einer Halbleitervorrichtung, die eine Speicherzellenbereich und einen peripheren Schaltungs­ bereich enthält, nach. Anspruch 15 wird zuerst eine Isolier­ schicht mit einer oberen Oberfläche auf einer Hauptoberfläche eines Halbleitersubstrates derart ausgebildet, daß sie sich von dem Speicherzellenbereich zu dem peripheren Schaltungsbereich erstreckt. Dann wird die Isolierschicht teilweise durch Ätzen in den Speicherzellenbereich entfernt, wodurch eine Öffnung ausge­ bildet wird. Dann wird eine untere Kondensatorelektrode in der Öffnung auf der Hauptoberfläche des Halbleitersubstrates ausge­ bildet. Dann wird eine obere Kondensatorelektrode auf der unte­ ren Kondensatorelektrode über einer dielektrischen Schicht der­ art ausgebildet, daß sie sich auf die obere Oberfläche der Iso­ lierschicht erstreckt. Der Schritt des Ausbildens der unteren Kondensatorelektrode enthält einen Schritt des Ausbildens eines Teils der unteren Kondensatorelektrode derart, daß er sich nach oben in Gegenüberstellung zu der oberen Kondensatorelektrode er­ streckt und eine obere Oberfläche und eine untere Oberfläche aufweist. Der Schritt des Ausbildens der Isolierschicht weist den Schritt des Positionierens der oberen Oberfläche der Iso­ lierschicht zwischen der oberen Oberfläche und der unteren Ober­ fläche der unteren Kondensatorelektrode auf.
Derart kann die untere Kondensatorelektrode teilweise in der Isolierschicht eingebettet werden. Derart kann der Unterschied in den vertikalen Positionen der oberen Oberfläche der Isolier­ schicht, die sich von dem Speicherzellenbereich zu dem periphe­ ren Schaltungsbereich erstreckt, und der oberen Oberfläche des Teils der unteren Kondensatorelektrode in dem Speicherzellenbe­ reich verglichen mit dem Stand der Technik reduziert werden. Im Falle des Ausbildens einer Zwischenschicht-Isolierschicht auf dem Teil der unteren Kondensatorelektrode und der Isolierschicht kann daher eine Stufe an einer oberen Oberfläche der Zwischen­ schicht-Isolierschicht zwischen dem Speicherzellenbereich und den peripheren Schaltungsbereich reduziert werden. Im Falle des Ausbildens einer Verdrahtungsschicht auf der Zwischenschicht- Isolierschicht durch Photolithographie kann daher als Folge ver­ hindert werden, daß das Muster dieser Verdrahtungsschicht durch eine solche Stufe an der oberen Oberfläche der Zwischenschicht- Isolierschicht unscharf gemacht wird. Derart kann die Verdrah­ tungsschicht vor einer Trennung oder einem Kurzschluß, die aus einem unscharfen Muster resultieren geschützt werden. Als Folge kann die Halbleitervorrichtung mit einer höheren Integrations­ dichte implementiert werden, während die Kondensatorkapazität sichergestellt und eine hohe Zuverlässigkeit erhalten werden.
Die untere Kondensatorelektrode kann teilweise in der Isolier­ schicht eingebettet sein, wodurch die obere Kondensatorelektrode auf einer außenseitigen Oberfläche des Teils der unteren Konden­ satorelektrode, der zwischen der oberen Oberfläche des Teils der unteren Kondensatorelektrode und der oberen Oberfläche der Iso­ lierschicht befindlich ist, über der dielektrischen Schicht aus­ gebildet werden kann. Derart kann die außenseitige Oberfläche des Teils der unteren Kondensatorelektrode als Kondensator ge­ nutzt werden, wodurch die Kapazität des Kondensators erhöht wird.
Desweiteren kann die Fläche der außenseitigen Oberfläche des Teils der unteren Kondensatorelektrode, der als Kondensator ge­ nutzt wird, durch Ändern der Position der oberen Oberfläche der Isolierschicht geändert werden. Derart kann die Kapazität des Kondensators ohne Änderung der Gestalt der unteren Kondensator­ elektrode gesteuert werden.
Bei dem Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 16 kann der Schritt des Ausbildens der Isolier­ schicht Schritte des Ausbildens einer unteren Isolierschicht und des Ausbildens einer oberen Isolierschicht, die von der unterer Isolierschicht in der Ätzrate unterschiedlich ist, auf der unte­ ren Isolierschicht enthalten. Der Schritt des Positionierens der oberen Oberfläche der Isolierschicht zwischen der oberen Ober­ fläche und der unteren Oberfläche des Teils der unteren Konden­ satorelektrode kann einen Schritt des Entfernens der oberen Iso­ lierschicht enthalten.
Derart kann die Position der oberen Oberfläche der Isolier­ schicht frei wählbar durch Ändern der Dicke-der oberen Isolier­ schicht geändert werden. Darum kann die Fläche der außenseitigen Oberfläche des Teils der unteren Kondensatorelektrode, der als Kondensator genutzt wird, geändert werden. Als Folge kann die Kapazität des Kondensators ohne Änderung der Gestalt der unteren Kondensatorelektrode geändert werden.
Bei dem Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 17 kann der Schritt des Positionierens der oberen Oberfläche der Isolierschicht zwischen der oberen Oberfläche und der unteren Oberfläche des Teils der unteren Kondensatorelektro­ de einen Schritt des teilweisen Entfernens der Isolierschicht durch Ätzen enthalten.
Derart kann die Position der oberen Oberfläche der Isolier­ schicht frei wählbar durch Ändern der Dicke des Teils der Iso­ lierschicht, der durch Ätzen in dem Schritt des teilweisen Ent­ fernens der Isolierschicht durch Ätzen entfernt wird, geändert werden. Darum kann die Fläche der außenseitigen Oberfläche des Teils der unteren Kondensatorelektrode, der als Kondensator ver­ wendet wird, geändert werden. Als Folge kann die Kapazität des Kondensators ohne Änderung der Gestalt der unteren Kondensatore­ lektrode geändert werden.
Bei dem Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 18 kann ein leitender Bereich auf der Hauptoberfläche des Halbleitersubstrates in einem Bereich, der unter der unteren Kondensatorelektrode befindlich ist, ausgebildet werden. Dann kann eine Zwischenschicht-Isolierschicht auf dem leitenden Be­ reich ausgebildet werden und eine Verdrahtungsschicht kann auf der Zwischenschicht-Isolierschicht ausgebildet werden. Eine Ver­ drahtungsschutzschicht kann auf der Verdrahtungsschicht ausge­ bildet werden, und ein Kontaktloch durch Entfernen mindestens eines Teils der Zwischenschicht-Isolierschicht durch Ätzen aus­ gebildet werden, um den leitenden Bereich elektrisch mit der un­ teren Kondensatorelektrode zu verbinden. Die Verdrahtungsschutz­ schicht kann als ein Teil einer Maske verwendet werden, die zum Ätzen in dem Schritt des Ausbildens des Kontaktloches verwendet wird.
Derart kann ein Schritt des Ausbildens eines Resistmusters, das unabhängig als eine Maske zur Ausbildung dem Kontaktloches ver­ wendet wird, weggelassen werden. Derart kann die Anzahl der Her­ stellungsschritte für die Halbleitervorrichtung reduziert wer­ den.
Weitere Merkmale und Zweckmäßigkeiten von Ausführungsformen der Erfindungen ergeben sich aus der folgenden detaillierten Be­ schreibung von Ausführungsformen der Erfindung in Verbindung mit den Figuren. Von den Figuren zeigen:
Fig. 1 eine typische Draufsicht, die einen Speicher­ zellenbereich eines DRAM entsprechend einer Ausführungsform 1 der vorliegenden Erfindung zeigt;
Fig. 2 eine Schnittansicht, die den Speicherzellenbe­ reich und einen peripheren Schaltungsbereich des DRAM entsprechend der Ausführungsform 1 zeigt;
Fig. 3 bis 13 Schnittansichten zum Illustrieren eines ersten bis elften Schritts eines Verfahrens zur Her­ stellung des DRAM entsprechend der Ausführungs­ form 1, die in Fig. 2 gezeigt ist;
Fig. 14 u. 15 Schnittansichten zum Illustrieren eines ersten und zweiten Schrittes einer Modifikation des Verfahrens zum Herstellen des DRAM entsprechend der Ausführungsform 1, die in Fig. 2 gezeigt ist;
Fig. 16 eine Schnittansicht zum Illustrieren einer er­ sten Modifikation des DRAM entsprechend der Ausführungsform 1;
Fig. 17 eine Schnittansicht zum Illustrieren einer zweiten Modifikation des DRAM entsprechend der Ausführungsform 1;
Fig. 18 bis 20 Schnittansichten zum Illustrieren eines ersten bis dritten Schrittes eines Verfahrens zum Her­ stellen der zweiten Modifikation des DRAM ent­ sprechend der Ausführungsform 1, die in Fig. 17 gezeigt ist;
Fig. 21 eine Schnittansicht zum Illustrieren einer dritten Modifikation des DRAM entsprechend der Ausführungsform 1;
Fig. 22 bis 24 Schnittansichten zum Illustrieren eines ersten bis dritten Schritts eines Verfahrens zum Her­ stellen der dritten Modifikation des DRAM ent­ sprechend der Ausführungsform 1, die in Fig. 21 gezeigt ist;
Fig. 25 eine Schnittansicht zum Illustrieren einer vierten Modifikation des DRAM entsprechend der Ausführungsform 1;
Fig. 26 eine Schnittansicht zum Illustrieren eines er­ sten Schrittes eines Verfahrens zum Herstellen der vierten Modifikation des DRAM entsprechend der Ausführungsform 1, die in Fig. 25 gezeigt ist;
Fig. 27 eine-Schnittansicht zum Illustrieren eines DRAM entsprechend einer Ausführungsform 2 der vor­ liegenden Erfindung;
Fig. 28 u. 29 Schnittansichten zum Illustrieren eines ersten und zweiten Schrittes eines Verfahrens zum Her­ stellen des DRAM entsprechend der Ausführungs­ form 2, die in Fig. 27 gezeigt ist;
Fig. 30 eine Schnittansicht zum Illustrieren einer er­ sten Modifikation des DRAM entsprechend der Ausführungsform 2;
Fig. 31 u. 32 Schnittansichten zum Illustrieren eines ersten und zweiten Schrittes eines Verfahrens zum Her­ stellen der ersten Modifikation des DRAM ent­ sprechend der Ausführungsform 2, die in Fig. 30 gezeigt ist;
Fig. 33 eine Schnittansicht zum Illustrieren einer zweiten Modifikation des DRAM entsprechend der Ausführungsform 2;
Fig. 34 eine Schnittansicht zum Illustrieren eines er­ sten Schrittes eines Verfahrens zum Herstellen der zweiten Modifikation des DRAM entsprechend der Ausführungsform 2, die in Fig. 33 gezeigt ist;
Fig. 35 eine Schnittansicht zum Illustrieren einer dritten Modifikation des DRAM entsprechend der Ausführungsform 2;
Fig. 36 eine Schnittansicht zum Illustrieren eines er­ sten Schrittes eines Verfahrens zum Herstellen der dritten Modifikation des DRAM entsprechend der Ausführungsform 2, die in Fig. 35 gezeigt ist;
Fig. 37 eine Schnittansicht zum Illustrieren einer vierten Modifikation des DRAM entsprechend der Ausführungsform 2;
Fig. 38 eine Schnittansicht zum Illustrieren eines er­ sten Schrittes eines Verfahrens zum Herstellen der vierten Modifikation des DRAM entsprechend der Ausführungsform 2, die in Fig. 37 gezeigt ist;
Fig. 39 eine Schnittansicht zum Illustrieren eines DRAM entsprechend einer Ausführungsform 3 der vor­ liegenden Erfindung;
Fig. 40 bis 42 Schnittansichten zum Illustrieren eines ersten bis dritten Schrittes eines Verfahrens zum Her­ stellen des DRAM entsprechend der Ausführungs­ form 3, die in Fig. 39 gezeigt ist;
Fig. 43 eine Schnittansicht zum Illustrieren einer er­ sten Modifikation des DRAM entsprechend der Ausführungsform 3;
Fig. 44 bis 46 Schnittansichten zum Illustrieren eines ersten bis dritten Schritts eines Verfahrens zum Her­ stellen der ersten Modifikation des DRAM ent­ sprechend der Ausführungsform 3, die in Fig. 43 gezeigt ist;
Fig. 47 eine Schnittansicht zum Illustrieren einer zweiten Modifikation des DRAM entsprechend der Ausführungsform 3;
Fig. 48 u. 49 Schnittansichten zum Illustrieren eines ersten und zweiten Schritts eines Verfahrens zum Her­ stellen der zweiten Modifikation des DRAM ent­ sprechend der Ausführungsform 3, die in Fig. 47 gezeigt ist;
Fig. 50 eine Schnittansicht zum Illustrieren der Struk­ tur eines DRAM entsprechend einer Ausführungs­ form 4 der vorliegenden Erfindung;
Fig. 51 bis 55 Schnittansichten zum Illustrieren eines ersten bis fünften Schrittes eines Verfahrens zum Her­ stellen des DRAM entsprechend der Ausführungs­ form 4, die in Fig. 50 gezeigt ist;
Fig. 56 eine Schnittansicht zum Illustrieren einer er­ sten Modifikation des DRAM entsprechend der Ausführungsform 4;
Fig. 57 eine Schnittansicht zum Illustrieren eines er­ sten Schrittes eines Verfahrens zum Herstellen der ersten Modifikation des DRAMs entsprechend der Ausführungsform 4, die in Fig. 56 gezeigt ist;
Fig. 58 eine Schnittansicht zum Illustrieren einer zweiten Modifikation des DRAM entsprechend der Ausführungsform 4;
Fig. 59 eine Schnittansicht zum Illustrieren eines er­ sten Schrittes eines Verfahrens zum Herstellen der zweiten Modifikation des DRAM entsprechend der Ausführungsform 4, die in Fig. 58 gezeigt ist;
Fig. 60 eine Schnittansicht zum Illustrieren einer dritten Modifikation des DRAM entsprechend der Ausführungsform 4;
Fig. 61 bis 63 Schnittansichten zum Illustrieren eines ersten bis dritten Schritts eines Verfahrens zum Her­ stellen der dritten Modifikation des DRAM ent­ sprechend der Ausführungsform 4, die in Fig. 60 gezeigt ist;
Fig. 64 eine Schnittansicht zum Illustrieren einer vierten Modifikation des DRAM entsprechend der Ausführungsform 4;
Fig. 65 eine Schnittansicht zum Illustrieren eines er­ sten Schritts eines Verfahrens zum Herstellen der vierten Modifikation des DRAM entsprechend der Ausführungsform 4, die in Fig. 64 gezeigt ist;
Fig. 66 eine Schnittansicht zum Illustrieren der Struk­ tur eines DRAMs entsprechend einer Ausführungs­ form 5 der vorliegenden Erfindung;
Fig. 67 bis 69 Schnittansichten zum Illustrieren eines ersten bis dritten Schritts eines Verfahrens zum Her­ stellen des DRAMs entsprechend der Ausführungs­ form 5, die in Fig. 66 gezeigt ist;
Fig. 70 eine Schnittansicht, die eine Modifikation des DRAM entsprechend der Ausführungsform 5 zeigt;
Fig. 71 eine Schnittansicht zum Illustrieren eines er­ sten Schrittes eines Verfahrens zum Herstellen der Modifikation des DRAM entsprechend der Aus­ führungsform 5, die in Fig. 70 gezeigt ist;
Fig. 72 eine Schnittansicht zum Illustrieren der Struk­ tur eines DRAM entsprechend einer Ausführungs­ form 6 der vorliegenden Erfindung;
Fig. 73 bis 77 Schnittansichten zum Illustrieren eines ersten bis fünften Schritts eines Verfahrens zum Her­ stellen des DRAM entsprechend der Ausführungs­ form 6, die in Fig. 72 gezeigt ist;
Fig. 78 eine Schnittansicht, die eine erste Modifikati­ on des DRAM entsprechend der Ausführungsform 6 zeigt;
Fig. 79 eine Schnittansicht, die eine zweite Modifika­ tion des DRAM entsprechend der Ausführungsform 6 zeigt;
Fig. 80 eine Schnittansicht zum Illustrieren eines er­ sten Schritts eines Verfahrens zum Herstellen der zweiten Modifikation des DRAM entsprechend der Ausführungsform 6, die in Fig. 79 gezeigt ist;
Fig. 81 eine Schnittansicht, die eine dritte Modifika­ tion des DRAM entsprechend der Ausführungsform 6 zeigt;
Fig. 82 eine Schnittansicht, die eine vierte Modifika­ tion des DRAM entsprechend der Ausführungsform 6 zeigt;
Fig. 83 eine Schnittansicht, die eine fünfte Modifika­ tion des DRAM entsprechend der Ausführungsform 6 zeigt;
Fig. 84 eine Schnittansicht, die eine sechste Modifika­ tion des DRAM entsprechend der Ausführungsform 6 zeigt;
Fig. 85 eine typische Draufsicht einer Speicherzelle eines DRAM entsprechend einer Ausführungsform 7 der vorliegenden Erfindung;
Fig. 86 eine Schnittansicht des DRAM entsprechend der Ausführungsform 7;
Fig. 87 eine Schnittansicht, die eine Modifikation des DRAM entsprechend der Ausführungsform 7 zeigt;
Fig. 88 eine Schnittansicht, die einen DRAM entspre­ chend einer Ausführungsform 8 der vorliegenden Erfindung zeigt;
Fig. 89 eine Schnittansicht, die eine erste Modifikati­ on des DRAM entsprechend der Ausführungsform 8 zeigt;
Fig. 90 eine Schnittansicht, die eine zweite Modifika­ tion des DRAM entsprechend der Ausführungsform 8 zeigt;
Fig. 91 eine Schnittansicht, die eine dritte Modifika­ tion des DRAM entsprechend der Ausführungsform 8 zeigt;
Fig. 92 eine Schnittansicht, die eine erste Modifikati­ on einer Verdrahtung des DRAM entsprechend der Ausführungsform 8 zeigt;
Fig. 93 bis 96 Schnittansichten zum Illustrieren eines ersten bis vierten Schritts eines Verfahrens zum Her­ stellen der ersten Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8, die in Fig. 92 gezeigt ist;
Fig. 97 bis 100 Schnittansichten zum Illustrieren eines ersten bis vierten Herstellungsschrittes einer Modifi­ kation des Verfahrens zur Herstellung der er­ sten Modifikation der Verdrahtung des DRAM ent­ sprechend der Ausführungsform 8, die in Fig. 92 gezeigt ist;
Fig. 101 eine Schnittansicht, die eine zweite Modifika­ tion der Verdrahtung des DRAM entsprechend der Ausführungsform 8 zeigt;
Fig. 102 bis 104 Schnittansichten zum Illustrieren eines ersten bis dritten Schritts eines Verfahrens zum Her­ stellen der zweiten Modifikation der Verdrah­ tung des DRAM entsprechend der Ausführungsform 8, die in Fig. 101 gezeigt ist;
Fig. 105 eine Schnittansicht, die eine dritte Modifika­ tion der Verdrahtung des DRAM entsprechend der Ausführungsform 8 zeigt;
Fig. 106 eine Schnittansicht, die eine vierte Modifika­ tion der Verdrahtung des DRAM entsprechend der Ausführungsform 8 zeigt;
Fig. 107 eine Schnittansicht, die eine fünfte Modifika­ tion der Verdrahtung des DRAM entsprechend der Ausführungsform 8 zeigt;
Fig. 108 bis 112 Schnittansichten zum Illustrieren eines ersten bis fünften Schrittes eines Verfahrens zum Her­ stellen der fünften Modifikation der Verdrah­ tung des DRAM entsprechend der Ausführungsform 8, die in Fig. 107 gezeigt ist;
Fig. 113 eine Schnittansicht, die eine sechste Modifika­ tion der Verdrahtung des DRAM entsprechend der Ausführungsform 8 zeigt;
Fig. 114 eine typische Draufsicht, die einen Speicher­ zellenbereich eines herkömmlichen DRAM zeigt;
Fig. 115 eine Schnittansicht des herkömmlichen DRAM;
Fig. 116 eine Schnittansicht eines anderen herkömmlichen DRAM;
Fig. 117 eine Schnittansicht, die ein Kontaktloch zeigt, das durch eine obere Kondensatorelektrode in einem peripheren Schaltungsbereich des herkömm­ lichen DRAM hindurchgeht;
Fig. 118 eine Schnittansicht einer herkömmlichen Ver­ drahtung;
Fig. 119 und 120 Schnittansichten zum Illustrieren eines ersten und zweiten Schritts des Herstellens der her­ kömmlichen Verdrahtung, die in Fig. 118 gezeigt ist;
Fig. 121 eine Schnittansicht, die eine andere herkömmli­ che Verdrahtung zeigt; und
Fig. 122 bis 124 Schnittansichten zum Illustrieren eines ersten bis dritten Schritts eines Verfahrens zum Her­ stellen der herkömmlichen Verdrahtung, die in Fig. 121 gezeigt ist.
Ausführungsformen der vorliegenden Erfindung werden nun unter Bezugnahme auf die Figuren beschrieben.
Ausführungsform 1
Unter Bezugnahme auf Fig. 1, ein Speicherzellenbereich eines DRAM entsprechend einer Ausführungsform 1 der vorliegenden Er­ findung enthält einen aktiven Bereich 39, der auf bzw. in einer Hauptoberfläche eines Halbleitersubstrates 1 ausgebildet ist, Wortleitungen 43a, 43b, 43e und 43f, die auf der Hauptoberfläche des Halbleitersubstrates ausgebildet sind, die auch als Ga­ teelektroden der Feldeffekttransistoren dienen, eine Bitleitung 174 und einen Kondensator, der untere Kondensatorelektroden 170a und 170b aufweist. Die Bitleitung 174 ist elektrisch mit dem ak­ tiven Bereich 39 durch ein Kontaktloch 49 verbunden. Fig. 2 ist eine Schnittansicht dieses Speicherzellenbereiches, die entlang der Linie 500-500 in Fig. 1 genommen ist.
Unter Bezugnahme auf Fig. 2 wird die Struktur des DRAM entspre­ chend der Ausführungsform 1 der vorliegenden Erfindung nun be­ schrieben.
Unter Bezugnahme auf Fig. 2, Source/Drain-Bereiche 201a bis 201c der Feldeffekttransistoren sind auf bzw. in dem aktiven Bereich 39 ausgebildet, der mit einer Grabentrennoxidschicht (Grabenisolieroxidschicht) 40 in dem Speicherzellenbereich des DRAM entsprechend der Ausführungsform 1 eingeschlossen bzw. von dieser umgeben ist. Eine Gateelektrode 43a ist auf einem Kanal­ bereich, der zwischen dem Paar von Source/Drain-Bereichen 201a und 201b gehalten bzw. angeordnet ist, über-einer Gateisolier­ schicht 42a ausgebildet. Die Gateisolierschicht 42a ist durch eine thermische Oxidschicht, eine Siliziumnitridschicht oder ei­ ne Oxi-Nitrid-Schicht ausgebildet. Die Gateelektrode 43a kann durch eine Schicht aus einem hochschmelzenden Metall wie Wolfram oder Titan oder eine Schicht aus Polysilizium oder amorphem Si­ lizium, das mit Phosphor oder Arsen dotiert ist, oder eine Sili­ zidschicht derselben ausgebildet sein oder sie kann in einer Mehrschichtstruktur, die durch Überlagern dieser Materialien miteinander erhalten wird, ausgebildet sein. Eine Siliziumni­ tridschicht 44a ist auf der Gateelektrode 43a ausgebildet. Sei­ tenwände 46a und 46b, die aus Siliziumnitridschichten bestehen, sind auf Seitenoberflächen der Gateelektrode 43a und der Silizi­ umnitridschicht 44a ausgebildet. Eine nicht-dotierte Silizium­ oxidschicht 47 ist auf der Seitenwand 46a und der Siliziumni­ tridschicht 44a ausgebildet.
Eine Gateelektrode 43b ist auf der Grabentrennoxidschicht 40 über einer Gateisolierschicht 42b ausgebildet. Eine Siliziumni­ tridschicht 44b ist auf der Gateelektrode 43b ausgebildet. Sei­ tenwände 46c und 46d, die aus Siliziumnitridschichten bestehen, sind auf Seitenoberflächen der Gateelektrode 43b und der Silizi­ umnitridschicht 44b ausgebildet. Die nicht-dotierte Siliziu­ moxidschicht 47 ist auf der Seitenwand 46d und der Siliziumni­ tridschicht 44b ausgebildet. Eine erste Zwischenschicht- Isolierschicht 48 ist auf der nicht-dotierten Siliziumoxid­ schicht 47 ausgebildet. Die erste Zwischenschicht-Isolierschicht 48 und die nicht-dotierte Siliziumoxidschicht 47 sind teilweise durch Ätzen entfernt, wodurch das Kontaktloch 49 ausgebildet ist. Eine dotierte Polysiliziumschicht 52 ist in dem Kontaktloch 49 und auf der ersten Zwischenschicht-Isolierschicht 48 ausge­ bildet. Eine hochschmelzendes Metall-Silizid-Schicht 53 ist auf der dotierten Polysiliziumschicht 52 ausgebildet. Die dotierte Polysiliziumschicht 52 und die hochschmelzendes Metall-Silizid- Schicht 53 bilden die Bitleitung 174. Eine Siliziumnitridschicht 54 ist auf der hochschmelzendes Metall-Silizid-Schicht 53 ausge­ bildet. Seitenwände 55a und 55b, die aus Siliziumnitridschichten bestehen, sind auf Seitenoberflächen der Siliziumnitridschicht 54, der hochschmelzendes Metall-Silizid-Schicht 53 und der do­ tierten Polysiliziumschicht 52 ausgebildet. Eine zweite Zwi­ schenschicht-Isolierschicht 37 ist auf der ersten Zwischen­ schicht-Isolierschicht 48, den Seitenwänden 55a und 55b und der Siliziumnitridschicht 54 ausgebildet.
Die erste und die zweite Zwischenschicht-Isolierschicht 48 und 37 und die nicht-dotierte Siliziumoxidschicht 47 sind teilweise entfernt, wodurch ein Kontaktloch 38a zum elektrischen Verbinden der unteren Kondensatorelektrode 170a mit einem der Sour­ ce/Drain-Bereiche 201a und 201b gebildet ist. Ein Stöpsel bzw. Steckkontakt 57, der aus dotiertem Polysilizium besteht, ist in dem Kontaktloch 38a ausgebildet. Eine Siliziumnitridschicht 58 ist auf der zweiten Zwischenschicht-Isolierschicht 37 ausgebil­ det. Die untere Kondensatorelektrode 170a ist auf dem Steckkon­ takt 57 und der zweiten Zwischenschicht-Isolierschicht 37 ausge­ bildet. Diese untere Kondensatorelektrode 170a weist eine zylin­ drische Struktur auf, um die Kapazität des Kondensators mit ei­ ner kleinen belegten Fläche sicherzustellen. Eine dritte Zwi­ schenschicht-Isolierschicht 59 ist auf der Siliziumnitridschicht 58 und Seitenoberflächen der unteren Kondensatorelektrode 170a ausgebildet. Eine obere Oberfläche der dritten Zwischenschicht- Isolierschicht 59 ist derart ausgebildet, daß sie zwischen einer oberen Oberfläche 301 und einer unteren Oberfläche 302 des unte­ ren Kondensatorelektrodenteils, der ein Seitenoberflächenab­ schnitt der zylindrischen unteren Kondensatorelektrode 170a ist, befindlich bzw. angeordnet ist. Eine dielektrische Schicht 150 ist auf der unteren Kondensatorelektrode 170a und der dritten Zwischenschicht-Isolierschicht 59 ausgebildet. Eine obere Kon­ densatorelektrode 151 ist auf der dielektrischen Schicht 150 ausgebildet. Eine vierte Zwischenschicht-Isolierschicht 205 ist auf der oberen Kondensatorelektrode 151 ausgebildet.
In dem peripheren Schaltungsbereich des DRAM entsprechend der Ausführungsform 1 sind ein Feldeffekttransistor und eine Ver­ drahtungsschicht 202 in bzw. an der Hauptoberfläche des Halblei­ tersubstrates 1 ausgebildet. Genauer gesagt, Source/Drain- Bereiche 201d und 201e sind in der Hauptoberfläche des Halblei­ tersubstrates 1 ausgebildet. Gateelektroden 43c und 43d sind auf Kanalbereichen, die benachbart zu den Source/Drain-Bereichen 201d und 201e sind, über Gateisolierschichten 42c und 42d ausge­ bildet. Siliziumnitridschichten 44c und 44d sind auf den Ga­ teelektroden 43c und 43d ausgebildet. Seitenwände 46e bis 46g, die Siliziumnitridschichten bestehen, sind auf Seitenoberflächen der Gateelektroden 43c und 43d und den Siliziumnitridschichten 44c und 44d ausgebildet. Die nicht-dotierte Siliziumoxidschicht 47 ist auf der Hauptoberfläche des Halbleitersubstrates 1, den Siliziumnitridschichten 44c und 44d und den Seitenwänden 46e bis 46g ausgebildet. Die erste Zwischenschicht-Isolierschicht 48 ist auf der nicht-dotierten Siliziumoxidschicht 47 ausgebildet. Die erste Zwischenschicht-Isolierschicht 48, die nicht-dotierte Si­ liziumoxidschicht 47 und die Siliziumnitridschicht 44c sind teilweise entfernt, wodurch Kontaktlöcher 50 und 51 ausgebildet sind. Die dotierte Polysiliziumschicht 52 ist auf der ersten Zwischenschicht-Isolierschicht 48 und in den Kontaktlöchern 50 und 51 ausgebildet. Die hochschmelzendes Metall-Silizid-Schicht 53 ist auf der dotierten Polysiliziumschicht 52 ausgebildet. Die dotierte Polysiliziumschicht 52 und die hochschmelzendes Metall- Silizid-Schicht 53 bilden die Verdrahtungsschicht 202 in dem pe­ ripheren Schaltungsbereich.
Eine Siliziumnitridschicht 203 ist auf der hochschmelzendes Me­ tall-Silizid-Schicht 53 ausgebildet. Seitenwände 204a und 204b, die aus Siliziumnitridschichten bestehen, sind auf Seitenober­ flächen der Siliziumnitridschicht 203 und der Verdrahtungs­ schicht 202 ausgebildet. Die zweite Zwischenschicht-Isolier­ schicht 37 ist auf der ersten Zwischenschicht-Isolierschicht 48, der Siliziumnitridschicht 203 und den Seitenwänden 204a und 204b ausgebildet. Die Siliziumnitridschicht 58 ist auf der zweiten Zwischenschicht-Isolierschicht 37 ausgebildet. Die dritte Zwi­ schenschicht-Isolierschicht 59 ist auf der Siliziumnitridschicht 58 ausgebildet. Die dielektrische Schicht 150 des Kondensators, die sich von dem Speicherzellenbereich erstreckt, ist auf der dritten Zwischenschicht-Isolierschicht 59 ausgebildet. Die obere Kondensatorelektrode 151 ist auf der dielektrischen Schicht 150 ausgebildet. Die vierte Zwischenschicht-Isolierschicht 205 ist auf der dritten Zwischenschicht-Isolierschicht 59 und der oberen Kondensatorelektrode 151, die sich von dem Speicherzellenbereich erstreckt, ausgebildet.
Derart ist die untere Kondensatorelektrode 170a teilweise in der dritten Zwischenschicht-Isolier-Schicht 59 in dem DRAM entspre­ chend der Ausführungsform 1 eingebettet. Darum kann der Unter­ schied in den senkrechten Positionen, das heißt den Positionen in der senkrechten Richtung, der oberen Oberfläche der dritten Zwischenschicht-Isolierschicht 59 und der oberen Oberfläche 301 der unteren Kondensatorelektrode 170a reduziert werden. Im Falle des Ausbildens der vierten Zwischenschicht-Isolierschicht 205 kann daher eine Stufe auf einer oberen Oberfläche der vierten Zwischenschicht-Isolierschicht 205 zwischen dem Speicherzellen­ bereich und dem peripheren Schaltungsbereich verglichen mit dem Stand der Technik reduziert werden. Im Falle des Ausbildens ei­ ner Verdrahtungsschicht, die aus Aluminium oder ähnlichem be­ steht, auf der vierten Zwischenschicht-Isolierschicht 205 kann daher verhindert werden, daß das Muster dieser Verdrahtungs­ schicht durch eine solche Stufe auf der oberen Oberfläche der vierten Zwischenschicht-Isolierschicht 205 unscharf bzw. ver­ schmiert wird. Derart kann eine Trennung oder ein Kurzschluß dieser Verdrahtungsschicht verhindert werden, die aus einem un­ klaren bzw. unscharfen Muster resultieren. Als Folge kann die Halbleitervorrichtung mit einer höheren Integrationsdichte im­ plementiert werden, während die Kapazität des Kondensators si­ chergestellt und eine hohe Zuverlässigkeit erzielt werden.
Bei dem DRAM entsprechend der Ausführungsform 1 ist weiterhin die untere Kondensatorelektrode 170a teilweise in der dritten Zwischenschicht-Isolierschicht 59 eingebettet, wodurch die die­ lektrische Schicht 150 und die obere Kondensatorelektrode 151 auch auf außenseitigen Oberflächen der unteren Kondensatorelek­ trode 170a ausgebildet werden können. Darum können die außensei­ tigen Oberflächen der unteren Kondensatorelektrode 170a eben­ falls als Kondensator verwendet werden, wodurch die Kapazität des Kondensators erhöht werden kann.
Desweiteren können die Flächen der außenseitigen Oberflächen der unteren Kondensatorelektrode 170a, die als (Teil des) Kondensa­ tor(s) verwendet werden, durch Ändern der Position der oberen Oberfläche der dritten Zwischenschicht-Isolierschicht 59 geän­ dert werden. Derart kann die Kapazität des Kondensators ohne Än­ derung der Gestalt der unteren Kondensatorelektrode 170a geän­ dert werden.
Unter Bezugnahme auf die Fig. 3 bis 13 werden Schritte zur Her­ stellung des DRAM entsprechend der Ausführungsform 1 nun be­ schrieben.
Unter Bezugnahme auf Fig. 3, die Grabentrennoxidschicht 40 wird in der Hauptoberfläche des Halbleitersubstrates 1 in dem Spei­ cherzellenbereich des DRAM entsprechend der Ausführungsform 1 ausgebildet. Eine Isolierschicht (nicht gezeigt) zum Definieren der Gateisolierschichten 42a und 42b wird auf der Hauptoberflä­ che des Halbleitersubstrates ausgebildet. Eine Polysilizium­ schicht (nicht gezeigt) wird auf dieser Isolierschicht ausgebil­ det. Eine Siliziumnitridschicht (nicht gezeigt) wird auf dieser Polysiliziumschicht ausgebildet. Ein Resistmuster (nicht ge­ zeigt) wird auf diese Siliziumnitridschicht ausgebildet und da­ nach als eine Maske zum teilweisen Entfernen der Isolierschicht, der dotierten Polysiliziumschicht und der Siliziumnitridschicht durch anisotropes Ätzen verwendet. Danach wird das Resistmuster entfernt, wodurch die Gateisolierschichten 42a und 42b, die Ga­ teelektroden 43a und 43b und die Siliziumnitridschichten 44a und 44b, die in Fig. 3 gezeigt sind, ausgebildet werden. Ein Dotier­ stoff wird in den aktiven Bereich 39 des Halbleitersubstrates 1 injiziert, wobei die Siliziumnitridschichten 44a und 44b als Masken dienen, wodurch die Source/Drain-Bereiche 201a bis 201c der Feldeffekttransistoren ausgebildet werden. Danach wird die gesamte Oberfläche des Halbleitersubstrates 1 in einer trockenen Atmosphäre bei einer Temperatur von nicht mehr als 900°C oxi­ diert, wodurch eine Oxidschicht (nicht gezeigt) mit einer Dicke von ungefähr 50 bis 100×10-10 m auf den Seitenoberflächen der Siliziumnitridschichten 44a und 44b und der Gateelektroden 43a und 43b und der Hauptoberfläche des Halbleitersubstrates 1 aus­ gebildet wird. Danach wird die Siliziumnitridschicht 45 zum Be­ decken der gesamten Oberfläche ausgebildet.
Auch in dem peripheren Schaltungsbereich werden die Sour­ ce/Drain-Bereiche 201d und 201e des Feldeffekttransistors, die Gateisolierschichten 42c und 42d, die Gateelektroden 43c und 43d und die Siliziumnitridschichten 44c, 44d und 45 auf dem Halblei­ tersubstrat 1 durch Schritte ausgebildet, die ähnlich bzw. iden­ tisch zu denjenigen sind, die in dem Speicherzellenbereich aus­ geführt werden.
Dann wird die Siliziumnitridschicht 45 teilweise durch anisotro­ pes Ätzen entfernt, wodurch die Seitenwände 46a bis 46g auf den Seitenoberflächen der Siliziumnitridschichten 44a bis 44d, den Gateelektroden 43a bis 43d und den Gateisolierschichten 42a bis 42d ausgebildet werden. Die nicht-dotierte Siliziumoxidschicht 47 wird zum Bedecken der gesamten Oberfläche ausgebildet, wie es in Fig. 4 gezeigt ist. Die erste Zwischenschicht-Isolierschicht 48, die aus einer Phosphor-dotierten Siliziumoxidschicht be­ steht, wird auf der nicht-dotierten Siliziumoxidschicht 47 aus­ gebildet. Die nicht-dotierte Siliziumoxidschicht 47 und die er­ ste Zwischenschicht-Isolierschicht 48, die aus der Phosphor­ dotierten Siliziumoxidschicht besteht, werden durch ein Nieder­ druck- oder Normaldruck-CVD-Verfahren ausgebildet. Obwohl die nicht-dotierte Siliziumoxidschicht 47 und die erste Zwischen­ schicht-Isolierschicht 48, die aus der mit Phosphor-dotierten Siliziumoxidschicht besteht, in diesem Schritt ausgebildet wer­ den, kann die erste Zwischenschicht-Isolierschicht 48 aus einem anderen Material ausgebildet werden. Nach dem Ausbilden der er­ sten Zwischenschicht-Isolierschicht 48 wird ihre Oberfläche durch ein chemisch-mechanisches Polieren (CMP) oder ein Rück­ fließ-Verfahren geglättet.
Dann wird ein Resistmuster (nicht gezeigt) auf der ersten Zwi­ schenschicht-Isolierschicht 48 ausgebildet und danach als eine Maske zum teilweisen Entfernen der ersten Zwischenschicht- Isolierschicht 48 und der nicht-dotierten Siliziumoxidschicht 47 durch Ätzen verwendet, wodurch das Kontaktloch 49 ausgebildet wird, wie es in Fig. 5 gezeigt ist. In diesem Schritt kann das Kontaktloch 49 in einer selbstausrichtenden Weise durch die Si­ liziumnitridschicht 44a, die auf der Gateelektrode 43a ausgebil­ det ist, und die Seitenwand 46a, die als Teile der Maske zum Ät­ zen dienen, ausgebildet werden.
Dann wird ein Resistmuster (nicht gezeigt) auf der ersten Zwi­ schenschicht-Isolierschicht 48 in dem peripheren Schaltungsbe­ reich ausgebildet und danach als eine Maske zum teilweisen Ent­ fernen der ersten Zwischenschicht-Isolierschicht 48, der nicht­ dotierten Siliziumoxidschicht 47 und der Siliziumnitridschicht 44c verwendet, wodurch die Kontaktlöcher 50 und 51 gebildet wer­ den, wie es in Fig. 6 gezeigt ist. Danach wird das Resistmuster entfernt.
Dann wird eine dotierte Polysiliziumschicht (nicht gezeigt) in den Kontaktlöchern 49, 50 und 51 und auf der ersten Zwischen­ schicht-Isolierschicht 48 ausgebildet. Eine hochschmelzendes Me­ tall-Silizid-Schicht (nicht gezeigt) wird auf der dotierten Po­ lysiliziumschicht ausgebildet. Eine Siliziumnitridschicht (nicht gezeigt) wird auf der hochschmelzendes Metall-Silizid-Schicht ausgebildet. Ein Resistmuster (nicht gezeigt) wird auf der Sili­ ziumnitridschicht ausgebildet und als eine Maske zum teilweisen Entfernen der Siliziumnitridschicht, der hochschmelzendes Me­ tall-Silizid-Schicht und der dotierten Polysiliziumschicht durch Ätzen verwendet, wodurch die dotierte Polysiliziumschicht 52 und die hochschmelzendes Metall-Silizid-Schicht 53, die die Bitlei­ tung 174 bilden, und die Siliziumnitridschicht 54 gebildet wer­ den, wie es in Fig. 7 gezeigt ist. Desweiteren werden die do­ tierte Polysiliziumschicht 52 und die hochschmelzendes Metall- Silizid-Schicht 53, die die Verdrahtungsschicht 202 in dem peri­ pheren Schaltungsbereich bilden, und die Siliziumnitridschicht 203 in ähnlicher Weise ausgebildet. Dann wird eine Siliziumni­ tridschicht (nicht gezeigt) zum Bedecken der gesamten Oberfläche ausgebildet und danach teilweise durch anisotropes Ätzen ent­ fernt, wodurch die Seitenwände 55a, 55b, 204a und 204b gebildet werden. Derart wird die in Fig. 7 gezeigte Struktur erhalten.
Dann wird die zweite Zwischenschicht-Isolierschicht 37 (siehe Fig. 8), die aus der Phosphor-dotierten Siliziumoxidschicht be­ steht, auf der ersten Zwischenschicht-Isolierschicht 48, den Si­ liziumnitridschichten 54 und 203 und den Seitenwänden 55a, 55b, 204a und 204b ausgebildet. Ein Resistmuster (nicht gezeigt) wird auf der zweiten Zwischenschicht-Isolierschicht 37 ausgebildet und danach als eine Maske zum teilweisen Entfernen der zweiten Zwischenschicht-Isolierschicht 37, der ersten Zwischenschicht- Isolierschicht 48 und der nicht-dotierten Siliziumoxidschicht 47 durch Ätzen verwendet, wodurch das Kontaktloch 38a (siehe Fig. 8) ausgebildet wird. Das Kontaktloch 38a kann durch reaktives Ionenätzen (im folgenden als RIE bezeichnet) ausgebildet werden. Desweiteren können die Seitenwände 46b und 46c als Teile der Maske zum Ausbilden des Kontaktloches 38a in einer selbstaus­ richtenden Weise verwendet werden. Danach wird die Polysilizium­ schicht 56 in dem Kontaktloch 38a und auf der zweiten Zwischen­ schicht-Isolierschicht 37 durch CVD ausgebildet. Die Polysilizi­ umschicht 56 kann durch eine amorphe Siliziumschicht ersetzt werden. Derart wird die in Fig. 8 gezeigte Struktur erhalten.
Dann wird die Polysiliziumschicht 56, die auf der zweiten Zwi­ schenschicht-Isolierschicht 37 befindlich ist, durch CMP oder trockenes Ätzen entfernt. Derart wird die in Fig. 9 gezeigte Struktur erhalten.
Dann wird die Siliziumnitridschicht 58 (siehe Fig. 10) zum Be­ decken der gesamten Oberfläche ausgebildet. Die dritte Zwischen­ schicht-Isolierschicht 59 (siehe Fig. 10), die aus einer Silizi­ umoxidschicht besteht, wird auf der Siliziumnitridschicht 58 ausgebildet. Eine Bor-dotierte Siliziumoxidschicht 60 (siehe Fig. 10) wird auf der dritten Zwischenschicht-Isolierschicht 59 ausgebildet. Die Bor-dotierte Siliziumoxidschicht 60 kann durch eine Phosphor-dotierte Siliziumoxidschicht ersetzt werden. Ein Resistmuster (nicht gezeigt) wird auf der Bor-dotierten Siliziu­ moxidschicht 60 ausgebildet und danach als eine Maske zum teil­ weisen Entfernen der Bor-dotierten Siliziumoxidschicht 60 und der dritten Zwischenschicht-Isolierschicht 59 verwendet, wodurch eine Öffnung 61 (siehe Fig. 10) ausgebildet wird. Ein Teil der Siliziumnitridschicht 58, die auf einem Bodenabschnitt der Öff­ nung 61 angeordnet ist, wird durch eine Phosphorsäurelösung oder trockenes Ätzen entfernt. Danach wird das Resistmuster entfernt. Derart wird die in Fig. 10 gezeigte Struktur erhalten. Die Öff­ nung 61 kann durch RIE ausgebildet werden.
Dann wird eine Polysiliziumschicht 62 (siehe Fig. 11) zum Bedec­ ken der gesamten Oberfläche ausgebildet. Diese Polysilizium­ schicht 62 kann durch eine amorphe Siliziumschicht ersetzt wer­ den. Derart wird die in Fig. 11 gezeigte Struktur erhalten.
Ein Resist 70 (siehe Fig. 12) wird auf der Polysiliziumschicht 62, die in der Öffnung 61 befindlich ist, ausgebildet. Danach wird die Polysiliziumschicht 62, die auf der Bor-dotierten Poly­ siliziumoxidschicht 60 befindlich ist, durch trockenes Ätzen entfernt. Derart wird die untere Kondensatorelektrode 170a ge­ trennt, wie in Fig. 12 gezeigt ist. Die Polysiliziumschicht 62 (siehe Fig. 11), die auf der Bor-dotierten Siliziumoxidschicht 60 befindlich ist, kann durch CMP entfernt werden.
Dann wird die mit Bor-dotierte Siliziumoxidschicht 60 mit Dampf­ phasen-HF entfernt, wodurch die in Fig. 13 gezeigte Struktur er­ halten wird. Während die untere Kondensatorelektrode 170a aus Polysilizium oder amorphen Silizium vorbereitet bzw. ausgebildet wird, kann eine Schicht, die aus einem Metall wie Platin oder Ruthenium, einem hochschmelzenden Metall wie Titan, Titannitrid oder einer aus einer Mehrzahl von Schichten dieser Materialien bestehenden Schicht besteht, im Falle des Verwendens einer hoch­ gradig dielektrischen Schicht aus BST oder PZT als die dielek­ trische Schicht 150 des Kondensators verwendet werden.
Danach wird die dielektrische Schicht 150 (siehe Fig. 2) auf der unteren Kondensatorelektrode 170a und der Zwischenschicht- Isolierschicht 59 ausgebildet. Die obere Kondensatorelektrode 151 (siehe Fig. 2) wird auf der dielektrischen Schicht 150 aus­ gebildet. Die vierte Zwischenschicht-Isolierschicht 205 (siehe Fig. 2) wird auf der oberen Kondensatorelektrode 151 und der dritten Zwischenschicht-Isolierschicht 59 ausgebildet, wodurch die in Fig. 2 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf die Fig. 14 und 15, eine Modifikation des Verfahrens zur Herstellung des DRAM entsprechend der Ausfüh­ rungsform 1 wird nun beschrieben.
Einem Herstellungsschritt, der identisch dem siebten Schritt für den DRAM entsprechend der Ausführungsform 1 ist, der in Fig. 9 gezeigt ist, folgend werden die Siliziumnitridschicht 58 (siehe Fig. 14), die dritte Zwischenschicht-Isolierschicht 59 (siehe Fig. 14) und die Bor-dotierte Siliziumoxidschicht 60 (siehe Fig. 14) ausgebildet. Dann wird eine Polysiliziumschicht 141 (siehe Fig. 14) auf der Bor-dotierten Siliziumoxidschicht 60 ausgebil­ det. Ein Resistmuster (nicht gezeigt) wird auf der Polysilizium­ schicht 141 ausgebildet und als eine Maske zum teilweisen Ent­ fernen der Polysiliziumschicht 141 durch anisotropes Ätzen ver­ wendet. Danach wird das Resistmuster entfernt. Die Polysilizium­ schicht 141 wird als eine Maske zum teilweisen Entfernen der Bor-dotierten Siliziumoxidschicht 60 und der dritten Zwischen­ schicht-Isolierschicht 59 verwendet, wodurch die Öffnung 61 aus­ gebildet wird. Die Siliziumnitridschicht 58 wird von dem Boden­ abschnitt der Öffnung 61 entfernt, wodurch die in Fig. 14 ge­ zeigte Struktur erhalten wird. Eine leitende Schicht wie die Po­ lysiliziumschicht 141 wird als die Maske zum Ausbilden der Öff­ nung 61 durch Ätzen verwendet, wodurch ein Maskenmuster mit ei­ ner höheren Genauigkeit verglichen mit dem Fall der Verwendung eines Resists oder ähnlichem für die Maske ausgebildet werden kann. Derart kann die Halbleitervorrichtung mit einer höheren Integrationsdichte implementiert werden.
Danach wird die Polysiliziumschicht 62 in der Öffnung 61 und auf der Polysiliziumschicht 141 ausgebildet, wie in Fig. 15 gezeigt ist. Diesem Schritt folgend werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausfüh­ rungsform 1 sind, die in den Fig. 11 bis 13 gezeigt sind, ausge­ führt.
Unter Bezugnahme auf Fig. 16, eine erste Modifikation des DRAM entsprechend der Ausführungsform 1 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Aus­ führungsform 1, der in Fig. 2 gezeigt ist. Bei der ersten Modi­ fikation des DRAM entsprechend der Ausführungsform 1 sind jedoch körnige Kristalle bzw. grobkristalline Kristalle 74, die aus Si­ lizium bestehen, auf Oberflächen einer unteren Kondensatorelek­ trode 170a ausgebildet. Um die körnigen Kristalle 74 auszubil­ den, wird die untere Kondensatorelektrode 170a aus amorphen Si­ lizium, das mit Phosphor oder Arsen dotiert ist, oder nicht­ dotiertem amorphem Silizium ausgebildet, und Kerne des Siliziums werden an Oberflächen von freigelegten Teilen der unteren Kon­ densatorelektrode 170a durch Verwenden von SiH4-Gas als e 99999 00070 552 001000280000000200012000285919988800040 0002019836965 00004 99880in Teil des Atmosphärengases in einem Heizofen gebunden. Danach wird PH3-Gas als Teil des Atmosphärengases eingebracht und ein Glühen bei hoher Temperatur ausgeführt, wodurch die körnigen Kristalle 74 ausgebildet werden. Im Falle des Ausbildens der unteren Kon­ densatorelektrode 170a aus nicht-dotiertem amorphen Silizium kann Phosphor oder Arsen in die untere Kondensatorelektrode 170a durch Ionenimplantation oder ein Dampfphasenverfahren nach dem Ausbilden der körnigen Kristalle 74 eingebracht werden. Aufgrund einer solchen Ausbildung der körnigen Kristalle 74 auf den Ober­ flächen der unteren Kondensatorelektrode 170a kann die Oberflä­ che (die Fläche der Oberfläche) der unteren Kondensatorelektrode 170a erhöht werden. Derart kann die Kapazität des Kondensators erhöht werden. Darum kann die von der unteren Kondensatorelek­ trode 170a belegte Fläche reduziert werden, während eine kon­ stante Kondensatorkapazität sichergestellt wird. Als Folge kann die Halbleitervorrichtung weiter (in ihren Strukturen) verfei­ nert bzw. höher integriert werden.
Um die erste Modifikation des DRAM entsprechend der Ausführungs­ form 1 herzustellen, werden die körnigen Kristalle 74 auf den Oberflächen der unteren Kondensatorelektrode 170a durch das zu­ vor erwähnte Verfahren nach einem Herstellungsschritt, der iden­ tisch zu demjenigen für den DRAM der Ausführungsform 1 ist, der in Fig. 13 gezeigt ist, ausgebildet. Danach werden eine dielek­ trische Schicht 150 (siehe Fig. 16), eine obere Kondensatorelek­ trode 151 (siehe Fig. 16) und eine vierte Zwischenschicht- Isolierschicht 205 (siehe Fig. 16) durch Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Aus­ führungsform 1 sind, ausgebildet, wodurch die Struktur, die in Fig. 16 gezeigt ist, erhalten wird.
Unter Bezugnahme auf Fig. 17, eine zweite Modifikation des DRAM entsprechend der Ausführungsform 1 der vorliegenden Erfindung ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Ausführungsform 1, der in Fig. 2 gezeigt ist. Bei der zweiten Modifikation sind jedoch körnige Kristalle 74 auf inneren Seitenoberflächen und einer Bodenoberfläche einer unteren Kondensatorelektrode 170a ausgebildet. Derart wird die zweite Modifikation des DRAM entsprechend der Ausführungsform 1 mit körnigen Kristallen 74 ähnlich der ersten Modifikation, die in Fig. 16 gezeigt ist, vorgesehen, wodurch die Oberfläche (Fläche der Oberfläche) der unteren Kondensatorelektrode 170a erhöht werden kann. Darum kann eine vergleichbare Wirkung zu derjenigen der ersten Modifikation, die in Fig. 16 gezeigt ist, erhalten werden.
Unter Bezugnahme auf die Fig. 18 bis 20 wird nun ein Verfahren zur Herstellung der zweiten Modifikation des DRAM entsprechend der Ausführungsform 1 beschrieben.
Einem Herstellungsschritt, der identisch zu demjenigen für den DRAM entsprechend der Ausführungsform 1, der in Fig. 11 gezeigt ist, folgend werden die körnigen Kristalle 74 auf der Polysili­ ziumschicht 62 ausgebildet, wie in Fig. 18 gezeigt ist.
Danach wird ein Resist 70 (siehe Fig. 19) auf der körnigen Kri­ stalle 74 in der Öffnung 61 ausgebildet, und danach werden die körnigen Kristalle 74 und die Polysiliziumschicht 62, die auf der Bor-dotierten Siliziumoxidschicht 60 befindlich sind, ent­ fernt. Derart wird die in Fig. 19 gezeigte Struktur erhalten.
Dann wird der Resist 70 entfernt und die Bor-dotierte Silizium­ oxidschicht 60 wird durch Dampfphasen-HF entfernt. Dadurch wird die in Fig. 20 gezeigte Struktur erhalten.
Danach werden eine dielektrische Schicht 150 (siehe Fig. 17), eine obere Kondensatorelektrode 151 (siehe Fig. 17) und eine vierte Zwischenschicht-Isolierschicht 205 (siehe Fig. 17) durch Herstellungsschritte ausgebildet, die ähnlich mit bzw. identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 1 sind, wodurch die in Fig. 17 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 21, eine dritte Modifikation des DRAM entsprechend der Ausführungsform 1 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu der zweiten Modifikation, die in Fig. 17 gezeigt ist. Bei der dritten Modifikation wird jedoch ein oberer Abschnitt der dritten Zwischenschicht-Isolierschicht 77 durch Ätzen oder ähnliches entfernt, wie später beschrieben wird, wodurch die in Fig. 21 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf die Fig. 22 bis 24 wird ein Verfahren zur Herstellung der dritten Modifikation des DRAM entsprechend der Ausführungsform 1 beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 1 sind, die in den Fig. 3 bis 9 gezeigt sind, ausgeführt, und dann wird die Silizi­ umnitridschicht 58 (siehe Fig. 22) auf der zweiten Zwischen­ schicht-Isolierschicht 37 (siehe Fig. 22) ausgebildet. Danach wird die dritte Zwischenschicht-Isolierschicht 77 (siehe Fig. 22) auf der Siliziumnitridschicht 58 ausgebildet. Ein Resistmu­ ster (nicht gezeigt) wird auf der dritten Zwischenschicht- Isolierschicht 77 ausgebildet und danach als eine Maske zum teilweisen Entfernen der dritten Zwischenschicht-Isolierschicht 77 und der Siliziumnitridschicht 58 verwendet, wodurch die Öff­ nung 61 (siehe Fig. 22) ausgebildet wird. Die Polysilizium­ schicht 62 (siehe Fig. 22) wird in der Öffnung 61 und auf der dritten Zwischenschicht-Isolierschicht 77 ausgebildet. Körnige Kristalle 74 (siehe Fig. 22) werden auf einer Oberfläche der Po­ lysiliziumschicht 62 ausgebildet. Derart wird die in Fig. 22 ge­ zeigte Struktur erhalten.
Dann wird ein Resist 70 (siehe Fig. 23) auf den körnigen Kri­ stallen 74, die in der Öffnung 61 angeordnet sind, ausgebildet und danach werden die Polysiliziumschicht 62 und die körnigen Kristalle 74, die auf der dritten Zwischenschicht-Isolierschicht 77 angeordnet sind, durch trockenes Ätzen entfernt. Derart wird die in Fig. 23 gezeigte Struktur erhalten.
Dann wird der Resist 70 entfernt und die dritte Zwischenschicht- Isolierschicht 77 wird teilweise durch eine wäßrige HF-Lösung entfernt. Derart wird die in Fig. 24 gezeigte Struktur erhalten. Die dritte Zwischenschicht-Isolierschicht 77 ist derart teilwei­ se durch die wäßrige HF-Lösung entfernt worden, wodurch die Dic­ ke des entfernten Teils der dritten Zwischenschicht- Isolierschicht 77 durch Steuern der Zeit, in der die dritte Zwi­ schenschicht-Isolierschicht 77 in Kontakt mit der wäßrigen HF-Lösung gebracht wird, gesteuert werden kann. Derart können die Flächen der freigelegten Teile an den außenseitigen Oberflächen der unteren Kondensatorelektrode 170a geändert werden. Als Folge ist es möglich, die Kapazität des Kondensators durch Ändern der Flächen (Oberflächen) der außenseitigen Oberflächen der unteren Kondensatorelektrode 170a, die als Kondensator verwendet wird, zu steuern.
Danach werden eine dielektrische Schicht 150 (siehe Fig. 21) und ähnliches in ähnlicher Weise durch die Herstellungsschritte für den DRAM entsprechend der Ausführungsform 1 ausgebildet, wodurch die in Fig. 21 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 25, eine vierte Modifikation des DRAM entsprechend der Ausführungsform 1 ist grundsätzlich im wesent­ lichen ähnlich bzw. identisch in der Struktur zu der dritten Mo­ difikation des DRAM entsprechend der Ausführungsform 1, die in Fig. 21 gezeigt ist. Bei der vierten Modifikation ist jedoch die dritte Zwischenschicht-Isolierschicht 77 (siehe Fig. 21) im we­ sentlichen vollständig entfernt. Körnige Kristalle 74 werden auf inneren Seitenoberflächen der unteren Kondensatorelektrode 170a ausgebildet, wodurch die senkrechte Position der unteren Konden­ satorelektrode 170a mit Bezug zu einer oberen Oberfläche der zweiten Zwischenschicht-Isolierschicht 37 erniedrigt wird bzw. erniedrigt werden kann. Derart wird ein Stufe auf einer oberen Oberfläche der vierten Zwischenschicht-Isolierschicht 205 zwi­ schen einem Speicherzellenbereich und einem peripheren Schal­ tungsbereich reduziert.
Unter Bezugnahme auf Fig. 26 wird nun ein Verfahren zur Herstel­ lung der vierten Modifikation des DRAM entsprechend der Ausfüh­ rungsform 1 beschrieben.
Bei dem Verfahren zur Herstellung der vierten Modifikation des DRAM entsprechend der Ausführungsform 1 wird die dritte Zwi­ schenschicht-Isolierschicht 77 (siehe Fig. 23) im wesentlichen vollständig durch Ätzen nach einem Herstellungsschritt, der identisch zu demjenigen für die dritte Modifikation ist, der in Fig. 23 gezeigt ist, entfernt. Derart wird die in Fig. 26 ge­ zeigte Struktur erhalten.
Danach werden eine dielektrische Schicht 150 (siehe Fig. 25) und ähnliches ausgebildet, wodurch die in Fig. 25 gezeigte Struktur erhalten wird.
Ausführungsform 2
Unter Bezugnahme auf Fig. 27, ein DRAM entsprechend einer Aus­ führungsform 2 der vorliegenden Erfindung ist grundsätzlich ähn­ lich bzw. identisch in der Struktur zu dem DRAM entsprechend der Ausführungsform 1, die in Fig. 2 gezeigt ist. Bei dem DRAM ent­ sprechend der Ausführungsform 2 ist jedoch die untere Kondensa­ torelektrode 92 in der Form einer dicken Schicht ausgebildet. Die untere Kondensatorelektrode 92 ist teilweise in der dritten Zwischenschicht-Isolierschicht 59 eingebettet, wobei die Diffe­ renz in den vertikalen Positionen der oberen Oberflächen der dritten Zwischenschicht-Isolierschicht 59 und der unteren Kon­ densatorelektrode 92 verglichen mit dem Stand der Technik redu­ ziert werden können. Derart kann eine Stufe in einer oberen Oberfläche der vierten Zwischenschicht-Isolierschicht 205 zwi­ schen einem Speicherzellenbereich und einem peripheren Schal­ tungsbereich verglichen mit dem Stand der Technik reduziert wer­ den. Desweiteren kann die Oberflächenfläche der unteren Konden­ satorelektrode 92, die als Kondensator dient, durch Ändern der Position der oberen Oberfläche der dritten Zwischenschicht- Isolierschicht 59 geändert werden, wodurch die Kapazität des Kondensators frei wählbar geändert werden kann.
Unter Bezugnahme auf die Fig. 28 und 29 wird ein Verfahren zum Herstellen des DRAM entsprechend der Ausführungsform 2 beschrie­ ben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 1 sind, die in den Fig. 3 bis 10 gezeigt sind, ausgeführt, und danach wird eine Po­ lysiliziumschicht 91 in der Öffnung 61 und auf der Bor-dotierten Siliziumoxidschicht 60 ausgebildet, wie in Fig. 28 gezeigt ist.
Dann wird die Polysiliziumschicht 91, die auf der Bor-dotierten Siliziumoxidschicht 60 befindlich ist, durch trockenes Ätzen oder CMP entfernt. Dann wird die Bor-dotierte Siliziumoxid­ schicht 60 durch Dampfphasen-HF entfernt. Derart wird die in Fig. 29 gezeigte Struktur erhalten.
Danach werden die dielektrische Schicht 150 (siehe Fig. 27), die obere Kondensatorelektrode 151 (siehe Fig. 27) und die vierte Zwischenschicht-Isolierschicht 205 (siehe Fig. 27) ausgebildet, wodurch die in Fig. 27 gezeigte Struktur erhalten wird. Der pe­ riphere Schaltungsbereich wird durch Schritte ausgebildet, die identisch zu denjenigen für den peripheren Schaltungsbereich des DRAM entsprechend der Ausführungsform 1 sind, die in den Fig. 3 bis 13 gezeigt sind.
Unter Bezugnahme auf Fig. 30, eine erste Modifikation des DRAM entsprechend der Ausführungsform 2 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Aus­ führungsform 2, der in Fig. 27 gezeigt ist. Bei der ersten Modi­ fikation sind jedoch Seitenwände 96 und 97, die aus Polysilizium bestehen, auf oberen Seitenoberflächen der unteren Kondensatore­ lektrode 92 ausgebildet. Die Oberflächen dieser Seitenwände 96 und 97 weisen gekrümmte Teile auf. Darum kann die Oberflächen­ fläche der unteren Kondensatorelektrode 92, die als Kondensator dient, verglichen mit dem Fall des Ausbildens von keinen Seiten­ wänden 96 und 97 erhöht werden. Derart kann die durch die untere Kondensatorelektrode 92 belegte Fläche verglichen mit dem Stand der Technik reduziert werden, während die Kapazität des Konden­ sators sichergestellt wird. Als Folge kann die Halbleitervor­ richtung weiter verfeinert werden.
Unter Bezugnahme auf die Fig. 31 und 32 wird nun ein Verfahren zum Herstellen der zweiten Modifikation des DRAM entsprechend der Ausführungsform 2 beschrieben.
Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 2 sind, die in den Fig. 28 und 29 gezeigt sind, werden ausgeführt, und danach wird eine amorphe Siliziumschicht 95 auf der dritten Zwischenschicht- Isolierschicht 59 und der unteren Kondensatorelektrode 92 ausge­ bildet, wie in Fig. 31 gezeigt ist.
Dann wird die amorphe Siliziumschicht 95 teilweise durch ani­ sotropes Ätzen entfernt, wodurch die Seitenwände 96 und 97 aus­ gebildet werden, wie in Fig. 32 gezeigt ist.
Danach werden die dielektrische Schicht 150 (siehe Fig. 30), die obere Kondensatorelektrode 151 (siehe Fig. 30) und die vierte Zwischenschicht-Isolierschicht 205 (siehe Fig. 30) ausgebildet, wodurch die in Fig. 30 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 33, eine zweite Modifikation des DRAM entsprechend der Ausführungsform 2 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu den DRAM entsprechend der Aus­ führungsform 2, die in Fig. 27 gezeigt ist. Bei der zweiten Mo­ difikation sind jedoch körnige Kristalle 74 auf der Oberfläche der unteren Kondensatorelektrode 92, die oberhalb jenseits der dritten Zwischenschicht-Isolierschicht 59 befindlich bzw. ange­ ordnet ist, ausgebildet. Darum kann die Oberflächenfläche der unteren Kondensatorelektrode 92 ohne Erhöhung der von ihr einge­ nommenen Fläche erhöht werden. Derart kann die Kapazität des Kondensators erhöht werden.
Unter Bezugnahme auf Fig. 34 wird nun ein Verfahren zur Herstel­ lung der zweiten Modifikation des DRAM entsprechen der Ausfüh­ rungsform 2 beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 2 sind, die in den Fig. 28 und 29 gezeigt sind, ausgeführt, und danach werden die körnigen Kristalle 74 auf den Oberflächen der unteren Kondensa­ torelektrode 92 ausgebildet, die in Fig. 34 gezeigt ist. Diese körnigen Kristalle 94 werden durch ein Verfähren ausgebildet, das ähnlich bzw. identisch zu demjenigen ist, das bei der ersten oder zweiten Modifikation des DRAM entsprechend der Ausführungs­ form 1 verwendet wird.
Danach werden die dielektrische Schicht 150 (siehe Fig. 33) und ähnliches ausgebildet, wodurch die in Fig. 33 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 35, eine dritte Modifikation des DRAM entsprechend der Ausführungsform 2 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu der ersten Modifikation des DRAM entsprechend der Ausführungsform 2, die in Fig. 30 gezeigt ist. Bei der dritten Modifikation sind jedoch körnige Kristalle 98, die aus Silizium bestehen, auf den Oberflächen der Seiten­ wände 96 und 97, die aus amorphen Silizium bestehen, ausgebil­ det. Bei der dritten Modifikation kann daher die Oberflächenflä­ che der unteren Kondensatorelektrode 92 durch Ausbildung der Seitenwände 96 und 97 ebenso wie durch die körnigen Kristalle 98 erhöht werden. Derart kann die Kapazität des Kondensators weiter erhöht werden.
Unter Bezugnahme auf Fig. 36 wird nun ein Verfahren zur Herstel­ lung der dritten Modifikation des DRAM entsprechend der Ausfüh­ rungsform 2 beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für die erste Modifikation des DRAM entsprechend der Ausfüh­ rungsform 2 sind, die in den Fig. 31 und 32 gezeigt sind, ausge­ führt, und danach werden die körnigen Kristalle 98 auf den Ober­ flächen der Seitenwände 96 und 97 durch einen Schritt ausgebil­ det, der identisch zu demjenigen zur Ausbildung der körnigen Kristalle 74 (siehe Fig. 33) bei der zweiten Modifikation des DRAM ist, der in Fig. 33 gezeigt ist.
Danach werden die dielektrische Schicht 150 (siehe Fig. 35) und ähnliches ausgebildet, wodurch die in Fig. 35 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 37, eine vierte Modifikation des DRAM entsprechend der Ausführungsform 2 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu der ersten Modifikation des DRAM entsprechend der Ausführungsform 2, die in Fig. 30 gezeigt ist. Bei der vierten Modifikation werden jedoch körnige Kristal­ le 98 auf Oberflächen der unteren Kondensatorelektrode 92 und der Seitenwände 96 und 97 ausgebildet. Darum kann die Oberflä­ chenfläche der unteren Kondensatorelektrode 92 verglichen mit dem Fall des Ausbildens von keinen Seitenwänden 96 und 97 und körnigen Kristallen 98 erhöht werden, wodurch die Kapazität des Kondensators weiter erhöht wird. Dadurch kann die durch die un­ tere Kondensatorelektrode 92 belegte Fläche verglichen mit dem Stand der Technik reduziert werden, während eine Konstante Kon­ densatorkapazität sichergestellt wird. Als Folge kann die Halb­ leitervorrichtung weiter verfeinert werden.
Unter Bezugnahme auf Fig. 38 wird ein Verfahren zum Herstellen der vierten Modifikation des DRAM entsprechend der Ausführungs­ form 2, die in Fig. 37 gezeigt ist, nun beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für die erste Modifikation des DRAM entsprechend der Ausfüh­ rungsform 2 sind, die in den Fig. 31 und 32 gezeigt sind, ausge­ führt. Zu diesem Zeitpunkt wird die untere Kondensatorelektrode 92 aus amorphem Silizium vorbereitet bzw. ausgebildet. Dann wer­ den die körnigen Kristalle 98 auf Oberflächen der unteren Kon­ densatorelektrode 92 und der Seitenwände 96 und 97, wie es in Fig. 38 gezeigt ist, durch einen Schritt ausgebildet, der iden­ tisch zu demjenigen für die zweite Modifikation der Ausführungs­ form 1 ist, der in Fig. 18 gezeigt ist.
Danach werden die dielektrische Schicht 150 (siehe Fig. 37) und ähnliches ausgebildet, wodurch die in Fig. 37 gezeigte Struktur erhalten wird.
Ausführungsform 3
Unter Bezugnahme auf Fig. 39, die einen Schnitt entlang der Li­ nie 600-600 in Fig. 1 zeigt, die Grabentrennoxidschicht 40 ist an bzw. in einer Hauptoberfläche des Halbleitersubstrates 1 der­ art ausgebildet, daß sie den aktiven Bereich 39 in einem Spei­ cherzellenbereich eines DRAM entsprechend einer Ausführungsform 3 der vorliegenden Erfindung umgibt bzw. einschließt. Sour­ ce/Drain-Bereiche 201a bis 201c sind an bzw. in der Hauptober­ fläche des Halbleitersubstrates 1 ausgebildet. Gateelektroden 43a, 43b und 43e sind auf Kanalbereichen, die den Source/Drain- Bereichen 201a bis 201c benachbart sind, über Gateisolierschich­ ten 42a, 42b und 42e ausgebildet. Siliziumnitridschichten 44a, 44b und 44e sind auf den Gateelektroden 43a, 43b und 43e ausge­ bildet. Seitenwände 46a bis 46d, 46h und 46i sind auf Sei­ tenoberflächen der Gateisolierschichten 42a, 42b und 42e, der Gateelektroden 43a, 43b und 43e und der Siliziumnitridschichten 44a, 44b und 44e ausgebildet. Eine nicht-dotierte Siliziumoxid­ schicht 47 ist auf den Siliziumnitridschichten 44a, 44b und 44e, den Seitenwänden 46a bis 46d, 46h und 46i und der Hauptoberflä­ che des Halbleitersubstrates 1 ausgebildet. Eine erste Zwischen­ schicht-Isolierschicht 48 ist auf der nicht-dotierten Silizium­ oxidschicht 47 ausgebildet. Eine zweite Zwischenschicht-Isolier­ schicht 37 ist auf der ersten Zwischenschicht-Isolierschicht 48 ausgebildet. Die erste und zweite Zwischenschicht-Isolierschicht 48 und 37 und die nicht-dotierte Siliziumoxidschicht 47 sind teilweise entfernt, wodurch Kontaktlöcher 38a und 38b gebildet sind. Stöpsel bzw. Steckkontakte 57a und 57b, die aus Polysili­ zium bestehen, sind in den Kontaktlöchern 38a bzw. 38b ausgebil­ det. Eine Siliziumnitridschicht 58 ist auf einem Teil einer obe­ ren Oberfläche der zweiten Zwischenschicht-Isolierschicht 37 ausgebildet. Untere Kondensatorelektroden 170a und 170b sind auf den Steckkontakten 57a und 57b und der zweiten Zwischenschicht- Isolierschicht 37 ausgebildet. Eine dritte Zwischenschicht- Isolierschicht 77 ist auf bzw. an Seiten der unteren Kondensato­ relektroden 170a und 170b ausgebildet. Körnige Kristalle 74 sind auf inneren Seitenoberflächen der unteren Kondensatorelektroden 170a und 170b ausgebildet. Eine dielektrische Schicht 150 eines Kondensators ist auf den körnigen Kristallen 74 und der dritten Zwischenschicht-Isolierschicht 77 ausgebildet. Eine obere Kon­ densatorelektrode 151 ist auf der dielektrischen Schicht 150 ausgebildet. Eine vierte Zwischenschicht-Isolierschicht 205 ist auf der oberen Kondensatorelektrode 151 ausgebildet. Die Breite W2 eines Teils der dritten Zwischenschicht-Isolierschicht 77, der zwischen den unteren Kondensatorelektroden 170a und 170b be­ findlich ist, ist kleiner als die minimale Bearbeitungsgröße, die durch Photolithographie ausbildbar ist.
Ein Schnitt eines peripheren Schaltungsbereiches des DRAMs ent­ sprechend der Ausführungsform 3 ist grundsätzlich bzw. identisch in der Struktur zu demjenigen des peripheren Schaltungsbereichs des DRAMs entsprechend der Ausführungsform 1, die in Fig. 2 ge­ zeigt ist.
Bei dem DRAM entsprechend der Ausführungsform 3 sind, wie oben beschrieben worden ist, die oberen Oberflächen der unteren Kon­ densatorelektroden 170a und 170b und die obere Oberfläche der dritten Zwischenschicht-Isolierschicht 77 im wesentlichen fluch­ tend miteinander, wie in Fig. 39 gezeigt ist, wodurch verhindert werden kann, daß die vierte Zwischenschicht-Isolierschicht 205 eine Stufe an ihrer oberen Oberfläche zwischen dem Speicherzel­ lenbereich und dem peripheren Schaltungsbereich bildet. Im Falle des Ausbildens einer Verdrahtungsschicht auf der vierten Zwi­ schenschicht-Isolierschicht 205 durch Photolithographie kann da­ her verhindert werden, daß das Muster der Verdrahtungsschicht durch eine solche Stufe unscharf wird. Derart kann verhindert werden, daß die Verdrahtungsschicht als Resultat eines unschar­ fen Musters getrennt oder kurzgeschlossen wird. Als Folge kann die Halbleitervorrichtung mit höherer Integrationsdichte imple­ mentiert werden, während die Kapazität des Kondensators sicher­ gestellt und eine hohe Zuverlässigkeit erhalten wird. Desweite­ ren ist die Breite W2 der dritten Zwischenschicht-Isolierschicht 77 kleiner als die minimale Bearbeitungsgröße, die durch Photo­ lithographie ausbildbar ist, wodurch der Zwischenraum zwischen den unteren Kondensatorelektroden 170a und 170b verglichen mit dem Stand der Technik reduziert werden kann. Als Folge kann die Halbleitervorrichtung mit höherer Integrationsdichte implemen­ tiert werden. Außerdem kann bei jeder der Ausführungsformen 1 und 2 eine ähnliche bzw. identische Wirkung durch Reduzieren der Breite der Zwischenschicht-Isolierschicht zwischen den unteren Kondensatorelektroden verglichen mit der minimalen Bearbeitungs­ größe, die durch Photolithographie ausbildbar ist, ähnlich zu der Ausführungsform 3 erhalten werden.
Unter Bezugnahme auf die Fig. 40 bis 42 wird nun ein Verfahren zum Herstellen des DRAM entsprechend der Ausführungsform 3 be­ schrieben.
Zuerst wird eine Grabentrennoxidschicht 40 (siehe Fig. 40) auf der Hauptoberfläche des Halbleitersubstrates (siehe Fig. 40) in dem Speicherzellenbereich des DRAM entsprechend der Ausführungs­ form 3 ausgebildet. Eine Siliziumoxidschicht (nicht gezeigt) zum Definieren der Gateisolierschichten 42a, 42b und 42e wird auf der Hauptoberfläche des Halbleitersubstrates 1 ausgebildet. Eine Polysiliziumschicht (nicht gezeigt) zum Definieren der Gateelek­ troden 43a, 43b und 43e wird auf der Siliziumoxidschicht ausge­ bildet. Eine Siliziumnitridschicht (nicht gezeigt) wird auf der Polysiliziumschicht ausgebildet. Ein Resistmuster wird auf der Siliziumnitridschicht ausgebildet und als eine Maske zum Ätzen der Siliziumnitridschicht, Polysiliziumschicht und der Silizium­ oxidschicht verwendet, wodurch die Gateisolierschichten 42a, 42b und 42e, die Gateelektroden 43a, 43b und 43e und die Siliziumni­ tridschichten 44a, 44b und 44e ausgebildet werden (siehe Fig. 40). Eine Siliziumnitridschicht (nicht gezeigt) wird zum Bedec­ ken der gesamten Oberfläche ausgebildet und danach anisotrop zur Ausbildung der Seitenwände 46 bis 46d, 46h und 46i geätzt (siehe Fig. 40). Dann wird die nicht-dotierte Siliziumoxidschicht 47 (siehe Fig. 40) zum Bedecken der gesamten Oberfläche ausgebil­ det. Die erste Zwischenschicht-Isolierschicht 48 (siehe Fig. 40), die aus einer Phosphor-dotierten Siliziumoxidschicht be­ steht, wird auf der nicht-dotierten Siliziumoxidschicht 47 aus­ gebildet. Die zweite Zwischenschicht-Isolierschicht 37 (siehe Fig. 40) wird auf der ersten Zwischenschicht-Isolierschicht 48 ausgebildet. Ein erstes Resistmuster wird auf der zweiten Zwi­ schenschicht-Isolierschicht 37 ausgebildet und danach als eine Maske zum teilweisen Entfernen der ersten und zweiten Zwischen­ schicht-Isolierschicht 48 und 37 und der nicht-dotierten Silizi­ umoxidschicht 47 verwendet, wodurch die Kontaktlöcher 38a und 38b (siehe Fig. 40) ausgebildet werden. Die Steckkontakte 57a und 57b, die aus Polysilizium bestehen, werden in den Kontaktlö­ chern 38a und 38b ausgebildet. Die Siliziumnitridschicht 58 (siehe Fig. 40) wird auf der zweiten Zwischenschicht- Isolierschicht 37 und den Steckkontakten 57a und 57b ausgebil­ det. Die dritte Zwischenschicht-Isolierschicht 77, die aus einer Siliziumoxidschicht besteht, wird auf der Siliziumnitridschicht 58 ausgebildet. Ein Resistmuster wird auf der dritten Zwischen­ schicht-Isolierschicht 77 ausgebildet und danach als eine Maske zum teilweisen Entfernen der dritten Zwischenschicht- Isolierschicht 77 und der Siliziumnitridschicht 58 verwendet, wodurch die Öffnungen 61a und 61b ausgebildet werden. Derart wird die in Fig. 40 gezeigte Struktur erhalten. Es wird angenom­ men, daß das Symbol L1 die Breite der Öffnung 61a anzeigt, und daß das Symbol W1 die Breite des Teils der dritten Zwischen­ schicht-Isolierschicht 77 bezeichnet, das zwischen den Öffnungen 61a und 61b befindlich ist.
Dann wird eine Oberfläche der dritten Zwischenschicht- Isolierschicht 77 teilweise durch ein nasses Ätzen mit einer wäßrigen Lösung einer Base oder einer Säure entfernt. Derart er­ höht sich die Breite der Öffnung 61a von L1 auf L2 (siehe Fig. 14), während die Breite des Teils der dritten Zwischenschicht- Isolierschicht 77, der zwischen den Öffnungen 61a und 61b be­ findlich ist, von W1 auf W2 reduziert wird (siehe Fig. 41). Der­ art wird die in Fig. 41 gezeigte Struktur erhalten.
Dann wird eine amorphe Siliziumschicht (nicht gezeigt) auf der dritten Zwischenschicht-Isolierschicht 77 und in den Öffnungen 61a und 61b durch Herstellungsschritte ausgebildet, die iden­ tisch zu denjenigen für die dritte Modifikation des DRAM ent­ sprechend der Ausführungsform 1 sind, die in den Fig. 22 und 23 gezeigt sind. Dann werden körnige Kristalle 74 (siehe Fig. 42) auf der amorphen Siliziumschicht ausgebildet. Die amorphe Sili­ ziumschicht und die körnigen Kristalle 74, die auf der dritten Zwischenschicht-Isolierschicht 77 angeordnet sind, werden durch trockenes Ätzen oder ähnliches entfernt, wodurch die in Fig. 43 gezeigte Struktur erhalten wird.
Danach werden die dielektrische Schicht 150 (siehe Fig. 39) und ähnliches auf den körnigen Kristallen 74 und der dritten Zwi­ schenschicht-Isolierschicht 77 ausgebildet, wodurch die in Fig. 39)
gezeigte Struktur erhalten wird. Der periphere Schaltungsbe­ reich wird durch Herstellungsschritte ausgebildet, die identisch zu denjenigen für den peripheren Schaltungsbereich des DRAM ent­ sprechend der Ausführungsform 1 sind, die in den Fig. 3 bis 13 gezeigt sind.
Unter Bezugnahme auf Fig. 43, eine erste Modifikation des DRAM entsprechend der Ausführungsform 3 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Aus­ führungsform 3, die in Fig. 39 gezeigt ist. Bei der ersten Modi­ fikation des DRAM entsprechend der Ausführungsform 3, die in Fig. 43 gezeigt ist, bilden jedoch eine nicht-dotierte Siliziu­ moxidschicht 85 und eine Bor-dotierte Siliziumoxidschicht 86 ei­ ne dritte Zwischenschicht-Isolierschicht. Derart weist die drit­ te Zwischenschicht-Isolierschicht eine Zwei-Schicht-Struktur auf, wodurch die Breiten der Öffnungen 61a und 61b durch Ätzen nur der Bor-dotierten Siliziumoxidschicht 86 durch Dampfphasen- HF ohne Ätzen der oberen nicht-dotierten Siliziumoxidschicht 85 in einem später beschriebenen Herstellungsschritt erhöht werden können. Derart kann verhindert werden, daß die obere Oberfläche der dritten Zwischenschicht-Isolierschicht durch Ätzen in dem Schritt des Erweiterns der Breiten der Öffnungen 61a und 61b und des Reduzierens der Breite eines Teils der dritten Zwischen­ schicht-Isolierschicht, der dazwischen angeordnet ist, entfernt wird. Derart kann verhindert werden, daß die vertikalen Positio­ nen der Seitenoberflächen der unteren Kondensatorelektroden 170a und 170b, die danach gebildet werden, erniedrigt werden. Als Folge kann verhindert werden, daß sich die Oberflächenflächen der unteren Kondensatorelektroden 170a und 170b reduzieren, wo­ durch eine Reduzierung der Kapazität des Kondensators verhindert wird.
Unter Bezugnahme auf die Fig. 44 bis 46 wird nun ein Verfahren zum Herstellen der ersten Modifikation des DRAM entsprechend der Ausführungsform 3 beschrieben.
Zuerst wird die in Fig. 44 gezeigte Struktur durch einen Her­ stellungsschritt erhalten, der grundsätzlich ähnlich bzw. iden­ tisch zu demjenigen für den DRAM entsprechend der Ausführungs­ form 3 ist, der in Fig. 40 gezeigt ist. Während die dritte Zwi­ schenschicht-Isolierschicht 77 eine Ein-Schicht-Struktur bei dem Schritt, der in Fig. 40 gezeigt ist, aufweist, wird die Bor­ dotierte Siliziumoxidschicht 86 auf der Siliziumnitridschicht 58 ausgebildet, und danach wird die nicht-dotierte Siliziumoxid­ schicht 85 auf der Bor-dotierten Siliziumoxidschicht 86 zur Aus­ bildung der Zwischenschicht-Isolierschicht in dem Schritt, der in Fig. 44 gezeigt ist, ausgebildet. Es wird angenommen, daß das Symbol L1 die Breite der Öffnung 61a bezeichnet und das Symbol W1 die Breite des Teils der dritten Zwischenschicht- Isolierschicht, der zwischen den Öffnungen 61a und 61b befind­ lich ist, bezeichnet.
Dann werden nur die Seitenoberflächen der Bor-dotierten Silizi­ um-oxidschicht 86 durch Ätzen durch Dampfphasen-HF entfernt, wie in Fig. 45 gezeigt ist. Derart erhöht sich die Breite der Öff­ nung 61a von L1 auf L2, so daß die Breite des Teils der dritten Zwischenschicht-Isolierschicht, der zwischen den Öffnungen 61a und 6b befindlich ist, von der ursprünglichen Breite W1 auf W2 reduziert werden kann.
Dann werden die Unteren Kondensatorelektroden 170a und 170b und die körnigen Kristalle 74 in den Öffnungen 61a und 61b, wie es in Fig. 46 gezeigt ist, durch einen Schritt ausgebildet, der identisch zu demjenigen zur Ausbildung der unteren Kondensatore­ lektroden 170a und 170b (siehe Fig. 42) und der körnigen Kri­ stalle 74 (siehe Fig. 42) für den DRAM entsprechend der Ausfüh­ rungsform 3 ist, der in Fig. 42 gezeigt ist.
Danach werden die dielektrische Schicht 150 und ähnliches ausge­ bildet, wodurch die in Fig. 43 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 47, eine zweite Modifikation des DRAM entsprechend der Ausführungsform 3 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Aus­ führungsform 3, die in Fig. 39 gezeigt ist. Bei der zweiten Mo­ difikation des DRAM entsprechend der Ausführungsform 3, die in Fig. 47 gezeigt ist, weisen jedoch die Seitenoberflächen der un­ teren Kondensatorenelektroden 170a und 170b gekrümmte Ebenen bzw. Flächen auf. Darum können die Oberflächenflächen der Sei­ tenoberflächen der unteren Kondensatorelektroden 170a und 170b verglichen mit den unteren Kondensatorelektroden 170a und 170b, die flache Seitenoberflächen aufweisen, die in Fig. 39 gezeigt sind, erhöht werden. Derart kann die von dem Kondensator belegte Fläche verglichen mit dem Stand der Technik reduziert werden, während eine konstante Kondensatorkapazität sichergestellt wird, wodurch die Halbleitervorrichtung weiter verfeinert werden kann.
Unter Bezugnahme auf die Fig. 48 und 49 wird nun ein Verfahren zum Herstellen der zweiten Modifikation des DRAM entsprechend der Ausführungsform 3 beschrieben.
Zuerst wird ein Herstellungsschritt, der identisch zu dem ersten Schritt der Herstellung des DRAM entsprechend der Ausführungs­ form 3 ist, der in Fig. 40 gezeigt ist, ausgeführt. Jedoch wird die dritte Zwischenschicht-Isolierschicht 77 (siehe Fig. 48) un­ ter einer Hochdruckatmosphäre trocken geätzt. Derart können die Seitenoberflächen der dritten Zwischenschicht-Isolierschicht 77, die in den Öffnungen 61a und 61b befindlich sind, derart ausge­ bildet werden, daß sie gekrümmte Flächen aufweisen. Bei diesem Ätzschritt kann das Volumen des Ätzgases, das in das Atmosphä­ rengas gemischt wird, zur Ausbildung von Schichten zum Schützen der Seitenoberflächen der dritten Zwischenschicht-Isolierschicht 77 reduziert werden. Das bei diesem Ätzschritt verwendete Ätzgas kann aus CHF3/CF4-Gas vorbereitet werden. In diesem Fall ist es wirksam, die Flußrate von CF4 zur Ausbildung der gekrümmten Flä­ chen zu erhöhen und es ist außerdem wirksam, Gas aus O2 oder ähnlichem zu mischen.
Dann werden die unteren Kondensatorelektroden 170a und 170b und die körnigen Kristalle 74 in den Öffnungen 61a und 61b, wie in Fig. 49 gezeigt ist, ähnlich zu dem Herstellungsschritt für den DRAM entsprechend der Ausführungsform 3, der in Fig. 42 gezeigt ist, ausgebildet.
Danach werden die dielektrische Schicht 150 (siehe Fig. 47) und ähnliches ausgebildet, wodurch die in Fig. 47 gezeigte Struktur erhalten wird. Die Ausbildung der gekrümmten Flächen auf den Seitenoberflächen der unteren Kondensatorelektroden 170a und 170b kann auf die untere Kondensatorelektrode 170a des DRAM ent­ sprechend der Ausführungsform 1, der in den Fig. 1 bis 26 ge­ zeigt ist, ebenso wie auf die zylindrische untere Kondensatore­ lektrode 92 des DRAM entsprechend der Ausführungsform 2 angewen­ det werden, um ähnliche bzw. identische Wirkungen zu erhalten.
Ausführungsform 4
Fig. 50 zeigt einen Schnitt eines Speicherzellenbereiches, der entlang der Linie 500-500 in der typischen Draufsicht des Spei­ cherzellenbereichs des DRAM, die in Fig. 1 gezeigt ist, genommen ist. Ein DRAM entsprechend einer Ausführungsform 4 der vorlie­ genden Erfindung, die in Fig. 50 gezeigt ist, ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Ausführungsform 1, die in Fig. 2 gezeigt ist. Bei dem DRAM entsprechend der Ausführungsform 4 werden jedoch Freiräume zwi­ schen der unteren Kondensatorelektrode 170a und der dritten Zwi­ schenschicht-Isolierschicht 77 in einem später beschriebenen Herstellungsschritt definiert, so daß die dielektrische Schicht 150 und die obere Kondensatorelektrode 151 in diesem Freiräumen ausgebildet werden. Desweiteren wird eine obere Oberfläche der dritten Zwischenschicht-Isolierschicht 77 derart ausgebildet, daß sie im wesentlichen mit einer oberen Oberfläche der unteren Kondensatorelektrode 170a fluchtet. Derart werden die Freiräume zwischen der unteren Kondensatorelektrode 170a und der dritten Zwischenschicht-Isolierschicht 77 in dem später beschriebenen Herstellungsschritt in dem DRAM entsprechend der Ausführungsform 4 definiert, wodurch die Seitenoberflächen der unteren Kondensa­ torelektrode 170a als Kondensator benutzt werden können. Derart kann die Kapazität des Kondensators ohne Änderung der Gestalt der unteren Kondensatorelektrode 170a erhöht werden.
Desweiteren ist die dritte Zwischenschicht-Isolierschicht 77 so ausgebildet, daß sie sich von dem Speicherzellenbereich zu dem peripheren Schaltungsbereich erstreckt. Im Falle des Ausbildens der vierten Zwischenschicht-Isolierschicht auf der oberen Kon­ densatorelektrode 151 in dem Speicherzellenbereich und dem peri­ pheren Schaltungsbereich wird daher keine Stufe an der oberen Oberfläche der vierten Zwischenschicht-Isolierschicht zwischen dem Speicherzellenbereich und dem peripheren Schaltungsbereich ausgebildet. Zusätzlich werden die Freiräume nur auf den Sei­ tenoberflächen der unteren Kondensatorelektrode 170a in dem spä­ ter beschriebenen Herstellungsschritt definiert, wodurch die Bo­ denoberfläche der unteren Kondensatorelektrode 170a regular bzw. regelmäßig in Kontakt mit der zweiten Zwischenschicht- Isolierschicht 37 ungeachtet der Freiräume ist. In einem Schritt des Reinigens des Halbleitersubstrates, das mit den Freiräumen vorgesehen ist, ist daher die Bodenoberfläche der unteren Kon­ densatorelektrode 170a in Kontakt mit der zweiten Zwischen­ schicht-Isolierschicht 37, die als ein Verstärkungsteil gegen eine physische Einwirkung wie einen physikalischen Aufprall dient. Derart wird verhindert, daß die untere Kondensatorelek­ trode 170a aufgrund eines physischen Aufpralls bei dem zuvor er­ wähnten Reinigungsschritt oder ähnlichem bricht.
Die in der Ausführungsform 4 gezeigte Struktur kann auf die Aus­ führungsformen 1 bis 3 angewandt werden, um vergleichbare Wir­ kungen zu erhalten.
Unter Bezugnahme auf die Fig. 51 bis 55 wird nun ein Verfahren zum Herstellen des DRAMs entsprechend der Ausführungsform 4 der vorliegenden Erfindung beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 1 der vorliegenden Erfindung sind, die in den Fig. 3 bis 9 gezeigt sind, ausge­ führt, und die Siliziumnitridschicht 58 (siehe Fig. 51) und die dritte Zwischenschicht-Isolierschicht 77 (siehe Fig. 51) werden auf der zweiten Zwischenschicht-Isolierschicht 37 (siehe Fig. 51) ausgebildet. Ein Resistmuster (nicht gezeigt) wird auf der dritten Zwischenschicht-Isolierschicht 77 ausgebildet und danach als eine Maske zum teilweisen Entfernen der dritten Zwischen­ schicht-Isolierschicht 77 durch anisotropes Ätzen verwendet, wo­ durch die Öffnung 61 (siehe Fig. 51) ausgebildet wird. Die Sili­ ziumnitridschicht 58 wird von dem Bodenabschnitt der Öffnung 61 durch Ätzen entfernt. Alternativ kann die Breite der Öffnung 61 durch Ätzen in ähnlicher Weise wie bei dem Herstellungsschritt für den DRAM entsprechend der Ausführungsform 3, der in Fig. 39 gezeigt ist, erhöht werden. In diesem Fall kann eine Wirkung, die ähnlich zu derjenigen der Ausführungsform 3 ist, erhalten werden. Danach wird eine Siliziumnitridschicht 99 (siehe Fig. 51) auf der dritten Zwischenschicht-Isolierschicht 77 und in der Öffnung 61 ausgebildet. Derart wird die Struktur, die in Fig. 51 gezeigt ist, erhalten. Alternativ kann die Siliziumnitridschicht 99 auf der dritten Zwischenschicht-Isolierschicht 77 und in der Öffnung 61 ohne Entfernen der Siliziumnitridschicht 58 von dem Bodenabschnitt der Öffnung 61 ausgebildet werden.
Dann wird die Siliziumnitridschicht 99 teilweise durch anisotro­ pes Ätzen zur Ausbildung von Seitenwänden 100, die aus Silizium­ nitridschichten bestehen, in der Öffnung 61 geätzt, wodurch die in Fig. 52 gezeigte Struktur erhalten wird.
Dann wird eine Leiterschicht 101 aus Polysilizium oder amorphen Silizium auf der dritten Zwischenschicht-Isolierschicht 77 und in der Öffnung 61 ausgebildet, wie in Fig. 53 gezeigt ist.
Dann wird ein Teil der Leiterschicht 101, der auf der dritten Zwischenschicht-Isolierschicht 77 befindlich ist, durch Ätzen oder ähnliches ähnlich wie bei der Ausführungsform 1 entfernt. Derart wird die in Fig. 54 gezeigte Struktur erhalten. Durch diesen Schritt wird die untere Kondensatorelektrode 170a für je­ des Bit getrennt. Dann werden die Seitenwände 100, die aus Sili­ ziumnitridschichten bestehen, selektiv durch Ätzen entfernt, wo­ durch die Freiräume zwischen der unteren Kondensatorelektrode 170a und der dritten Zwischenschicht-Isolierschicht 77 definiert bzw. ausgebildet werden. Derart wird die in Fig. 55 gezeigte Struktur erhalten.
Danach werden die dielektrische Schicht 150 (siehe Fig. 50) und ähnliches ausgebildet, wodurch die in Fig. 50 gezeigte Struktur erhalten wird. Der periphere Schaltungsbereich wird durch Her­ stellungsschritte, die identisch zu denjenigen für den periphe­ ren Schaltungsbereich des DRAM entsprechend der Ausführungsform 1 sind, die in den Fig. 3 bis 13 gezeigt sind, ausgebildet.
Unter Bezugnahme auf Fig. 56, eine erste Modifikation des DRAM entsprechend der Ausführungsform 4 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu den DRAM entsprechend der Aus­ führungsform 4, die in Fig. 50 gezeigt ist. Bei der ersten Modi­ fikation ist jedoch ein Kondensator ausgebildet, wobei teilweise die Seitenwände 100, die aus Siliziumnitridschichten bestehen, die zwischen der unteren Kondensatorelektrode 170a und der drit­ ten Zwischenschicht-Isolierschicht 77 befindlich sind, belassen werden. Die Seitenwände 100 werden teilweise derart belassen, daß die Oberflächenfläche der außenseitigen Oberflächen der un­ teren Kondensatorelektrode 170a, die als Kondensator dient, durch Ändern der Menge der belassenen Seitenwände 100 geändert werden kann. Derart kann die Kapazität des Kondensators ohne Än­ derung der Struktur der unteren Kondensatorelektrode 170a geän­ dert werden. Desweiteren dienen die verbleibenden Teile der Sei­ tenwände 100 außerdem als Teile eines Verstärkungsteiles gegen eines physische Einwirkung wie einen physikalischen Aufprall, wodurch weiter wirksam verhindert werden kann, daß die untere Kondensatorelektrode 170a bei einer physischen Einwirkung wie einem physikalischen Aufprall bei einem Reinigungsschritt oder ähnlichem bricht.
Unter Bezugnahme auf Fig. 57 wird nun ein Verfahren zur Herstel­ lung der ersten Modifikation des DRAM entsprechend der Ausfüh­ rungsform 4 beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 4 sind, die in den Fig. 51 bis 54 gezeigt sind, ausgeführt, und danach werden die Seitenwände 100 teilweise durch ein Ätzen derart, daß sie teil­ weise belassen werden, entfernt, wie in Fig. 57 gezeigt ist. In dem Fall des Verwendens von nassem Ätzen können nur Teile der Seitenwände 100 durch Steuern der Zeit zum Eintauchen derselben in eine Ätzlösung entfernt werden.
Danach werden die dielektrische Schicht 150 (siehe Fig. 56) und ähnliches ausgebildet, wodurch die in Fig. 56 gezeigt Struktur erhalten wird.
Unter Bezugnahme auf Fig. 58, eine zweite Modifikation des DRAM entsprechend der Ausführungsform 4 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Aus­ führungsform 4, die in Fig. 50 gezeigt ist. Bei der zweiten Mo­ difikation des DRAM entsprechend der Ausführungsform 4, die in Fig. 58 gezeigt ist, sind jedoch die Freiräume, die zwischen der unteren Kondensatorelektrode 170a und der dritten Zwischen­ schicht-Isolierschicht 77 befindlich sind, derart definiert, daß sie teilweise eine Bodenoberfläche der unteren Kondensatorelek­ trode 170a in einem später beschriebenen Herstellungsschritt freilegen. Derart dient der freigelegte Teil der Bodenoberfläche der unteren Kondensatorelektrode 170a ebenfalls als Kondensator aufgrund der Ausbildung der dielektrischen Schicht 150 und ähn­ lichem auf dieser. Derart kann die Kapazität des Kondensators weiter erhöht werden.
Unter Bezugnahme auf Fig. 59 wird nun ein Verfahren zur Herstel­ lung der zweiten Modifikation des DRAM entsprechend der Ausfüh­ rungsform 4 beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 4 sind, die in den Fig. 51 bis 54 gezeigt sind, ausgeführt, danach werden die Sei­ tenwände 100 (siehe Fig. 54), die zwischen der unteren Kondensa­ torelektrode 170a und der dritten Zwischenschicht-Isolierschicht 77 befindlich sind, durch Ätzen entfernt, und danach wird ein Ätzen zum teilweisen Entfernen der zweiten Zwischenschicht- Isolierschicht 37, die unter den Seitenwänden 100 befindlich ist, ausgeführt. Derart können Freiräume derart definiert wer­ den, daß sie die außenseitigen Oberflächen und einen Teil der Bodenoberfläche der unteren Kondensatorelektrode 170a freilegen. Der verbleibende Teil der Bodenoberfläche der unteren Kondensa­ torelektrode 170a ist in Kontakt mit der zweiten Zwischen­ schicht-Isolierschicht 37 zu dieser Zeit, wodurch die zweite Zwischenschicht-Isolierschicht 37 als ein Verstärkungsteil dient, um zu verhindern, daß die untere Kondensatorelektrode 170a aufgrund einer physischen Einwirkung wie einem physikali­ schen Aufprall bei einem Reinigungsschritt oder ähnlichem, die später ausgeführt werden, bricht.
Dann werden die dielektrische Schicht 150 (siehe Fig. 58) und ähnliches ausgebildet, wodurch die in Fig. 58 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 60, eine dritte Modifikation des DRAM entsprechend der Ausführungsform 4 ist grundsätzlich ähnlich bzw. identisch zu der Struktur des DRAM entsprechend der Ausfüh­ rungsform 4, die in Fig. 50 gezeigt ist. Bei der dritten Modifi­ kation des DRAM entsprechend der Ausführungsform 4 sind jedoch körnige Kristalle 74 auf innenseitigen Oberflächen der unteren Kondensatorelektrode 170a ausgebildet. Darum kann die Oberflä­ chenfläche der unteren Kondensatorelektrode 170a ohne Erhöhen der von ihr be legten Fläche erhöht werden, wodurch die Kapazität des Kondensators erhöht wird. Als Folge kann die durch die unte­ re Kondensatorelektrode 170a eingenommene Fläche reduziert wer­ den, während eine konstante Kondensatorkapazität sichergestellt wird. Derart kann die Halbleitervorrichtung verfeinert werden.
Unter Bezugnahme auf die Fig. 61 bis 63 wird nun ein Verfahren zum Herstellen der dritten Modifikation des DRAM entsprechend der Ausführungsform 4 beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 4 sind, die in den Fig. 51 bis 53 gezeigt sind, ausgeführt, und danach werden die körnigen Kristalle 74 auf der Leiterschicht 101 durch einen Schritt, der ähnlich zu demjenigen ist, der bei der Ausführungs­ form 1 verwendet wird, oder ähnliches ausgebildet. Derart wird die in Fig. 61 gezeigte Struktur erhalten.
Dann werden die Leiterschicht 101 und die körnigen Kristalle 74, die auf der dritten Zwischenschicht-Isolierschicht 77 befindlich sind, durch Ätzen entfernt, wie in Fig. 62 gezeigt ist. Zu die­ sem Zeitpunkt kann CMP verwendet werden.
Dann werden die Seitenwände 100 aus dem Inneren der Öffnung 61 durch Ätzen entfernt, wodurch die Freiräume zwischen der unteren Kondensatorelektrode 170a und der dritten Zwischenschicht- Isolierschicht 77 definiert werden, wie in Fig. 63 gezeigt ist.
Danach werden die dielektrische Schicht 150 (siehe Fig. 60) des Kondensators und ähnliches ausgebildet, wodurch die in Fig. 60 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 64, eine vierte Modifikation des DRAM entsprechend der Ausführungsform 4 ist grundsätzlich ähnlich bzw. identisch zu der Struktur des DRAM entsprechend der Ausfüh­ rungsform 4, die in Fig. 50 gezeigt ist. Bei der vierten Modifi­ kation des DRAM entsprechend der Ausführungsform 4 sind jedoch körnige Kristalle 74 überall auf innenseitigen und außenseitigen Oberflächen der unteren Kondensatorelektrode 170a ausgebildet. Darum kann die Oberflächenfläche der unteren Kondensatorelektro­ de 170a weiter ohne Erhöhung der von ihr eingenommene Fläche er­ höht werden. Derart kann die von der unteren Kondensatorelektro­ de 170a eingenommene Fläche verglichen mit dem Stand der Technik weiter reduziert werden, während eine konstante Kondensatorkapa­ zität sichergestellt wird. Als Folge kann die Halbleitervorrich­ tung weiter verfeinert werden.
Nach dem Ausbilden der Öffnung 61 kann deren Breite durch Ätzen ähnlich wie bei der Ausführungsform 3 erhöht werden, wodurch die Breite der dritten Zwischenschicht-Isolierschicht 77, die zwi­ schen der unteren Kondensatorelektrode 170a und einer anderen unteren Kondensatorelektrode befindlich ist, so reduziert werden kann, daß sie kleiner als die minimale Bearbeitungsgröße ist, die durch Photolithographie ausbildbar ist. Derart kann die Halbleitervorrichtung mit einem höheren Integrationsgrad imple­ mentiert werden.
Unter Bezugnahme auf Fig. 65 wird ein Verfahren zum Herstellen der vierten Modifikation des DRAM entsprechend der Ausführungs­ form 4, die in Fig. 64 gezeigt ist, nun beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 4 sind, die in den Fig. 51 bis 55 gezeigt sind, ausgeführt. Danach werden die kör­ nigen Kristalle 74 (siehe Fig. 65) auf den Oberflächen der unte­ ren Kondensatorelektrode 170a durch einen Schritt ausgebildet, der identisch zu demjenigen ist, der bei der Ausführungsform 1 verwendet wird. Derart wird die in Fig. 65 gezeigte Struktur er­ halten.
Danach werden die dielektrische Schicht 150 (siehe Fig. 64) und ähnliches ausgebildet, wodurch die in Fig. 64 gezeigte Struktur erhalten wird.
Die ersten bis vierten Modifikationen der Ausführungsform 4 kön­ nen auf die Ausführungsformen 1 bis 3 angewandt werden, um ver­ gleichbare Wirkungen zu erhalten.
Ausführungsform 5
Unter Bezugnahme auf Fig. 66, ein DRAM entsprechend einer Aus­ führungsform 5 der vorliegenden Erfindung ist grundsätzlich ähn­ lich bzw. identisch in der Struktur zu dem DRAM entsprechend der Ausführungsform 4, die in Fig. 50 gezeigt ist. Jedoch ist die untere Kondensatorelektrode 105 des DRAM entsprechend der Aus­ führungsform 5 in der Form einer dicken Schicht ausgebildet. Bei dem DRAM entsprechend der Ausführungsform 5 sind Freiräume zwi­ schen den Seitenoberflächen der unteren Kondensatorelektrode 105 der dritten Zwischenschicht-Isolierschicht 77 zur Ausbildung der dielektrischen Schicht 150 und der oberen Kondensatorelektrode 151 auf den Seitenoberflächen der unteren Kondensatorelektrode 105 ausgebildet, wodurch die Kapazität des Kondensators erhöht werden kann. Desweiteren werden die Freiräume nur zwischen den Seitenoberflächen der unteren Kondensatorelektrode 105 und der dritten Zwischenschicht-Isolierschicht 77 in einem später be­ schriebenen Herstellungsschritt definiert, wodurch die Bo­ denoberfläche der unteren Kondensatorelektrode 105 in Kontakt mit der zweiten Zwischenschicht-Isolierschicht 37 gebracht wer­ den kann, während solche Freiräume definiert sind bzw. werden.
Wenn ein Halbleitersubstrat, das mit dieser Halbleitervorrich­ tung vorgesehen ist, in dem Zustand, in dem die Freiräume defi­ niert sind, gereinigt wird, dient daher die zweite Zwischen­ schicht-Isolierschicht 37, die in Kontakt mit der Bodenoberflä­ che der unteren Kondensatorelektrode 105 ist, als ein Verstär­ kungsteil, um zu verhindern, daß die untere Kondensatorelektrode 105 teilweise verursacht durch eine physische Einwirkung wie ein physikalische Vibration bei dem Reinigungsschritt oder ähnlichen bricht.
Desweiteren ist die untere Kondensatorelektrode 105 in der drit­ ten Zwischenschicht-Isolierschicht 77 eingebettet, wodurch keine Stufe an der oberen Oberfläche der vierten Zwischenschicht- Isolierschicht 205 zwischen einem Speicherzellenbereich und ei­ nem peripheren Schaltungsbereich oder ähnlichem verursacht wird. Im Falle des Ausbildens einer Verdrahtungsschicht, die aus Alu­ minium oder ähnlichem besteht, auf der vierten Zwischenschicht- Isolierschicht 205 durch Photolithographie wird daher verhin­ dert, daß das Muster der Verdrahtungsschicht durch eine solche Stufe auf der oberen Oberfläche der vierten Zwischenschicht- Isolierschicht 205 unscharf gemacht wird. Derart wird verhin­ dert, daß die Verdrahtungsschicht als Ergebnis aus einem un­ scharfen Muster getrennt oder kurzgeschlossen wird. Als Folge kann die Halbleitervorrichtung mit höherer Integrationsdichte Implementieren, während die Kapazität des Kondensators sicherge­ stellt und eine hohe Zuverlässigkeit erreicht wird.
Bei der Ausführungsform 5 kann die Breite der Öffnung 61 durch Ätzen zum Reduzieren der Breite eines Teils der dritten Zwi­ schenschicht-Isolierschicht 77, der zwischen der unteren Konden­ satorelektrode 105 und einer anderen unteren Kondensatorelektro­ de befindlich ist, derart, daß sie kleiner als die minimale Be­ arbeitungsgröße ist, die durch Photolithographie ausbildbar ist, reduziert werden. Derart kann der Zwischenraum zwischen der un­ teren Kondensatorelektrode 105 und der anderen unteren Kondensa­ torelektrode verglichen mit dem Stand der Technik reduziert wer­ den. Als Folge kann die Halbleitervorrichtung mit einem höheren Integrationsgrad implementiert werden.
Unter Bezugnahme auf die Fig. 67 bis 69 wird nun ein Verfahren zum Herstellen des DRAM entsprechend der Ausführungsform 5 be­ schrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 4 sind, die in den Fig. 51 und 52 gezeigt sind, ausgeführt, und danach wird eine dielektrische Schicht 104, die aus amorphen Silizium oder ähnli­ chem besteht, auf der dritten Zwischenschicht-Isolierschicht 77 und in der Öffnung 61 ausgebildet, wie in Fig. 67 gezeigt ist.
Dann wird ein Teil der dielektrischen Schicht 104, der auf der dritten Zwischenschicht-Isolierschicht 77 angeordnet ist, durch trockenes Ätzen oder CMP entfernt, wodurch die in Fig. 68 ge­ zeigte Struktur erhalten wird. Derart wird die untere Kondensa­ torelektrode 105 ausgebildet.
Dann werden die Seitenwände 100 (siehe Fig. 68) durch Ätzen ent­ fernt, wie in Fig. 69 gezeigt ist, wodurch die Freiräume zwi­ schen der unteren Kondensatorelektrode 105 und der dritten Zwi­ schenschicht-Isolierschicht 77 definiert werden.
Danach werden die dielektrische Schicht 150 (siehe Fig. 66) und ähnliches auf den Oberflächen der unteren Kondensatorelektrode 105 und der dritten Zwischenschicht-Isolierschicht 77 ausgebil­ det, wodurch die in Fig. 66 gezeigte Struktur erhalten wird. Der periphere Schaltungsbereich wird durch Herstellungsschritte aus­ gebildet, die identisch zu denjenigen für den peripheren Schal­ tungsbereich des DRAM entsprechend der Ausführungsform 1 sind, die in den Fig. 3 bis 13 gezeigt sind.
Unter Bezugnahme auf Fig. 70, einer Modifikation des DRAM ent­ sprechend der Ausführungsform 5 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Ausfüh­ rungsform 5, die in Fig. 66 gezeigt ist. Bei der Modifikation des DRAM entsprechend der Ausführungsform 5 sind jedoch die kör­ nigen Kristalle 74 auf Oberflächen der unteren Kondensatorelek­ trode 105 ausgebildet. Zusätzlich zu der Wirkung des DRAM ent­ sprechend der Ausführungsform 5, die in Fig. 66 gezeigt ist, kann daher die Oberflächenfläche der unteren Kondensatorelektro­ de 105 ohne Erhöhung der von ihr eingenommenen Fläche erhöht werden. Derart kann die Kapazität des Kondensators erhöht wer­ den. Darum kann die von der unteren Kondensatorelektrode 105 eingenommene Fläche verglichen mit dem Stand der Technik redu­ ziert werden, während eine konstante Kondensatorkapazität si­ chergestellt wird. Als Folge kann die Halbleitervorrichtung wei­ ter verfeinert werden.
Unter Bezugnahme auf Fig. 71 wird nun ein Verfahren zum Herstel­ len der Modifikation des DRAM entsprechend der Ausführungsform 5 beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 5 sind, die in den Fig. 67 bis 69 gezeigt sind, ausgeführt, und danach werden die körnigen Kristalle 74 auf den Oberflächen der unteren Kondensa­ torelektrode 105 ausgebildet, wie in Fig. 71 gezeigt ist. Diese körnigen Kristalle 74 werden durch einen Schritt ausgebildet, der ähnlich bzw. identisch zu demjenigen zur Ausbildung der kör­ nigen Kristalle 74 in dem DRAM entsprechend der Ausführungsform 1 ist.
Danach werden die dielektrische Schicht 150 (siehe Fig. 70) und ähnliches auf der dritten Zwischenschicht-Isolierschicht 77 und den Oberflächen der unteren Kondensatorelektrode 105 ausgebil­ det, wodurch die in Fig. 70 gezeigte Struktur erhalten wird.
Ausführungsform 6
Fig. 72 ist eine Schnittansicht eines DRAM entsprechend einer Ausführungsform 6 der vorliegenden Erfindung, die entlang der Linie 700-700 in der typischen Draufsicht des Speicherzellenbe­ reichs des DRAM, die in Fig. 1 gezeigt ist, genommen ist.
Unter Bezugnahme auf Fig. 72, die Grabentrennoxidschicht 40 ist an der Hauptoberfläche des Halbleitersubstrates 1 zum Einschlie­ ßen des aktiven Bereichs 39 in dem Speicherzellenbereich des DRAM entsprechend der Ausführungsform 6 der vorliegenden Erfin­ dung ausgebildet. Source/Drain-Bereiche 201b und 201c sind an der Hauptoberfläche des Halbleitersubstrates 1 ausgebildet. Des­ weiteren ist eine Gateelektrode 43b an der Hauptoberfläche des Halbleitersubstrates 1 über einer Gateisolierschicht 42b ausge­ bildet. Eine Siliziumnitridschicht 44b ist an der Gateelektrode 43b ausgebildet. Seitenwände 46c und 46d, die aus Siliziumni­ tridschichten bestehen, sind auf Seitenoberflächen der Silizium­ nitridschicht 44b, der Gateelektrode 43b und der Gateisolier­ schicht 42b ausgebildet. Eine nicht-dotierte Siliziumoxidschicht 47 ist auf der Siliziumnitridschicht 44b, den Seitenwänden 46c und 46d und der Hauptoberfläche des Halbleitersubstrates 1 aus­ gebildet. Eine erste Zwischenschicht-Isolierschicht 48 ist auf der nicht-dotierten Siliziumoxidschicht 47 ausgebildet. Die Bit­ leitung 174, die aus einer dotierten Polysiliziumschicht 52 und einer hochschmelzendes Metall-Silizid-Schicht 53 besteht, ist auf der ersten Zwischenschicht-Isolierschicht 48 ausgebildet. Seitenwände 55a und 55b, die aus Siliziumnitridschichten beste­ hen, sind auf Seitenoberflächen der Siliziumnitridschicht 54 und der Bitleitung 174 ausgebildet. Eine zweite Zwischenschicht- Isolierschicht 37 ist auf der Siliziumnitridschicht 54, den Sei­ tenwänden 55a und 55b und der ersten Zwischenschicht- Isolierschicht 48 ausgebildet. Die erste und zweite Zwischen­ schicht-Isolierschicht 48 und 37 und die nicht-dotierte Siliziu­ moxidschicht 47 sind teilweise entfernt, wodurch eine Öffnung 110 ausgebildet ist. Die zweite Zwischenschicht-Isolierschicht 37 ist derart ausgebildet, daß sie sich von dem Speicherzellen­ bereich zu einem peripheren Schaltungsbereich erstreckt. Eine untere Kondensatorelektrode 112, die aus amorphen Silizium oder Polysilizium besteht, ist in der Öffnung 110 derart ausgebildet, daß sie sich teilweise nach oben über die zweite Zwischen­ schicht-Isolierschicht 37 erstreckt. Eine dielektrische Schicht 150 ist auf der unteren Kondensatorelektrode 112 und der zweiten Zwischenschicht-Isolierschicht 37 ausgebildet. Eine obere Kon­ densatorelektrode 151 ist auf der dielektrischen Schicht 150 ausgebildet. Eine dritte Zwischenschicht-Isolierschicht 205 ist auf der oberen Kondensatorelektrode 151 ausgebildet. Der peri­ phere Schaltungsbereich des DRAM entsprechend der Ausführungs­ form 6 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu demjenigen des DRAM entsprechend der Ausführungsform 1, die in Fig. 2 gezeigt ist.
Bei dem DRAM entsprechend der Ausführungsform 6 ist die untere Kondensatorelektrode 112 teilweise in die zweite Zwischen­ schicht-Isolierschicht 37 eingebettet. Darum kann der Unter­ schied zwischen den vertikalen Positionen der oberen Oberfläche der zweiten Zwischenschicht-Isolierschicht 37 und der oberen Oberfläche der unteren Kondensatorelektrode 112 in dem Speicher­ zellenbereich verglichen mit dem Stand der Technik reduziert werden. Im Fall des Ausbildens der dritten Zwischenschicht- Isolierschicht 205 in dem Speicherzellenbereich und dem periphe­ ren Schaltungsbereich kann daher eine Stufe an der oberen Ober­ fläche der dritten Zwischenschicht-Isolierschicht 205 zwischen dem Speicherzellenbereich und dem peripheren Schaltungsbereich reduziert werden. Im Falle des Ausbildens einer Verdrahtungs­ schicht, die aus Aluminium oder ähnlichem besteht, auf der drit­ ten Zwischenschicht-Isolierschicht 205 durch Photolithographie kann als Folge verhindert werden, daß das Muster der Verdrah­ tungsschicht durch eine solche Stufe an der oberen Oberfläche der dritten Zwischenschicht-Isolierschicht 205 verschmiert bzw. unscharf wird. Als Folge kann verhindert werden, daß die Ver­ drahtungsschicht resultierend aus einem unscharfen Muster ge­ trennt oder kurzgeschlossen wird. Derart kann die Halbleitervor­ richtung mit einer höheren Integrationsdichte implementiert wer­ den, während die Kapazität des Kondensators sichergestellt und eine hohe Zuverlässigkeit erhalten wird.
Desweiteren sind die untere Kondensatorelektrode 112, die Sili­ ziumnitridschicht 54 und die Seitenwand 55b in Kontakt miteinan­ der, wie in Fig. 72 gezeigt ist, wodurch die Siliziumnitrid­ schicht 54 und die Seitenwand 55b als Masken bei einem Ätz­ schritt zum Ausbilden der Öffnung 110 verwenden werden können, wie später beschrieben wird. Darum ist kein Schritt des Musterns eines Resistmusters notwendig zur Ausbildung des Kontaktloches 110 zum Verbinden der unteren Kondensatorelektrode 112 mit dem Source/Drain-Bereich 201b auf der Hauptoberfläche des Halblei­ tersubstrates 1, anders als beim Stand der Technik. Derart kann die Anzahl der Herstellungsschritte reduziert werden.
Unter Bezugnahme auf die Fig. 73 bis 77 wird nun ein Verfahren zum Herstellen des DRAM entsprechend der Ausführungsform 6 be­ schrieben.
Zuerst wird die Grabentrennoxidschicht 40 (siehe Fig. 73) an bzw. in der Hauptoberfläche des Halbleitersubstrates 1 (siehe Fig. 73) zum Einschließen des aktiven Bereiches 39 ausgebildet. Eine Siliziumoxidschicht (nicht gezeigt) zum Definieren der Ga­ teisolierschicht 42b wird auf der Hauptoberfläche des Halblei­ tersubstrates 1 ausgebildet. Eine Polysiliziumschicht (nicht ge­ zeigt) zum Definieren der Gateelektrode 43b wird auf der Silizi­ umoxidschicht ausgebildet. Eine Siliziumnitridschicht (nicht ge­ zeigt) wird auf der Polysiliziumschicht ausgebildet. Ein Re­ sistmuster (nicht gezeigt) wird auf der Siliziumnitridschicht ausgebildet und als eine Maske zum teilweisen Entfernen der Si­ liziumnitridschicht, der Polysiliziumschicht und der Silizium­ oxidschicht durch Ätzen verwendet. Derart werden die Gateiso­ lierschicht 42b (siehe Fig. 73), die Gateelektrode 43b (siehe Fig. 73) und die Siliziumnitridschicht 44b (siehe Fig. 73) aus­ gebildet. Danach wird das Resistmuster entfernt. Dann wird eine Siliziumnitridschicht (nicht gezeigt) zum Bedecken der gesamten Oberfläche ausgebildet. Diese Siliziumnitridschicht wird teil­ weise durch anisotropes Ätzen entfernt, wodurch die Seitenwände 46c und 46d (siehe Fig. 73) auf den Seitenoberflächen der Gatei­ solierschicht 42b, der Gateelektrode 43b und der Siliziumnitrid­ schicht 44b ausgebildet werden.
Die nicht-dotierte Siliziumoxidschicht 47 (siehe Fig. 73) wird zum Bedecken der gesamten Oberfläche ausgebildet. Die erste Zwi­ schenschicht-Isolierschicht 48 (siehe Fig. 73) wird auf der nicht-dotierten Siliziumoxidschicht 47 ausgebildet. Eine dotier­ te Polysiliziumschicht (nicht gezeigt) wird auf der ersten Zwi­ schenschicht-Isolierschicht 48 ausgebildet. Eine hochschmelzen­ des Metall-Silizid-Schicht (nicht gezeigt) wird auf der dotier­ ten Polysiliziumschicht ausgebildet. Eine Siliziumnitridschicht (nicht gezeigt) wird auf der hochschmelzendes Metall-Silizid- Schicht ausgebildet. Ein Resistmuster (nicht gezeigt) wird auf der Siliziumnitridschicht ausgebildet und danach als eine Maske zum teilweisen Entfernen der Siliziumnitridschicht, der hoch­ schmelzendes Metall-Silizid-Schicht und der dotierten Polysili­ ziumschicht verwendet, wodurch die Bitleitung 174 (siehe Fig. 73), die aus der dotierten Polysiliziumschicht 52 (siehe Fig. 73) und der hochschmelzendes Metall-Silizid-Schicht 53 (siehe Fig. 73) besteht, und die Siliziumnitridschicht 54 (siehe Fig. 73) ausgebildet werden. Eine Siliziumnitridschicht (nicht ge­ zeigt) wird zum Bedecken der gesamten Oberfläche ausgebildet und danach teilweise durch anisotropes Ätzen entfernt, wodurch die Seitenwände 55a und 55b (siehe Fig. 73) ausgebildet werden. Die zweite Zwischenschicht-Isolierschicht 37 (siehe Fig. 73) wird auf der Siliziumnitridschicht 54 ausgebildet. Eine Bor-dotierte Siliziumoxidschicht 60 (siehe Fig. 73) wird auf der zweiten Zwi­ schenschicht-Isolierschicht 37 ausgebildet. Derart wird die in Fig. 73 gezeigte Struktur erhalten. Die Schritte zum Herstellen eines Feldeffekttransistors und einer Verdrahtungsschicht in ei­ nem peripheren Schaltungsbereich sind ähnlich bzw. identisch zu denjenigen für den Feldeffekttransistor und die Verdrahtungs­ schicht in dem peripheren Schaltungsbereich des DRAM entspre­ chend der Ausführungsform 1.
Dann wird ein Resistmuster (nicht gezeigt) auf der Bor-dotierten Siliziumoxidschicht 60 ausgebildet und danach als eine Maske zum teilweisen Entfernen der Bor-dotierten Siliziumoxidschicht 60, der zweiten Zwischenschicht-Isolierschicht 37, der ersten Zwi­ schenschicht-Isolierschicht 48 und der nicht-dotierten Silizium­ oxidschicht 47 verwendet, wodurch die Öffnung 110 ausgebildet wird (siehe Fig. 74). Bei dem Ätzschritt zur Ausbildung der Öff­ nung 110 werden die Siliziumnitridschichten 54 und 44b und die Seitenwände 55b und 46c als Teile der Maske verwendet, wodurch die Öffnung 110 den Source/Drain-Bereich 201b in einer selbst­ ausrichtenden Weise erreichen kann. Danach wird das Resistmuster entfernt, wodurch die in Fig. 74 gezeigte Struktur erhalten wird.
Die Breite der Öffnung 110 kann durch isotropes Ätzen erhöht werden. Derart kann die Breite eines Teils der zweiten Zwischen­ schicht-Isolierschicht 37, der zwischen der Öffnung 110 und ei­ ner anderen Öffnung für eine andere untere Kondensatorelektrode befindlich ist, derart reduziert werden, daß er kleiner als die minimale Bearbeitungsgröße ist, die durch Photolithographie aus­ bildbar ist. Im Falle des Ausbildens der unteren Kondensatore­ lektrode 112 (siehe Fig. 72) in der Öffnung 110 kann daher der Zwischenraum bzw. Abstand zwischen der unteren Kondensatorelek­ trode 112 und der anderen unteren Kondensatorelektrode vergli­ chen mit dem Stand der Technik reduziert werden. Als Folge kann die Halbleitervorrichtung mit einer höheren Integrationsdichte implementiert werden.
Dann wird eine Leiterschicht 111, die aus amorphen Silizium oder ähnlichem besteht, auf der Bor-dotierten Siliziumoxidschicht 60 und in der Öffnung 110 ausgebildet, wie in Fig. 75 gezeigt ist.
Dann wird die Leiterschicht 111 (siehe Fig. 75), die auf der Bor-dotierten Siliziumoxidschicht 60 befindlich ist, durch troc­ kenes Ätzen oder CMP entfernt, wodurch die untere Kondensatore­ lektrode 112 ausgebildet wird, wie in Fig. 76 gezeigt ist.
Dann wird die Bor-dotierte Siliziumoxidschicht 60 (siehe Fig. 76) durch Ätzen entfernt, wie in Fig. 77 gezeigt ist.
Danach werden die dielektrische Schicht 150 (siehe Fig. 72) und ähnliches auf der unteren Kondensatorelektrode 112 und der zwei­ ten Zwischenschicht-Isolierschicht 37 ausgebildet, wodurch die in Fig. 72 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 78, eine erste Modifikation des DRAM entsprechend der Ausführungsform 6 ist grundsätzlich identisch in der Struktur zu dem DRAM entsprechend der Ausführungsform 6, die in Fig. 72 gezeigt ist. Bei der ersten Modifikation des DRAM entsprechend der Ausführungsform 6 sind jedoch körnige Kristalle 74 auf innenseitigen Oberflächen der unteren Kondensatorelektro­ de 112 ausgebildet. Darum kann die Oberflächenfläche der unteren Kondensatorelektrode 112 ohne Erhöhung der von ihr belegten Flä­ che erhöht werden. Derart kann die Kapazität des Kondensators erhöht werden. Als Folge kann die von der unteren Kondensatore­ lektrode 112 belegte Fläche reduziert werden, während eine kon­ stante Kondensatorkapazität sichergestellt wird. Als Folge kann die Halbleitervorrichtung weiter verfeinert werden.
Um die erste Modifikation des DRAM entsprechend der Ausführungs­ form 6 herzustellen, werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 6 sind, die in den Fig. 73 bis 75 gezeigt sind, ausgeführt, und danach wird ein Herstellungsschritt, der identisch zu demjenigen für die dritte Modifikation des DRAM entsprechend der Ausfüh­ rungsform 1 ist, der in Fig. 22 gezeigt ist, ausgeführt. Danach werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 6 sind, die in den Fig. 76 und 77 gezeigt sind, ausgeführt, wodurch die in Fig. 78 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 79, eine zweite Modifikation des DRAM entsprechend der Ausführungsform 6 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Aus­ führungsform 6, die in Fig. 72 gezeigt ist. Bei der zweiten Mo­ difikation des DRAM entsprechend der Ausführungsform 6, die in Fig. 79 gezeigt ist, sind jedoch körnige Kristalle 74 auch auf inneren Oberflächen und außenseitigen Oberflächen der unteren Kondensatorelektrode 112 ausgebildet. Darum kann die Oberflä­ chenfläche der unteren Kondensatorelektrode 112 ohne Erhöhung der von ihr eingenommenen Fläche erhöht werden. Derart kann die durch die untere Kondensatorelektrode 112 eingenommene Fläche weiter reduziert werden, während eine konstante Kondensatorkapa­ zität sichergestellt wird.
Unter Bezugnahme auf Fig. 80 wird nun ein Verfahren zur Herstel­ lung der zweiten Modifikation des DRAM entsprechend der Ausfüh­ rungsform 6 beschrieben.
Zuerst werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 6 sind, die in den Fig. 73 bis 77 gezeigt sind, ausgeführt, und danach werden die körnigen Kristalle 74 (siehe Fig. 80) auf den Oberflächen der unteren Kondensatorelektrode 112 ausgebildet. Die körnigen Kri­ stalle 74 werden durch einen Schritt ausgebildet, der ähnlich zu demjenigen zur Ausbildung der körnigen Kristalle 74 in dem DRAM entsprechend der Ausführungsform 1 ist. Derart wird die in Fig. 80 gezeigte Struktur erhalten.
Danach werden die dielektrische Schicht 150 (siehe Fig. 79) und ähnliches auf den körnigen Kristallen 74 und der zweiten Zwi­ schenschicht-Isolierschicht 37 ausgebildet, wodurch die in Fig. 79 gezeigte Struktur erhalten wird.
Unter Bezugnahme auf Fig. 81, eine dritte Modifikation des DRAM entsprechend der Ausführungsform 6 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Aus­ führungsform 6, die in Fig. 72 gezeigt ist. Bei der dritten Mo­ difikation des DRAM entsprechend der Ausführungsform 6 ist je­ doch die untere Kondensatorelektrode 92 in der Form einer dicken Schicht ausgebildet. Die dritte Modifikation des DRAM entspre­ chend der Ausführungsform 6, die in Fig. 81 gezeigt ist, erzielt eine Wirkung, die ähnlich bzw. identisch zu derjenigen des DRAM entsprechend der Ausführungsform 6 ist, die in Fig. 72 gezeigt ist.
Um die dritte Modifikation des DRAM entsprechend der Ausfüh­ rungsform 6, die in Fig. 81 gezeigt ist, herzustellen, werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 6 sind, die in den Fig. 73 und 74 gezeigt sind, ausgeführt, und danach werden Herstellungs­ schritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 2 sind, die in den Fig. 28 und 29 gezeigt sind, ausgeführt. Derart wird die in Fig. 81 gezeigte Struktur erhalten.
Unter Bezugnahme auf Fig. 82, eine vierte Modifikation des DRAM entsprechend der Ausführungsform 6 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu der dritten Modifikation des DRAM entsprechend der Ausführungsform 6, die in Fig. 81 gezeigt ist. Bei der vierten Modifikation, die in Fig. 82 gezeigt ist, sind jedoch Seitenwände 96 und 97 auf Seitenoberflächen der un­ teren Kondensatorelektrode 92 ausgebildet. Die Oberflächen der Seitenwände 96 und 97 sind zumindestens teilweise gekrümmt. Dar­ um können die Oberflächenflächen der Seitenoberflächen der unte­ ren Kondensatorelektrode 92 verglichen mit dem Fall des Ausbil­ dens von keinen Seitenwänden 96 und 97 erhöht werden. Derart kann die Kondensatorkapazität erhöht werden. Darum kann die von der unteren Kondensatorelektrode 92 eingenommene Fläche vergli­ chen mit dem Stand der Technik reduziert werden, während eine konstante Kondensatorkapazität sichergestellt wird. Als Folge kann die Halbleitervorrichtung weiter verfeinert werden.
Um die vierte Modifikation des DRAM entsprechend der Ausfüh­ rungsform 6, die in Fig. 82 gezeigt ist, herzustellen, werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 6 sind, die in den Fig. 73 und 74 gezeigt sind, ausgeführt, und danach werden Herstellungs­ schritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 2 sind, die in den Fig. 28 und 29 gezeigt sind, ausgeführt. Danach werden Herstellungsschritte, die iden­ tisch zu denjenigen für die erste Modifikation des DRAM entspre­ chend der Ausführungsform 2 sind, die in den Fig. 31 und 32 ge­ zeigt sind, ausgeführt. Derart wird die in Fig. 82 gezeigte Struktur erhalten.
Unter Bezugnahme auf Fig. 83, eine fünfte Modifikation des DRAM entsprechend der Ausführungsform 6, die grundsätzlich ähnlich bzw. identisch in der Struktur zu der vierten Modifikation des DRAM entsprechend der Ausführungsform 6 ist, die in Fig. 82 ge­ zeigt ist, weist weiter körnige Kristalle 98 auf Oberflächen der Seitenwände 96 und 97 auf, die auf den Seitenoberflächen der un­ teren Kondensatorelektrode 92 ausgebildet sind. Bei der vierten Modifikation des DRAM entsprechend der Ausführungsform 6, die die körnigen Kristalle 98 aufweist, kann daher die Oberflächen­ fläche der unteren Kondensatorelektrode 92 weiter ohne Erhöhung der von ihr eingenommenen Fläche erhöht werden. Darum kann die Kapazität des Kondensators weiter erhöht werden. Derart kann die von der unteren Kondensatorelektrode 92 eingenommene Fläche ver­ glichen mit dem Stand der Technik reduziert werden, während eine konstante Kondensatorkapazität sichergestellt wird, und die Halbleitervorrichtung kann weiter verfeinert werden.
Um die fünfte Modifikation des DRAM entsprechend der Ausfüh­ rungsform 6, die in Fig. 83 gezeigt ist, herzustellen, werden Herstellungsschritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 6 sind, die in den Fig. 73 und 74 gezeigt sind, ausgeführt, und danach werden Herstellungs­ schritte, die identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 2 sind, die in den Fig. 28 und 29 gezeigt sind, ausgeführt. Dann werden Herstellungsschritte, die iden­ tisch zu denjenigen für die erste Modifikation des DRAM entspre­ chend der Ausführungsform 2 sind, die in den Fig. 31 und 32 ge­ zeigt sind, ausgeführt, und danach wird ein Herstellungsschritt, der identisch zu demjenigen für die dritte Modifikation des DRAM entsprechend der Ausführungsform 2 ist, der in Fig. 36 gezeigt ist, ausgeführt. Derart wird die in Fig. 83 gezeigte Struktur erhalten.
Unter Bezugnahme auf Fig. 84, eine sechste Modifikation des DRAM entsprechend der Ausführungsform 6 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu der fünften Modifikation des DRAM entsprechend der Ausführungsform 6, die in Fig. 83 gezeigt ist. Bei der sechsten Modifikation, die in Fig. 84 gezeigt ist, sind jedoch körnige Kristalle 98 auch auf einer oberen Oberflä­ che der unteren Kondensatorelektrode 92 ausgebildet. Darum kann die Oberflächenfläche der unteren Kondensatorelektrode 92 ver­ glichen mit dem Stand der Technik ohne Erhöhung der von ihr ein­ genommenen Fläche erhöht werden. Derart kann eine Wirkung, die ähnlich zu derjenigen der fünften Modifikation des DRAM entspre­ chend der Ausführungsform 6 ist, die in Fig. 83 gezeigt ist, er­ halten werden.
Um die sechste Modifikation des DRAM entsprechend der Ausfüh­ rungsform 6, die in Fig. 84 gezeigt ist, herzustellen, wird ein Herstellungsschritt, der identisch zu demjenigen für die fünfte Modifikation des DRAM entsprechend der Ausführungsform 6 ist, die in Fig. 83 gezeigt ist, zum Ausbilden der Seitenwände 86 und 87 ausgeführt, und danach wird ein Herstellungsschritt, der identisch zu demjenigen für die vierte Modifikation des DRAM entsprechend der Ausführungsform 2 ist, der in Fig. 38 gezeigt ist, ausgeführt, wodurch die Struktur, die in Fig. 84 gezeigt ist, erhalten wird.
Ausführungsform 7
Ein Speicherzellenbereich eines DRAM entsprechend einer Ausfüh­ rungsform 7 der vorliegenden Erfindung ist grundsätzlich ähnlich bzw. identisch in der Struktur zu demjenigen des DRAM entspre­ chend der Ausführungsform 1, die in Fig. 1 gezeigt ist. Bei dem DRAM entsprechend der Ausführungsform 7 ist jedoch die Bitlei­ tung 174 in der Breite schmäler als das Kontaktloch 49. Fig. 86 zeigt einen Schnitt, der entlang der Linie 500-500 in Fig. 1 ge­ nommen ist. Unter Bezugnahme auf Fig. 86, der DRAM entsprechend der Ausführungsform 7 ist grundsätzlich ähnlich bzw. identisch zu der Struktur der ersten Modifikation des DRAM entsprechend der Ausführungsform 1, die in Fig. 16 gezeigt ist. Jedoch ist der DRAM entsprechend der Ausführungsform 7, die in Fig. 86 ge­ zeigt ist, derart ausgebildet, daß die Bitleitung 174 in der Breite kleiner als das Kontaktloch 49 ist.
Zusätzlich zu der Wirkung der ersten Modifikation des DRAM ent­ sprechend der Ausführungsform 1, die in Fig. 16 gezeigt ist, kann die Halbleitervorrichtung daher verglichen mit dem herkömm­ lichen Fall des Erhöhens der Breite der Bitleitung 174 derart, daß sie breiter als das Kontaktloch 49 ist, weiter verfeinert werden.
Die Bitleitung 174 ist direkt in Kontakt mit der zweiten Zwi­ schenschicht-Isolierschicht 37 und es ist keine Verdrahtungs­ schutztrennschicht wie eine Siliziumnitridschicht dazwischen ausgebildet. Darum kann die Anzahl der Schichten, die in dem Speicherzellenbereich ausgebildet werden, verglichen mit dem allgemeinen Fall des Ausbildens einer Verdrahtungsschutztrenn­ schicht auf der Bitleitung 174 reduziert werden. Derart kann die vertikale Position der oberen Oberfläche der vierten Zwischen­ schicht-Isolierschicht 205 in dem Speicherzellenbereich ernied­ rigt werden, wodurch eine Stufe an der oberen Oberfläche der vierten Zwischenschicht-Isolierschicht 205 zwischen dem Spei­ cherzellenbereich und dem peripheren Schaltungsbereich weiter reduziert wird. Im Falle des Ausbildens einer Verdrahtungs­ schicht, die aus Aluminium oder ähnlichem besteht, auf der vier­ ten Zwischenschicht-Isolierschicht 205 durch Photolithographie kann daher verhindert werden, daß das Muster dieser Verdrah­ tungsschicht durch eine solche Stufe an der oberen Oberfläche der vierten Zwischenschicht-Isolierschicht 205 unscharf gemacht bzw. verschmiert wird. Derart kann verhindert werden, daß die Verdrahtungsschicht einen Defekt wie eine Trennung oder einen Kurzschluß aufweist, wodurch die Halbleitervorrichtung mit höhe­ rer Integrationsdichte implementiert werden kann, während die Kapazität des Kondensators sichergestellt und eine hohe Zuver­ lässigkeit erreicht wird.
Während ein Verfahren zum Herstellen des DRAM entsprechend der Ausführungsform 7, die in Fig. 86 gezeigt ist, grundsätzlich ähnlich bzw. identisch zu demjenigen für die erste Modifikation des DRAM entsprechend der Ausführungsform 1 ist, die in Fig. 16 gezeigt ist, werden eine hochschmelzende Metallschicht 127 aus Titan oder ähnlichem und eine Wolframschicht 126 in dem Kontakt­ loch 49 in einem Herstellungsschritt ausgebildet, der identisch zu demjenigen ist, der in Fig. 7 gezeigt ist. Ein Resistmuster wird auf der Wolframschicht 126 ausgebildet und danach als eine Maske zum teilweisen Entfernen der Wolframschicht 126 und der hochschmelzenden Metallschicht 127 durch Ätzen verwendet, wo­ durch die in Fig. 86 gezeigte Bitleitung 174 ausgebildet wird. Keine Verdrahtungsschutztrennschicht wie eine Siliziumnitrid­ schicht wird auf der Bitleitung 174 ausgebildet, wodurch eine Oberfläche der zweiten Zwischenschicht-Isolierschicht leicht ge­ glättet werden kann.
Unter Bezugnahme auf Fig. 87, eine Modifikation des DRAM ent­ sprechend der Ausführungsform 7 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Ausfüh­ rungsform 7, die in Fig. 86 gezeigt ist. Bei der Modifikation des DRAM entsprechend der Ausführungsform 7, die in Fig. 87 ge­ zeigt ist, ist jedoch ein Stöpsel oder Steckkontakt 128, der aus Phosphor-dotiertem Polysilizium oder ähnlichem besteht, in dem Kontaktloch 49 ausgebildet. Die Bitleitung 174, die aus einer hochschmelzenden Metallschicht 127 aus Titan oder ähnlichem und einer Wolframschicht 126 besteht, ist auf diesem Steckkontakt 128 ausgebildet. Die Bitleitung 174 ist derart ausgebildet, daß sie in der Breite schmäler als das Kontaktloch 49 ist. Derart wird eine Wirkung, die ähnlich zu derjenigen des DRAM entspre­ chend der Ausführungsform 7, die in Fig. 86 gezeigt ist, erhal­ ten.
Ein Verfahren zum Herstellen der Modifikation des DRAM entspre­ chend der Ausführungsform 7, die in Fig. 87 gezeigt ist, ist grundsätzlich ähnlich bzw. identisch zu demjenigen des DRAM ent­ sprechend der Ausführungsform 7, die in Fig. 86 gezeigt ist. In einem Schritt zum Ausbilden der Bitleitung 174 der Modifikation des DRAM entsprechend der Ausführungsform 7, die in Fig. 86 ge­ zeigt ist, wird jedoch der Steckkontakt 128, der aus Phosphor­ dotiertem Polysilizium besteht, zuerst in dem Kontaktloch 49 ausgebildet, und danach wird die Bitleitung 174 ausgebildet.
Ausführungsform 8
Unter Bezugnahme auf Fig. 88, ein Speicherzellenbereich eines DRAM entsprechend einer Ausführungsform 8 der vorliegenden Er­ findung ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem Speicherzellenbereich des DRAM entsprechend der Ausfüh­ rungsform 1, die in Fig. 2 gezeigt ist. Ein peripherer Schal­ tungsbereich des DRAM entsprechend der Ausführungsform 8 der vorliegenden Erfindung ist ebenfalls grundsätzlich ähnlich bzw. identisch in der Struktur zu dem peripheren Schaltungsbereich des DRAM entsprechend der Ausführungsform 1, die in Fig. 2 ge­ zeigt ist. Bei dem DRAM entsprechend der Ausführungsform 8, die in Fig. 88 gezeigt ist, ist jedoch ein Kontaktloch 135 in dem peripheren Schaltungsbereich zum Verbinden der Verdrahtungs­ schicht, die auf der vierten Zwischenschicht-Isolierschicht 205 ausgebildet ist, und der oberen Kondensatorelektrode 151 ausge­ bildet. Desweiteren ist eine Dummy-Verdrahtungsschicht 138 auf einem Bereich ausgebildet, der unter dem Kontaktloch 135 befind­ lich ist, zum Schützen eines peripheren Schaltungselementes wie einem Feldeffekttransistor in dem peripheren Schaltungsbereich.
Selbst falls das Kontaktloch 135 bei einem Ätzschritt zur Aus­ bildung des Kontaktloches 135 durch die obere Kondensatorelek­ trode 151 und die dielektrische Schicht 150 derart hindurchgeht, daß sie dritte Zwischenschicht-Isolierschicht 59, die unter der­ selben befindlich ist, oder ähnliches erreicht, kann die Dummy- Verdrahtungsschicht 138, die aus der dotierten Polysilizium­ schicht 52 und der hochschmelzendes Metall-Silizid-Schicht 53 besteht, das Fortschreiten des Ätzen stoppen. Als Folge kann verhindert werden, daß das periphere Schaltungselement, daß un­ ter der Dummy-Verdrahtungsschicht 138 befindlich ist, durch das Ätzen beschädigt wird. Derart kann verhindert werden, daß die Halbleitervorrichtung einen fehlerhaften Betrieb aufweist, der aus einer Beschädigung des peripheren Schaltungselementes resul­ tiert. Als Folge kann eine hochgradig zuverlässige Halbleiter­ vorrichtung erhalten werden.
Die Herstellungsschritte für den DRAM entsprechend der Ausfüh­ rungsform 8, die in Fig. 88 gezeigt ist, sind im wesentlichen ähnlich bzw. identisch zu denjenigen für den DRAM entsprechend der Ausführungsform 1, die in den Fig. 3 bis 14 gezeigt sind. Jedoch wird die Dummy-Verdrahtungsschicht 138 in einem Herstel­ lungsschritt ausgebildet, der identisch zu demjenigen für die Verdrahtungsschicht 202 in dem peripheren Schaltungsbereich, der in Fig. 2 gezeigt ist, ist.
Unter Bezugnahme auf Fig. 89, eine erste Modifikation des DRAM entsprechend der Ausführungsform 8 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem DRAM entsprechend der Aus­ führungsform 8, die in Fig. 88 gezeigt ist. Bei der ersten Modi­ fikation des DRAM entsprechend der Ausführungsform 8, die in Fig. 89 gezeigt ist, sind jedoch keine peripheren Schaltungsele­ mente wie eine Verdrahtungsschicht und ein Feldeffekttransistor in einem Bereich ausgebildet, der unter dem Kontaktloch 135 in dem peripheren Schaltungsbereich befindlich ist.
Selbst falls das Kontaktloch 135 in einem Ätzschritt zur Ausbil­ den des Kontaktloches 135 durch die obere Kondensatorelektrode 151 und ähnliches derart hindurchgeht, daß sie die dritte Zwi­ schenschicht-Isolierschicht 59, die unter derselben befindlich ist, erreicht, werden daher keine peripheren Schaltungselemente durch dieses Ätzen beschädigt.
Ein Verfahren zur Herstellung der ersten Modifikation des DRAM entsprechend der Ausführungsform 8, die in Fig. 89 gezeigt ist, ist im wesentlichen ähnlich bzw. identisch zu demjenigen für den DRAM entsprechend der Ausführungsform 8, die in Fig. 88 gezeigt ist. Jedoch sind das Kontaktloch 135 und die peripheren Schal­ tungselemente auf Bereichen ausgebildet, die sich in der Drauf­ sicht nicht überlappen.
Unter Bezugnahme auf Fig. 90, ein Speicherzellenbereich einer zweiten Modifikation des DRAM entsprechend der Ausführungsform 8 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu dem­ jenigen des DRAM entsprechend der Ausführungsform 8, die in Fig. 88 gezeigt ist. In einem peripheren Schaltungsbereich sind die dritte Zwischenschicht-Isolierschicht 59 und die Siliziumnitrid­ schicht 58 teilweise entfernt, wodurch eine Öffnung 303 gebildet ist. Eine untere Dummy-Kondensatorelektrode 140, die aus einem Material besteht, daß ähnlich oder identisch zu demjenigen für die untere Kondensatorelektrode 170a des Speicherzellenbereiches ist, ist in der Öffnung 303 ausgebildet. Die dielektrische Schicht 150 ist auf der dritten Zwischenschicht-Isolierschicht 59 und der unteren Dummy-Kondensatorelektrode 140 ausgebildet. Die obere Kondensatorelektrode 151 ist auf der dielektrischen Schicht 150 ausgebildet. Das Kontaktloch 135 erreicht die obere Kondensatorelektrode 151 an einem Bodenabschnitt der unteren Dummy-Kondensatorelektrode 140.
Derart ist die untere Dummy-Kondensatorelektrode 140 ausgebildet zur Ausbildung des Kontaktloches 135 in dem Bereich, der über derselben befindlich ist, wodurch die Tiefe des Kontaktloches 135 größer als diejenige des Kontaktloches 135 bei dem DRAM ent­ sprechend der Ausführungsform 8, di 26359 00070 552 001000280000000200012000285912624800040 0002019836965 00004 26240e in Fig. 88 gezeigt ist, ge­ macht werden kann. Derart kann die Differenz zwischen den Tiefen eines anderen Kontaktloches (nicht gezeigt), das die Verdrah­ tungsschicht 202 (siehe Fig. 2) in dem peripheren Schaltungsbe­ reich erreicht, und dem Kontaktloch 135 (siehe Fig. 90) des DRAM entsprechend der Ausführungsform 8 reduziert werden. Als Folge kann verhindert werden, daß die obere Kondensatorelektrode 151 in einem Bodenabschnitt des Kontaktloches 135 bei einem Ätz­ schritt zur Ausbildung des Kontaktloches 135 exzessiv geätzt wird. Derart kann verhindert werden, daß das Ätzen durch die obere Kondensatorelektrode 151 hindurchgeht und die zweite Zwi­ schenschicht-Isolierschicht 37, die unter derselben angeordnet ist, erreicht.
Während ein Verfahren zum Herstellen der zweiten Modifikation des DRAM entsprechend der Ausführungsform 8, die in Fig. 90 ge­ zeigt ist, grundsätzlich ähnlich bzw. identisch zu demjenigen für die erste Modifikation des DRAM entsprechend der Ausfüh­ rungsform 8 ist, die in Fig. 89 gezeigt ist, wird die untere Dummy-Kondensatorelektrode 140 gleichzeitig mit der unteren Kon­ densatorelektrode 170a in dem Speicherzellenbereich ausgebildet.
Unter Bezugnahme auf Fig. 91, eine dritte Modifikation des DRAM entsprechend der Ausführungsform 8 der vorliegenden Erfindung ist grundsätzlich ähnlich bzw. identisch in der Struktur zu der zweiten Modifikation des DRAM entsprechend der Ausführungsform 8, die in Fig. 90 gezeigt ist. Bei der dritten Modifikation des DRAM entsprechend der Ausführungsform 8, die in Fig. 91 gezeigt ist, wird jedoch die horizontale Breite der unteren Dummy- Kondensatorelektrode 140 reduziert, während die vertikale Dicke der oberen Kondensatorelektrode 151 in der unteren Dummy- Kondensatorelektrode 140 verglichen mit derjenigen der zweiten Modifikation, die in Fig. 90 gezeigt ist, erhöht ist. Das Kon­ taktloch 135 wird in einem oberen Abschnitt der oberen Kondensa­ torelektrode 151, die die große vertikale Dicke aufweist, ausge­ bildet.
Derart wird die vertikale Dicke der oberen Kondensatorelektrode 151, die unter dem Kontaktloch 135 befindlich ist, derart er­ höht, daß verhindert werden kann, daß das Kontaktloch 135 bei einem Ätzschritt zur Ausbildung des Kontaktloches 135 durch die obere Kondensatorelektrode 151 ausgebildet werden kann und die zweite Zwischenschicht-Isolierschicht 37 erreicht. Desweiteren kann die Tiefe des Kontaktloches 135 frei durch Einstellen der Breite der Öffnung 303 und der Dicke der oberen Kondensatorelek­ trode 151 geändert werden.
Ein Verfahren zum Herstellen der dritten Modifikation des DRAM entsprechend der Ausführungsform 8, die in Fig. 91 gezeigt ist, ist grundsätzlich ähnlich bzw. identisch zu demjenigen für die zweite Modifikation des DRAM entsprechend der Ausführungsform 8, die in Fig. 90 gezeigt ist.
Um eine Halbleitervorrichtung zu erhalten, die mit einer hohen Integrationsdichte implementiert werden kann, während eine kon­ stante Kondensatorkapazität sichergestellt und eine hohe Zuver­ lässigkeit erreicht wird, wird eine Verdrahtung, die einen nied­ rigeren Widerstand und eine niedrigere Kapazität aufweist, in einem Speicherzellenbereich und einem peripheren Schaltungsbe­ reich benötigt bzw. gefordert.
Unter Bezugnahme auf Fig. 118, eine Siliziumnitridschicht 1022 ist auf einer Hauptoberfläche eines Halbleitersubstrates 1001 in Bezug auf eine herkömmliche Verdrahtung ausgebildet. Eine nicht- dotierte Siliziumoxidschicht 1143 ist auf der Siliziumnitrid­ schicht 1002 ausgebildet. Die nicht-dotierte Siliziumoxidschicht 1143 und die Siliziumnitridschicht 1002 sind teilweise entfernt, wodurch eine Öffnung 1003 ausgebildet ist. Eine Verdrahtung 1005, die aus Polysilizium besteht, ist in der Öffnung 1003 aus­ gebildet.
Unter Bezugnahme auf die Fig. 119 und 120 werden nun Schritte zur Herstellung der herkömmlichen Verdrahtung 1005 beschrieben.
Zuerst wird die Siliziumnitridschicht 1002 (siehe Fig. 119) auf der Hauptoberfläche des Halbleitersubstrates 1001 ausgebildet (siehe Fig. 119). Die Siliziumnitridschicht 1002 kann durch eine Silizium-Oxi-Nitrid-Schicht oder eine Schicht mit einer Mehr­ schichtstruktur aus einer Siliziumnitridschicht und einer Sili­ zium-Oxi-Nitrid-Schicht ersetzt werden. Die nicht-dotierte Sili­ ziumoxidschicht 1143 (siehe Fig. 119) wird auf der Siliziumni­ tridschicht 1002 ausgebildet. Die nicht-dotierte Siliziumoxid­ schicht 1143 kann durch eine Siliziumoxidschicht, die mit Phos­ phor oder Bor dotiert ist, ersetzt werden. Ein Resistmuster (nicht gezeigt) wird auf den nicht-dotierten Siliziumoxidschicht 1143 ausgebildet und danach als eine Maske zum teilweisen Ent­ fernen der nicht-dotierten Siliziumoxidschicht 1143 und der Si­ liziumnitridschicht 1002 verwendet, wodurch die Öffnung 1003 ausgebildet wird (siehe Fig. 119). Derart wird die in Fig. 119 gezeigte Struktur erhalten.
Dann wird eine Polysiliziumschicht 1004 auf der nicht-dotierten Siliziumoxidschicht 1143 und in der Öffnung 1003 ausgebildet, wie in Fig. 120 gezeigt ist. Die Polysiliziumschicht 1004 kann durch eine amorphe Siliziumschicht ersetzt werden. Die Polysili­ ziumschicht 1004 kann mit Phosphor, Arsen oder mit keinem Do­ tierstoff dotiert werden. Desweiteren kann die Polysilizium­ schicht 1004 durch eine Schicht oder ein hochschmelzendes Metall wie Wolfram oder Titan oder ein Silizid aus einem solchen hoch­ schmelzenden Metall ersetzt werden. Zusätzlich kann die Polysi­ liziumschicht 1004 durch eine Metallschicht aus Kupfer oder Alu­ minium oder eine Mehrschichtstruktur derselben ersetzt werden.
Dann wird die Polysiliziumschicht 1004, die auf der nicht­ dotierten Siliziumoxidschicht 1143 befindlich ist, durch Ätzen oder CMP entfernt, um die in Fig. 118 gezeigte Struktur zu er­ halten.
Fig. 121 zeigt eine beispielhafte Struktur einer zweiten im all­ gemeinen vorgeschlagenen Verdrahtung. Unter Bezugnahme auf Fig. 121, eine Siliziumnitridschicht 1002 ist auf einer Hauptoberflä­ che eines Halbleitersubstrates 1001 bei der zweiten im allgemei­ nen vorgeschlagenen Verdrahtung ausgebildet. Eine nicht-dotierte Siliziumoxidschicht 1143 ist auf der Siliziumnitridschicht 1002 ausgebildet. Die nicht-dotierte Siliziumoxidschicht 1143 und die Siliziumnitridschicht 1002 sind teilweise entfernt, wodurch eine Öffnung 1003 gebildet ist. Eine Verdrahtung 1015, die aus Poly­ silizium besteht, ist in der Öffnung 1003 ausgebildet. Körnige Kristalle 1016 sind auf den Oberflächen der Verdrahtung 1015 ausgebildet. Derart kann der Widerstand der Verdrahtung 1015 aufgrund der körnigen Kristalle 1016, die auf ihren Oberflächen ausgebildet sind, reduziert werden.
Unter Bezugnahme auf die Fig. 122 bis 124 werden Herstellungs­ schritte für die zweite allgemein vorgeschlagene Verdrahtung 1015 beschrieben.
Die Siliziumnitridschicht 1002 (siehe Fig. 122) wird auf der Hauptoberfläche des Halbleitersubstrates 1001 (siehe Fig. 122) ausgebildet. Die nicht-dotierte Siliziumoxidschicht 1143 (siehe Fig. 122) wird auf der Siliziumnitridschicht 1002 ausgebildet. Ein Resistmuster (nicht gezeigt) wird auf der nicht-dotierten Siliziumoxidschicht 1143 ausgebildet und danach als eine Maske zum teilweisen Entfernen der nicht-dotierten Siliziumoxidschicht 1143 und der Siliziumnitridschicht 1002 durch Ätzen verwendet, wodurch die Öffnung 1003 gebildet wird (siehe Fig. 122). Danach wird das Resistmuster entfernt. Derart wird die in Fig. 122 ge­ zeigte Struktur erhalten.
Dann wird eine Leiterschicht 1014, die aus Polysilizium besteht, in der Öffnung 1003 und auf der nicht-dotierten Siliziumoxid­ schicht 1143 ausgebildet, wie in Fig. 123 gezeigt ist.
Dann wird ein Teil der Leiterschicht 1014, der auf der nicht­ dotierten Siliziumoxidschicht 1143 befindlich ist, durch Ätzen entfernt, wodurch die in Fig. 124 gezeigte Struktur erhalten wird. Danach werden die körnigen Kristalle 1016 (siehe Fig. 121) auf den Oberflächen der Verdrahtung 1015 durch einen Schritt entfernt, der ähnlich zu demjenigen für die erste Modifikation des DRAM entsprechend der Ausführungsform 1 ist. Derart wird die in Fig. 121 gezeigte Struktur erhalten.
Obwohl eine Verdrahtung mit niedrigem Widerstand allgemein vor­ geschlagen wird, kommt die Störung von Vorrichtungseigenschaften wie eine Zugriffsverzögerung, die aus einem erhöhten Verdrah­ tungswiderstand resultiert, nun bei den allgemein vorgeschlage­ nen Verdrahtungen, die der Verfeinerung der Halbleitervorrich­ tung folgen, in Frage. Derart wird eine weitere Reduzierung des Widerstands und der Kapazität der Verdrahtung gefordert. Um eine Verdrahtung zu erhalten, die solche Anforderungen erfüllt, kann die Struktur, die auf die Gestalt bzw. Form der unteren Konden­ satorelektrode bei der vorliegenden Erfindung angewandt wird, angewandt werden. Es wird nun eine Modifikation einer Verdrah­ tung bei dem DRAM entsprechend der Ausführungsform 8 basierend auf einer solchen Idee beschrieben.
Unter Bezugnahme auf Fig. 92, eine Siliziumnitridschicht 2 ist auf einer Hauptoberfläche eines Halbleitersubstrates 1 bei einer ersten Modifikation einer Verdrahtung des DRAM entsprechend der Ausführungsform 8 ausgebildet. Eine nicht-dotierte Siliziumoxid­ schicht 143 ist auf der Siliziumnitridschicht 2 ausgebildet. Ei­ ne Verdrahtung 5, die aus Polysilizium besteht, ist derart aus­ gebildet, daß sie teilweise in die nicht-dotierte Siliziumoxid­ schicht 143 und die Siliziumnitridschicht 2 eingebettet bzw. eingelassen ist. Körnige Kristalle 9 sind auf inneren Oberflä­ chen und auf außenseitigen Oberflächen der Verdrahtung 5 ausge­ bildet.
Die Verdrahtung 5 ist derart ausgebildet, daß sie sich nach oben über die obere Oberfläche der nicht-dotierten Siliziumoxid­ schicht 143 erstreckt, wodurch die Querschnittsfläche der Ver­ drahtung 5 reduziert werden kann, während die von ihr belegte Fläche reduziert wird. Derart kann der Widerstand der Verdrah­ tung 5 reduziert werden. Desweiteren kann der Widerstand der Verdrahtung 5 weiter aufgrund der körnigen Kristalle 9, die auf ihren Oberflächen ausgebildet ist, reduziert werden.
Unter Bezugnahme auf die Fig. 93 bis 96 werden Herstellungs­ schritte für die erste Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8 nun beschrieben.
Zuerst wird die Siliziumnitridschicht 2 (siehe Fig. 93) auf der Hauptoberfläche des Halbleitersubstrates 1 ausgebildet (siehe Fig. 93). Die nicht-dotierte Siliziumoxidschicht 143 (siehe Fig. 93) wird auf der Siliziumnitridschicht 2 ausgebildet. Eine Bor­ dotierte Siliziumoxidschicht 6 (siehe Fig. 93) wird auf der nicht-dotierten Siliziumoxidschicht 143 ausgebildet. Ein Re­ sistmuster (nicht gezeigt) wird auf der Bor-dotierten Silizium­ oxidschicht 6 ausgebildet und danach als eine Maske zum teilwei­ sen Entfernen der Bor-dotierten Siliziumoxidschicht 6 und der nicht-dotierten Siliziumoxidschicht 143 durch anisotropes Ätzen verwendet, wodurch die Öffnung 3 (siehe Fig. 93) ausgebildet wird. Danach wird das Resistmuster entfernt, wodurch die in Fig. 93 gezeigte Struktur erhalten wird.
Dann wird eine Polysiliziumschicht 4 auf der Bor-dotierten Sili­ ziumoxidschicht 6 und in der Öffnung 3 ausgebildet, wie in Fig. 94 gezeigt ist.
Dann wird die Polysiliziumschicht 4, die auf der Bor-dotierten Siliziumoxidschicht 6 befindlich ist, durch Ätzen oder CMP ent­ fernt, wodurch die in Fig. 95 gezeigte Struktur erhalten wird.
Dann wird die Bor-dotierte Siliziumoxidschicht 6 durch Ätzen entfernt, wodurch die in Fig. 96 gezeigte Struktur erhalten wird.
Danach werden die körnigen Kristalle 9 (siehe Fig. 92) auf den Oberflächen der Verdrahtung 5 durch Anwenden des Schrittes aus­ gebildet, der bei der ersten Modifikation des DRAM entsprechend der Ausführungsform 1 verwendet wird, wodurch die in Fig. 92 ge­ zeigte Struktur erhalten wird.
Unter Bezugnahme auf die Fig. 97 bis 100 wird eine Modifikation des Verfahrens zur Herstellung der ersten Modifikation der Ver­ drahtung des DRAM entsprechend der Ausführungsform 8 nun be­ schrieben.
Eine Siliziumnitridschicht 2 (siehe Fig. 97) wird auf einem Halbleitersubstrat 1 (siehe Fig. 97) ausgebildet. Eine nicht­ dotierte Siliziumoxidschicht 143 (siehe Fig. 97) wird auf der Siliziumnitridschicht 2 ausgebildet. Ein Resistmuster (nicht ge­ zeigt) wird auf der nicht-dotierten Siliziumoxidschicht 143 aus­ gebildet und danach als eine Maske zum teilweisen Entfernen der nicht-dotierten Siliziumoxidschicht 143 und der Siliziumoxid­ schicht 2 durch anisotropes Ätzen verwendet, wodurch eine Öff­ nung 3 (siehe Fig. 97) ausgebildet wird. Derart wird die in Fig. 97 gezeigte Struktur erhalten.
Dann wird eine Polysiliziumschicht 4 (siehe Fig. 98) auf der nicht-dotierten Siliziumoxidschicht 143 und in der Öffnung 3 ausgebildet. Derart wird die in Fig. 98 gezeigte Struktur erhal­ ten.
Dann wird die Polysiliziumschicht 4, die auf der nicht-dotierten Siliziumoxidschicht 143 befindlich ist, durch Ätzen oder CMP entfernt, wodurch die Struktur, die in Fig. 99 gezeigt ist, er­ halten wird. Eine Verdrahtung 5 wird in der Öffnung 3 ausgebil­ det.
Dann wird ein oberer Abschnitt der nicht-dotierten Siliziumoxid­ schicht 143 teilweise durch nasses Ätzen mit einer wäßrigen HF-Lösung entfernt, wie in Fig. 100 gezeigt ist. Der Betrag der Entfernung der nicht-dotierten Siliziumoxidschicht 143 kann durch Ändern der Zeit zum Eintauchen derselben in die wäßrige HF-Lösung gesteuert werden.
Danach werden körnige Kristalle 9 auf den Oberflächen der Ver­ drahtung 5 ausgebildet, wodurch die in Fig. 92 gezeigt Struktur erhalten wird.
Unter Bezugnahme auf Fig. 101, die Siliziumnitridschicht 2 ist auf der Hauptoberfläche des Halbleitersubstrates 1 bezüglich ei­ ner zweiten Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8 ausgebildet. Die nicht-dotierte Siliziu­ moxidschicht 143 ist auf der Siliziumnitridschicht 2 ausgebil­ det. Eine Verdrahtung 15, die aus Polysilizium besteht, ist der­ art ausgebildet, daß sie teilweise in der nicht-dotierten Sili­ ziumoxidschicht 143 und der Siliziumnitridschicht 2 eingebettet ist. Seitenwände 23 sind auf Seitenoberflächen der Verdrahtung 15 ausgebildet, die aus Polysilizium bestehen. Derart kann die Querschnittsfläche der Verdrahtung 15, die die Seitenwände 23 aus Polysilizium aufweist, erhöht werden. Derart kann der Wider­ stand der Verdrahtung 15 weiter reduziert werden.
Unter Bezugnahme auf die Fig. 102 bis 104 werden nun Herstel­ lungsschritte für die zweite Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8 beschrieben.
Zuerst wird ein Herstellungsschritt ausgeführt, der identisch zu demjenigen für die erste Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8 ist, der in Fig. 93 gezeigt ist, und danach wird eine Polysiliziumschicht (nicht gezeigt) auf der Bor-dotierten Siliziumoxidschicht 6 (siehe Fig. 102) und in der Öffnung 3 (siehe Fig. 93) ausgebildet. Danach wird die Polysiliziumschicht, die auf der Bor-dotierten Siliziumoxid­ schicht 6 befindlich ist, entfernt, wodurch die in Fig. 102 ge­ zeigte Verdrahtung 15 ausgebildet wird.
Dann wird die Bor-dotierte Siliziumoxidschicht 6 durch Ätzen entfernt, wodurch die in Fig. 103 gezeigte Struktur erhalten wird. Derart können Teile 25 der Seitenoberflächen der Verdrah­ tung 15 freigelegt werden.
Dann wird eine Polysiliziumschicht 24 zum Bedecken der gesamten Oberfläche ausgebildet, wie in Fig. 104 gezeigt ist.
Dann wird die Polysiliziumschicht 24 teilweise durch anisotropes Ätzen entfernt, wodurch die in Fig. 101 gezeigte Struktur erhal­ ten wird.
Unter Bezugnahme auf Fig. 105, eine dritte Modifikation der Ver­ drahtung des DRAM entsprechend der Ausführungsform 8 ist grund­ sätzlich ähnlich bzw. identisch in der Struktur zu der zweiten Modifikation der Verdrahtung des DRAM entsprechend der Ausfüh­ rungsform 8, die in Fig. 101 gezeigt ist. Bei der dritten Modi­ fikation, die in Fig. 105 gezeigt ist, ist jedoch eine Verdrah­ tung 304 aus amorphen Silizium ausgebildet. Desweiteren sind die Seitenwände 23 ebenfalls aus amorphen Silizium ausgebildet, und körnige Kristalle 26 sind auf Oberflächen der Verdrahtung 304 und der Seitenwände 23 ausgebildet. Derart kann der Widerstand der Verdrahtung 304 aufgrund der körnigen Kristalle 26, die auf den Oberflächen der Verdrahtung 304 und den Seitenwänden 23 aus­ gebildet sind, weiter reduziert werden.
Um die dritte Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8 herzustellen, werden Herstellungsschritte, die identisch zu denjenigen sind, die in den Fig. 102 bis 104 gezeigt sind, ausgeführt und ein Schritt, der identisch zu dem­ jenigen zur Ausbildung der körnigen Kristalle 74 in der ersten Modifikation des DRAM entsprechend der Ausführungsform 1 ist, wird ausgeführt, um die Struktur, die in Fig. 105 gezeigt ist, zu erhalten.
Unter Bezugnahme auf Fig. 106, eine vierte Modifikation der Ver­ drahtung des DRAM entsprechend der Ausführungsform 8 ist grund­ sätzlich ähnlich bzw. identisch in der Struktur zu der dritten Modifikation, die in Fig. 105 gezeigt ist. Bei der vierten Modi­ fikation, die in Fig. 106 gezeigt ist, ist die Verdrahtung 15 jedoch aus Polysilizium ausgebildet und körnige Kristalle 26 sind auf den Oberflächen der Seitenwände 23 ausgebildet, die aus amorphen Silizium ausgebildet sind. Körnige Kristalle 35, die kleiner als die körnigen Kristalle 26 sind, sind auf einer obe­ ren Oberfläche der Verdrahtung 15 ausgebildet. Derart kann eine Wirkung, die ähnlich zu derjenigen der dritten Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8 ist, er­ halten werden.
Unter Bezugnahme auf Fig. 107, die Siliziumnitridschicht 2 ist auf der Hauptoberfläche des Halbleitersubstrates 1 bezüglich ei­ ner fünften Ausführungsform der Verdrahtung des DRAM entspre­ chend der Ausführungsform 8 ausgebildet. Die nicht-dotierte Si­ liziumoxidschicht 143 ist auf der Siliziumnitridschicht 2 ausge­ bildet. Eine Verdrahtung 30, die aus Polysilizium ausgebildet ist, ist derart ausgebildet, daß sie in der nicht-dotierten Si­ liziumoxidschicht 143 und der Siliziumnitridschicht 2 eingebet­ tet ist. Freiräume bzw. Zwischenräume 33 sind zwischen der Ver­ drahtung 30, der nicht-dotierten Siliziumoxidschicht 143 und der Siliziumnitridschicht 2 definiert. Eine Siliziumoxidschicht 32 ist zum Bedecken der gesamten Oberfläche ausgebildet. Derart kann eine parasitäre Kapazität in der Verdrahtung 30 aufgrund der Freiräume 33, die auf den Seitenoberflächen derselben defi­ niert sind, reduziert werden. Derart kann eine Verzögerung bei der Zugriffszeit, die von der parasitären Kapazität resultiert, ebenso wie eine Störung der elektrischen Eigenschaften verändert werden.
Unter Bezugnahme auf die Fig. 108 bis 112 werden nun Herstel­ lungsschritte der fünften Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8 beschrieben.
Zuerst wird die Siliziumnitridschicht 2 (siehe Fig. 108) auf der Hauptoberfläche des Halbleitersubstrates 1 ausgebildet (siehe Fig. 108). Die nicht-dotierte Siliziumoxidschicht 143 (siehe Fig. 108) wird auf der Siliziumnitridschicht 2 ausgebildet. Ein Resistmuster (nicht gezeigt) wird auf der nicht-dotierten Sili­ ziumoxidschicht 143 ausgebildet und danach als eine Maske zum teilweisen Entfernen der nicht-dotierten Siliziumoxidschicht 143 und der Siliziumnitridschicht 2 durch Ätzen verwendet, wodurch die Öffnung 3 ausgebildet wird (siehe Fig. 108). Derart wird die in Fig. 108 gezeigte Struktur erhalten.
Dann wird eine Isolierschicht 27 (siehe Fig. 108) wie eine Sili­ ziumnitridschicht auf der nicht-dotierten Siliziumoxidschicht 143 und in der Öffnung 3 ausgebildet. Derart wird die in Fig. 109 gezeigte Struktur erhalten.
Dann wird die Isolierschicht 27 teilweise durch anisotropes Ät­ zen entfernt, wodurch die Seitenwände 28 (siehe Fig. 110) in der Öffnung 3 ausgebildet werden. Eine Polysiliziumschicht 29 wird auf der nicht-dotierten Siliziumoxidschicht 143 und in der Öff­ nung 3 ausgebildet, die in Fig. 110 gezeigt ist.
Dann wird ein Teil der Polysiliziumschicht 29, der auf der nicht-dotierten Siliziumoxidschicht 143 befindlich ist, durch anisotropes Ätzen oder CMP entfernt, wodurch die in Fig. 111 ge­ zeigte Struktur erhalten wird.
Dann werden die Seitenwände 28 (siehe Fig. 111) selektiv durch Ätzen entfernt, wie es in Fig. 112 gezeigt ist, wodurch die Freiräume 33 auf den Seitenoberflächen der Verdrahtung 30 defi­ niert werden.
Danach wird die Siliziumoxidschicht 32 (siehe Fig. 107), die ei­ ne geringe Überdeckung aufweist, zum Bedecken der gesamten Ober­ fläche ausgebildet, wodurch die Struktur, die in Fig. 107 ge­ zeigt ist, erhalten wird.
Unter Bezugnahme auf Fig. 113, eine sechste Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8 ist grundsätzlich ähnlich bzw. identisch in der Struktur zu der fünften Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8, die in Fig. 107 gezeigt ist. Bei der sechsten Modifikation, die in Fig. 113 gezeigt ist, verbleiben jedoch Teile der Seitenwände 28 unter den Freiräumen 33. Auch bei die­ ser Struktur kann eine Wirkung, die ähnlich zu derjenigen der fünften Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8 ist, die in Fig. 107 gezeigt ist, erhalten werden.
Die Herstellungsschritte für die sechste Modifikation der Ver­ drahtung des DRAM entsprechend der Ausführungsform 8, die in Fig. 113 gezeigt ist, sind grundsätzlich ähnlich bzw. identisch zu denjenigen für die fünfte Modifikation der Verdrahtung des DRAM entsprechend der Ausführungsform 8, die in den Fig. 108 bis 112 gezeigt sind. In einem Schritt, der identisch zu demjenigen ist, der in Fig. 112 gezeigt ist, werden jedoch die Seitenwände 28 auf den Seitenoberflächen der Verdrahtung 30 nicht vollstän­ dig entfernt sondern teilweise belassen.
Die ersten bis sechsten Modifikationen der Verdrahtung des DRAM entsprechend der Ausführungsform 8 sind ebenfalls auf die DRAMs entsprechend den Ausführungsformen 1 bis 7 der vorliegenden Er­ findung anwendbar.
Obwohl die vorliegende Erfindung im Detail beschrieben und illu­ striert worden ist, ist klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und des Beispiels dient und nicht als Begrenzung verstanden werden kann. Der Umfang der vorliegenden Erfindung wird nur durch die Begriffe der anhängenden Ansprüche begrenzt.

Claims (18)

1. Halbleitervorrichtung, die einen Speicherzellenbereich und einen peripheren Schaltungsbereich aufweist, mit
einem Halbleitersubstrat (1), das eine Hauptoberfläche aufweist, einer Isolierschicht (59, 77), die eine obere Oberfläche auf­ weist und auf der Hauptoberfläche des Halbleitersubstrates der­ art ausgebildet ist, daß sie sich von dem Speicherzellenbereich zu dem peripheren Schaltungsbereich erstreckt,
eine untere Kondensatorelektrode (92, 112, 170a, 170b), die auf der Hauptoberfläche des Halbleitersubstrates derart ausgebildet ist, daß sie sich nach oben jenseits der oberen Oberfläche der Isolierschicht in dem Speicherzellenbereich erstreckt, und einer oberen Kondensatorelektrode (151), die auf der unteren Kondensatorelektrode über einer dielektrischen Schicht (150) derart ausgebildet ist, daß sie sich auf die obere Oberfläche der Isolierschicht erstreckt,
wobei die untere Kondensatorelektrode einen Teil der unteren Kondensatorelektrode aufweist, der sich nach oben in Gegenüber­ stellung zu der oberen Kondensatorelektrode erstreckt und eine obere Oberfläche (301) und eine untere Oberfläche (302) auf­ weist, und
die obere Oberfläche der Isolierschicht (59, 77) zwischen der oberen Oberfläche (301) und der Bodenoberfläche (302) des Teils der unteren Kondensatorelektrode angeordnet ist.
2. Halbleitervorrichtung nach Anspruch 1, bei der
die untere Kondensatorelektrode eine erste und eine zweite unte­ re Kondensatorelektrode (170a, 170b) aufweist,
die erste und die zweite untere Kondensatorelektrode benachbart zueinander über einen Teil der Isolierschicht (77) in dem Spei­ cherzellenbereich sind, und
der Teil der Isolierschicht eine Breite (W2) aufweist, die klei­ ner als die minimale Bearbeitungsgröße ist, die durch Photoli­ thographie ausbildbar ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, die weiter einen Seitenwandelektrodenteil (96, 97) aufweist, der auf einer Seitenoberfläche der unteren Kondensatorelektrode, der oberhalb jenseits der oberen Oberfläche der Isolierschicht befindlich ist, ausgebildet ist.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, die weiter eine erste Verdrahtungsschicht (174), die auf der Hauptoberflä­ che des Halbleitersubstrates in einem Bereich, der unter der un­ teren Kondensatorelektrode befindlich ist, ausgebildet ist, und eine erste Zwischenschicht-Isolierschicht (37), die auf der er­ sten Verdrahtungsschicht derart ausgebildet ist, daß sie in Kon­ takt mit der ersten Verdrahtungsschicht und dem Teil der unteren Kondensatorelektrode ist, aufweist.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, die weiter
einen ersten leitenden Bereich (201a), der in der Hauptoberflä­ che des Halbleitersubstrates in einem Bereich, der unter der un­ teren Kondensatorelektrode befindlich ist, ausgebildet ist,
eine zweite Zwischenschicht-Isolierschicht (48), die auf dem er­ sten leitenden Bereich ausgebildet ist und ein erstes Kontakt­ loch (49), das eine Oberfläche des ersten leitenden Bereiches freilegt, aufweist,
eine zweite Verdrahtungsschicht (174), die auf der zweiten Zwi­ schenschicht-Isolierschicht ausgebildet ist, und
eine Verbindungsleiterschicht (128), die in dem ersten Kontakt­ loch zum elektrischen Verbinden des ersten leitenden Bereichs mit der zweiten Verdrahtungsschicht ausgebildet ist, aufweist, wobei die Breite der zweiten Verdrahtungsschicht kleiner als diejenige des ersten Kontaktloches ist.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, die weiter
einen zweiten leitenden Bereich (201b), der in der Hauptoberflä­ che des Halbleitersubstrates in einem Bereich, der unter der un­ teren Kodensatorelektrode befindlich ist, ausgebildet ist,
eine dritte Zwischenschicht-Isolierschicht (48), die auf dem zweiten leitenden Bereich ausgebildet ist und ein zweites Kon­ taktloch (110), das eine Oberfläche des zweiten leitenden Berei­ ches freilegt, aufweist,
eine dritte Verdrahtungsschicht (174), die auf der dritten Zwi­ schenschicht-Isolierschicht ausgebildet ist,
eine Verdrahtungsschutzschicht (54, 55a, 55b), die auf der drit­ ten Verdrahtungsschicht ausgebildet ist, und
eine Leiterschicht (112), die in dem zweiten Kontaktloch zum elektrischen Verbinden des zweiten leitenden Bereichs mit der unteren Kondensatorelektrode ausgebildet ist, aufweist,
wobei die Verdrahtungsschutzschicht in Kontakt mit der unteren Kondensatorelektrode oder der Leiterschicht ist.
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, die
die obere Kondensatorelektrode, die derart ausgebildet ist, daß sie sich in Richtung des peripheren Schaltungsbereichs er­ streckt,
eine vierte Zwischenschicht-Isolierschicht (205), die auf der oberen Kondensatorelektrode ausgebildet ist und ein drittes Kon­ taktloch (135), das eine Oberfläche der oberen Kondensatorelek­ trode freilegt, aufweist, und
eine periphere Schaltungselementschutzschicht (138, 203, 204a, 204b), die unter der Isolierschicht in einem Bereich, der unter dem dritten Kontaktloch befindlich ist, ausgebildet ist, aufweist.
8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, die weiter
eine periphere Schaltungsisolierschicht (59), die eine periphere Schaltungsbereichsöffnung (303) in dem peripheren Schaltungsbe­ reich aufweist,
die obere Kondensatorelektrode, die derart ausgebildet ist, daß sie sich in die periphere Schaltungsbereichsöffnung erstreckt, und
eine vierte Zwischenschicht-Isolierschicht (205), die auf der peripheren Schaltungsbereichsöffnung ausgebildet ist und ein viertes Kontaktloch (135) aufweist, das eine Oberfläche der obe­ ren Kondensatorelektrode freilegt, aufweist.
9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, die
die obere Kondensatorelektrode, die derart ausgebildet ist, daß sie sich in Richtung des peripheren Schaltungsbereichs er­ streckt,
eine vierte Zwischenschicht-Isolierschicht (205), die auf der oberen Kondensatorelektrode ausgebildet ist und ein fünftes Kon­ taktloch (135) aufweist, das eine Oberfläche der oberen Konden­ satorelektrode freilegt, und
ein peripheres Schaltungselement, daß unter der Isolierschicht in dem peripheren Schaltungsbereich ausgebildet ist, aufweist, wobei das fünfte Kontaktloch in einem Bereich ausgebildet ist, der in der Draufsicht nicht mit dem peripheren Schaltungselement überlappt.
10. Halbleitervorrichtung, die einen Speicherzellenbereich und einen peripheren Schaltungsbereich aufweist, mit
einem Halbleitersubstrat (1), das eine Hauptoberfläche aufweist,
einer Isolierschicht (77), die eine obere Oberfläche aufweist und auf der Hauptoberfläche des Halbleitersubstrates derart aus­ gebildet ist, daß sie sich von dem Speicherzellenbereich zu dem peripheren Schaltungsbereich erstreckt,
eine untere Kondensatorelektrode (170a, 170b), die eine erste und eine zweite untere Elektrode aufweist, die über einen Teil der Isolierschicht benachbart zueinander sind, die auf der Hauptoberfläche des Halbleitersubstrates derart ausgebildet sind, daß sie sich nach oben bis zu einer senkrechten Position, die im wesentlichen identisch mit derjenigen der oberen Oberflä­ che der Isolierschicht ist, in dem Speicherzellenbereich er­ strecken, und
einer oberen Kondensatorelektrode (151), die auf der unteren Kondensatorelektrode über einer dielektrischen Schicht (150) derart ausgebildet ist, daß sie sich auf die obere Fläche der Isolierschicht erstreckt,
wobei die untere Kondensatorelektrode einen Teil der unteren Kondensatorelektrode aufweist, der sich nach oben in Gegenüber­ stellung zu der oberen Kondensatorelektrode erstreckt und eine obere Oberfläche und eine untere Oberfläche aufweist, und
der Teil der Isolierschicht eine Breite (W2) aufweist, die klei­ ner als die minimale Bearbeitungsgröße ist, die durch Photoli­ thographie ausbildbar ist.
11. Halbleitervorrichtung nach Anspruch 10, bei der eine Seitenoberfläche der unteren Kondensatorelektrode eine ge­ krümmte Fläche aufweist.
12. Halbleitervorrichtung nach Anspruch 10 oder 11, bei der die Isolierschicht eine obere Isolierschicht (85) und eine unte­ re Isolierschicht (86) aufweist, die in der Ätzrate unterschied­ lich voneinander sind.
13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, die die dielektrische Schicht, die zwischen mindestens entweder ei­ ner Seitenoberfläche oder nur einem Teil der unteren Oberfläche des Teils der unteren Kondensatorelektrode und der Isolier­ schicht (77) ausgebildet ist, aufweist.
14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, die weiter körnige Kristalle (74) auf einer Oberfläche der unteren Konden­ satorelektrode aufweist.
15. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Speicherzellenbereich und einen peripheren Schaltungsbe­ reich aufweist, das die Schritte aufweist:
Ausbilden einer Isolierschicht (59, 77), die eine obere Oberflä­ che aufweist, auf einer Hauptoberfläche eines Halbleitersubstra­ tes (1) derart, daß sie sich von dem Speicherzellenbereich zu dem peripheren Schaltungsbereich erstreckt,
teilweises Entfernen der Isolierschicht durch Ätzen in dem Spei­ cherzellenbereich, wodurch eine Öffnung (61) gebildet wird,
Ausbilden einer unteren Kondensatorelektrode (170a) in der Öff­ nung auf der Hauptoberfläche des Halbleitersubstrates, und
Ausbilden einer oberen Kondensatorelektrode (151) auf der unte­ ren Kondensatorelektrode über einer dielektrischen Schicht (150) derart, daß sie sich auf der oberen Oberfläche der Isolier­ schicht erstreckt,
wobei der Schritt des Ausbildens der unteren Kondensatorelektro­ de einen Schritt des Ausbildens eines Teils der unteren Konden­ satorelektrode derart, daß er sich nach oben in Gegenüberstel­ lung zu der oberen Kondensatorelektrode erstreckt und eine obere Oberfläche (301) und eine untere Oberfläche (302) aufweist, und der Schritt des Ausbildens der Isolierschicht einen Schritt des Anordnens der oberen Oberfläche der Isolierschicht zwischen der oberen Oberfläche und der unteren Oberfläche des Teils der unte­ ren Kondensatorelektrode aufweist.
16. Verfahren nach Anspruch 15, bei dem
der Schritt des Ausbildens der Isolierschicht die Schritte des Ausbildens einer unteren Isolierschicht (59), und
des Ausbildens einer oberen Isolierschicht (60), die in der Ätz­ rate unterschiedlich von der unteren Isolierschicht ist, auf der unteren Isolierschicht, aufweist,
wobei der Schritt des Anordnens der oberen Oberfläche der Iso­ lierschicht zwischen der oberen Oberfläche und der unteren Ober­ fläche des Teils der unteren Kondensatorelektrode einen Schritt des Entfernens der oberen Isolierschicht enthält.
17. Verfahren nach Anspruch 15 oder 16, bei dem der Schritt des Anordnens der oberen Oberfläche der Isolier­ schicht (77) zwischen der oberen Oberfläche und der unteren Oberfläche des Teils der unteren Kondensatorelektrode einen Schritt des teilweisen Entfernens der Isolierschicht durch Ätzen enthält.
18. Verfahren nach einem der Ansprüche 15 bis 17, das weiter die Schritte
des Ausbildens eines leitenden Bereichs (201b) auf der Haupto­ berfläche des Halbleitersubstrates in einem Bereich, der unter der unteren Kondensatorelektrode befindlich ist,
des Ausbildens einer Zwischenschicht-Isolierschicht (48) auf dem leitenden Bereich,
des Ausbildens einer Verdrahtungsschicht (174) auf der Zwischen­ schicht-Isolierschicht,
des Ausbildens einer Verdrahtungsschutzschicht (54, 55a, 55b) auf der Verdrahtungsschicht, und
des Entfernens eines Teils von mindestens der Zwischenschicht- Isolierschicht durch Ätzen, wodurch ein Kontaktloch (110) zum elektrischen Verbinden des leitenden Bereichs mit der unteren Kondensatorelektrode ausgebildet wird, aufweist,
wobei die Verdrahtungsschutzschicht als ein Teil einer Maske verwendet wird, die zum Ätzen bei dem Schritt des Ausbildens des Kontaktloches verwendet wird.
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186524A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000188383A (ja) * 1998-10-14 2000-07-04 Fujitsu Ltd 半導体装置およびその製造方法、半導体集積回路およびその製造方法
JP3139678B2 (ja) * 1998-11-09 2001-03-05 日本電気株式会社 半導体記憶装置およびその製造方法
JP2000236076A (ja) * 1999-02-15 2000-08-29 Nec Corp 半導体装置及びその製造方法
JP2001057413A (ja) * 1999-06-11 2001-02-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100334577B1 (ko) * 1999-08-06 2002-05-03 윤종용 사진공정의 해상도를 능가하는 트렌치를 절연막내에 형성하는방법
JP2001203334A (ja) * 1999-11-10 2001-07-27 Mitsubishi Electric Corp キャパシタを有する半導体装置およびその製造方法
JP2011205143A (ja) * 1999-11-10 2011-10-13 Renesas Electronics Corp キャパシタを有する半導体装置およびその製造方法
JP5646798B2 (ja) * 1999-11-11 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体集積回路装置の製造方法
KR100358069B1 (ko) * 1999-12-27 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
JP2001237395A (ja) * 2000-02-22 2001-08-31 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP3555078B2 (ja) * 2000-03-30 2004-08-18 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100723771B1 (ko) * 2000-11-16 2007-05-30 주식회사 하이닉스반도체 반도체소자의 캐패시터 및 그 제조방법
KR100694996B1 (ko) * 2000-12-21 2007-03-14 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
JP2002329796A (ja) * 2001-04-27 2002-11-15 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
KR100688491B1 (ko) * 2001-06-09 2007-03-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP2003152105A (ja) * 2001-11-15 2003-05-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4005805B2 (ja) * 2001-12-17 2007-11-14 株式会社東芝 半導体装置
JP2004014770A (ja) * 2002-06-06 2004-01-15 Renesas Technology Corp 半導体装置
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
JP2004104012A (ja) * 2002-09-12 2004-04-02 Renesas Technology Corp 半導体装置
US6713371B1 (en) * 2003-03-17 2004-03-30 Matrix Semiconductor, Inc. Large grain size polysilicon films formed by nuclei-induced solid phase crystallization
KR100549014B1 (ko) * 2004-07-21 2006-02-02 삼성전자주식회사 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들
KR100604911B1 (ko) 2004-10-20 2006-07-28 삼성전자주식회사 하부전극 콘택을 갖는 반도체 메모리 소자 및 그 제조방법
KR100629357B1 (ko) * 2004-11-29 2006-09-29 삼성전자주식회사 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법
JP4783027B2 (ja) * 2005-01-24 2011-09-28 パナソニック株式会社 半導体記憶装置
US8253179B2 (en) * 2005-05-13 2012-08-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5038612B2 (ja) 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
KR100649874B1 (ko) * 2005-12-29 2006-11-27 동부일렉트로닉스 주식회사 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법
JP4724073B2 (ja) 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
JP4724072B2 (ja) * 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
JP5503833B2 (ja) * 2006-08-23 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル Ｍｏｓトランジスタ、半導体装置及びその製造方法
JP2009016809A (ja) * 2007-06-07 2009-01-22 Toshiba Corp 半導体記憶装置
JP2010050311A (ja) 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法
KR101014855B1 (ko) * 2008-12-22 2011-02-15 주식회사 하이닉스반도체 실린더형 커패시터 형성 방법
JP2010177257A (ja) * 2009-01-27 2010-08-12 Panasonic Corp 半導体装置及びその製造方法
JP4979742B2 (ja) * 2009-06-26 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
KR101087846B1 (ko) * 2010-11-04 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
KR102591915B1 (ko) 2017-01-27 2023-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자, 반도체 장치, 및 반도체 장치의 제작 방법
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
TWI757857B (zh) * 2020-09-01 2022-03-11 華邦電子股份有限公司 半導體結構及其製造方法
CN116133436A (zh) * 2021-11-12 2023-05-16 联华电子股份有限公司 半导体元件及其制作方法
US12004340B2 (en) * 2021-12-01 2024-06-04 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device and method for forming the same
JP7706428B2 (ja) * 2022-09-26 2025-07-11 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、プログラム、および基板処理装置

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61216989A (ja) 1985-03-20 1986-09-26 三菱重工業株式会社 穿孔機のロツドチエンジヤコントロ−ル装置
JPH0736437B2 (ja) 1985-11-29 1995-04-19 株式会社日立製作所 半導体メモリの製造方法
JPS62128168U (de) 1986-02-05 1987-08-13
JP2645069B2 (ja) 1988-04-07 1997-08-25 富士通株式会社 半導体集積回路装置
JP2633650B2 (ja) 1988-09-30 1997-07-23 株式会社東芝 半導体記憶装置およびその製造方法
JP3020257B2 (ja) * 1989-09-13 2000-03-15 沖電気工業株式会社 半導体記憶装置の製造方法
US5162246A (en) * 1990-04-27 1992-11-10 North Carolina State University Selective germanium deposition on silicon and resulting structures
JPH0461157A (ja) * 1990-06-22 1992-02-27 Sony Corp 半導体メモリの製造方法
US5240871A (en) * 1991-09-06 1993-08-31 Micron Technology, Inc. Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
US5168073A (en) * 1991-10-31 1992-12-01 Micron Technology, Inc. Method for fabricating storage node capacitor having tungsten and etched tin storage node capacitor plate
US5208180A (en) * 1992-03-04 1993-05-04 Micron Technology, Inc. Method of forming a capacitor
JPH05251658A (ja) * 1992-03-05 1993-09-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5162248A (en) * 1992-03-13 1992-11-10 Micron Technology, Inc. Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing
JP2769664B2 (ja) 1992-05-25 1998-06-25 三菱電機株式会社 半導体記憶装置およびその製造方法
JP3197064B2 (ja) 1992-07-17 2001-08-13 株式会社東芝 半導体記憶装置
US5292677A (en) * 1992-09-18 1994-03-08 Micron Technology, Inc. Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts
JPH06125051A (ja) * 1992-10-09 1994-05-06 Nippon Steel Corp 半導体記憶装置の製造方法
JPH06196650A (ja) 1992-12-25 1994-07-15 Sony Corp 半導体装置及びその製造方法
KR940022841A (ko) 1993-03-22 1994-10-21 김광호 반도체장치의 커패시터 및 그 제조방법
JPH0785434A (ja) 1993-07-22 1995-03-31 Matsushita Electric Ind Co Ltd 磁気記録再生装置
JPH0786434A (ja) 1993-09-17 1995-03-31 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH07142603A (ja) 1993-11-17 1995-06-02 Sanyo Electric Co Ltd 半導体記憶装置の製造方法
JP2897631B2 (ja) * 1993-12-28 1999-05-31 日本電気株式会社 半導体集積回路装置および製造方法
JPH07249690A (ja) 1994-03-14 1995-09-26 Fujitsu Ltd 半導体装置の製造方法
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
US6023683A (en) * 1994-08-10 2000-02-08 Fisher Scientific Company Electronic sourcing system and method
JPH08139293A (ja) * 1994-09-17 1996-05-31 Toshiba Corp 半導体基板
JP3571088B2 (ja) * 1994-10-25 2004-09-29 沖電気工業株式会社 Ｄｒａｍセルコンタクトの構造及びその形成方法
US5650349A (en) 1995-03-07 1997-07-22 Micron Technology, Inc. Process for enhancing refresh in dynamic random access memory device
JP3471111B2 (ja) * 1995-03-20 2003-11-25 三菱電機株式会社 半導体装置
JPH08306881A (ja) 1995-05-11 1996-11-22 Oki Electric Ind Co Ltd Ｄｒａｍメモリセルの製造方法
US5604147A (en) * 1995-05-12 1997-02-18 Micron Technology, Inc. Method of forming a cylindrical container stacked capacitor
JPH08330533A (ja) 1995-05-30 1996-12-13 Sony Corp 半導体装置及びその製造方法
US5597756A (en) * 1995-06-21 1997-01-28 Micron Technology, Inc. Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack
JPH09107082A (ja) * 1995-08-09 1997-04-22 Hitachi Ltd 半導体集積回路装置の製造方法
JPH0964303A (ja) * 1995-08-25 1997-03-07 Hitachi Ltd 半導体集積回路装置の製造方法
JP3177605B2 (ja) * 1995-09-07 2001-06-18 旭化成株式会社 ポリオキシメチレン樹脂組成物
US5518948A (en) * 1995-09-27 1996-05-21 Micron Technology, Inc. Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip
JP2785766B2 (ja) 1995-09-29 1998-08-13 日本電気株式会社 半導体装置の製造方法
KR0156646B1 (ko) 1995-10-13 1998-10-15 문정환 반도체 기억소자의 캐패시터 제조방법
CN1171304C (zh) * 1995-11-20 2004-10-13 株式会社日立制作所 半导体存储器及其制造方法
US5545585A (en) * 1996-01-29 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of making a dram circuit with fin-shaped stacked capacitors
US5856220A (en) * 1996-02-08 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a double wall tub shaped capacitor
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
JPH11186524A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6077742A (en) * 1998-04-24 2000-06-20 Vanguard International Semiconductor Corporation Method for making dynamic random access memory (DRAM) cells having zigzag-shaped stacked capacitors with increased capacitance
US6096595A (en) * 1999-05-12 2000-08-01 Taiwan Semiconductor Manufacturing Company Integration of a salicide process for MOS logic devices, and a self-aligned contact process for MOS memory devices
US6074908A (en) * 1999-05-26 2000-06-13 Taiwan Semiconductor Manufacturing Company Process for making merged integrated circuits having salicide FETS and embedded DRAM circuits
JP4807894B2 (ja) * 1999-05-31 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
US6362666B1 (en) * 1999-12-30 2002-03-26 Intel Corporation Precision and fast recovery buffer
JP4367432B2 (ja) 2006-04-24 2009-11-18 オイレス工業株式会社 ラックピニオン式舵取装置

Also Published As

Publication number Publication date
TW405263B (en) 2000-09-11
US8759891B2 (en) 2014-06-24
US7754562B2 (en) 2010-07-13
KR19990062484A (ko) 1999-07-26
JPH11186524A (ja) 1999-07-09
US7045420B2 (en) 2006-05-16
US7795648B2 (en) 2010-09-14
US20090148989A1 (en) 2009-06-11
CN100385670C (zh) 2008-04-30
US20110001177A1 (en) 2011-01-06
US20060113579A1 (en) 2006-06-01
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US20060128095A1 (en) 2006-06-15
US6940116B2 (en) 2005-09-06
US8471321B2 (en) 2013-06-25
CN101261994B (zh) 2012-01-11
US7816204B2 (en) 2010-10-19
CN101261994A (zh) 2008-09-10
US20040180497A1 (en) 2004-09-16
US7368776B2 (en) 2008-05-06
US20010001211A1 (en) 2001-05-17
KR100275180B1 (ko) 2000-12-15
CN1221220A (zh) 1999-06-30
US20130214339A1 (en) 2013-08-22
US20090184354A1 (en) 2009-07-23
US20080233707A1 (en) 2008-09-25

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