DE102004039831A1

DE102004039831A1 - Multi-Chip-Modul und Verfahren zum Testen

Info

Publication number: DE102004039831A1
Application number: DE102004039831A
Authority: DE
Inventors: Gerd Dr. Frankowsky; Peter Ossimitz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-08-25
Filing date: 2004-08-17
Publication date: 2005-03-31
Anticipated expiration: 2024-08-18
Also published as: DE102004039831B4; US20050086564A1

Abstract

Es ist ein Multi-Chip-Modul (1) angegeben, das einen integrierten Halbleiter-Massenspeicher (2) und einen Logik-Chip (3) aufweist. Gemäß dem vorgeschlagenen Prinzip umfaßt der integrierte Logik-Chip (3) elektrisch programmierbare Verbindungen (7) oder andere nichtflüchtige Speicher zum dauerhaften Ablegen als defekt erkannter Speicherzellen des Speicher-Chips (2). Bei Zugriffen auf den Speicher-Chip (2) wird die anliegende Andresse von einem Komparator (8) mit den gespeicherten Adressen der defekten Zellen verglichen und gegebenenfalls vom Speicher-Chip (2) auf einen hierfür vorgesehenen flüchtigen Speicher (10) im Logik-Chip (3) umgeschaltet, in dem redundante Speicherzellen gebildet sind. Es ergibt sich eine deutlich erhöhte Ausbeute bei zugleich verringertem Test-aufwand, besonders in Massenfertigung.

Description

Die vorliegende Erfindung betrifft ein Multi-Chip-Modul sowie ein Verfahren zum Testen eines Multi-Chip-Moduls.

Normalerweise umfaßt ein Multi-Chip-Modul mehrere integrierte Halbleiterschaltungen, sogenannte Chips. Beispielsweise ist es üblich, daß ein solches Multi-Chip-Modul einen oder mehrere integrierte Halbleiterspeicher sowie einen Logik-Chip aufweist. Der oder die integrierten Halbleiterspeicher sind dabei üblicherweise als flüchtige Speicher in Form von dynamischen Direktzugriffsspeichern, englisch Dynamic Random Access Memory, DRAM, ausgeführt. Zur Ansteuerung der Speicher-Chips ist normalerweise der Logikbaustein mit diesen über einen Daten-Bus, einen Adreß-Bus und eine oder mehrere Befehlsleitungen gekoppelt.

Aufgrund der physikalischen Gegebenheiten bei der Herstellung von integrierten Halbleiterchips in Massenfertigungsverfahren ist es praktisch unumgänglich, daß einige der Vielzahl von Speicherzellen in integrierten Halbleiterspeichern bereits während oder nach der Fertigung defekt sind. Zur Vermeidung von daraus resultierenden Problemen im Betrieb der Speicher ist es üblich, während der Fertigung des integrierten Halbleiterspeichers die defekten Speicherzellen zu erkennen und durch redundante Speicherzellen zu ersetzen, die ebenfalls auf dem integrierten Halbleiterspeicher vorhanden sind. Hierfür werden die Adressen der defekten Speicherzellen auf dem integrierten Halbleiterbaustein dauerhaft abgelegt, indem beispielsweise sogenannte Laser-Fuses durch externe Beaufschlagung mit Energieimpulsen dauerhaft umprogrammiert werden. Das Programmieren von Laser-Fuses kann jedoch nur während, nicht mehr nach der Fertigung des Halbleiterspeichers erfolgen.

Insbesondere können mit derartigen Speicherbausteinen auf Modul-Ebene keine einzelnen, als defekt erkannten Speicherzellen mehr repariert, das heißt durch redundante Speicherzellen ersetzt werden.

Aufgabe der vorliegenden Erfindung ist es, ein Multi-Chip-Modul anzugeben, bei dem ein Test und eine Reparatur defekter Speicherzellen eines integrierten Halbleiterspeichers auch noch nach dem Ende der Fertigung des Moduls möglich ist. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Testverfahren anzugeben, bei dem ein sogenanntes Bare-Die-Handling entfallen kann.

Erfindungsgemäß wird die Aufgabe bezüglich der Vorrichtung gelöst durch ein Multi-Chip-Modul, aufweisend zumindest einen integrierten Halbleiterspeicher, der eine Vielzahl von Speicherzellen umfaßt und einen integrierten Schaltkreis, der mit dem zumindest einen integrierten Halbleiterspeicher gekoppelt ist und der umfaßt:

– mindestens einen nichtflüchtigen Speicher zum dauerhaften Speichern einer Adresse einer defekten Speicherzelle im integrierten Halbleiterspeicher,
– einen Komparator, der mit dem mindestens einen nichtflüchtigen Speicher gekoppelt ist und der eine an einem Eingang anliegende Adresse bei Schreib/Lese-Zugriffen auf den integrierten Halbleiterspeicher mit der in dem mindestens einen nichtflüchtigen Speicher gespeicherten Adresse vergleicht,
– einen flüchtigen Speicher und
– einen Multiplexer, der von dem Komparator derart angesteuert ist, daß in Abhängigkeit vom Vergleichsergebnis im Komparator ein Schreib/Lese-Zugriff entweder auf eine Speicherzelle im integrierten Halbleiterspeicher oder auf eine Speicherzelle im flüchtigen Speicher erfolgt.

Bezüglich des Verfahrens wird die Aufgabe gelöst durch ein Verfahren zum Testen eines Multi-Chip-Moduls, das einen in tegrierten Halbleiterspeicher und einen integrierten Schaltkreis umfasst, mit den Schritten:

– Testen der Funktionsfähigkeit von Speicherzellen im integrierten Halbleiterspeicher,
– Ablegen von Adressen von als defekt erkannten Speicherzellen des integrierten Halbleiterspeichers im integrierten Schaltkreis.

Gemäß dem vorgeschlagenen Prinzip sind redundante Speicherzellen für den integrierten Halbleiterspeicher nicht in diesem, sondern in dem integrierten Schaltkreis angeordnet. Der integrierte Schaltkreis ist normalerweise als Logik-Chip ausgeführt. Der Logik-Chip ist in einem Multi-Chip-Modul ohnehin meist vorhanden. Da im integrierten Schaltkreis, im Gegensatz zum integrierten Halbleiterspeicher, eine oder mehrere elektrisch programmierbare Verbindungen oder andere nichtflüchtige Speicher vorgesehen sind, kann deren Programmierung auch noch nach der Montage der Chips zu einem Multi-Chip-Modul durchgeführt werden.

Bei einem Test des gesamten Multi-Chip-Moduls gegen Ende oder nach der Fertigung kann bei einem sogenannten Backend-Test eine Erkennung und Reparatur defekter Speicherzellen des integrierten Halbleiterspeichers durchgeführt werden. Damit kann die Ausbeute beim Modultest signifikant verbessert werden. Zur Durchführung des Modultests kann der im Logik-Baustein, das heißt im integrierten Schaltkreis normalerweise ohnehin vorhandene Mikrocontroller und der ebenfalls normalerweise ohnehin vorhandene flüchtige Speicher im integrierten Schaltkreis mitbenutzt werden.

Test und Reparatur können von einem externen Baustein stimuliert werden. Alternativ oder zusätzlich können Test und Reparatur auch im Rahmen eines Selbsttest, eines sogenannten POST, Power On Self Test, durchgeführt werden.

Ein zusätzlicher Vorteil ergibt sich dadurch, daß defekte Speicherzellen im integrierten Halbleiterspeicher auch noch im Normalbetrieb erkannt und repariert werden können. Hierfür kann im integrierten Schaltkreis, beispielsweise dort in einem Mikrocontroller, ein spezielles Testprogramm hinterlegt werden, welches beispielsweise nach Aktivieren des integrierten Schaltkreises den integrierten Halbleiterspeicher testet und eventuell vorhandene, defekte Speicherzellen automatisch repariert. Unter einer Reparatur ist dabei das dauerhafte Speichern der Adressen der defekten Speicherzellen verstanden, derart, daß bei Zugriffen auf die defekten Speicherzellen eine Umlenkung auf intakte, redundante Speicherzellen erfolgt.

Eine noch weitere Erhöhung der Ausbeute ergibt sich dadurch, daß die Erkennung und Reparatur einzelner, defekter Speicherzellen im integrierten Halbleiterspeicher im Rahmen des Backend-Tests des gesamten Multi-Chip-Moduls auch noch nach einem Burn-In-Verfahrensschritt des gesamten Moduls erfolgen kann, so daß die statistisch erhöhte Ausfallrate gleich zu Beginn der Lebensdauer des integrierten Halbleiterspeichers miterfaßt werden kann und hierdurch bedingte Ausfälle der Speicherzellen ebenfalls noch zu Ende der Fertigung des Moduls repariert werden können.

Insgesamt ist mit dem vorgeschlagenen Prinzip bei dem Einsatz von Speicherbausteinen in Multi-Chip-Modulen für die integrierten Halbleiterspeicher kein verhältnismäßig aufwendiges KGD-, Known Good Die-, Testverfahren des Speicherchips allein mehr erforderlich. Zudem entfällt mit zusätzlichem Vorteil die Problematik des sogenannten Bare Die-Handling für die bisher notwendigen Fertigungsschritte des Burn-In und des Backend Test Memory.

Das Multi-Chip-Modul kann einen oder mehrere integrierte Schaltkreise mit den oben beschriebenen Merkmalen umfassen, die auch als Logik-Baustein bezeichnet sind.

Der nichtflüchtige Speicher ist bevorzugt als elektrisch programmierbare Verbindung zum dauerhaften Speichern eines Datums ausgelegt. Bei einer derartigen elektrisch programmierbaren Verbindung wird durch Beaufschlagen mit einem Energieimpuls der Leitfähigkeitszustand der programmierbaren Verbindung dauerhaft von niederohmig nach hochohmig oder von hochohmig nach niederohmig umgeschaltet. In Abhängigkeit davon, ob das Beaufschlagen der programmierbaren Verbindung mit einem elektrischen Energieimpuls einen hochohmigen oder einen niederohmigen Leitfähigkeitszustand bewirkt, wird die Verbindung als Fuse bzw. Antifuse bezeichnet. Insgesamt werden elektrisch programmierbare Verbindungen als E-Fuse bezeichnet.

Alternativ kann der nichtflüchtige Speicher auch als Flash-Speicher oder als sogenanntes PROM, Programmable Read-Only Memory, oder EPROM, Erasable Programmable Read-Only Memory ausgeführt sein.

Zur Ablaufsteuerung des Testens der Speicherzellen des integrierten Halbleiterspeichers und des Abspeicherns der Adressen der als fehlerhaft erkannten Speicherzellen in den zugeordneten programmierbaren Verbindungen ist bevorzugt ein Mikrocontroller vorgesehen. Der Mikrocontroller kann in einem separaten integrierten Schaltkreis untergebracht sein oder alternativ im integrierten Schaltkreis, in dem auch die programmierbaren Verbindungen angeordnet sind, vorgesehen sein.

Anstelle des Mikrocontrollers kann auch ein digitaler Signalprozessor vorgesehen sein.

Alternativ oder zusätzlich kann der Test mittels eines separaten Testgeräts, direkt oder indirekt, durchgeführt werden. Dabei werden die Adressen defekter Speicherzellen in einem Testgerät außerhalb des Multi-Chip-Moduls erkannt und an schließend zur Programmierung in das Multi-Chip-Modul geschrieben.

Alternativ oder zusätzlich kann der Test mittels eines eingebauten Speicherbaustein-Selbsttests, eines sogenannten BIST, Built In Self-Test, durchgeführt werden. Dabei, wie auch bei dem Mikrocontroller-gesteuerten Test, werden die Adressen fehlerhafter Speicherzellen innerhalb des Multi-Chip-Moduls erkannt und gespeichert.

Der flüchtige Speicher im integrierten Schaltkreis ist bevorzugt als statischer Direktzugriffsspeicher ausgeführt. Ein derartiger Speicher wird auch als Static Random Access Memory, abgekürzt SRAM, bezeichnet. Im flüchtigen Speicher des Logik-Chips werden gemäß dem vorgeschlagenen Prinzip die redundanten Speicherzellen für als defekt erkannte Speicherzellen des eigentlichen, integrierten Halbleiterspeichers gebildet.

Alternativ kann der flüchtige Speicher auch ein oder mehrere Register zu Speicherzwecken umfassen.

Zwischen dem integrierten Schaltkreis und dem Halbleiterspeicher sind bevorzugt zu deren Kopplung mehrere Signalverbindungen vorgesehen. Diese umfassen bevorzugt einen bidirektionalen Daten-Bus sowie einen unidirektionalen Adreß-Bus. Außerdem können eine oder mehrere Befehlsleitungen vorgesehen sein, mit denen der integrierte Schaltkreis den Halbleiterspeicher ansteuern kann.

Der Halbleiterspeicher selbst ist bevorzugt ebenfalls als flüchtiger Speicher ausgeführt und beispielsweise als dynamischer Direktzugriffsspeicher, Dynamic Random Access Memory, ausgebildet.

Alternativ kann der zumindest eine Halbleiterspeicher auch ein nicht flüchtiger Speicher sein.

Der Komparator kann als Vergleicher in integrierter Schaltungstechnik aufgebaut sein. Alternativ ist es jedoch auch möglich, die Komparatorfunktion in einem Programmcode abzubilden, der von einem Mikroprozessor abgearbeitet wird. Der Mikroprozessor kann beispielsweise von dem integrierten Schaltkreis umfaßt sein oder in einem separaten integrierten Schaltkreis angeordnet sein.

Das Multi-Chip-Modul, MCM, kann auch als sogenanntes Multi Chip Package, MCP, oder als System In Package, SIP, ausgeführt sein.

Weitere Einzelheiten und vorteilhafte Ausgestaltungen des vorgeschlagenen Prinzips sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand von Zeichnungen näher erläutert.
Es zeigen:
1 eine Blockschaltbilddarstellung eines beispielhaften Multi-Chip-Moduls gemäß dem vorgeschlagenen Prinzip und
2 ein beispielhaftes Verfahren nach dem vorgeschlagenen Prinzip.
1 zeigt ein Multi-Chip-Modul 1, wie es dem vorgeschlagenen Prinzip entspricht. Das Multi-Chip-Modul 1 umfaßt beispielhaft lediglich einen integrierten Halbleiterspeicher 2 und einen als Logik-Chip ausgeführten integrierten Schaltkreis 3. Der integrierte Halbleiterspeicher 2 und der integrierte Schaltkreis 3 sind separate integrierte Schaltkreise. Diese sind auf einem gemeinsamen Träger, beispielsweise einer gedruckten Leiterplatte, zur Bildung des Multi-Chip-Moduls 1 aufgebracht. Der integrierte Schaltkreis 3 und der integrierte Halbleiterspeicher 2 sind miteinander über einen bidirektionalen Daten-Bus 4, einen Adreß-Bus 5 vom integrierten Schaltkreis 3 zum Halbleiterspeicher 2 und eine Befehlsleitung 6 verbunden, welche ebenfalls den integrierten Schaltkreis 3 mit dem integrierten Halbleiterspeicher 2 verbindet.
Der integrierte Schaltkreis 3 umfaßt einen Block 7 mit einer Vielzahl elektrisch programmierbarer Verbindungen, die als sogenannte E-Fuses ausgeführt sind. Diese dienen zum Ablegen von Adressen von Speicherzellen im integrierten Halbleiterspeicher 2, welche als defekt erkannt sind. Ein Komparator 8 hat zwei Eingänge, von denen einer mit dem Block mit den programmierbaren Verbindungen 7 und ein weiterer mit dem Adreß-Bus 5 verbunden ist. Der Ausgang des Komparators steuert einen Multiplexer 9. Der Multiplexer 9 verbindet eine Ein-Ausgabeschnittstelle des Daten-Busses 4 wahlweise mit dem integrierten Halbleiterspeicher 2 oder mit einem flüchtigen Speicher 10 im integrierten Schaltkreis 3. Der flüchtige Speicher 10 ist als statischer Direktzugriffsspeicher, englisch Static Random Access Memory, SRAM, ausgeführt. Ein Mikro-Controller 11 ist von dem integrierten Schaltkreis 3 umfaßt.
In dem Block 7 mit den programmierbaren Verbindungen sind dauerhaft die Adressen der als defekt erkannten Speicherzellen des integrierten Halbleiterspeichers 2 abgelegt. Erfolgt nun ein Schreib- oder Lesezugriff über den Daten-Bus 4 auf den oder von dem integrierten Halbleiterspeicher 2, so wird die zugeordnete Adresse des Speicherzellenfeldes im Speicherchip 2 mittels Komparator 8 mit den Adressen verglichen, die im Block mit den programmierbaren Verbindungen 7 abgelegt sind. Findet der Komparator 8 eine Übereinstimmung, das heißt, daß die auf dem Adreß-Bus 5 anliegende Adresse einer defekten Speicherzelle des integrierten Halbleiterspeichers 2 zugeordnet ist, so schaltet der Multiplexer die Ein-Ausgabeschnittstelle I/O nicht auf den integrierten Halblei terspeicher 2, sondern schaltet um auf den flüchtigen Speicher 10 im integrierten Schaltkreis 3. Wenn es sich andernfalls nicht um eine defekte Speicherzelle handelt, das heißt, daß der Komparator keine Übereinstimmung findet, so wird wie üblich auf den integrierten Halbleiterschaltkreis 2 zugegriffen.
Das Abspeichern der Adressen defekter Speicherzellen in der Bank von programmierbaren Verbindungen im Block 7 des Multi-Chip-Moduls kann beispielsweise gesteuert von dem Mikrocontroller 11 bei einer Aktivierung der Schaltung erfolgen.
Selbstverständlich muß der Komparator 8 bei allen Schreib-/Lesezugriffen die anliegende Speicheradresse mit allen in dem Block programmierbarer Verbindungen 7 abgelegten Adressen vergleichen. Je nach Vergleichsergebnis steuert der Komparator 8 den Multiplexer 9.
Gegenüber einem herkömmlichen Multi-Chip-Modul mit integriertem Halbleiterspeicher müssen lediglich wenige Bauteile gemäß dem vorgeschlagenen Prinzip ergänzt werden, unter anderem der Multiplexer 9, der flüchtige Speicher 10, der Adreßkomparator 8 und der Block mit elektrisch programmierbaren Verbindungen 7.
Gemäß dem vorgeschlagenen Prinzip erfolgt problemlos eine Fehlerkorrektur einzelner Speicherzellen oder kleiner Gruppen von Speicherzellen des integrierten Halbleiterspeichers 2 im integrierten Schaltkreis 3.
Gemäß dem vorgeschlagenen Prinzip ist kein Backend-Test des Speicherbausteins 2 allein mehr nötig, sondern der Backend-Test findet auf Multi-Chip-Modul-Ebene statt.
Ein verhältnismäßig aufwendiger Known-Good-Die (KGD)-Test des Speicherbausteins 2 im Multi-Chip-Modul 1 kann gemäß dem vorgeschlagenen Prinzip entfallen. Da beim Multi-Chip-Modulen die Ausfälle im integrierten Halbleiterspeicher 2 normaler weise ohnehin einzelne Speicherzellen betreffen und nicht ganze Wort- oder Bitleitungen, das heißt, daß nur einzelne Bits defekt sind, kann die Reparatur mit dem vorgeschlagenen Prinzip problemlos erfolgen.
Ein besonderer Vorteil des vorgeschlagenen Prinzips liegt darin, daß auch dann, wenn zur Reparatur defekter Speicherzellen im integrierten Halbleiterbaustein lediglich beispielsweise sogenannte Laser-Fuses vorgesehen sind, die Reparatur auf Modul-Ebene auch noch nach Ende der Fertigung, d.h. nach dem Umhäusen und der Modulmontage möglich ist.
Der integrierte Speicherbaustein 2 braucht nach dem vorgeschlagenen Prinzip nicht einem separaten Burn-In-Test unterzogen werden und muß dafür auch nicht auf einen temporär nutzbaren Wafer-Träger montiert werden. Vielmehr finden gemäß dem vorgeschlagenen Prinzip der sogenannte Burn-In Verfahrensschritt einschließlich der Programmierung der E-Fuses im Block 7 erst nach der Montage der Chips 2, 3 auf Modul-Ebene statt. Dadurch entfällt auch das aufwendige Montieren und Demontieren des Wafers mit den beispielsweise als DRAMs ausgeführten integrierten Halbleiterspeichern auf spezielle Träger zum Testen.
Das Testen der Funktionsfähigkeit der Speicherzellen im integrierten Halbleiterspeicher 2 und das Durchführen des Redundanzkonzeptes durch Ablegen der Adressen defekter Speicherzellen des Speicherchips 2 im Logikbaustein 3 können in einem Schritt am Ende der Fertigung des Multi-Chip-Moduls 1 durchgeführt werden. Dadurch werden insgesamt die Herstellungsverfahren von Multi-Chip-Modulen, die integrierte Massenspeicher umfassen, deutlich vereinfacht. Außerdem ergibt sich eine kostengünstigere Fertigung bei zusätzlich signifikant erhöhter Ausbeute.
In alternativen Ausführungsformen zum gezeigten Beispiel liegt es auch im Rahmen der Erfindung, mehrere integrierte Halbleiterspeicher von einem gemeinsamen, als Logik-Chip ausgeführten integrierten Schaltkreis ansteuern zu lassen.
Der Mikrocontroller 11 kann in alternativen Ausführungsformen auch als Digitaler Signalprozessor ausgebildet sein. Der Mikrocontroller 11 kann auch als separater integrierter Baustein vorgesehen sein.
Anstelle der E-Fuse-Bank 7 kann in einer anderen Ausführungsform der Erfindung auch ein Flash-Speicher vorgesehen sein.
2 zeigt ein nach dem vorgeschlagenen Prinzip mögliches Verfahren zum Testen und zur Reparatur eines Multi-Chip-Moduls MCM. Wie vorgeschlagen und oben beschrieben erfolgt der Test mit Vorteil an dem bereits montierten Multi-Chip-Modul gegen Ende oder nach der Fertigung im Rahmen eines sogenannten Backend-Tests. Demnach erfolgt in einem ersten Schritt die Montage des integrierten Halbleiterspeichers und des integrierten Schaltkreises sowie gegebenenfalls vorhandener weiterer Chips zu dem Multi-Chip-Modul. Anschließend wird in einem zweiten Schritt ein Burn-In des Moduls durchgeführt. Dadurch wird vom nachfolgenden Test die statistisch erhöhte Ausfallrate zu Beginn der Lebensdauer mit erfasst und als defekt erkannte Zellen werden mit repariert. In einem dritten Schritt wird die Funktionsfähigkeit der Speicherzellen im integrierten Halbleiterspeicher getestet. Dabei wird auch ein Redundanzkonzept durchgeführt, das ein Ablegen der Adressen von als defekt erkannten Speicherzellen des integrierten Halbleiterspeicher-Chips im integrierten Schaltkreis umfasst.
Mit Vorteil können ein im integrierten Schaltkreis, der auch als Logik-Chip bezeichnet wird, ohnehin vorhandener Mikrocontroller und ein flüchtiger Speicher zur Ablaufsteuerung des Testens und zur Durchführen des Redundanzkonzepts mit verwendet werden. Außerdem ist die Fehlerekennung auch noch im Rahmen des Normalbetriebs, zum Beispiel mit einem POST, Power-On Self-Test, möglich.
Nach dem vorgeschlagenen Prinzip entfällt ein aufwändiges Bare-Die-Handling für die Fertigungsschritte Burn-In und Backend Test Memory auf Die-Ebene während der Fertigung. Zudem wird mit dem vorgeschlagenen Prinzip die Ausbeute erhöht.
Das der vorgeschlagene Erfindung zugrundeliegende Prinzip ist selbstverständlich nicht auf die beschriebenen Ausführungsbeispiele beschränkt, die Ausführungsbeispiele dienen vielmehr nur zu illustrativen Zwecken.

1: Multi-Chip-Modul
2: integrierter Halbleiterspeicher
3: Logik-Chip
4: Daten-Bus
5: Adreß-Bus
6: Befehlsleitung
7: E-Fuse-Bank
8: Komparator
9: Multiplexer
10: flüchtiger Speicher
11: Mikro-Controller
I/O: Schnittstelle

Claims

Multi-Chip-Modul (1), aufweisend zumindest einen integrierten Halbleiterspeicher (2) mit einer Vielzahl von Speicherzellen und einen integrierten Schaltkreis (3), der mit dem zumindest einen integrierten Halbleiterspeicher (2) gekoppelt ist und der umfaßt: – mindestens einen nichtflüchtigen Speicher (7) zum dauerhaften Speichern einer Adresse einer defekten Speicherzelle im integrierten Halbleiterspeicher (2), – einen Komparator (8), der mit dem mindestens einen nichtflüchtigen Speicher (7) gekoppelt ist und der eine an einem Eingang anliegende Adresse bei Schreib/Lese-Zugriffen auf den integrierten Halbleiterspeicher (2) mit der in dem mindestens einen nichtflüchtigen Speicher (7) gespeicherten Adresse vergleicht, – einen flüchtigen Speicher (10) und – einen Multiplexer (9), der von dem Komparator (8) derart angesteuert ist, daß in Abhängigkeit vom Vergleichsergebnis im Komparator (8) ein Schreib/Lese-Zugriff entweder auf eine Speicherzelle im integrierten Halbleiterspeicher (2) oder auf eine Speicherzelle im flüchtigen Speicher (10) erfolgt.
Multi-Chip-Modul nach Anspruch 1, dadurch gekennzeichnet, daß der mindestens eine nichtflüchtige Speicher (7) als mit einem elektrischen Energie-Impuls programmierbare Schmelzverbindung ausgeführt ist.
Multi-Chip-Modul nach Anspruch 1, dadurch gekennzeichnet, daß der mindestens eine nichtflüchtige Speicher (7) als sogenannter Flash-Speicher ausgebildet ist.
Multi-Chip-Modul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein als Mikrokontroller (11) ausgebildeter integrierter Schaltkreis vorgesehen ist, der derart ausgebildet ist, daß nach seinem Aktivieren die Vielzahl von Speicherzellen im integrierten Halbleiterspeicher (2) getestet wird und die Adressen als fehlerhaft erkannter Speicherzellen in dem mindestens einen nichtflüchtigen Speicher (7) abgelegt werden.
Multi-Chip-Modul nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der flüchtige Speicher (10) im integrierten Schaltkreis (3) ein statischer Direktzugriffsspeicher ist.
Multi-Chip-Modul nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der flüchtige Speicher (10) im integrierten Schaltkreis (3) als ein oder mehrere Speicherregister ausgebildet ist.
Multi-Chip-Modul nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der integrierte Schaltkreis (3) mit dem Halbleiterspeicher (2) über einen bidirektionalen Datenbus (4) gekoppelt ist.
Multi-Chip-Modul nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der integrierte Schaltkreis (3) mit dem Halbleiterspeicher (2) zur Übermittlung von Adressen über einen Adreßbus (5) gekoppelt ist.
Multi-Chip-Modul nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der integrierte Schaltkreis (3) mit dem Halbleiterspeicher (2) über zumindest eine Befehlsleitung (6) gekoppelt ist.
Multi-Chip-Modul nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der zumindest eine Halbleiterspeicher (2) ein flüchtiger Speicher ist.
Verfahren zum Testen eines Multi-Chip-Moduls, das einen integrierten Halbleiterspeicher (2) und einen integrierten Schaltkreis (3) umfasst, mit den Schritten: – Testen der Funktionsfähigkeit von Speicherzellen im integrierten Halbleiterspeicher (2), – Ablegen von Adressen von als defekt erkannten Speicherzellen des integrierten Halbleiterspeichers (2) im integrierten Schaltkreis (3).
Verfahren nach Anspruch 11, gekennzeichnet durch Durchführen des Ablegens von Adressen von als defekt erkannten Speicherzellen des integrierten Halbleiterspeichers (2) im integrierten Schaltkreis (3) nach einer Montage des integrierten Halbleiterspeichers (2) und des integrierten Schaltkreises (3) zu dem Multi-Chip-Modul (1).
Verfahren nach Anspruch 11 oder 12, gekennzeichnet durch Durchführen der Schritte des Testens der Funktionsfähigkeit von Speicherzellen im integrierten Halbleiterspeicher (2) und des Ablegens von Adressen von als defekt erkannten Speicherzellen des integrierten Halbleiterspeichers (2) im integrierten Schaltkreis (3) nach dem Schritt einer Montage des integrierten Halbleiterspeichers (2) und des integrierten Schaltkreises (3) zu dem Multi-Chip-Modul (1).
Verfahren nach einem der Ansprüche 11 bis 13, gekennzeichnet durch Testen der Funktionsfähigkeit von Speicherzellen im integrierten Halbleiterspeicher (2) unter Zuhilfenahme eines im integrierten Schaltkreis vorgesehenen Mikrocontrollers (11) und eines im integrierten Schaltkreis vorgesehenen flüchtigen Speichers (10).
Verfahren nach einem der Ansprüche 11 bis 14, gekennzeichnet durch Durchführen der Schritte des Testens der Funktionsfähigkeit von Speicherzellen im integrierten Halbleiterspeicher (2) und des Ablegens von Adressen von als defekt erkannten Speicherzellen des integrierten Halbleiterspeichers (2) im integrierten Schaltkreis (3) im Rahmen eines Power On Self Test.
Verfahren nach einem der Ansprüche 11 bis 15, gekennzeichnet durch Durchführen der Schritte des Testens der Funktionsfähigkeit von Speicherzellen im integrierten Halbleiterspeicher (2) und des Ablegens von Adressen von als defekt erkannten Speicherzellen des integrierten Halbleiterspeichers (2) im integrierten Schaltkreis (3) nach dem Durchführen eines Burn-In-Verfahrensschrittes des gesamten Multi-Chip-Moduls (1).
Verfahren nach einem der Ansprüche 11 bis 16, gekennzeichnet durch Speichern von Adressen von als defekt erkannten Speicherzellen des integrierten Halbleiterspeichers (2) in einem nichtflüchtigen Speicher, der von dem integrierten Schaltkreis (3) umfasst ist.