DE102004039803B4

DE102004039803B4 - Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie zugehörige Leitbahnanordnung

Info

Publication number: DE102004039803B4
Application number: DE102004039803A
Authority: DE
Inventors: Hans-Joachim Dr. Barth; Jürgen Dr. Holz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-08-17
Filing date: 2004-08-17
Publication date: 2006-12-07
Anticipated expiration: 2024-08-18
Also published as: DE102004039803A1; US20070042542A1; US7763519B2; CN1738025A; CN100479131C

Abstract

Verfahren zur Herstellung einer Leitbahnordnung mit erhöhter kapazitiver Kopplung mit den Schritten:
a) Ausbilden eines ersten Dielektrikums (2) auf einem Trägersubstrat (1);
b) Ausbilden einer Grabenstruktur im ersten Dielektrikum (2) mit einem Kondensatorbereich (KB) mit einem ersten Tiefen/Seitenverhältnis (t1/b1) und einem damit verbundenen Leitbahnbereich (LB) mit einem zweiten Tiefen-/Seitenverhältnis (t2/b2), welches mindestens dem dreifachen ersten Tiefen-/Seitenverhältnis entspricht;
c) Abscheiden einer ersten elektrisch leitenden Schicht (3) auf das strukturierte erste Dielektrikum (2) bis zum vollständigen Auffüllen der Grabenstruktur im Leitbahnbereich (LB);
d) Ausbilden eines Kondensatordielektrikums (4) auf der ersten elektrisch leitenden Schicht (3);
e) Abscheiden einer zweiten elektrisch leitenden Schicht (5) auf dem Kondensatordielektrikum (4) bis zum vollständigen Auffüllen der Grabenstruktur im Kondensatorbereich (KB);
f) Planarisieren der Schichtstruktur bis zum ersten Dielektrikum (2) zur Realisierung einer ersten Leitbahn (3L), einer ersten Kondensatorelektrode (3E), die mit der ersten Leitbahn (3L) in Verbindung steht, und einer zweiten...

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie eine zugehörige Leitbahnanordnung gemäß dem Oberbegriff des Patentanspruchs 1.

Eine derartiges Verfahren sowie eine zugehörige Leitbahnanordnung ist aus der gattungsbildenden Druckschrift US 2003/0057558 A1 bekannt.

Zur Stabilisierung einer Versorgungsspannung insbesondere von integrierten Digitalschaltungen werden Kapazitäten zwischen der Versorgungsspannung (VDD) und Masse (GND) benötigt. Üblicherweise werden hierzu sogenannte MOS-Kapazitäten (Metal Oxide Semiconductor) verwendet, welche jedoch durch den ganzen Metallstack bzw. die gesamte Verdrahtungs-Schichtstruktur hindurch verdrahtet werden müssen und einen erhöhten Flächenbedarf bedeuten.

Für sogenannte „Mixed-Signal-Schaltungen", wobei auf einem Halbleiterbaustein bzw. Chip sowohl analoge als auch digitale Schaltungen realisiert sind, werden ferner hochlineare Kapazitäten benötigt, welche beispielsweise als sogenannte MIM-Caps (Metal Insulator Metal Capacitors) ausgeführt werden. Bei der Herstellung derartiger MIM-Kondensatoren werden üblicherweise eine bis drei Zusatzmasken für die Strukturierung benötigt, wodurch sich zusätzliche Fertigungskosten ergeben.

Aus der Druckschrift WO 03/009361 A2 ist ein Verfahren zur Herstellung einer Leitbahnanordnung bekannt, wobei eine Kupferschicht mittels eines elektrochemischen Abscheideverfahrens aus einer CuSO₄-Lösung und unter Verwendung von Beschleuniger-, Reduzierer- oder Ausgleicherzusätzen ausgebildet werden kann.

Ferner ist aus der Druckschrift US 2002/0155676 A1 ein Verfahren zur gleichzeitigen Ausbildung von MIM-Kondensatoren und Via-Verbindungen bekannt, wobei ein Rückätzschritt zum Entfernen einer isolierenden Barrierenschicht durchgeführt wird.

Die Druckschrift US 2002/0163029 A1 offenbart schließlich ein Verfahren zur gleichzeitigen Herstellung von MIM-Kondensatoren und Via-Verbindungen im Rahmen eines Damascene-Prozesses, wobei verschiedene metallische Barrierenschichten zur Reduzierung einer Ausdiffusion, Material-Migration oder von Leckströmen verwendet werden.

Der Erfindung liegt die Aufgabe zu Grunde ein Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie eine zugehörige Leitbahnanordnung gemäß dem Oberbegriff des Patentanspruchs 1 und 14 derart weiterzubilden, dass bei reduzierten Herstellungskosten und einer verbesserten kapazitiven Kopplung das Auftreten von Kurzschlüssen und Leckströmen verhindert wird.

Erfindungsgemäß werden diese Aufgaben hinsichtlich des Verfahrens durch die kennzeichnenden Maßnahmen des Patentanspruchs 1 und hinsichtlich der Vorrichtung durch die kennzeichnenden Merkmale des Patentanspruchs 14 gelöst.

Insbesondere können durch ein nasschemisches Ätzen oder ein Trockenätzen die Oberflächen der ersten und zweiten Kondensatorelektroden derart selektiv zum Kondensatordielektrikum zurückgeätzt werden, dass das Auftreten von Kurzschlüssen bzw. Leckströmen zwischen den Kondensatorelektroden zuverlässig verhindert wird.

Vorzugsweise ist das erste Tiefen-/Seitenverhältnis kleiner 1/3 und das zweite Tiefen-/Seitenverhältnis größer 1, wobei eine Tiefe der Grabenstruktur in dem Kondensatorbereich und im Leitbahnbereich etwa gleich groß und vorzugsweise zwischen 0,5 Mikrometer bis 5 Mikrometer liegt. Auf diese Weise können nicht nur Kopplungskapazitäten, sondern auch deren Anschlussbereiche ohne zusätzlichen Aufwand und somit kostengünstig realisiert werden.

Vorzugsweise wird ein Elektroplattierverfahren zum Abscheiden von metallischem Material und insbesondere von Kupfer durchgeführt, wobei als Elektrolyt eine Kupfer-Sulfatlösung mit Abscheide-Beschleunigern, und insbesondere von organischen Akzeleratoren, verwendet wird. Auf Grund dieses speziellen Abscheideverfahrens und der verwendeten zusätzlichen Additiva erhält man insbesondere in Kombination mit den eingangs genannten Tiefen-/Seitenverhältnissen hervorragende Abscheideeigenschaften, die für die Leitbahnbereiche in hochwertigen Leitbahnen mit geringer Elektromigration und geringem Widerstand resultieren und im Kondensatorbereich eine erste Kondensatorelektrode mit ausreichender linearer Flächenkopplung ermöglichen.

Die erste und zweite Leitbahn werden vorzugsweise in den letzten beiden bzw. obersten Metallisierungsebenen einer in tegrierten Schaltung realisiert, wobei die erste Leitbahn eine Leitbahn für Versorgungsspannung und die zweite Leitbahn eine Leitbahn für Masse darstellt. Bei einer derartigen Realisierung erhält man eine besonders hochwertige Stabilisierung der Versorgungsspannung, wobei ein zusätzlicher Flächenbedarf minimal ist.

In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
1A bis 1F vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer erfindungsgemäßen Leitbahnanordnung;
2A und 2B eine vereinfachte Draufsicht der Leitbahnanordnung gemäß einem ersten und zweiten Ausführungsbeispiel;
3A bis 3F vereinfachte Schnittansichten zur Veranschaulichung des verwendeten Elektroplattierverfahrens mit Abscheide-Beschleunigern; und
4 eine vereinfachte Darstellung einer Vorrichtung zum Durchführen des in 3 dargestellten Elektroplattierverfahrens.
1A bis 1F zeigen vereinfachte Schnittansichten zur Veranschaulichung eines Verfahrens zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung, wie sie insbesondere zur Stabilisierung einer Versorgungsspannung von Digitalschaltungen und „Mixed-Signal-Schaltungen" in integrierten Halbleiterschaltungen verwendet werden kann. Nachfolgend wird unter einem Kondensatorbereich ein Koppelbereich zum kapazitiven Koppeln von elektrisch leitenden Bereichen (sogenannten Kondensator- bzw. Koppelelektroden) verstanden, wobei die Koppelelektroden durch ein Kondensator- bzw. Koppeldielektrikum voneinander isoliert sind.
Zunächst wird auf einem Trägersubstrat 1 ein erstes Dielektrikum 2 ausgebildet, wobei vorzugsweise ein Siliziumoxid oder ein sogenanntes „Low-k-Dielektrikum", d.h. ein Dielektrikum mit geringer Dielektrizitätskonstante verwendet wird. Das Trägersubstrat 1 stellt üblicherweise ein weiteres Zwischendielektrikum dar, wie es insbesondere zur Realisierung von Verdrahtungsebenen bzw. Metallisierungsebenen ver wendet wird. Das Trägersubstrat 1 kann jedoch in gleicher Weise unmittelbar ein Halbleitersubstrat wie beispielsweise Silizium, indem jeweilige digitale und/oder analoge integrierte Schaltungen ausgebildet sind, oder eine elektrische leitende Trägerschicht darstellen.
Vorzugsweise stellt jedoch das erste Dielektrikum 2 eine in der Metallisierungsschichtstruktur als vorletztes Dielektrikum verwendete Isolationsschicht dar, wie sie für die vorletzte Metallisierungsebene verwendet wird.
Gemäß 1A werden anschließend beispielsweise mittels eines Damascene-Verfahrens eine Grabenstruktur im ersten Dielektrikum 2 mit einem Kondensatorbereich KB und einem damit verbundenen Leitbahnbereich LB ausgebildet.
Zur Verdeutlichung der Struktur sei an dieser Stelle bereits auf eine in 2A dargestellte Draufsicht der Leitbahnanordnung gemäß einem ersten Ausführungsbeispiel hingewiesen, der diese Grabenstruktur zu entnehmen ist. Demzufolge weist der Kondensatorbereich KB ein erstes Tiefen-/Seitenverhältnis t1/b1 und der Leitbahnbereich LB ein zweites Tiefen-/Seitenverhältnis t2/b2 auf, wobei das zweite Tiefen-/Seitenverhältnis t2/b2 mindestens dem dreifachen ersten Tiefen-/Seitenverhältnis t1/b1 entspricht. Bei vorzugsweise in etwa gleicher Tiefe für den Kondensatorbereich KB und den Leitbahnbereich LB, d.h. t1 = t2, ist demzufolge die Breite b1 der Grabenstruktur im Kondensatorbereich KB mindestens dreimal so groß wie eine Breite b2 der Grabenstruktur des Leitbahnbereichs LB. Genauer gesagt sind die kleinsten Strukturbreiten b1 mindestens dreimal so groß wie die kleinsten Grabenstrukturbreiten b2 des Leitbahnbereichs. Diese Dimensionierung ist insbesondere für das später anzuwendende Elektroplattierverfahren von Bedeutung.
Gemäß 1A können ferner an der Oberfläche des ersten Dielektrikums 2 bzw. deren Grabenstruktur optional dünne me tallische Diffusions-Barrierenschichten bzw. Liner B1 vorzugsweise mittels PVD-, CVD-, ALCVD oder stromlosen Abscheideverfahren im Wesentlichen konform ausgebildet werden. Diese optionale metallische Diffusions-Barrierenschicht B1 besteht beispielsweise aus Ta, TaN, WN, WCN, TiN, Ru usw., und dient im Wesentlichen der Vermeidung einer Diffusion einer nachfolgend auszubildenden elektrisch leitenden Schicht in die benachbarte dielektrische Schicht bzw. das erste Dielektrikum 2.
Ferner kann gemäß 1A optional eine Keimschicht S (seed layer) entweder wiederum unmittelbar an der Oberfläche des ersten Dielektrikums 2 oder der optional vorhandenen ersten Diffusions-Barrierenschicht B1 ganzflächig ausgebildet werden. Vorzugsweise wird hierbei eine Cu-Keimschicht ausgebildet. Die optional auszubildende Keimschicht S sowie Diffusions-Barrierenschicht B1 weisen eine vergleichbar große Dicke auf, welche wesentlich geringer ist als die Tiefen t1 und t2 der Grabenstruktur im Kondensatorbereich KB und Leitbahnbereich LB.
Nachfolgend wird gemäß 1A eine erste elektrisch leitende Schicht 3 auf das Dielektrikum 2 bzw. die darin ausgebildete Grabenstruktur derartig so lange ganzflächig abgeschieden, bis die Grabenstruktur im Leitbahnbereich LB vollständig aufgefüllt ist.
Vorzugsweise wird hierbei metallisches Material und insbesondere Kupfer als elektrisch leitende Schicht 3 mittels eines Cu-Elektroplattierverfahrens derart abgeschieden, dass die schmalen Strukturen mit der geringen Breite b2 im Leitbahnbereich LB vollständig aufgefüllt und die breiten Strukturen mit einer großen Breite b1 im Kondensatorbereich KB nur teilweise aufgefüllt werden. Alternativ zu Kupfer können grundsätzlich auch andere Metalle wie beispielsweise Ag, Au, W, Al und deren Legierungen usw. abgeschieden werden.
Die 3A bis 3F veranschaulichen die grundsätzliche Funktionsweise des vorzugsweise verwendeten Elektroplattierverfahrens, welches insbesondere mit dem verwendeten Tiefen-/Seitenverhältnis zu den besonderen Vorteilen führt.
3A bis 3F zeigt verschiedene Schnittansichten beim Durchführen eines galvanischen Elektroplattierverfahrens in einer Grabenstruktur, wobei AB Abscheide-Beschleuniger bzw. sogenannte Akzeleratoren bezeichnen, wie sie im verwendeten Elektrolyt als Additiva vorhanden sind.
Eine entsprechende Vorrichtung zum Durchführen eines derartigen Cu-Elektroplattierverfahrens ist vereinfacht in 4 dargestellt, wobei EL ein Elektrolyt aufweist, das sich in einem Behälter befindet und über eine Batterie B sowie daran angeschlossene Kathoden K und Anoden A unter Spannung gesetzt wird. Vorzugsweise wird als Elektrolyt EL eine Kupfer-Sulfatlösung mit einem geringen Anteil von Abscheide-Beschleunigern AB verwendet, wobei insbesondere organische Abscheide-Beschleuniger bzw. Akzeleratoren AB verwendet werden. Der Anteil der Akzeleratoren sollte zwischen 1 bis 10 Milliliter/Liter liegen.
Als Kathode K wird beispielsweise ein Halbleiterwafer verwendet, auf dem die erfindungsgemäße Leitbahnanordnung ausgebildet werden soll. Als Anode A kann beispielsweise eine Cu-Anode verwendet werden, die bei dem beispielhaft beschriebenen Verfahren sich im Laufe der Zeit auflöst und Kupferionen Cu⁺⁺ an das Elektrolyt EL abgibt. Bei der an der Anode A auftretenden Reaktion werden demzufolge Kupferionen Cu²⁺ an die Lösung abgegeben und Elektronen 2e^– aufgenommen, wodurch sich die Anode A langsam verbraucht. In gleicher Weise wird an der Kathode K bzw. an der Oberfläche der Grabenstruktur ein Elektronenpaar 2e^– abgegeben und Kupferionen Cu²⁺ an der Oberfläche neutralisiert und als neutrales bzw. ungeladenes Cu-Atom angelagert. Ferner kann das Elektrolyt EL H₂SO₄ sowie andere organische und anorganische Additiva aufweisen.
Rückkehrend zu 3A wird nunmehr die Wirkungsweise insbesondere der Abscheide-Beschleuniger AB beschrieben. Diese Abscheide-Beschleuniger AB lagern sich zunächst im Wesentlichen in äquidistanten Abständen voneinander an der Oberfläche des Dielektrikums bzw. der Grabenstruktur ab und weisen eine geringe Beweglichkeit auf. Auf Grund dieser Abscheide-Beschleuniger AB ergibt sich eine erhöhte Abscheiderate für die elektrisch leitende Schicht 3 bzw. die Cu-Atome. Aus der in einer Grabenstruktur demzufolge erhöhten Anzahl von Abscheide-Beschleunigern AB, die sich im Wesentlichen aus den zusätzlichen Seitenflächen bzw. der Tiefe des Grabens ergibt, entsteht daher ein zur ebenen Oberfläche des Dielektrikums verschiedenes Abscheide- bzw. Auffüllverhalten. Da gemäß 3B bis 3F die Abscheide-Beschleuniger AB nur eine geringe Beweglichkeit aufweisen und somit im Wesentlichen am gleichen Ort bleiben, ergibt sich im Laufe der Zeit eine erhöhte Dichte dieser Abscheide-Beschleuniger AB für Grabenbereiche, was zu einem beschleunigten Auffüllen bzw. Abscheiden von Cu-Atomen führt. Während demzufolge an den planaren Oberflächenbereichen eines Dielektrikums lediglich eine geringe Abscheidedicke erzielt wird, ergeben sich auf Grund dieses Effekts eine vollständige Auffüllung und sogar Überfüllung an den Orten einer Grabenstruktur. Insbesondere für spezielle Tiefen-/Seitenverhältnisse können dadurch Vorteile gezogen werden.
Rückkehrend zu 1A wird demzufolge die erste elektrisch leitende Schicht mit einem derartigen Abscheideverfahren ausgebildet, wodurch breite Grabenstrukturen mit einem ersten Tiefen-/Seitenverhältnis im Kondensatorbereich KB nur unvollständig aufgefüllt werden, während schmale Grabenstrukturen mit einem zweiten Tiefen-/Seitenverhältnis im Leitbahnbereich LB sogar überfüllt werden, sofern das zweite Tiefen-/Seitenverhältnis mindestens dreimal so groß ist wie das erste Tiefen-/Seitenverhältnis. Die Materialqualität der im Leitbahnbereich LB aufgefüllten Grabenstrukturen ist hierbei derart hochwertig, dass verringerte Elektromigrationsphänomene und verbesserte Widerstandswerte zu beobachten sind.
Ferner kann gemäß 2A und 2B ohne zusätzliche Kontakte der Kondensatorbereich KB mit dem Leitbahnbereich LB elektrisch in Verbindung gebracht werden.
Nach dem Ausbilden dieser ersten elektrisch leitenden Schicht 3 kann optional wiederum an der Oberfläche eine dünne zweite metallische Diffusions-Barrierenschicht B2 ganzflächig ausgebildet werden. Vorzugsweise. wird für diese zweite Diffusions-Barrierenschicht Ta, TaN, W, WN, WCN, TiN, CoWP, CoWB, NiMoP, Ru usw. abgeschieden. Wiederum sollte diese zweite Diffusions-Barrierenschicht B2 so dünn sein, dass die nur teilweise aufgefüllte Grabenstruktur im Kondensatorbereich KB keinesfalls vollständig aufgefüllt wird.
Gemäß 1B erfolgt in einem nachfolgenden Verfahrensschritt nunmehr das Ausbilden eines Koppel- bzw. Kondensatordielektrikums 4 auf der ersten elektrisch leitenden Schicht 3 bzw. der optional vorhandenen zweiten Diffusions-Barrierenschicht B2. Genauer gesagt kann beispielsweise ein Dielektrikum mit einer Dicke von 10 Nanometer bis 200 Nanometer entweder unmittelbar an der Oberfläche der ersten elektrisch leitenden Schicht 3 oder aber an der optional ausgebildeten zweiten Diffusions-Barrierenschicht B2 ganzflächig abgeschieden werden. Dieses Kondensatordielektrikum dient als Trenn-Dielektrikum für eine stark kapazitiv gekoppelte Leitbahnanordnung, wie sie insbesondere für eine Versorgungsspannung VDD gegenüber einer Masse GND (Ground) benötigt wird. Als Materialien für ein derartiges Kondensatordielektrikum werden beispielsweise Si₃N₄, SiO₂, SiC, SiCN, Ta₂O₅, Al₂O₃, HfO₂ oder andere sogenannte „High-k-Dielektrika" verwendet, d.h. Dielektrika mit hoher dielektrischer Konstante.
Gemäß 1C kann nach dem Abscheiden des Kondensatordielektrikums 4 wieder optional eine dritte metallische Diffusi ons-Barrierenschicht B3 an der Oberfläche des Kondensatordielektrikums 4 ganzflächig abgeschieden werden, wobei beispielsweise Ta, TaN, WN, WCN, TiN, Ru usw. verwendet wird. An der Oberfläche dieser optional ausgebildeten dritten metallischen Diffusions-Barrierenschicht B3 oder aber unmittelbar an der Oberfläche des Kondensatordielektrikums 4 wird anschließend eine zweite elektrisch leitende Schicht 5 ganzflächig abgeschieden, bis die Grabenstruktur auch im Kondensatorbereich KB vollständig aufgefüllt ist. Als Material für diese zweite elektrisch leitende Schicht 5 wird vorzugsweise ein metallisches Material wie beispielsweise Cu, Ag, Au, W, Al usw. verwendet, wobei neben vorzugsweise eingesetzten PVD-, CVD- oder stromlosen Elektroplattierverfahren auch das vorstehend beschriebene galvanische Elektroplattierverfahren verwendet werden kann. Die Anforderungen an dieses zweite Abscheideverfahren sind jedoch wesentlich qeringer, da es sich lediglich um ein vollständiges Auffüllen der Grabenstrukturen im Kondensatorbereich KB handelt.
Gemäß 1D wird nachfolgend ein Planarisierverfahren der auf dem ersten Dielektrikum 2 ausgebildeten Schichtstruktur bis hinunter zum ersten Dielektrikum 2 durchgeführt, wodurch eine erste Leitbahn 3L im Leitbahnbereich LB, eine erste Kondensatorelektrode 3E im Kondensatorbereich KB, welche mit der ersten Leitbahn 3L gemäß 2A, 2B unmittelbar in elektrischer Verbindung steht bzw. einstückig damit ausgebildet ist, und eine zweite Kondensatorelektrode 5E ausgebildet wird, die durch das Kondensatordielektrikum 4A von der ersten Kondensatorelektrode 3E getrennt bzw. isoliert ist. Demzufolge werden in einem einzigen Planarisierungsschritt sowohl fein strukturierte erste Leitbahnen 3L als auch die Kondensatorelektroden 3E und 5E für eine hochwertige kapazitive Kopplung von Leitbahnen ausgebildet, wobei darüber hinaus die erste Leitbahn 3L gleichzeitig auch an die erste Kondensatorelektrode 3E angeschlossen wird, bzw. mit dieser elektrisch in Verbindung steht. Optional können jedoch auch weitere Leitbahnen in der gleichen Ebene ausgebildet sein, die nicht mit der Kondensatorelektrode 3E in Verbindung stehen.
Vorzugsweise wird für dieses in 1D dargestellte Planarisierverfahren ein chemisch-mechanisches Polieren (CMP, Chemical Mechanical Polishing) verwendet, wobei jedoch auch ein Elektro-Polierverfahren durchgeführt werden kann, bei dem alle Schichten bzw. Schichtanteile entfernt werden, die über die ursprüngliche erste Dielektrikums-Oberfläche hinaus ragen.
Erfindungsgemäß werden anschließend die Oberflächen der ersten und zweiten Kondensatorelektroden 3E und 5E selektiv zum Kondensatordielektrikum 4A und zum ersten Dielektrikum 2 beispielsweise nasschemisch oder durch eine Trockenätzung zurückgeätzt, wodurch man die in 1E zurückgesetzte Struktur erhält. Das Auftreten von Kurzschlüssen bzw. Leckströmen zwischen den Kondensatorelektroden 3E und 5E kann dadurch zuverlässig verhindert werden.
Gemäß 1E können ferner die nunmehr freiliegenden Oberflächen der elektrisch leitenden Schichten 3E und 5E bzw. deren freiliegende Metalloberflächen durch eine selektiv abgeschiedene vierte metallische Diffusions-Barrierenschicht B4 geschützt werden. Beispielsweise kann hierbei CoWP, CoWB oder NiMoP mittels eines stromlosen Plattierverfahrens oder W mittels eines selektiven CVD-Verfahrens abgeschieden werden. Auf diese Weise kann mittels eines selbstjustierenden Verfahrens weiterhin zuverlässig verhindert werden, dass an den Übergängen zwischen der ersten Kondensatorelektrode 3E und der zweiten Kondensatorelektrode 5E elektrische Kurzschlüsse oder Leckströme entstehen.
Gemäß 1F wird anschließend ein sogenanntes Abdeck- bzw. Cap-Dielektrikum als dielektrische Diffusions-Barrierenschicht 6 ganzflächig auf dem ersten Dielektrikum 2 bzw. den Kondensatorelektroden 3E und 5E oder der optional vorhandenen vierten metallischen Diffusions-Barrierenschicht B4 und dem Kondensatordielektrikum 4A ausgebildet bzw. abgeschieden. Auch dieser Schritt ist optional, insbesondere wenn vorher bereits die vierte metallische Diffusions-Barrierenschicht B4 ausgebildet wurde. Vorzugsweise wird für das Cap-Dielektrikum bzw. die dielektrische Diffusions-Barrierenschicht 6 Siliziumnitrid, SiC, SiCN usw. verwendet.
Abschließend wird ein zweites Dielektrikum 7 und insbesondere ein sogenanntes Intermetall-Dielektrikum auf der planarisierten Oberfläche der Schichtstruktur bzw. sofern vorhanden auf der dielektrischen Diffusions-Barrierenschicht 6 ausgebildet, wobei wieder Siliziumoxid, FSG oder ein sogenanntes „Low-k-Dielektrikum" verwendet wird. Die Schichtdicken der Dielektrika 2 und 7 entsprechen den in einem Standardprozess üblicherweise vorhandenen Schichtdicken. Innerhalb dieses zweiten Dielektrikums 7 wird ferner eine zweite Leitbahn 8L wiederum beispielsweise mittels eines Damascene-Verfahrens ausgebildet, wobei eine Kontaktierung zur zweiten Kondensatorelektrode 5E über zumindest ein Kontakt-Via V2 erfolgt, welches entweder bis zur zweiten Kondensatorelektrode 5E oder bis zur metallischen vierten Diffusions-Barrierenschicht B4 reicht. Optional können derartige Kontakt-Vias V2 auch die schmalen Leitbahnen 3L kontaktieren. Ferner kann gemäß 1F ein weiteres optional ausgebildetes Kontakt-Via V1 auch in dem ersten Dielektrikum 2 z.B. unterhalb der ersten Kondensatorelektrode 3E ausgebildet sein, um beispielsweise eine zuverlässige Kontaktierung der ersten Leitbahn 3L sowie der ersten Kondensatorelektrode 3E mit einer darunter liegenden (nicht dargestellten) Verdrahtungsstruktur zu ermöglichen. Optional können derartige Kontakt-Vias V1 auch die schmalen Leitbahnen 3L kontaktieren.
Zur Realisierung von optimalen Auffülleigenschaften sollte das erste Tiefen-/Seitenverhältnis t1/b1 kleiner 1/3 und das zweite Tiefen-/Seitenverhältnis t2/b2 größer 1 sein. Ferner sollten die Tiefen t1 und t2 der Grabenstruktur im Kondensa tor- und Leitbahnbereich etwa gleich groß sein und in einem Bereich von 0,5 Mikrometer bis 5 Mikrometer liegen. Die Breite b1 der Grabenstruktur im Kondensatorbereich KB sollte vorzugsweise größer 2 Mikrometer und die Breite b2 der Grabenstruktur im Leitbahnbereich LB kleiner 0,5 Mikrometer sein. Bei einer derartigen Dimensionierung und insbesondere bei der Realisierung der ersten und zweiten Leitbahn 3L und 8L in den letzten beiden (d.h. obersten) Metallisierungsebenen M_x und M_x+1 einer integrierten Halbleiterschaltung kann mit minimalen Herstellungskosten eine qualitativ hochwertige Stabilisierung der Versorgungsspannung ermöglich werden. Vorzugsweise wird hierbei die Versorgungsspannung VDD an die erste Leitbahn 3L und ein Massepotential GND an die zweite Leitbahn 8L angelegt.
Erfindungsgemäß wird demzufolge ein neuartiges Integrationskonzept zur Realisierung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung beschrieben, bei dem eine Vielzahl von Litho- und Ätzprozessen vermieden werden und somit eine deutliche Kostenreduzierung erfolgt. Insbesondere durch das spezifische Füllverhalten bei einem Elektroplattier- bzw. Galvanisierverfahren und einem speziellen Tiefen-/Seitenverhältnis können die für Leitbahnen außerordentlich wichtigen Qualitätsmerkmale hinsichtlich verbesserter Elektromigrationseigenschaften und/oder eines verringerten Widerstands realisiert werden.
Gemäß 2A kann insbesondere die erste Elektrode 3E nicht nur über eine einzige erste Leitbahn 3L, sondern auch über eine Vielzahl von derartigen ersten Leitbahnen angeschlossen werden, wodurch sich eine Kontaktierung der ersten Kondensatorelektrode 3E mit einer ersten Leitbahnstruktur weiter verbessern lässt.
Gemäß 2B können insbesondere auch lange kapazitiv gekoppelte Leitbahnen für beispielsweise eine Versorgungsspannung VDD und eine Masse GND in einer gemeinsamen Metallisie rungsebene erzeugt werden, wobei eine Kontaktierung der unteren Koppel- bzw. Kondensatorelektrode 3E über ein oder mehrere schmale Leitbahnen 3L erfolgt. Diese schmalen Leitbahnen 3L können über Kontakt-Vias V2 oder V1 mit der darüber- oder darunterliegenden Metallisierungsebene verbunden werden. In gleicher Weise kann auch die obere Koppel- bzw. Kondensatorelektrode 5E über Kontakt-Vias V2 mit der darüberliegenden Metallisierungsebene verbunden werden.
Die Erfindung wurde vorstehend anhand von speziellen Materialien für die Dielektrika und die elektrisch leitenden Schichten beschrieben. Sie ist jedoch nicht darauf beschränkt, sondern umfasst in gleicher Weise auch alternative Materialien. Ferner wurde die Erfindung anhand von linienförmigen Leitbahnanordnungen beschrieben. In gleicher Weise können jedoch auch gitterförmige Leitbahnanordnungen oder eine Aneinanderreihung von MIM-Kondensatoren verwendet werden.

1: Trägersubstrat
2: erstes Dielektrikum
3: erste elektrisch leitende Schicht
4, 4A: Kondensatordielektrikum
5: zweite elektrisch leitende Schicht
6: dielektrische Diffusions-Barrierenschicht
7: zweites Dielektrikum
3L: erste Leitbahn
3E: erste Kondensatorelektrode
5E: zweite Kondensatorelektrode
8L: zweite Leitbahn
V1, V2: Kontakt-Via
B1–B4: metallische Diffusions-Barrierenschichten
KB: Kondensatorbereich
LB: Leitbahnbereich
t1, t2: Tiefen der Grabenstruktur im Kondensator- und
: Leitbahnbereich
b1, b2: Breiten der Grabenstruktur im Kondensator- und
: Leitbahnbereich
AB: Abscheidebeschleuniger
A: Anode
K: Kathode
B: Batterie
EL: Elektrolyt
M_x, M_x+1: Metallisierungsebenen

Claims

Verfahren zur Herstellung einer Leitbahnordnung mit erhöhter kapazitiver Kopplung mit den Schritten: a) Ausbilden eines ersten Dielektrikums (2) auf einem Trägersubstrat (1); b) Ausbilden einer Grabenstruktur im ersten Dielektrikum (2) mit einem Kondensatorbereich (KB) mit einem ersten Tiefen/Seitenverhältnis (t1/b1) und einem damit verbundenen Leitbahnbereich (LB) mit einem zweiten Tiefen-/Seitenverhältnis (t2/b2), welches mindestens dem dreifachen ersten Tiefen-/Seitenverhältnis entspricht; c) Abscheiden einer ersten elektrisch leitenden Schicht (3) auf das strukturierte erste Dielektrikum (2) bis zum vollständigen Auffüllen der Grabenstruktur im Leitbahnbereich (LB); d) Ausbilden eines Kondensatordielektrikums (4) auf der ersten elektrisch leitenden Schicht (3); e) Abscheiden einer zweiten elektrisch leitenden Schicht (5) auf dem Kondensatordielektrikum (4) bis zum vollständigen Auffüllen der Grabenstruktur im Kondensatorbereich (KB); f) Planarisieren der Schichtstruktur bis zum ersten Dielektrikum (2) zur Realisierung einer ersten Leitbahn (3L), einer ersten Kondensatorelektrode (3E), die mit der ersten Leitbahn (3L) in Verbindung steht, und einer zweiten Kondensatorelektrode (5E), die durch das Kondensatordielektrikum (4A) von der ersten Kondensatorelektrode isoliert ist; g) Ausbilden eines zweiten Dielektrikums (7) auf der planarisierten Oberfläche der Schichtstruktur mit einer zweiten Leitbahn (8L) und zumindest einem Kontakt-Via (V2) zum Verbinden der zweiten Kondensatorelektrode (5E) mit der zweiten Leitbahn (8L), dadurch gekennzeichnet, dass nach Schritt f) die Oberflächen der ersten und zweiten Kondensatorelektroden (3E, 5E) selektiv zum Kondensatordielektrikum (4A) nasschemisch oder durch eine Trockenätzung zurückgeätzt werden.
Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass in Schritt b) das erste Tiefen-/Seitenverhältnis (t1/b1) kleiner 1/3 und das zweite Tiefen-/Seitenverhältnis (t2/b2) größer 1 ausgebildet wird.
Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt b) eine Tiefe (t1, t2) der Grabenstruktur im Kondensator- und Leitbahnbereich (KB, LB) etwa gleich groß und in einem Bereich von 0,5 Mikrometer bis 5 Mikrometer ausgebildet wird.
Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass in Schritt b) eine Breite (b1) der Grabenstruktur im Kondensatorbereich (KB) größer 2 Mikrometer und eine Breite (b2) der Grabenstruktur im Leitbahnbereich (LB) kleiner 0,5 Mikrometer ausgebildet wird.
Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass in Schritt c) ein galvanisches Elektroplattierverfahren zum Abscheiden von metallischem Material durchgeführt wird.
Verfahren nach Patentanspruch 5, dadurch gekennzeichnet, dass als Elektrolyt eine Kupfer-Sulfatlösung mit Abscheide-Beschleunigern (AB) verwendet wird.
Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass die erste Leitbahn (3L) und die zweite Leitbahn (8L) die letzten beiden Metallisierungsebenen einer integrierten Schaltung darstellen.
Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass die erste Leitbahn (3L) eine Leitbahn für eine Versorgungsspannung (VDD) und die zweite Leitbahn (8L) eine Leitbahn für Masse (GND) darstellt.
Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass nach den Schritten b), c), d) und/oder f) jeweils eine metallische Diffusions-Barrierenschicht (B1, B2, B3, B4) zur Vermeidung einer Diffusion der elektrisch leitenden Schicht (3, 5) in benachbarte dielektrische Schichten (2, 4, 7) abgeschieden wird.
Verfahren nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass das Rückätzen ferner selektiv zum ersten Dielektrikum (2) durchgeführt wird.
Verfahren nach einem der Patentansprüche 1 bis 10, dadurch gekennzeichnet, dass vor Schritt g) eine dielektrische Diffusions-Barrierenschicht (6) abgeschieden wird.
Verfahren nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass in Schritt e) ein PVD- oder CVD-Metallabscheideverfahren oder ein Plat tierverfahren zum Abscheiden einer metallischen Leitschicht (5) durchgeführt wird.
Verfahren nach einem der Patentansprüche 1 bis 12, dadurch gekennzeichnet, dass vor den Schritten c) und e) eine Keimschicht (S) ausgebildet wird.
Leitbahnanordnung mit erhöhter kapazitiver Kopplung mit: einem Trägersubstrat (1); einem auf dem Trägersubstrat (1) ausgebildeten ersten Dielektrikum (2); einer im ersten Dielektrikum (2) ausgebildeten Grabenstruktur mit einem ein erstes Tiefen-/Seitenverhältnis (t1/b1) aufweisenden Kondensatorbereich (KB) und einem damit verbundenen und ein zweites Tiefen-/Seitenverhältnis (t2/b2) aufweisenden Leitbahnbereich (LB), wobei das zweite Tiefen-/Seitenverhältnis mindestens dem dreifachen ersten Tiefen-/Seitenverhältnis entspricht; einer die Grabenstruktur des Leitbahnbereichs (LB) vollständig auffüllenden ersten Leitbahn (3L); einer die Grabenstruktur des Kondensatorbereichs (KB) nur teilweise auffüllenden ersten Kondensatorelektrode (3E); einer die teilweise gefüllte Grabenstruktur des Kondensatorbereichs (KB) vollständig auffüllende zweite Kondensatorelektrode (5E); einem zwischen erster und zweiter Kondensatorelektrode (3E, 5E) angeordneten Kondensatordielektrikum (4A); einem auf dem ersten Dielektrikum (2) und der aufgefüllten Grabenstruktur ausgebildeten zweiten Dielektrikum (7); und einer zweiten Leitbahn (8L), die im zweiten Dielektrikum (7) ausgebildet und über ein Kontakt-Via (V2) mit der zweiten Kondensatorelektrode (5E) verbunden ist, dadurch gekennzeichnet, dass die Oberflächen der ersten und zweiten Kondensatorelektrode (3E, 5E) gegenüber dem Kondensatordielektrikum (4A) eine Rückätzung aufweisen.
Leitbahnanordnung nach Patentanspruch 14, dadurch gekennzeichnet, dass das erste Tiefen-/Seitenverhältnis kleiner 1/3 und das zweite Tiefen-/Seitenverhältnis größer 1 ist.
Leitbahnanordnung nach Patentanspruch 14 oder 15, dadurch gekennzeichnet, dass eine Tiefe (t1, t2) der Grabenstruktur im Kondensator- und Leitbahnbereich (KB, LB) etwa gleich groß ist und in einem Bereich von 0,5 Mikrometer bis 5 Mikrometer liegt.
Leitbahnanordnung nach einem der Patentansprüche 14 bis 16, dadurch gekennzeichnet, dass eine Breite (b1) der Grabenstruktur im Kondensatorbereich größer 2 Mikrometer und eine Breite (b2) der Grabenstruktur im Leitbahnbereich (LB) kleiner 0,5 Mikrometer ist.
Leitbahnanordnung nach einem der Patentansprüche 14 bis 17, dadurch gekennzeichnet, dass zwischen den Kondensatorelektroden (3E, 5E) und den Dielektrika (2, 4A, 7) eine metallische Diffusions-Barrierenschicht (B1 bis B4) ausgebildet ist.
Leitbahnanordnung nach einem der Patentansprüche 14 bis 18, dadurch gekennzeichnet, dass an der Oberfläche des ersten Dielektrikums (2) und der darin ausgebildeten ersten Leitbahn (3L), der ersten Kondensatorelektrode (3E), dem Kondensatordielektrikum (4A) und der zweiten Kondensatorelektrode (5E) eine dielektrische Diffusions-Barrierenschicht (6) ausgebildet ist.
Leitbahnanordnung nach einem der Patentansprüche 14 bis 19, dadurch gekennzeichnet, dass die erste Leitbahn (3L) und die zweite Leitbahn (8L) die letzten beiden Metallisierungsebenen einer integrierten Schaltung darstellen.
Leitbahnanordnung nach einem der Patentansprüche 14 bis 20, dadurch gekennzeichnet, dass die erste Leitbahn (3L) eine Leitbahn für eine Versorgungsspannung (VDD) und die zweite Leitbahn (8L) eine Leitbahn für Masse (GND) darstellt.
Leitbahnanordnung nach einem der Patentansprüche 14 bis 21, dadurch gekennzeichnet, dass die erste Leitbahn (3L) und die erste Kondensatorelektrode (3E) elektroplattiertes Kupfer aufweisen.
Leitbahnanordnung nach einem der Patentansprüche 14 bis 22, dadurch gekennzeichnet, dass das Kondensatordielektrikum (4A) ein SiO₂, Si₃N₄, SiC, SiCN, AL₂O₃, Ta₂O₅, HfO₂, ZrO₂ oder ein anderes high-k Dielektrikum aufweist.
Leitbahnanordnung nach einem der Patentansprüche 14 bis 23, dadurch gekennzeichnet, dass ferner die erste Leitbahn (3L) mit Kontakt-Vias (V2, V1) kontaktiert wird.