DE102005039323B4

DE102005039323B4 - Leitbahnanordnung sowie zugehöriges Herstellungsverfahren

Info

Publication number: DE102005039323B4
Application number: DE102005039323A
Authority: DE
Inventors: Zvonimir Gabric; Andreas Stich; Werner Dr. Pamler; Günther Dr. Schindler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-08-19
Filing date: 2005-08-19
Publication date: 2009-09-03
Anticipated expiration: 2025-08-20
Also published as: TW200709384A; JP2011129939A; CN1945823A; JP5335828B2; DE102005039323A1; JP5085072B2; US20070120263A1; TWI324820B; CN100521187C; JP2007088439A

Abstract

Leitbahnanordnung mit
einem Substrat (1, 2);
zumindest zwei Leitbahnen (4), die über dem Substrat (1, 2) nebeneinander ausgebildet sind;
einem Hohlraum (6), der zumindest zwischen den Leitbahnen (4) ausgebildet ist; und
einer dielektrischen Abdeckschicht (5), die die Leitbahnen (4) abdeckt und den Hohlraum (6) abschließt, wobei
jeweils Trägerbahnen (TB) zwischen dem Substrat (1, 2) und den Leitbahnen (4) zum Tragen der Leitbahnen (4) ausgebildet sind, wobei an ihrer Kontaktfläche eine Breite (B1) der Leitbahnen (4) größer ist als eine Breite (B2) der Trägerbahnen (TB), dadurch gekennzeichnet, dass eine Isolierschicht (5A) an der Oberfläche der Leitbahnen (4), der Trägerbahnen (TB) und des Substrats (1, 2) zum Hohlraum (6) ausgebildet ist.

Description

Die vorliegende Erfindung bezieht sich auf eine Leitbahnanordnung sowie ein zugehöriges Herstellungsverfahren und insbesondere auf eine Leitbahnanordnung mit Hohlräumen bzw. sogenannten „air gaps" gemäß dem Oberbegriff des Patentanspruchs 1.
Eine derartige gattungsbildende Leitbahnanordnung sowie ein zugehöriges Herstellungsverfahren ist aus der Druckschrift EP 0 475 646 A2 bekannt.
Leitbahnanordnungen werden insbesondere in der Halbleitertechnik zur Realisierung einer Verdrahtung von Halbleiterbauelementen verwendet. Hierbei werden üblicherweise auf einem elektrisch leitenden Trägersubstrat, wie beispielsweise einem Halbleitersubstrat, eine dielektrische Schicht bzw. Isolierschicht und darauf eine elektrisch leitende Leitbahnschicht ausgebildet, wobei die Leitbahnschicht nach einer Strukturierung die endgültige Leitbahn darstellt. Anschließend werden weitere Isolierschichten und elektrisch leitende Schichten nacheinander ausgebildet, wodurch sich ein Schichtenstapel ergibt, der unter Verwendung von sogenannten „vias" auch komplexe Verdrahtungsstrukturen ermöglicht.
Die elektrischen Eigenschaften der Leitbahnanordnung hängen hierbei maßgeblich von den verwendeten Materialien und insbesondere von der elektrischen Leitfähigkeit der Leitbahnen sowie von parasitären Kapazitäten pro Flächenabschnitt bzw. Längenabschnitt der Leitbahn ab.
Mit der zunehmenden Packungsdichte von integrierten Halbleiterschaltungen weisen auch die in den Metallisierungsebenen ausgebildeten Leitbahnen einen immer kleineren Abstand zueinander auf. Neben der bereits erwähnten Erhöhung von Kapazitäten zwischen den Leitbahnen führt dies auch zu einer Erhöhung der Signallaufzeiten, der Verlustleistung und eines Übersprechens im Halbleiterbaustein. Üblicherweise wurden bei Verwendung von SiO₂ als Dielektrikum zwischen den Leitbahnen, dessen Dielektrizitätskonstante k etwa 3,9 ist und einen Referenzwert darstellt, diese Probleme durch eine Optimierung des Verdrahtungs-Layouts der Leitbahnen gelöst.
Aus der Druckschrift US 5 461 003 A ist eine Leitbahnanordnung bekannt, bei der zur Verringerung einer kapazitiven Kopplung zwischen benachbarten Leitbahnen Luftspalten bzw. „air gaps" verwendet werden, wobei eine poröse dielektrische Abdeckschicht für das Entfernen einer für den Luftspalt benötigten Opferschicht bei gleichzeitiger Gewährleistung einer ausreichenden mechanischen Stabilität verwendet wird.
Ferner ist aus der Druckschrift DE 101 407 54 A1 eine Leitbahnanordnung sowie ein zugehöriges Herstellungsverfahren bekannt, bei dem eine Vielzahl von Luftspalten bzw. „air gaps" zwischen oder oberhalb von jeweiligen Leitbahnen grabenförmig ausgebildet und angeordnet sind, um derartige Koppelkapazitäten, Leistungsverluste und Übersprechen zu verringern.
Die Druckschrift DE 101 09 778 A1 offenbart eine Hohlraumstruktur und ein zugehöriges Herstellungsverfahren, wobei beim Abscheiden eine Zuspitzung im oberen Bereich der Abdeckschicht ermöglicht wird. Ein Isoliermaterial basiert hierbei auf ozon-aktiviertem Tetra-Ethyl-Ortho-Silicat.
Nachteilig ist jedoch hierbei, dass eine Anfälligkeit für Kurzschlüsse zwischen benachbarten Leitbahnen auf Grund von Elektromigration besteht. Ferner sind die bekannten Herstellungsverfahren entweder außerordentlich aufwändig und somit kostenintensiv oder die fertig gestellte Leitbahnanordnung besitzt eine nur ausreichende mechanische Stabilität. Weiterhin ist die Reduktion der Koppelkapazitäten nicht optimal.
Der Erfindung liegt daher die Aufgabe zu Grunde, eine Leitbahnanordnung sowie ein zugehöriges Herstellungsverfahren zu schaffen, wobei die mechanischen sowie elektrischen Eigenschaften verbessert sind.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der Leitbahnanordnung durch die Merkmale des neuen Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des neuen Patentanspruchs 10 gelöst.
Insbesondere durch die an den Oberflächen der Leitbahnen, der Trägerbahnen und des Substrats ausgebildete Isolierschicht können die auf Grund von Elektromigration oftmals verursachten Kurzschlüsse zwischen benachbarten Leitbahnen wesentlich verringert werden.
Vorzugsweise wird diese Isolierschicht einstückig mit der Abdeckschicht ausgebildet, die die Leitbahnen abdeckt und den Hohlraum abschließt bzw. versiegelt. Das Herstellungsverfahren wird dadurch weiter vereinfacht und die Kosten werden reduziert.
Als Herstellungsverfahren wird hierbei insbesondere ein CVD-Abscheideverfahren mit SiH₄ und N₂O im Verhältnis SiH₄:N₂O = 1:5 bis 1:20 bei einem Druck von 133 bis 1333 Pa, einer Temperatur von 350 bis 450 Grad Celsius und einer RF-Leistung von 200 bis 400 Watt durchgeführt. Bei diesem speziellen Abscheideverfahren und den speziellen zugehörigen Parametern kann die vorstehend beschriebene Isolierschicht an allen frei liegenden Oberflächen der Leitbahnen qualitativ hochwertig konformal ausgebildet werden, während gleichzeitig die zwischen den Leitbahnen liegenden Hohlräume nach oben hin nicht-konformal abgedeckt bzw. versiegelt werden. Die Herstellungskosten werden bei verbesserten elektrischen Eigenschaften dadurch weiter verringert.
Vorzugsweise kann ferner das Substrat eine Ätzstoppschicht zum Festlegen einer Tiefe des unterätzten Teil-Hohlraumes exakt festlegen, wodurch sich der Prozess besser kontrollieren lässt. Alternativ kann jedoch auch ohne eine derartige Atzstoppschicht aber durch Überwachen einer vorbestimmten Ätzzeit eine entsprechende vorbestimmte Ätztiefe eingestellt werden. Auf diese Weise kann eine Leitbahnanordnung mit selbstjustierten Stützstrukturen ohne Verwendung von zusätzlichen Lithographieschritten und bei guter mechanischer Stabilität kostengünstig hergestellt werden.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
1A bis 1D vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer Leitbahnanordnung gemäß einem ersten Ausführungsbeispiel; und
2A bis 2D vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstel lung einer Leitbahnanordnung gemäß einem zweiten Ausführungsbeispiel.
1A bis 1D zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer Leitbahnanordnung gemäß einem ersten Ausführungsbeispiel, wobei ein so genannter „Damascene-Prozess" zur Bildung der Leitbahnen durchgeführt wird. Derartige Prozesse sind dem Fachmann hinreichend bekannt, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
Die vorliegende Erfindung zeigt insbesondere für eine erste Metallisierungsebene, d. h. eine unterste Leitbahnebene, welche sich in unmittelbarer Nähe zum nicht dargestellten Halbleitersubstrat befindet, besondere Vorteile, da die erfindungsgemäße Ausdehnung der Hohlräume seitlich unterhalb der Leitbahnen insbesondere zu einer Reduktion der Koppelkapazitäten der Leitbahnen zu einem darunter liegenden Halbleitersubstrat oder zu darunter liegenden Leitbahnen führt.
Gemäß 1A wird in einem vorzugsweise dielektrischen Substrat mittels eines Damascene-Verfahrens eine Leitbahnstruktur von Leitbahnen 4 ausgebildet. Genauer gesagt kann das Substrat gemäß dem ersten Ausführungsbeispiel ein erstes Dielektrikum bzw. eine erste dielektrische Schicht 1, eine darauf ausgebildete Ätzstoppschicht 2 und ein auf der Ätzstoppschicht 2 ausgebildetes zweites Dielektrikum bzw. eine zweite dielektrische Schicht 3 aufweisen. Grundsätzlich können fürdiese Schichten 1, 2 und 3 auch andere Materialien verwendet werden und insbesondere Silizium und/oder Metalle. Diese Schichtenfolge befindet sich vorzugsweise als Zwischendielektrikum zwischen dem (nicht dargestellten) Halbleitersubstrat und einer ersten Metallisierungsebene oder zwischen jeweiligen Metalliesierungsebenen.
Für das erste und zweite Dielektrikum 1 und 3 werden beispielsweise SiO₂ verwendet, wobei als Ätzstoppschicht 2 eine Si₃N₄-Schicht verwendet werden kann. Alternativ können für die Dielektrika 1 und 3 auch sogenannte Low-k-Dielektrika verwendet werden, welche in Bezug auf das als Referenzwert betrachtete SiO₂ eine kleinere Dielektrizitätskonstante von z. B. k = 1 bis 3,9 aufweisen. In gleicher Weise können alternativ zur bevorzugten Si₃N₄-Ätzstoppschicht 2 auch alternative Schichten verwendet werden, die wiederum bezogen auf Si₃N₄ eine verringerte Dielektrizitätskonstante aufweisen. Bei Verwendung derartiger Low-k-Dielektrika werden die parasitären Koppelkapazitäten per se wesentlich verringert. Bei den Low-k-Dielektrika sind beispielsweise kohlenstoffhaltige oder fluorhaltige Verbindungen besonders vorteilhaft. In diesem Fall können zur Realisierung der Ätzstoppschicht 2 an Stelle des Nitrids beispielsweise SiO₂, SiC, oder SiCN verwendet werden. Selbstverständlich können auch alternative Materialkombinationen für die Dielektrika und die Ätzstoppschicht verwendet werden.
Mittels eines herkömmlichen Damascene-Verfahrens (oder Dual-Damascene-Verfahrens) wird nunmehr in der obersten, d. h. zweiten dielektrischen Schicht 3 eine Vielzahl von Leitbahnstrukturen bzw. die Leitbahnen 4 ausgebildet. Hierbei werden nach dem Ausbilden von Gräben in der zweiten dielektrischen Schicht 3 vorzugsweise zunächst eine (nicht dargestellte) Barrierenschicht an der Oberfläche der Gräben z. B. mittels PVD-, CVD- oder ALD-Verfahren abgeschieden, um eine Ausdiffusion von Leitbahnmaterial der Leitbahn 4 insbesondere in das Halbleitersubstrat zu verhindern. Anschließend kann an der Oberfläche der Barrierenschicht eine (nicht dargestellte) Keimschicht bzw. Seed-layer vorzugsweise mittels Sputtern ausgebildet werden, die eine Ablagerung des eigentlichen Leitbahnmaterials erleichtert. Abschließend wird das eigentliche Leitbahnmaterial auf der Keimschicht oder unmittelbar auf der Barrierenschicht ausgebildet und der Graben vollständig aufgefüllt. Nach einem Planarisierschritt, wie beispielsweise einem CMP-Verfahren (Chemical Mechanical Polishing), erhält man die in 1A dargestellte Schnittansicht.
Bei Verwendung von Cu als Leitbahnmaterial für die Leitbahnen 4 kann beispielsweise ein Plattierverfahren und insbesondere ein Elektroplattierverfahren zum Abscheiden des Leitbahnmaterials im Graben verwendet werden. Bei Verwendung von Kupfer (Cu) als Leitbahnmaterial bietet sich als Barrierenschicht eine Schichtenfolge TaN/Ta an. Alternativ kann als Leitbahnmaterial jedoch auch Wolfram (W) verwendet werden, wobei zum Auffüllen der Gräben vorzugsweise ein CVD-Verfahren und als Keimschicht eine Schichtenfolge von Ti/TiN verwendet wird. Selbstverständlich können auch hierbei wiederum alternative Materialien für die Keimschicht, Barrierenschicht oder das Leitbahnmaterial verwendet werden.
Ferner kann beispielsweise nach dem Planarisierungsschritt eine (nicht dargestellte) Barrierenschicht, z. B. CoWP oder NiMoP, an der frei liegenden Oberfläche der Leitbahn 4 als Abdeckschicht vorzugsweise selektiv abgeschieden werden, um auch ein Ausdiffundieren von Leitbahnmaterial aus dieser oberen Oberfläche heraus in die benachbarten Schichten und insbesondere in das Halbleitersubstrat zu verhindern.
Ferner sei darauf hingewiesen, dass eine Tiefe der im Damascene-Verfahren ausgebildeten Gräben bzw. ein Abstand des Grabenbodens zur Ätzstoppschicht 2 eine Höhe des zusätzlich ausgebildeten erfindungsgemäßen Luftspalts und somit die parasitären Koppelkapazitäten festlegt.
Gemäß 1B wird anschließend mittels eines anisotropen Ätzverfahrens das zweite Dielektrikum 3 zwischen den Leitbahnen 4 bis zur Ätzstoppschicht 2 entfernt. Die Leitbahnen 4 bzw. deren Barrierenschichten sind demzufolge seitlich nicht mehr vom zweiten Dielektrikum 3 bedeckt und stehen frei auf dem unterhalb der Leitbahnen 4 verbleibenden Dielektrikum-Streifen. Als anisotrope, d. h. gerichtete, Ätzverfahren können beispielsweise Trockenätzverfahren und insbesondere reaktives Ionenätzen (RIE, reactive ion etch) durchgeführt wer den. Gemäß 1B wird demzufolge ohne zusätzlichen Lithographieschritt und lediglich unter Verwendung der Leitbahn 4 als Maske eine zunächst noch gleich breite Dielektrika-Stützstruktur 3 ausgebildet.
Gemäß 1C wird anschließend mittels eines isotropen Ätzprozesses, d. h. eines ungerichteten Ätzverfahrens wie z. B. einer nasschemischen (HF-) Ätzung oder einem isotropen Trokkenätzprozess das verbleibende Stütz-Dielektrikum 3 unterhalb der Leitbahnen 4 derart verjüngt, dass eine Breite B1 der Leitbahnen 4 größer ist als eine Breite B2 der darunter ausgebildeten dielektrischen Trägerbahnen TB. Vorzugsweise ist die Breite B2 kleiner oder gleich der halben Breite B1 der Leitbahnen 4, wodurch sich seitlich unterhalb der Leitbahnen 4 ein ausreichend großer Luftspalt zur Kapazitätsverringerung ergibt. Ist die Breite 32 der Trägerbahnen ca.; ½ B1 der Leitbahnen 4, so erhält man darüber hinaus eine ausreichend hohe mechanische Festigkeit der Leitbahnanordnung für einen später fertiggestellten Halbleiterbaustein.
Gemäß 1C stehen nunmehr die voneinander beabstandeten Leitbahnen 4 nur noch auf sehr schmalen Stegen bzw. den dielektrischen Trägerbahnen TB, welche auf der Ätzstoppschicht 2 und dem darunterliegenden ersten Dielektrikum 1 stehen. Der besondere Vorteil dieses Verfahrens ist darin zu sehen, dass insbesondere im Unterschied zu herkömmlichen Verfahren diese Stützstrukturen bzw. Trägerbahnen TB ohne Verwendung von zusätzlichen Masken oder Lithographieschritten selbstjustierend nur unter Verwendung der bereits vorhandenen Leitbahnen 4 als Maske ausgebildet werden können. Da darüber hinaus die verwendeten Ätzverfahren im Wesentlichen Standard-Ätzverfahren darstellen, kann die erfindungsgemäße Leitbahnanordnung besonders einfach und kostengünstig realisiert werden.
Gemäß 1D wird nunmehr in einem abschließenden Schritt eine Abdeckschicht 5 derart ausgebildet, dass sie die Leitbahnen 4 vollständig abdeckt und einen zwischen den Leitbah nen 4 existierenden Hohlraum 6 erzeugt bzw. abschließt. Zur Realisierung dieser Abdeckschicht 5 können grundsätzlich herkömmliche nicht-konformale CVD-Abscheideverfahren verwendet werden, mit denen beispielsweise eine Siliziumoxidschicht ganzflächig abgeschieden werden kann und die Hohlräume 6 erzeugt und versiegelt werden. Alternativ kann auch auch ein selektives Abscheideverfahren zum Abscheiden eines selektiven Oxids, wie z. B. O₃/TEOS, durchgeführt werden. Eine andere Möglichkeit zur Realisierung der Abdeckschicht 5 besteht im Aufspinnen eines ausreichend zähen Spin-On-Glas, das nicht in den Hohlraum 6 eindringt. Derartige Abscheideverfahren finden vorzugsweise in Luft, Vakuum oder einem elektrisch isolierenden Gas statt, wodurch man für den Hohlraum 6 eine Auffüllung mit Luft, Vakuum oder einem elektrisch isolierenden Gas erhält, welches besonders niedrige Dielektrizitätskonstanten aufweist.
Erfindungsgemäß kann jedoch ein spezielles nicht-konformales CVD-Abscheideverfahren angewendet werden, bei dem sich darüber hinaus eine Oxid-Isolierschicht 5A an der Oberfläche der Leitbahnen 4 bzw. der (nicht dargestellten) Barrierenschichten, den Trägerbahnen TB und dem darunter liegenden Substrat bzw. der Ätzstoppschicht 2 ausbilden lässt. Vorzugsweise wird diese Isolierschicht 5A in einem gleichen Abscheideverfahren wie eine Oxid-Abdeckschicht 5 ausgebildet, wodurch eine weitere Vereinfachung des Verfahrens realisiert werden kann.
Zur gleichzeitigen Realisierung dieser dünnen Isolierschicht 5A und der relativ dicken Abdeckschicht 5 wird beispielsweise SiH₄ und N₂O im Verhältnis SiH₄:N₂O = 1:5 bis 1:20 bei einer Prozesstemperatur von 350 bis 450 Grad Celsius, einem Prozessdruck von (133 bis 1333 Pa) und einer RF-Leistung von 200 bis 400 Watt durchgeführt.
Alternativ zum gleichzeitigen Ausbilden der Isolierschicht 5A und der Abdeckschicht 5 ist auch ein 2-stufiger Prozess möglich. Hierbei wird zunächst konformales, d. h. gleich dickes, O₃/TEOS als Isolierschicht 5A ganzflächig, d. h. auch im Hohlraum 6, ausgebildet und anschließend die nicht-konformale Abdeckschicht 5 mit einem der vorstehend beschriebenen Verfahren hergestellt. Dadurch kann selbst an den in den vorstehenden Prozessschritten freigelegten Unterseiten der Leitbahnen 4 eine ausreichend dicke und schützende Isolierschicht 5A ausgebildet werden, welche insbesondere bei den eingangs erwähnten Elektromigrationsvorgängen wesentliche Vorteile aufweist. Unter Elektromigrationsvorgängen werden hierbei Vorgänge insbesondere in metallischen Leitbahnen verstanden, wobei Leitbahnmaterial auf Grund von Stromfluss derart transportiert wird, dass es zu einer Verlagerung von Leitbahnmaterial innerhalb der Leitbahnen kommt.
Die Isolierschichten 5A stellen nunmehr eine gewisse Hemmschwelle gegen derartige Elektromigrations-Phänomene dar und können somit die insbesondere an Kanten und Ecken auftretende Migration von Leitbahnmaterial zumindest hemmen. Eine üblicherweise zu beobachtende Ausdiffusion von Leitbahnmaterial aus den ursprünglich für die Leitbahnen 4 vorgesehenen Bereichen in die Hohlräume 6 kann somit zumindest bedingt verhindert werden. Insbesondere wird durch die zusätzliche Isolierschicht 5A jedoch ein üblicherweise zu beobachtender Kurzschluss zwischen zwei benachbarten Leitbahnen auf Grund von Elektromigration verhindert.
Sofern also auf Grund von Elektromigration das Leitbahnmaterial von einer Leitbahn in den Hohlraum 6 diffundiert ist und zu einer lokalen Materialanhäufung geführt hat, die gegenüberliegend benachbarte Leitbahn jedoch keinen derartigen Durchbruch aufweist, wird durch die Isolierschicht 5A der benachbarten Leitbahn 4 ein unerwünschter Kurzschluss zuverlässig verhindert. Auf diese Weise erhält man eine Leitbahnanordnung, die nicht nur verringerte Koppelkapazitäten und somit eine verringerte Signalverzögerung und verbessertes Übersprechverhalten aufweist, sondern darüber hinaus verbesserte Elektromigrationseigenschaften insbesondere in einem Langzeitbetrieb besitzt.
Gemäß 1D weist der durch die Abdeckschicht 5 ausgebildete Hohlraum 5 in seinem unteren Bereich eine Verbreiterung auf, die im Wesentlichen durch den Abstand der Trägerbahnen TB festgelegt ist. In seinem mittleren Bereich wird die Breite des Hohlraums 6 im Wesentlichen durch den Abstand der Leitbahnen 4 bestimmt. In seinem oberen Bereich weist der Hohlraum 6 bedingt durch das nicht-konformale Abscheideverfahren eine Zuspitzung auf. Eine derartige Form des Hohlraums 6 wirkt sich besonders vorteilhaft auf die Reduzierung der parasitären Koppelkapazitäten aus.
2A bis 2D zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer Leitbahnanordnung gemäß einem zweiten Ausführungsbeispiel, wobei im Gegensatz zum ersten Ausführungsbeispiel das Substrat keine Ätzstoppschicht aufweist.
Gemäß 2A wird demzufolge als Substrat nur ein erstes Dielektrikum 1 beispielsweise auf einem nicht dargestellten Halbleitersubstrat oder einer darunter liegenden Metallisierungsebene ausgebildet und darin mittels eines herkömmlichen Damascene-Verfahrens eine Vielzahl von Leitbahnen 4 hergestellt. Zur Vermeidung von Wiederholungen wird hinsichtlich des Damascene-Verfahrens und des verwendeten Dielektrikums sowie der Zusammensetzung der Leitbahnen 4 auf die Beschreibung des ersten Ausführungsbeispiels gemäß 1A bis 1D verwiesen.
Gemäß 2B kann wie beim ersten Ausführungsbeispiel gemäß 1D wiederum ein gerichtetes Ätzverfahren bzw. anisotropes Ätzen zum Freilegen der Seitenflächen der Leitbahnen 4 und zum Ausbilden einer Vertiefung im Dielektrikum 1 bis zu einer Tiefe T1 durchgeführt werden. Vorzugsweise wird die Tiefe T1 im Dielektrikum 1 durch eine vorbestimmte Zeitdauer des Ätzvorgangs festgelegt.
Gemäß 2C wird wiederum vergleichbar zum ersten Ausführungsbeispiel gemäß 1C nunmehr ein isotropes Rückätzen zum Verjüngen des Dielektrikums 1 unterhalb der Leitbahnen 4 durchgeführt, welches im Wesentlichen ein selbstjustiertes Ausbilden der Trägerbahnen TB unter Verwendung der Leitbahnen 4 als Maske entspricht. Wiederum können wie beim ersten Ausführungsbeispiel zum Durchführen dieses isotropen Ätzprozesses nasschemische Ätzverfahren wie z. B. HF-Ätzverfahren oder isotrope Trockenätzprozesse durchgeführt werden. Bei diesem weiteren Ätzvorgang ergeben sich im Wesentlichen kreisförmige Unterätzungen an den Seitenkanten unterhalb der Leitbahnen mit einer zweiten Tiefe T2 im Dielektrikum 1, welche einen zusätzlichen Hohlraum bzw. Luftspalt zur Reduzierung der parasitären Koppelkapazitäten insbesondere in Richtung zu einem Halbleitersubstrat verringern.
Wiederum ist eine Breite B1 der Leitbahnen zumindest an der Kontaktfläche zwischen Leitbahn 4 und Dielektrikum 1 größer als eine Breite B2 der nunmehr mesaförmig ausgebildeten Trägerbahnen TB. Wie beim ersten Ausführungsbeispiel sind die Seitenwände der Trägerbahnen TB vorzugsweise gleich beabstandet zu den Seitenwänden der zugehörigen Leitbahnen 4, wodurch sich eine gewisse Symmetrie der parasitären Effekte erreichen lässt.
Abschließend wird gemäß 2D wiederum eine Abdeckschicht 5 an der Oberfläche der Leitbahnen 4 ausgebildet, wodurch die Hohlräume 6 zwischen den Leitbahnen 4 ausgebildet und versiegelt werden. Wiederum kann ferner eine Isolierschicht 5A an der Oberfläche der Leitbahnen 4, der Trägerbahnen TB und des Dielektrikums 1 ausgebildet werden, wodurch die vorstehend beschriebenen Elektromigrations-Phänomene verringert werden.
Ferner kann das vorstehend beschriebene nicht-konformale CVD-Abscheideverfahren mit seinen speziellen Parametern zum gleichzeitigen Ausbilden der Isolierschicht 5A und der Abdeckschicht 5 durchgeführt werden.
Gemäß einem nicht dargestellten dritten Ausführungsbeispiel kann an Stelle des in 2B und 2C durchgeführten anisotropen und isotropen Ätzverfahrens auch lediglich ein isotropes Ätzverfahren zum Freilegen der Seitenflächen der Leitbahnen 4 und zur Realisierung der Luftspalte bzw. Freiätzungen unterhalb der Seitenkanten der Leitbahnen 4 zum Ausbilden der Trägerbahnen TB mit gegenüber der Leitbahn 4 verkleinerter Breite B2 durchgeführt werden, wodurch sich das Verfahren weiter vereinfachen lässt.
Gemäß einem weiteren nicht dargestellten vierten Ausführungsbeispiel kann an Stelle des in 1 und 2 dargestellten Damascene-Verfahrens auch ein subtraktiver Prozess durchgeführt werden, wie er beispielsweise aus der herkömmlichen Al-Leitbahntechnologie bekannt ist. Hierbei werden an der Oberfläche eines Substrats (mit oder ohne Ätzstoppschicht 2) eine ganzflächige Leitbahnschicht ausgebildet, die vorzugsweise Al aufweist, und anschließend fotolithographisch strukturiert, wodurch die Leitbahnen hergestellt werden können. Anschließend kann das erfindungsgemäße Verfahren gemäß der Ausführungsbeispiele von 1B bis 1D oder 2B bis 2D vervollständigt werden, wodurch man wiederum eine Leitbahnanordnung mit minimalen Koppelkapazitäten und somit verringerten Signalverzögerungen erhält. Darüber hinaus sind die mechanische Stabilität sowie die Empfindlichkeit gegenüber Elektromigrations-Phänomenen stark verbessert, so dass sich eine Lebensdauer stark erhöht.
Die Erfindung wurde vorstehend anhand eines Halbleitersubstrats als zu Grunde liegendem Trägersubstrat beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in glei cher Weise auch andere leitende oder nicht leitende Trägermaterialien.

1: erstes Dielektrikum
2: Ätzstoppschicht
3: zweites Dielektrikum
4: Leitbahnen
5: Abdeckschicht
5A: Isolierschicht
TB: Trägerbahnen

Claims

Leitbahnanordnung mit einem Substrat (1, 2); zumindest zwei Leitbahnen (4), die über dem Substrat (1, 2) nebeneinander ausgebildet sind; einem Hohlraum (6), der zumindest zwischen den Leitbahnen (4) ausgebildet ist; und einer dielektrischen Abdeckschicht (5), die die Leitbahnen (4) abdeckt und den Hohlraum (6) abschließt, wobei jeweils Trägerbahnen (TB) zwischen dem Substrat (1, 2) und den Leitbahnen (4) zum Tragen der Leitbahnen (4) ausgebildet sind, wobei an ihrer Kontaktfläche eine Breite (B1) der Leitbahnen (4) größer ist als eine Breite (B2) der Trägerbahnen (TB), dadurch gekennzeichnet, dass eine Isolierschicht (5A) an der Oberfläche der Leitbahnen (4), der Trägerbahnen (TB) und des Substrats (1, 2) zum Hohlraum (6) ausgebildet ist.
Leitbahnanordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass die Seitenwände der Trägerbahnen (TB) zu den Seitenwänden der zugehörigen Leitbahnen (4) gleich beabstandet sind.
Leitbahnanordnung nach einem der Patentansprüche 1 oder 2, dadurch gekennzeichnet, dass die Isolierschicht (5A) eine konformale O₃/TEOS-Schicht und die Abdeckschicht (5) eine nicht-konformale Oxid-Schicht darstellt.
Leitbahnanordnung nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass die Isolierschicht (5A) und die Abdeckschicht (5) einstückig ausgebildet sind.
Leitbahnanordnung nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass das Substrat (1, 2) eine Ätzstoppschicht (2), insbesondere SiC oder Si₃N₄, aufweist, die auf einem Zwischendielektrikum (1) ausgebildet ist.
Leitbahnanordnung nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass die Trägerbahnen (TB) parallel zu den Leitbahnen (4) ausgebildet sind.
Leitbahnanordnung nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass der Hohlraum (6) in seinem unteren Bereich eine Verbereiterung und in seinem oberen Bereich eine Zuspitzung aufweist.
Leitbahnanordnung nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass die Leitbahnen (4) eine Barrierenschicht zum Verhindern einer Ausdiffusion von Leitbahnmaterial aufweisen.
Leitbahnanordnung nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass der Hohlraum (6) mit Luft, Vakuum oder einem elektrisch nicht leitfähigen Gas gefüllt ist, die Leitbahnen (4) Cu oder Al als Leitbahnmaterial aufweisen, und die Trägerbahnen (TB) SiO₂ oder ein low-k Material aufweisen.
Verfahren zur Herstellung einer Leitbahnanordnung mit den Schritten: a) Ausbilden von Leitbahnen (4) auf einem Substrat (1, 2, 3); b) Ausbilden von Trägerbahnen (TB) aus dem Substrat (1, 3) unter Verwendung der Leitbahnen (4) als Maske, wobei eine Breite (B1) der Leitbahnen (4) größer ist als eine Breite (B2) der Trägerbahnen (TB); und c) Ausbilden einer Isolierschicht (5A) an der Oberfläche der Leitbahnen (4), der Trägerbahnen (TB) und des Substrats (1, 2, 3) gleichzeitig mit einer dielektrischen Abdeckschicht (5), die die Leitbahnen (4) abdeckt und einen Hohlraum (6) zwischen den Leitbahnen (4) abschließt.
Verfahren nach Patentanspruch 10, dadurch gekennzeichnet, dass in Schritt a) die Leitbahnen (4) durch ein subtraktives Verfahren oder durch ein Damascene-Verfahren ausgebildet werden.
Verfahren nach Patentanspruch 10 oder 11, dadurch gekennzeichnet, dass in Schritt a) das Substrat ein erstes Dielektrikum (1), eine Ätzstoppschicht (2) und ein zweites Dielektrikum (3) aufweist und durch anisotropes Ätzen das freiliegende zweite Dielektrikum (3) bis zu Ätzstoppschicht (2) entfernt wird.
Verfahren nach Patentanspruch 10 oder 11, dadurch gekennzeichnet, dass in Schritt a) das Substrat nur ein erstes Dielektrikum (1) aufweist und durch anisotropes Ätzen das freiliegende erste Dielektrikum (1) bis zu einer vorbestimmten Tiefe (T1) entfernt wird.
Verfahren nach einem der Patentansprüche 10 bis 13, dadurch gekennzeichnet, dass in Schritt b) ein isotropes Rückätzen zum selbstjustierten Verjüngen des Dielektrikums (1, 3) unterhalb der Leitbahnen (4) durchgeführt wird.
Verfahren nach Patentanspruch 14, dadurch gekennzeichnet, dass in Schritt b) ein Nassätzen oder isotropes Trockenätzen durchgeführt wird.
Verfahren nach einem der Patentansprüche 10 bis 15, dadurch gekennzeichnet, dass ein nichtkonformales CVD-Abscheideverfahren mit SiH₄ und N₂O im Verhältnis SiH₄:N₂O = 1:5 bis 1:20 bei einem Druck von 133 bis 1333 Pa, einer Temperatur von 350 bis 450 Grad Celsius und einer RF-Leistung von 200 bis 400 Watt durchgeführt wird.
Verfahren nach einem der Patentansprüche 10 bis 16, dadurch gekennzeichnet, dass das Ausbilden der Abdeckschicht (5) unter Verwendung von Luft, Vakuum oder einem elektrisch nicht leitfähigen Gas durchgeführt wird.