DE10139724B4 - Integrierter dynamischer Speicher mit Speicherzellen in mehreren Speicherbänken und Verfahren zum Betrieb eines solchen Speichers - Google Patents

Abstract

Integrierter dynamischer Speicher
– mit Speicherzellen (MC), die in wenigstens einer ersten und zweiten Speicherbank (11, 12) angeordnet sind,
– bei dem die Speicherzellen jeweils über einen Leseverstärker (SA1, SA2) und eine mit dem Leseverstärker verbundene Datenleitung (DA1, DA2) auslesbar sind, wobei jeder Speicherbank mindestens eine eigene Datenleitung zugeordnet ist,
– mit von außerhalb des Speichers beschreibbaren Registerschaltungen (2 bis 5) zum Speichern von Daten und zum Vergleich der gespeicherten Daten mit an die jeweilige Registerschaltung angelegten Daten, wobei jeder Speicherbank mindestens eine eigene Registerschaltung zugeordnet ist,
– bei dem je Speicherbank (11) die zugeordnete Registerschaltung (2) mit der zugeordneten Datenleitung (DA1) verbindbar ist zum Vergleich von aus der jeweiligen Speicherbank auszulesenden Daten mit den in der zugeordneten Registerschaltung gespeicherten Daten in einem Multi-Bank-Betrieb, in dem meh- rere Speicherbänke parallel aktiviert und ausgelesen werden.

Description

• Die vorliegende Erfindung betrifft einen integrierten Speicher mit Speicherzellen, die in wenigstens einer ersten und zweiten Speicherbank angeordnet sind, bei dem die Speicherzellen jeweils über einen Leseverstärker und eine mit dem Leseverstärker verbundene Datenleitung auslesbar sind, wobei jeder Speicherbank mindestens eine eigene Datenleitung zugeordnet ist, sowie ein Verfahren zum Betrieb eines solchen Speichers.
• Integrierte Speicher weisen häufig Speicherzellen in mehreren getrennten gleichartigen Speicherzellenblöcken auf. Die Speicherzellen sind üblicherweise in Kreuzungspunkten von Wortleitungen und Bitleitungen angeordnet, wobei sie jeweils mit einer der Wortleitungen zur Auswahl einer der Speicherzellen und mit einer der Bitleitungen verbunden sind.
• Bei einem Zugriff auf eine der Speicherzellen wird im allgemeinen die betreffende Wortleitung über einen Decoder ausgewählt. Nach Auswahl der betreffenden Wortleitung liegen an den entsprechenden Bitleitungen Datensignale der Speicherzellen entlang der Wortleitung an. Ein Datensignal einer ausgewählten Speicherzelle wird in einem Leseverstärker des betreffenden Speicherzellenblocks bewertet, verstärkt und über eine dem Speicherzellenblock zugeordnete Datenleitung ausgelesen. Weist ein Speicher mehrere getrennte Speicherzellenblöcke insbesondere in Form sogenannter Speicherbänke auf, erfolgen die beschriebenen Vorgänge üblicherweise jeweils getrennt für jede der Speicherbänke.
• Für einen Testbetrieb eines Speichers ist es üblich, eine gleiche Information in mehrere Speicherzellen einzuschreiben und wieder auszulesen, wobei die ausgelesenen Daten mit Solldaten verglichen werden. Dadurch kann insbesondere festgestellt werden, ob getestete Speicherzellen fehlerhaft sind. Dazu ist beispielsweise eine Vergleichsschaltung des Speichers vorgesehen, mittels derer ausgelesene Daten mit Solldaten verglichen werden können.
• Insbesondere während eines Testbetriebs eines Speichers, in dem eine gleiche Information in mehrere Speicherzellen eingeschrieben und wieder ausgelesen wird, ergibt sich eine deutliche Zeitersparnis gegenüber einem Normalbetrieb des Speichers, wenn für einen Speicherzellenzugriff während eines Zugriffszyklus Speicherzellen mehrerer Speicherbänke parallel mit gleichen Daten beschrieben werden. Dazu ist es insbesondere erforderlich, mehrere Speicherbänke beziehungsweise deren Leseverstärker parallel zu aktivieren (sogenannte Multi-Bank-Aktivierung). Ein ähnliches Vorgehen beim Auslesen von Testdaten ist problematisch, da die Testdaten der unterschiedlichen Speicherbänke im allgemeinen nicht parallel in einem Vergleichsregister mit Solldaten verglichen werden können.
• Die Druckschrift DE 40 18 438 C2 betrifft ein Prüfverfahren, bei welchem ein konstantes Datenmuster in einer Speichervorrichtung, wie etwa einem DRAM, gespeichert ist und aus der Speichervorrichtung ausgelesen wird, um zu prüfen, ob es mit den ursprünglichen Daten übereinstimmt. Hierbei wird in einer gezeigten x4-Organisationsform über vier parallele Datenwege ein 4-faches Musterregister mit auszulesenden Daten gespeist, wobei das Musterregister einen Vergleich dieser Daten mit den gespeicherten Solldaten vornimmt.
• Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher der eingangs genannten Art anzugeben, der es ermöglicht, den Zeitbedarf insbesondere für einen Testbetrieb des Speichers vergleichsweise gering zu halten.
• Außerdem ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb eines solchen Speichers anzugeben.
• Die Aufgabe betreffend den integrierten Speicher wird gelöst durch einen integrierten Speicher gemäß Patentanspruch 1. Die Aufgabe betreffend das Verfahren wird gelöst durch ein Verfahren zum Betrieb eines erfindungsgemäßen Speichers gemäß Patentanspruch 4.
• Beim erfindungsgemäßen Speicher kann der Zeitbedarf für einen Testbetrieb des Speichers dadurch vermindert werden, daß mehrere Speicherbänke beziehungsweise deren Leseverstärker für einen Lesezugriff in einem sogenannten Multi-Bank-Betrieb parallel aktiviert werden. Dies ist durch den erfindungsgemäßen Speicher ermöglicht, da dieser mehrere von außerhalb des Speichers beschreibbare Registerschaltungen zum Speichern von Daten (Solldaten) und zum Vergleich der gespeicherten Daten mit angelegten Testdaten aufweist. Die Solldaten werden zu Beginn eines Testbetriebs an die jeweilige Registerschaltung angelegt und darin gespeichert. Dabei ist jedem Speicherzellenblock mindestens eine eigene Registerschaltung zugeordnet. Zum Auslesen der Testdaten wird je Speicherzellenblock die zugeordnete Registerschaltung mit der zugeordneten Datenleitung verbunden, so daß ein Vergleich von aus dem jeweiligen Speicherzellenblock auszulesenden Daten mit den in der zugeordneten Registerschaltung gespeicherten Daten erfolgen kann.
• Ein Speicherzellenzugriff zum Auslesen von in einzelnen Speicherzellen oder in Gruppen von Speicherzellen gespeicherten Daten erfolgt dabei in einem Zugriffszyklus. Während eines Zugriffszyklus werden jeweils in jedem der Speicherzellenblöcke eine jeweilige Speicherzelle oder eine Gruppe von Speicherzellen ausgewählt und jeweilige Leseverstärker zum Auslesen von auszulesenden Daten aktiviert. Das heißt, für den Fall daß ein Speicherzellenblock einer Speicherbank entspricht, wird ein sogenannter Multi-Bank-Betrieb durchgeführt, bei dem mehrere Speicherbänke beispielsweise eines DRAM-Speichers parallel aktiviert und ausgelesen werden. Während eines Zugriffszyklus werden die ausgelesenen Daten jeweils parallel in den jeweiligen Registerschaltungen mit den Solldaten verglichen. Ein Vergleichsergebnis einer Registerschaltung wird beispielsweise in Form eines sogenannten Pass/Fail-Ergebnisses ausgegeben. In diesem Fall wird eine Aussage darüber getroffen, ob die Testdaten mit den Solldaten übereinstimmen beziehungsweise nicht übereinstimmen, woraus auf das Vorliegen eines Fehlers in dem betreffenden Speicher zellenblock rückgeschlossen werden kann. Diese Vergleichsergebnisse der Registerschaltungen können entweder direkt auf entsprechenden Datenleitungen ausgegeben werden, sie können alternativ dazu auch zuerst logisch miteinander verknüpft werden.
• In einer derartigen Ausführungsform der Erfindung weisen die Registerschaltungen jeweils einen Ausgang zur Ausgabe eines Vergleichsergebnisses auf. Die jeweiligen Ausgänge der Registerschaltungen sind mit einer Verknüpfungsschaltung verbindbar, so daß eine Verknüpfung der Vergleichsergebnisse an den Ausgängen der Registerschaltungen zu einem resultierenden Vergleichsergebnis durchgeführt wird, anhand dessen ein Testzyklus des gesamten Speichers bewertet werden kann. Sind beispielsweise die Vergleichsergebnisse aller Registerschaltungen und damit die Testergebnisse aller Speicherzellenblökke "Pass", so wird dieser Testzyklus als bestanden bewertet. Gibt mindestens eine der Registerschaltungen ein "Fail"-Ergebnis aus, das heißt die Testdaten in mindestens einem Speicherzellenblock entsprechen nicht den Solldaten, so wird dieser Testzyklus als nicht bestanden bewertet.
• In einer vorteilhaften Ausführungsform der Erfindung werden die Speicherzellenblöcke des Speichers beziehungsweise deren Leseverstärker während eines Zugriffszyklus zueinander zeitlich versetzt aktiviert. Dadurch wird vorteilhaft erreicht, daß ein durch die Aktivierung entstehender Strombedarf in einem gewissen Zeitraum verteilt ist, so daß kein kurzzeitiger und vergleichsweise großer Spannungseinbruch der Versorgungsspannung entsteht. Demgemäß können prinzipiell beliebig viele unabhängige Speicherzellenblöcke beziehungsweise Speicherbänke zeitlich gestaffelt aktiviert werden. Da die jeweiligen Leseverstärker zur Bewertung der jeweiligen Datensignale jedoch quasi parallel in einem Zugriffszyklus aktiviert werden, kann insbesondere im Testbetrieb der Zeitbedarf für einen Speicherzellenzugriff vergleichsweise gering gehalten werden.
• Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
• Die Erfindung wird nachfolgend anhand der in der Zeichnung dargestellten Figuren, die jeweils Ausführungsbeispiele der Erfindung darstellen, näher erläutert. Es zeigen
• 1 eine Ausführungsform eines erfindungsgemäßen integrierten Speichers,
• 2 einen zeitlichen Ablauf von Kommandosignalen zum Betrieb des Speichers gemäß 1.
• 1 zeigt eine Ausführungsform eines integrierten Speichers 1, der Speicherzellen aufweist, die jeweils in mehreren Speicherzellenblöcken 11, 12, 13 und 14 angeordnet sind. Jedem der Speicherzellenblöcke 11 bis 14 ist eine Datenleitung DA 1, DA 2, DA 3 beziehungsweise DA 4 zugeordnet. Die Speicherzellenblöcke 11 bis 14 sind in diesem Ausführungsbeispiel als Speicherbänke ausgeführt. Prinzipiell ist die Erfindung für alle Speicherzellenblöcke anwendbar, denen eine eigene Datenleitung zum Auslesen von Datensignalen von Speicherzellen zugeordnet ist. Die Speicherzellenblöcke 11 bis 14 weisen jeweils Bitleitungen BL und Wortleitungen WL auf, in deren Kreuzungspunkten Speicherzellen MC angeordnet sind, die jeweils mit einer der Wortleitungen WL und einer der Bitleitungen BL verbunden sind.
• Die Speicherzellen MC des gezeigten Speichers beinhalten jeweils einen nicht dargestellten Auswahltransistor und Speicherkondensator. Steuereingänge der Auswahltransistoren sind mit einer der Wortleitungen WL verbunden, während ein Hauptstrompfad der Auswahltransistoren zwischen dem Speicherkondensator der jeweiligen Speicherzelle MC und einer der Bitleitungen BL angeordnet ist. Zur Auswahl von Speicherzellen MC wird die entsprechende Wortleitung aktiviert, wodurch der betreffende Auswahltransistor einer auszuwählenden Spei cherzelle MC oder eine Gruppe von Auswahltransistoren mehrerer auszuwählender Speicherzellen leitend geschaltet wird.
• Jeder der Speicherzellenblöcke 11 bis 14 weist einen Leseverstärker auf, in 1 beispielhaft anhand der Leseverstärker SA1 und SA2 in den Speicherzellenblöcken 11 und 12 dargestellt. Die Leseverstärker SA1 und SA2 dienen insbesondere zur Bewertung und zur Ausgabe eines Datensignals einer entsprechenden ausgewählten Speicherzelle MC. Die Leseverstärker SA1 und SA2 liegen an einer Versorgungsspannung V1 an. Die den jeweiligen Speicherzellenblöcken zugeordneten Datenleitungen DA1 bis DA4 sind mit den entsprechenden Leseverstärkern verbunden.
• Jedem der Speicherzellenblöcke 11 bis 14 ist eine Registerschaltung 2, 3, 4 beziehungsweise 5 zugeordnet. Die einem Speicherzellenblock jeweils zugeordnete Registerschaltung ist mit der dem gleichen Speicherzellenblock zugeordneten Datenleitung verbindbar. Beispielhaft am Speicherzellenblock 11 erläutert, ist die Registerschaltung 2 mit der Datenleitung DA1 verbunden zum Vergleich von aus dem Speicherzellenblock 11 auszulesenden Daten mit den in der Registerschaltung 2 gespeicherten Daten. Die gespeicherten Daten werden beispielsweise als Solldaten SD zu Beginn eines Testbetriebs eingelesen.
• Die Registerschaltungen 2 bis 5 weisen außerdem jeweils Ausgänge 23 bis 53 auf, die zur Ausgabe eines Vergleichsergebnisses des Vergleiches von aus dem jeweiligen Speicherzellenblock ausgelesenen Daten mit den in der zugeordneten Registerschaltung gespeicherten Daten dienen. Die Ausgänge 23 bis 53 sind mit einer Verknüpfungsschaltung 7 verbunden, durch die die Vergleichsergebnisse der Registerschaltungen logisch zu einem resultierenden Vergleichsergebnis P/F verknüpft werden (hier als Pass/Fail-Ergebnis). Im vorliegenden Ausführungsbeispiel weisen die Registerschaltungen 2 bis 5 jeweils zwei Teil-Registerschaltungen auf, wobei in diesen jeweils zueinander invertierte Daten speicherbar sind (zum Beispiel im Falle von komplementären Bitleitungen BL). Im Beispiel sind in einer ersten Teil-Registerschaltung 21 und einer zweiten Teil-Registerschaltung 22, die jeweils dem Speicherzellenblock 11 zugeordnet sind, zueinander invertierte Daten gespeichert.
• Zu Beginn eines Testbetriebs werden über eine Steuerschaltung 6 Daten SD als Solldaten in den Registerschaltungen 2 bis 5 gespeichert. Da jeder der Speicherbänke 11 bis 14 eine eigene Registerschaltung zugeordnet ist, können aus den Speicherbänken auszulesende Testdaten in einem Multi-Bank-Betrieb mit den gespeicherten Solldaten verglichen werden. Dazu werden alle oder eine gewisse Anzahl der Speicherbänke beziehungsweise deren Leseverstärker parallel aktiviert und ausgelesen. Die ausgelesenen Daten werden parallel in den jeweiligen Registerschaltungen mit den Solldaten verglichen und lediglich der Status "Pass" oder "Fail" weitergegeben.
• Diese Vergleichsinformationen (in diesem Beispiel vier Vergleichsergebnisse) können entweder direkt auf entsprechende Datenleitungen ausgegeben werden, in einer anderen Ausführungsform werden sie, wie in 1 dargestellt, zuerst logisch miteinander verknüpft. Sind die Vergleichsergebnisse aller Speicherbänke "Pass", so wird der entsprechende Testzyklus ebenfalls mit "Pass" bewertet. Entsprechen die ausgelesenen Daten mindestens einer Speicherbank nicht den Solldaten, so wird ein Status "Fail" der Verknüpfungsschaltung 7 ausgegeben. Es ist also möglich, die Pass-/Fail-Information entweder für alle Speicherbänke kummuliert auf einem Pin des Speichers oder für jede Speicherbank separat auf unterschiedlichen Pins auszugeben.
• In einer weiteren vorteilhaften Ausführungsform der Erfindung erfolgt die Aktivierung der Leseverstärker der Speicherbänke in einem Zugriffszyklus zueinander zeitversetzt, so daß eine quasi parallele Aktivierung durchgeführt wird. Dies ist bei spielhaft anhand 2 dargestellt, die einen zeitlichen Verlauf von Kommandosignalen zum Betrieb des Speichers gemäß 1 zeigt.
• Wie in 2 dargestellt, erfolgt ein Speicherzellenzugriff in einem Zugriffszyklus mit der Zeitdauer T. Während des Zugriffszyklus wird in jedem der Speicherbänke 11 bis 14 mindestens eine jeweilige Speicherzelle ausgewählt, indem die betreffende Wortleitung WL aktiviert wird. Dazu wird ein Aktivierungsbefehl BA an die Steuerschaltung 6 angelegt. Aus dem Aktivierungsbefehl BA werden die einzelnen Aktivierungsbefehle BA1 bis BA4 erzeugt. Über die Aktivierungsbefehle BA1 bis BA4 werden die entsprechenden Leseverstärker in einen aktivierten Zustand versetzt. Dabei erfolgt die Aktivierung zeitlich versetzt, indem die Aktivierungssignale BA1 bis BA4 zeitlich versetzt zueinander abgesetzt werden. Dies wird von der Steuerschaltung 6 entsprechend vorgenommen. Das Signal BA1 wird zum Zeitpunkt t01, das Signal BA2 zum Zeitpunkt t02 usw. erzeugt. Durch die gestaffelte Aktivierung der Leseverstärker wird nur noch ein vergleichsweise geringer Abfall der Versorgungsspannung V1 verursacht, der für den Betrieb des Speichers keinen nennenswerten Einfluß hat.
• Zum Auslesen von entsprechenden Datensignalen in einem Testbetrieb wird an die Steuerschaltung 6 ein Lesebefehl RD angelegt. Aus diesem werden in gleicher Weise wie die Befehlssignale BA1 bis BA4 die Lesebefehle RD1 bis RD4 für die einzelnen Speicherbänke durch die Steuerschaltung 6 generiert. Dabei werden die Lesezugriffe auf die einzelnen Speicherbänke in der gleichen Reihenfolge wie beim Aktivieren verzögert. Dadurch ergeben sich gleiche sogenannte Core-Timing-Abstände Δtc1 und Δtc2. Die Generierung der einzelnen Lesebefehle RD1 bis RD4 wird wiederum in der Steuerschaltung 6 vorgenommen. Der Lesebefehl RD1 für die Speicherbank 11 wird zum Zeitpunkt t11 erzeugt, der Lesebefehl RD2 für die Speicherbank 12 zeitlich versetzt zum Zeitpunkt t12 usw. Entsprechende Datensignale werden dadurch innerhalb der Zykluszeit T quasi paral lel ausgelesen. Dadurch wird insbesondere die Zeitdauer für den Testbetrieb des Speichers verkürzt. Außerdem wird ein vergleichsweise großer Einbruch der Versorgungsspannung V1 vermieden, wodurch das Timing-Verhalten während des Testbetriebs im Vergleich zu einem Normalbetrieb in vorteilhafterweise nicht verändert ist.

Claims (5)

1. Integrierter dynamischer Speicher – mit Speicherzellen (MC), die in wenigstens einer ersten und zweiten Speicherbank (11, 12) angeordnet sind, – bei dem die Speicherzellen jeweils über einen Leseverstärker (SA1, SA2) und eine mit dem Leseverstärker verbundene Datenleitung (DA1, DA2) auslesbar sind, wobei jeder Speicherbank mindestens eine eigene Datenleitung zugeordnet ist, – mit von außerhalb des Speichers beschreibbaren Registerschaltungen (2 bis 5) zum Speichern von Daten und zum Vergleich der gespeicherten Daten mit an die jeweilige Registerschaltung angelegten Daten, wobei jeder Speicherbank mindestens eine eigene Registerschaltung zugeordnet ist, – bei dem je Speicherbank (11) die zugeordnete Registerschaltung (2) mit der zugeordneten Datenleitung (DA1) verbindbar ist zum Vergleich von aus der jeweiligen Speicherbank auszulesenden Daten mit den in der zugeordneten Registerschaltung gespeicherten Daten in einem Multi-Bank-Betrieb, in dem meh- rere Speicherbänke parallel aktiviert und ausgelesen werden.
2. Integrierter dynamischer Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Registerschaltungen (2 bis 5) jeweils einen Ausgang (23 bis 53) zur Ausgabe eines Vergleichsergebnisses aufweisen und die jeweiligen Ausgänge der Registerschaltungen mit einer Verknüpfungsschaltung (7) verbindbar sind zur Verküpfung der Vergleichsergebnisse zu einem resultierenden Vergleichsergebnis (P/F).
3. Integrierter dynamischer Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder der Speicherbänke mindestens zwei Registerschaltungen (21 bis 51; 22 bis 52) zugeordnet sind, wobei in einer ersten Registerschaltung (21) und in einer zweiten Registerschaltung (22) für die jeweilige Speicherbank (11) zueinander invertierte Daten speicherbar sind.
4. Verfahren zum Betrieb eines integrierten dynamischen Speichers nach einem der vorhergehenden Ansprüche, bei dem – ein Speicherzellenzugriff zum Auslesen eines in einer der Speicherzellen (MC) gespeicherten Datums in einem Zugriffszyklus (T) erfolgt, – zu Beginn eines Testbetriebsabschnitts Daten (SD) als Solldaten in den Registerschaltungen (2 bis 5) der jeweiligen Speicherbänke gespeichert werden, – während eines Zugriffszyklus jeweils in jeder der Speicherbänke (11 bis 14) eine jeweilige Speicherzelle oder eine Gruppe von Speicherzellen ausgewählt wird und der jeweilige Leseverstärker zum Auslesen von auszulesenden Daten aktiviert wird, – während eines Zugriffszyklus jeweils in jedem der Registerschaltungen ein Vergleich der ausgelesenen Daten mit den Solldaten erfolgt.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Aktivierung des Leseverstärkers (SA2) der zweiten Speicherbank (12) zeitlich versetzt zu der Aktivierung des Leseverstärkers (SA1) der ersten Speicherbank (11) erfolgt.