Da die Technologie bei der Halbleiterherstellung
immer weiter voranschreitet und sich weiterentwickelt und der Bedarf
nach Produkten, die Speichervorrichtungen verwenden, ständig ansteigt,
gibt es auch einen verstärkten
Bedarf an Speichervorrichtungen, die größere Kapazitäten vorsehen.
Um diese Bedürfnisse
zu erfüllen,
ist in der Vergangenheit die Integrationsdichte einer DRAM-Vorrichtung,
deren Speicherzelle aus einem Kondensator und einem Transistor aufgebaut
ist, beträchtlich
gesteigert worden.
Da die Integrationsdichte einer Halbleitervorrichtung
gestiegen ist, hat sich dementsprechend eine Größe eines Kontaktlochs, das
ein Element mit dem anderen Element oder eine Schicht mit einer
anderen Schicht verbindet, verringert, während eine Dicke der dielektrischen
Zwischenschicht sich vergrößert hat.
Somit erhöht
sich der Formfaktor (aspect ratio) des Kontaktlochs, d.h. ein Verhältnis des
Durchmessers des Kontaktlochs zu der Länge des Kontaktlochs, so daß eine Ausrichtungsspielraum
zum Ausbilden des Kontaktlochs während
eines Photolithographischen Verfahrens sich verringert. Folglich
kann die Ausbildung eines winzigen Kontaktlochs mittels herkömmlicher
Verfahren zum Ausbilden von Kontaktlöchern sehr schwierig werden.
Insbesondere bei DRAM-Vorrichtung
wird ein Verfahren zum Einbringen eines sogenannten Landing Pads
häufig
verwendet, um den Formfaktor des Kontaktlochs zu verringern. Ebenso
wird eine selbstausgerichtete Kontaktstruktur allgemein für ein Muster
mit einer Elementgröße von unterhalb
0,1 mm verwendet, um ein Kurzschlußproblem verursacht durch die
Verringerung bei dem Ausrichtungsspielraum zu verhindern.
1A bis 1C sind Diagramme von Querschnittsansichten,
die ein herkömmliches
Verfahren zum Herstellen einer DRAM-Vorrichtung mit einer selbstausgerichteten
Kontaktstruktur darstellen.
Gemäß 1A, werden Metalloxidhalbleiter (MOS-Transistoren),
die nicht näher
dargestellt sind, jeweils mit Gate-Elektroden und Source/Drain-Bereichen
auf einem Halbleitersubstrat 10 ausgebildet. Jede der Gate-Elektroden
enthält
eine Gate-Isolationsschicht, eine Gate-Abdeckschicht, die aus Siliziumnitrid
besteht, sowie einen Gate-Seitenwand-Spacer, der aus Siliziumnitrid
besteht.
Nachdem eine erste dielektrische
Zwischenschicht 12, die aus Siliziumoxid besteht, auf dem Substrat 10 dort
ausgebildet worden ist, wo die MOS-Transistoren ausgebildet worden
sind, wird die erste dielektrische Zwischenschicht 12 durch
ein chemisch mechanisches Polieren (CMP) oder einem Rückätzverfahren
planarisiert. Anschließend
wird die erste dielektrische Zwischenschicht 12 bei einer Ätzbedingung,
die eine hohe Ätzselektivität bezüglich Siliziumnitrid
vorsieht, geätzt,
wodurch sich Kontaktlöcher 13 ausbilden
und die Source/Drain-Bereiche freigelegt werden. Zu diesem Zeitpunkt
sind die Kontaktlöcher 13 jeweils
bezüglich
der Gate-Elektroden selbstausgerichtet.
Nachdem eine nicht näher dargestellte
Polysiliziumschicht der ersten dielektrischen Zwischenschicht 12 zum
Auffüllen
der Kontaktlöcher 13 ausgebildet
worden ist, wird die dotierte Polysiliziumschicht mittels eines
CMP-Verfahrens oder eines Rückätzverfahrens
geätzt,
um die Pad-Elektroden 14 auszubilden, die die Source/Drain-Bereiche der MOS-Transistoren
kontaktieren.
Als nächstes wird eine zweite dielektrische Zwischenschicht 16,
die aus Siliziumoxid besteht, auf der ersten dielektrischen Zwischenschicht 12 und den
Pad-Elektroden 14 ausgebildet. Die zweite dielektrische
Zwischenschicht 16 weist eine Dicke von ungefähr 1000
bis 3000Å auf.
Die zweite dielektrische Zwischenschicht 16 wird durch
ein CMP-Verfahren oder einem Rückätzverfahren
planarisiert. Mittels eines typischen photolithographischen Verfahrens
wird die zweite dielektrische Zwischenschicht 16 teilweise
geätzt,
um Bitleitungskontaktlöcher
(nicht gezeigt) auszubilden, die die Pad-Elektroden 14 freilegen. Die
Bitleitungskontaktlöcher
werden anschließend
unter Verwendung eines leitenden Materials aufgefüllt, um
Bitleitungskontakt-Plugs (nicht gezeigt) darin auszubilden. Die
Bitleitungskontakt-Plugs werden mit den Pad-Elektroden verbunden,
die auf den Source/Drain-Bereichen angeordnet sind. Eine leitende
Schicht (nicht gezeigt), z.B. eine Wolframschicht, wird auf der
zweiten dielektrischen Schicht 16 und den Bitleitungskontakt-Plugs
ausgebildet. Die leitende Schicht bzw. die Leitungsschicht weist
eine Dicke von ungefähr
400 bis 800Å auf.
Eine Bitleitungsmaskenschicht (nicht
gezeigt), die aus Siliziumnitrid besteht, wird auf der Leitungsschicht
ausgebildet. Die Bitleitungsmaskenschicht weist eine Dicke von ungefähr 3000Å auf. Die Bitleitungsmaskenschicht
und die Leitungsschicht werden aufeinanderfolgend durch ein photolithographisches
Verfahren geätzt,
um Bitleitungen 22 auszubilden, die aus dem Bitleitungsmaskenschichtmustern 20 und
den Leitungsschichtmustern 18 bestehen. Die Bitleitungen 22 werden
jeweils mit den Bitleitungskontakt-Plugs verbunden.
Gemäß 1B wird, nachdem eine Siliziumnitridschicht
auf den Bitleitungen 22 und der zweiten dielektrischen
Zwischenschicht 16 ausgebildet worden ist, die Siliziumnitridschicht
anisotrop geätzt,
um Bitleitungs-Spacer 24 auf den Seitenwänden der
jeweiligen Bitleitungen 22 auszubilden.
Gemäß 1C wird eine dritte dielektrische Zwischenschicht 26,
die aus Borophosphorsilikatglas (BPSG), nicht dotiertem Siliziumglas
(USG), einem HDP-Oxid oder einem chemisch abgeschiedenem Oxid (CVD-Oxid)
besteht, auf einer Oberfläche
der resultierenden Struktur ausgebildet. Anschließend wird
die dritte dielektrische Zwischenschicht 26 durch ein CMP-Verfahren
oder ein Rückätzverfahren
planarisiert.
Auf der dritten dielektrischen Zwischenschicht 26 werden
Photoresistmuster (nicht gezeigt), die Speicherknotenkontaktlöcherbereiche
definieren, durch ein photolithographisches Verfahren ausgebildet.
Hierbei weist jedes Photoresistmuster einen Öffnungsbereich auf, der weiter
als der Abstand zwischen benachbarten Bitleitungen 22 ist.
Somit wird das Bitleitungsmaskenschichtmuster 20, das an
einem Randabschnitt der Bitleitung 22 und des Bitleitungs-Spacers 24 auf
der Seitenwand der Bitleitung 22 angeordnet ist, freigelegt.
Unter Verwendung der Photoresistmuster
als Ätzmasken
wird die dritte dielektrische Zwischenschicht 26 und die
zweite dielektrische Zwischenschicht 16 mit einem Ätzgas, das
einen hohe Ätzselektivität bezüglich der
Bitleitungs-Spacer 24 aufweist, welche aus Siliziumnitrid
bestehen, selektiv geätzt.
Dieses Ätzverfahren
bildet Speicherknotenkontaktlöcher 28 aus,
die mit den Bitleitungen 22 selbst ausgerichtet sind. Die
Speicherknotenkontaktlöcher 28 legen
Pad-Elektroden 14 zwischen den Bitleitungen 22 frei,
d.h., die Pad-Elektroden 14, die auf den Source-Bereichen
ausgebildet sind.
Nach Entfernen der Photoresistmuster
werden Speicherknotenkontakt-Plugs (nicht gezeigt), die aus leitendem
Material, wie etwa dotiertem Polysilizium bestehen, jeweils in den
Speicherknotenkontaktlöchern 28 ausgebildet.
Da die Dicke des Bitleitungsmaskenschichtmusters 20,
das aus Siliziumnitrid besteht, vergrößert sein sollte, um einen
Spielraum für
das selbstausgerichtete Kontaktätzverfahren
sicherzustellen, sollte ebenso gemäß dem zuvor beschriebenen herkömmlichen
Verfahren die Höhe
der Bitleitung 22 ebenso vergrößert werden. Wenn jedoch die
Entwurfsregel für
ein Muster auf weniger als 0,1 mm verringert wird, wird der Abstand
zwischen den Bitleitungen 22 ebenso verringert, wodurch
der Formfaktor der Bitleitung 22 vergrößert wird. Wenn darüber hinaus
die dritte dielektrische Zwischenschicht 26 auf den Bitleitungen 22 mit
den Bitleitungs-Spacern 24 ausgebildet wird, kann der Abstand
zwischen den Bitleitungen sogar noch enger werden, was zu einer
Vergrößerung des Formfaktors
der Bitleitungen 22 führt.
Folglich kann der Spalt zwischen den Bitleitungen 22 nicht
vollständig
mit der dritten dielektrischen Zwischenschicht 26 aufgefüllt werden,
wodurch Blasen bzw. Hohlräume in
der dritten dielektrischen Zwischenschicht 26 entstehen
können.
Wenn sich Hohlräume in der dritten dielektrischen
Zwischenschicht 26, wie vorangehend beschrieben ausgebildet
haben, können
sie sich während
darauffolgender Reinigungsverfahren weiter ausdehnen. Wenn nun die
Polysiliziumschicht für
den Speicherknotenkontakt-Plug ausgebildet wird, kann Polysilizium
in die ausgedehnten Hohlräume
eindringen, was zu einer Brückenverbindung
bzw. Kurzschluß zwischen
benachbarten Speicherkontakt-Plugs führt. Falls die Dicke der Bitleitungsmaskenschicht
verringert wird, um diesem Problem zu begegnen, kann ein Auskerben
der Bitleitung (bit line notching) aufgrund der niedrigen Ätzselektivität zwischen
dem Photoresist und dem Siliziumnitrid auftreten.
Wenn indessen das selbstausgerichtete Kontaktätzverfahren
zum Ausbilden der Speicherknotenkontaktlöcher 28 durchgeführt wird,
werden die Bitleitungsmaskenschichtmuster 20 und die Bitleitungs-Spacer 24,
welche die darunterliegenden Bitleitungen beschützen, aufgrund der kleinen
Schulter- bzw. Randspielräume
(shoulder margins) der Bitleitungen 22 geätzt. Dieses
zusätzliche Ätzen kann einen
Kurzschluß zwischen
der Bitleitung 22 und dem Speicherknotenkontakt-Plug erzeugen.
Die Bitleitungen werden im allgemeinen
mit einer Verdrahtung bzw. einer Verdrahtungsschicht (wiring) verwendet,
um das Vorhandensein von Ladungen, die in den Speicherzellen der
DRAM-Vorrichtungen gespeichert sind, zu erfassen, und sie werden
ebenso mit Leseverstärkern
in einem peripheren Schaltungsbereich verbunden sein. Änderungen
bei der Bitleitungsspannung werden durch Erfassen der Ladungen,
die in den Speicherzellen gespeichert sind, erfaßt. Diese Spannungsänderungen
werden vergrößert, wenn
die Speicherkapazität
der Speicherzelle vergrößert wird
oder die Bitleitungsladungskapazität verringert wird. Da die Verringerung der
Bitleitungsladungskapazität
die Sensitivität
des Leseverstärkers
verbessert, wird es bevorzugt, diese Kapazität zu verringern, insbesondere,
wenn die zusätzlichen
Verbesserungen in der Zuverlässigkeit und
in der Antwortgeschwindigkeit berücksichtigt werden.
Bei dem zuvor beschriebenen herkömmlichen
Verfahren kann eine parasitäre
Kapazität,
d.h. die Bitleitungsladungskapazität zwischen der Bitleitung und
dem Speicherknotenkontakt-Plug oder den Bitleitungen, sich vergrößern, da
die Bitleitungs-Spacer 24,
welche aus Siliziumnitrid mit einer hohen Dielektrizitätskonstanten
bestehen, an den Seitenwänden
der Bitleitungen ausgebildet sind, um die selbstausgerichtete Kontaktstruktur
auszubilden. Außerdem
erhöht
sich die Bitleitungsladungskapazität im allgemeinen mit abnehmender
Dicke der Bitleitungs-Spacer 24. Wenn somit die Dicke der
Bitleitungs-Spacer 24 stark verringert wird in Übereinstimmung
mit den zuvor beschriebenen Grundlagen, wird die Bitleitungsladungskapazität stark
vergrößert. Obwohl
die Anzahl an Bitleitungen 22, die in dem Zellen-Array-Bereich
angeordnet sind, verringert werden könnte, um die zuvor beschriebenen
Probleme zu lösen,
kann die Anzahl an effektiven Chips, die auf einem Wafer ausgebildet
sind, in Übereinstimmung mit
der Verringerung der Bitleitungen in dem Zellen-Array-Bereich verringert
werden.
US-Patent Nr. 6,458,692 und die veröffentlichte
japanische Patentschrift 2000-217405 offenbaren Verfahren zum Ausbilden
von Kontakten unter Verwendung von Sparern, die aus Siliziumoxid
mit einer niedrigen Dielektrizitätskonstanten
bestehen. Die Sparer werden auf den Seitenwänden der Bitleitungen ausgebildet,
wodurch die Bitleitungsladungskapazität verringert wird. Bei diesen
Verfahren kann jedoch eine Verringerung bei der Dicke der Bitleitungsmaskenschicht
den Spaltauffüllspielraum
einer dielektrischen Zwischenschicht begrenzen oder den Randspielraum
einer Bitleitung während
eines Ätzverfahrens
für einen
selbstausgerichteten Kontakt verringern. Folglich kann ein elektrischer
Kurzschluß zwischen
der Bitleitung und einem Speicherknotenkontakt-Plug erzeugt werden.
KURZFASSUNG
DER ERFINDUNG
Gemäß einer Ausführungsform
der vorliegenden Erfindung wird eine Halbleitervorrichtung mit einem
Halbleitersubstrat und einer ersten Isolationsschicht, die auf dem
Halbleitersubstrat ausgebildet ist, vorgesehen. Eine Verdrahtung
bzw. Verdrahtungsschicht (wiring) wird auf der ersten Isolationsschicht
ausgebildet. Jede Verdrahtung enthält ein Leitungsschichtmuster
und ein zweites Isolationsschichtmuster, das auf dem Leitungsschichtmuster ausgebildet
ist. Dritte Isolationsschichtmuster, die aus auf Siliziumoxid basierendem
Material bestehen, werden jeweils auf den Seitenwänden der
Verdrahtung ausgebildet. Kontaktmuster werden anschließend auf
den dritten Isolationsschichtmustern ausgebildet. Die Kontaktmuster
enthalten Kontakt-Spacer, die auf ihren Seitenwänden ausgebildet sind, so daß die Kontaktmuster
Kontaktlöcher
definieren. Die Kontaktlöcher
werden mit den Oberflächen
der dritten Isolationsschichtmuster ausgerichtet und dringen in die
erste Isolationsschicht ein, wodurch Abschnitte der ersten Isolationsschicht
durch die Kontaktlöcher freigelegt
werden.
Bei einem Aspekt der vorliegenden
Erfindung werden dritte Isolationsschichtmuster ununterbrochen bzw.
durchgehend auf den Oberflächen
und Seitenwänden
der Verdrahtung bzw. Verdrahtungsschicht ausgebildet und Kontaktmuster
anschließend auf
den dritten Isolationsschichtmustern ausgebildet, die auf der Verdrahtungsschicht
angeordnet sind. Das dritte Isolationsschichtmuster ist bezüglich der Kontakt-Spacer
selbst ausgerichtet. Außerdem
enthält
das Kontaktmuster und der Kontakt-Spacer Materialien mit einer Ätzselektivität bezüglich der
dritten Isolationsschichtmuster, wie etwa Siliziumnitrid oder Polysilizium.
Gemäß einer Ausführungsform
der vorliegenden Erfindung wird nach der Ausbildung einer ersten
Isolationsschicht auf dem Halbleitersubstrat eine Verdrahtung, welche
Leitungsschichtmuster und zweite Isolationsschichtmuster, die auf
den Leitungsschichtmustern ausgebildet sind, enthält, auf
der ersten Isolationsschicht ausgebildet. Eine dritte Isolationsschicht,
die auf Siliziumoxid basierendes Material enthält, wird auf der Verdrahtungsschicht
und der ersten Isolationsschicht ausgebildet. Kontaktmuster, die
die Kontaktlöcher
definieren, die Abschnitte der ersten Isolationsschicht freilegen,
werden anschließend über der
Verdrahtungsschicht ausgebildet. Kontakt-Spacer werden jeweils auf
den Seitenwänden
der Kontaktmuster ausgebildet. Unter Verwendung der Kontaktmuster
und der Kontakt-Spacer als Masken, werden die dritte Isolationsschicht
und die erste Isolationsschicht zum Ausbilden von Kontaktlöchern geätzt. Hierbei
werden die dritten Isolationsschichtmuster gleichzeitig auf den
jeweiligen Seitenwänden
der Verdrahtung ausgebildet. Vor dem Ausbilden der Kontaktmuster
wird bevorzugt ein vorbestimmter Abschnitt der dritten Isolationsschicht
planarisiert oder die dritte Isolationsschicht wird soweit planarisiert,
bis die Oberfläche
der zweiten Isolationsschichtmuster freigelegt ist.
Bei einem anderen Aspekt der vorliegenden Erfindung
wird eine DRAM-Vorrichtung, die ein Halbleitersubstrat mit Kondensatorkontaktbereichen
sowie eine auf dem Substrat ausgebildete erste Isolationsschicht
enthält,
vorgesehen. Bitleitungen sind auf der ersten Isolationsschicht zwischen
den Kondensatorkontaktbereichen ausgebildet. Die Bitleitungen enthalten
erste Leitungsschichtmuster und zweite Isolationsschichtmuster,
die auf den ersten Leitungsschichtmustern ausgebildet sind. Dritte
Isolationsschichtmuster, die aus auf Siliziumoxid basierenden Materialien
bestehen, sind auf den Seitenwänden
der Bitleitungen ausgebildet. Kontaktmuster werden anschließend auf
den dritten Isolationsschichtmustern ausgebildet. Die Kontaktmuster
enthalten Kontakt-Spacer,
die auf Ihren Seitenwänden
ausgebildet sind, wodurch sie Speicherknotenkontaktlöcher definieren.
Die Speicherknotenkontaktlöcher
stehen in Kontakt mit Oberflächen
der dritten Isolationsschichtmuster und passieren durch die erste
Isolationsschicht hindurch, wodurch die Kondensatorkontaktbereiche
zwischen den Bitleitungen freigelegt sind.
Bei einem Verfahren zur Herstellung
einer DRAM-Vorrichtung in Übereinstimmung
mit der vorliegenden Erfindung wird eine erste Isolationsschicht auf
einem Halbleitersubstrat mit Kondensatorkontaktbereichen ausgebildet.
Bitleitungen, die erste Leitungsschichtmuster und zweite Isolationsschichtmuster
enthalten, werden auf der ersten Isolationsschicht zwischen den
Kondensatorkontaktbereichen ausgebildet. Eine dritte Isolationsschicht,
die aus auf Silizium basierendem Material besteht, wird auf den Bitleitungen
und auf der ersten Isolationsschicht ausgebildet. Kontaktmuster
zum Definieren von Speicherknotenkontaktlöchern werden auf den Bitleitungen
ausgebildet, was die Kondensatorkontaktbereiche zwischen den Bitleitungen
freilegt. Als nächstes werden
Kontakt-Spacer auf den Seitenwänden
der Kontaktmuster ausgebildet. Unter Verwendung der Kontaktmuster
und der Kontakt-Spacer als Masken, werden die dritte Isolationsschicht
und die erste Isolationsschicht zum Ausbilden der Speicherknotenkontaktlöcher und
zum gleichzeitigen Ausbilden der dritten Isolationsschichtmuster
auf den Seitenwänden
der Bitleitungen geätzt.
Gemäß der vorliegenden Erfindung
werden die Kontaktmuster und die Kontakt-Spacer, welche aus Materialien bestehen,
die bezüglich
den auf Siliziumoxid basierendem Materialien Ätzselektivitäten aufweisen,
auf der Verdrahtung bzw. Verdrahtungsschicht ausgebildet. Anschließend werden
unter Verwendung der Kontaktmuster und der Kontakt-Spacer als Ätzmasken
die Isolationsschichten, die aus auf Siliziumoxid basierendem Material
bestehen, zum Ausbilden der Kontaktlöcher zwischen der Verdrahtung
geätzt.
Da die Kontaktmuster und Kontakt-Spacer die Leitungsschichtmuster
der Verdrahtung während
des Ätzverfahrens
zum Ausbilden der Kontakte schützt,
kann eine Dicke der zweiten Isolationsschichtmuster der Verdrahtung
minimiert sein, um die Höhe
der Verdrahtung zu verringern. Daher können die Formfaktoren (aspect
ratios) der Verdrahtung verringert werden, um einen Spaltenauffüllspielraum
zwischen der Verdrahtung zu erhöhen.
Da außerdem das Kontaktloch zwischen
der Verdrahtung, beispielsweise das Speicherknotenkontaktloch, nicht
mittels eines selbstausgerichteten Kontaktätzverfahrens ausgebildet wird,
kann ein Randspielraum (shoulder margin) der Verdrahtung aufrechterhalten
werden, um einen elektrischen Kurzschluß zwischen der Verdrahtung
und dem in dem Kontaktloch ausgebildeten Kontakt-Plug zu verhindern.
Außerdem kann eine parasitäre Kapazität zwischen
der Verdrahtung oder zwischen der Verdrahtung und dem Kontakt-Plug
verringert werden, da die Sparer, welche aus auf Siliziumoxid basierenden
Materialien mit niedrigen Dielektrizitätskonstanten bestehen, auf
den Seitenwänden
der Verdrahtung ausgebildet sind.
KURZE BESCHREIBUNG
DER ZEICHNUNG
Die obigen und andere Merkmale und
Vorteile der vorliegenden Erfindung werden für den Fachmann aus der detaillierten
Beschreibung ihrer Ausführungsformen
unter Bezugnahme auf die begleitende Zeichnung besser ersichtlich,
in welcher:
1A bis 1C Querschnittsansichten
sind, die ein herkömmliches
Verfahren zum Herstellen einer Halbleitervorrichtung mit einer selbstausgerichteten
Kontaktstruktur darstellen.
2A bis 2F Querschnittsansichten
sind, die ein Verfahren zum Herstellen einer Halbleitervorrichtung
gemäß einer
Ausführungsform
der vorliegenden Erfindung darstellen.
3A und 3B Querschnittsansichten
sind, die ein Verfahren zum Herstellen einer Halbleitervorrichtung
gemäß einer
anderen Ausführungsform
der vorliegenden Erfindung darstellen.
4 eine
Querschnittsansicht ist, die eine Halbleitervorrichtung gemäß einer
Ausführungsform der
vorliegenden Erfindung darstellt.
5A bis 5H Querschnittsansichten
sind, die ein Verfahren zum Herstellen des in 4 gezeigten DRAM darstellen.
6A und 6B Querschnittsansichten
sind, die ein Verfahren zum Herstellen einer DRAM-Vorrichtung gemäß einer
weiteren anderen Ausführungsform
der vorliegenden Erfindung darstellen.
7A bis 7D Querschnittsansichten
sind, die ein Verfahren zum Herstellen einer DRAM-Vorrichtung gemäß einer
weiteren anderen Ausführungsform
der vorliegenden Erfindung darstellen.
DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
Die Erfindung wird im folgenden unter
Bezugnahme auf die begleitende Zeichnung, in welcher Ausführungsformen
der Erfindung gezeigt sind, eingehender beschrieben. Die Erfindung
kann jedoch in verschiedenen Formen verkörpert sein und sollte nicht
auf die hier dargestellten Ausführungsformen beschränkt betrachtet
werden, sondern vielmehr sind diese Ausführungsformen dazu ausersehen,
die Offenbarung vollständig
und sorgfältig
wiederzugeben, sowie dem Fachmann den Umfang der Erfindung vollständig zu
vermitteln. In den Figuren der Zeichnung beziehen sich gleiche Bezugszeichen
auf gleiche Elemente.
AUSFÜHRUNGSFORM 1
2A bis 2F sind Querschnittsansichten, die
ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung darstellen.
Gemäß 2A werden eine erste Isolationsschicht 52,
eine Leitungsschicht 53 und eine zweite Isolationsschicht 55 aufeinanderfolgend
auf einem Halbleitersubstrat 50 ausgebildet. Das heißt, ein
auf Siliziumoxid basierendes Material wird auf dem Halbleitersubstrat 50 zum
Ausbilden der ersten Isolationsschicht 52 abgeschieden,
und anschließend
die Leitungsschicht 53 auf der ersten Isolationsschicht 52 ausgebildet.
Vorzugsweise enthält
die Leitungsschicht 53 eine Verbundschicht, die eine erste Schicht
aufweist, die aus einem ersten Metall und/oder einem Verbund aus
dem ersten Metall, z.B. Titan (Ti)/Titannitrid (TiN), besteht, und
eine zweite Schicht aufweist, die aus einem zweiten Metall, beispielsweise
Wolfram (W) besteht. Als nächstes
wird Siliziumnitrid auf der Leitungsschicht 53 zum Ausbilden
der zweiten Isolationsschicht 55 abgeschieden.
Alternativ kann vor dem Ausbilden
der Leitungsschicht 53 die erste Isolationsschicht 42 mittels eines
photolithographischen Verfahrens teilweise geätzt werden, um erste Kontaktlöcher (nicht
gezeigt) auszubilden und untere Bereiche der ersten Isolationsschicht 52 freizulegen.
Wenn anschließend
die Leitungsschicht 53 auf der ersten Isolationsschicht 52 ausgebildet
wird, würde
diese über
die ersten Kontaktlöcher
mit den unteren Bereichen der ersten Isolationsschicht 52 elektrisch
verbunden sein.
Obgleich nicht gezeigt, können außerdem erste
Kontakt-Plugs, die eine Barrierenmetallschicht und eine Metallschicht
enthalten, in den ersten Kontaktlöchern vor dem Ausbilden der
Leitungsschicht 53 ausgebildet sein. In diesem Fall wird
die Barrierenmetallschicht in den ersten Kontaktlöchern und auf
der ersten Isolationsschicht 52 ausgebildet, und anschließend die
Metallschicht auf der Barrierenmetallschicht zum Auffüllen der
ersten Kontaktlöcher ausgebildet.
Als nächstes
wird die Metallschicht auf der ersten Isolationsschicht 52 entfernt,
um jeweils die ersten Kontakt-Plugs in den ersten Kontaktlöchern auszubilden.
In diesem Fall würde
die Barrierenmetallschicht Ti/TiN und die Metallschicht W enthalten.
Nachdem die ersten Kontakt-Plugs ausgebildet worden sind, würde anschließend die
Leitungsschicht 53 so ausgebildet werden, daß sie lediglich eine
Schicht, die aus einem Metall, wie beispielsweise W besteht, aufweist.
Gemäß 2B sind die zweite Isolationsschicht 55 und
die Leitungsschicht 53 zum Ausbilden einer Verdrahtung 58 auf
der ersten Isolationsschicht 52 gemustert. Nach Beschichten
der zweiten Isolationsschicht 55 mit einer ersten Photoresistschicht (nicht
gezeigt) wird die erste Photoresistschicht belichtet und zum Ausbilden
eines ersten Photoresistmusters (nicht gezeigt) entwickelt. Unter
Verwendung des ersten Photoresistmusters als eine Ätzmaske
werden die zweite Isolationsschicht 55 und die Leitungsschicht 53 aufeinanderfolgend
geätzt,
so daß die
Verdrahtung 58, welche ein Leitungsschichtmuster 54 und
ein zweites Isolationsschichtmuster 56 enthält, auf
der ersten Isolationsschicht 52 ausgebildet wird.
Alternativ kann nach dem Ätzen der
zweiten Isolationsschicht 55 unter Verwendung des ersten Photoresistmusters
die Leitungsschicht 53 unter Verwendung des zweiten Isolationsschichtmusters 56 als
eine Ätzmaske
geätzt
werden, wodurch das Leitungsschichtmuster 54 ausgebildet
wird.
Mit kleiner werdender Entwurfsgrenze
(design limitation) eines Musters sich verringert, kann das Verfahren
zum Ausbilden des Musters fehlschlagen, da die Ätzselektivität einer
Photoresistschicht relativ zu der unterliegenden Schicht, die zu
mustern ist, verringert wird. Wenn eine Halbleitervorrichtung eine
Entwurfsgrenze für
ein Muster von ungefähr
0,1 μm oder
weniger aufweist, wird es daher bevorzugt, die unterliegende Schicht
unter Verwendung einer Hartmaske, die aus einem Material besteht,
das eine Ätzselektivität bezüglich der
unterliegenden Schicht aufweist, zu mustern. Bei einer Ausführungsform
dieser Erfindung dient das zweite Isolationsschichtmuster 56 als
eine Deckschicht für
das Leitungsschichtmuster 54, während sie ebenso als eine Hartmaske für ein Mustern
der Leitungsschicht 53 verwendet wird.
Gemäß 2C wird nach Ausbilden der Verdrahtung 58,
wie vorangehend beschrieben, eine dritte Isolationsschicht 60 für eine dielektrische
Zwischenschicht auf der ersten Isolationsschicht 52 und der
Verdrahtung 58 ausgebildet. Insbesondere wird ein auf Siliziumoxid
basierendes Material wie beispielsweise undotiertes Silikatglas
(USG), ein HDP-Oxid oder ein mittels chemischer Dampfphasenabscheidung
abgeschiedenes Oxid (CVD-Oxid) auf einer Oberfläche der resultierenden Struktur
einschließlich
der Verdrahtung 58 abgeschieden, um so die dritte Isolationsschicht 60 auszubilden.
Wenn die dritte Isolationsschicht 60 ein Oxid enthält, das
nach Abscheidung ein Aushärtungsverfahren
(baking process) bei einer hohen Temperatur erfordert, wie etwa ein
Hochtemperaturoxid (HTO), das bei einer hohen Temperatur abgeschieden
wird, oder ein Oxid wie Borphosphorsilikat (BPSG) oder Spin-On-Glas (SOG),
wird Wolfram (W) oxidiert, so daß die Leitungsschicht 53 Wolfram
(W) enthält,
da eine Seitenwand des Leitungsschichtmusters 56 freigelegt
ist.
Um diesem Problem zu begegnen, wird
es bevorzugt, daß die
dritte Isolationsschicht 60 durch ein Verfahren mit hochdichtem
Plasma (HDP-Verfahren) ausgebildet wird, bei der die Ausbildung
der dritten Isolationsschicht 60 bei einer niedrigen Temperatur
erreicht werden kann und die dritte Isolationsschicht 60 einen
Spalt ohne der Erzeugung einer Blase bzw. eines Hohlraums darin
auffüllt.
Die dritte Isolationsschicht 60 dient
als eine dielektrische Zwischenschicht zum Isolieren der Verdrahtung 58 von
einem zweiten Kontakt-Plug, welcher in einem darauffolgenden Verfahren
ausgebildet wird. Hierbei wird jedoch ein vorbestimmter oberer Abschnitt
der dritten Isolationsschicht 60 mittels eines chemisch
mechanischem Polierverfahrens (CMP) oder einem Rückätzverfahren planarisiert.
Gemäß 2D ist ein Kontaktmuster 62 ausgebildet,
das ein zweites Kontaktloch 63 definiert, das einen Abschnitt
der dritten Isolationsschicht 60 freilegt, der an einem
Abschnitt der ersten Isolationsschicht 52 angeordnet ist.
Insbesondere wird ein Material mit einer Ätzselektivität relativ
zu der dritten Isolationsschicht 60 aus auf Siliziumoxid
basierendem Material, z.B. Siliziumnitrid oder Polysilizium, auf
der planarisierten dritten Isolationsschicht 60 abgeschieden,
wodurch eine vierte Isolationsschicht (nicht gezeigt) auf der dritten
Isolationsschicht 60 ausgebildet wird. Nach Beschichten
der vierten Isolationsschicht mit einer zweiten Photoresistschicht
(nicht gezeigt), wird die zweite Photoresistschicht belichtet und
zum Ausbilden eines zweiten Photoresistmusters (nicht gezeigt) aus
der dritten Isolationsschicht 60 entwickelt.
Unter Verwendung des zweiten Photoresistmusters
als eine Ätzmaske
wird die vierte Isolationsschicht zum Ausbilden des Kontaktmusters 62 geätzt und
ferner das zweite Kontaktloch 63 definiert. Durch Veraschungs-
und Stripping-Verfahren wird anschließend das zweite Photoresistmuster
von dem Kontaktmuster 62 entfernt.
Um die unterliegende Verdrahtung 58 vor
einer Beschädigung
durch ein Uberätzen
der vierten Isolationsschicht zu schützen, wird es bevorzugt, daß das Kontaktmuster 62 derart
ausgebildet wird, daß es eine
Breite aufweist, die breiter als die der Verdrahtung 58 ist.
Hierbei wird ein Abstand zwischen benachbarten Kontaktmustern 62 durch
die Entwurfsgrenzen des zweiten Kontaktlochs 63 bestimmt. Wenn
das Kontaktmuster 62 unter Verwendung von Siliziumnitrid
ausgebildet worden ist, kann das Kontaktmuster 62 als eine
dielektrische Zwischenschicht zum Isolieren eines zweiten Kontakt-Plugs,
der in dem zweiten Kontaktloch 63 ausgebildet ist, von
einem benachbarten zweiten Kontakt-Plug verwendet werden.
Gemäß 2E wird ein Kontakt-Spacer 64 auf
einer Seitenwand des Kontaktmusters 62 ausgebildet. Insbesondere
wird ein Material mit einer Ätzselektivität bezüglich der
auf Siliziumoxid basierenden dritten Isolationsschicht 60,
beispielsweise Siliziumnitrid oder Polysilizium, auf der Oberfläche der
resultierenden Struktur, die das Kontaktmuster 62 enthält, abgeschieden,
so daß eine
fünfte
Isolationsschicht (nicht gezeigt) auf der dritten Isolationsschicht
und dem Kontaktmuster 62 ausgebildet wird. Anschließend wird
die fünfte
Isolationsschicht zum Ausbilden der Kontakt-Spacer 64 auf
der Seitenwand des Kontaktmusters 62 anisotrop geätzt.
Gemäß 2F wird ein zweites Kontaktloch 66,
das den Abschnitt der ersten Isolationsschicht 52 neben
den Abschnitt der dritten Isolationsschicht 60 freilegt,
vollständig
ausgebildet. Genauer gesagt werden unter Verwendung des Kontaktmusters 62 und
des Kontakt-Spacers 64 als eine Ätzmaske die dritte und erste
Isolationsschicht 60 und 52 anisotrop geätzt, um
das zweite Kontaktloch 66 auszubilden, der einen Abschnitt
der ersten Isolationsschicht 52 freilegt. Gleichzeitig
werden Spacer, die aus den dritten Isolationsschichtmustern 60a bestehen,
auf den Seitenwänden
der Verdrahtung 58 ausgebildet. Somit wird das zweite Kontaktloch 66 zum
Freilegen eines Abschnitts der ersten Isolationsschicht 52 ausgebildet,
während
das zweite Kontaktloch 66 mit den Außenoberflächen der dritten Isolationsschichtmuster 60a in
Kontakt steht. Hierbei sind die dritten Isolationsschichtmuster 60a,
die auf der Seitenwand der Verdrahtung 58 ausgebildet sind,
bezüglich
der Kontakt-Spacer 64 selbst ausgerichtet.
Anschließend wird ein leitendes Material, beispielsweise
dotiertes Polysilizium oder ein Metall auf einer Oberfläche der
resultierenden Struktur einschließlich des zweiten Kontaktlochs 66 abgeschieden.
Das leitende Material wird anschließend zum Ausbilden der zweiten
Kontakt-Plugs (nicht gezeigt) planarisiert, was eine Knotentrennung
durch das Planarisierungsverfahren, wie etwa einem CMP-Verfahren
oder einem Rückätzverfahren,
beinhaltet.
Wenn alternativ das Kontaktmuster 62 und der
Kontakt-Spacer 64 unter Verwendung von Polysilizium ausgebildet
werden und der zweite Kontakt-Plug unter Verwendung von dotiertem
Polysilizium ausgebildet wird, wird das Planarisierungsverfahren
zur Knotentrennung für
den zweiten Kontakt-Plug derart ausgeführt, daß die Oberfläche der
dritten Isolationsschichtmuster 60a freigelegt sind, wodurch
die Polysiliziumschicht über
dem dritten Isolationsschichtmuster 60a vollständig entfernt
wird. Hierbei sollte das dritte Isolationsschichtmuster 60a auf
der Verdrahtung 58 mit einer ausreichenden Dicke verbleiben,
um einen Knotentrennungsspielraum (node-separation margin) für den zweiten
Kontakt-Plug sicherzustellen. Das heißt, das dritte Isolationsschichtmuster 60a sollte
eine ausreichende bzw. geeignete Dicke aufweisen, um zu verhindern,
daß das Leitungsschichtmuster 54 während des
Planarisierungsverfahrens für
die Knotentrennung des zweiten Kontakt-Plugs angegriffen wird.
Gemäß der vorliegenden Erfindung
wird die dritte Isolationsschicht 60, die aus Siliziumoxid
besteht, unter Verwendung des Kontaktmusters 62 und des
Kontakt- Spacers 64,
welche aus Siliziumnitrid bestehen, geätzt, um dadurch das zweite
Kontaktloch 66 zwischen der Verdrahtung 58 auszubilden. Eine
Dicke des zweiten Isolationsschichtmusters 56, das zum
Mustern der Verdrahtung 58 verwendet wird, kann minimiert
werden, da das Kontaktmuster 62 und der Kontakt-Spacer 64 zusammen
das unterliegende Leitungsschichtmuster 54 während des Ätzverfahrens
zum Ausbilden des zweiten Kontaktlochs 66 schützen. Somit
kann ein Formfaktor der Verdrahtung 58 stark verringert
werden und ein Spaltenauffüllspielraum
zwischen benachbarter Verdrahtung 58 kann verbessert werden.
Da außerdem die Dicke des zweiten
Isolationsschichtmusters 56 minimiert ist, kann ein photolithographisches
Verfahren zum Ausbilden der Verdrahtung 58 ohne weiteres
durchgeführt
werden, auch wenn die Entwurfsgrenzen des Musters verringert sein
sollten.
Außerdem wird das zweite Kontaktloch 66 zwischen
den benachbarten Leitungsstrukturen 58 nicht mittels eines
selbstausgerichteten Kontaktätzverfahrens
ausgebildet, und somit kann ein Randspielraum der Verdrahtung 58 aufrechterhalten
werden, um einen elektrischen Kurzschluß zwischen der Verdrahtung 58 und
dem zweiten Kontakt-Plug
zu verhindern.
Überdies
kann eine parasitäre
Kapazität
zwischen der benachbarten Verdrahtung 58 oder zwischen
der Verdrahtung 58 und dem zweiten Kontakt-Plug verringert
werden, da die Sparer 64, die auf den Seitenwänden der
Verdrahtung 58 aus den dritten Isolationsschichtmustern 60a,
d.h. aus Siliziumoxidschichtmustern, mit einer relativ niedrigen
Dielektrizitätskonstanten
ausgebildet sind.
AUSFÜHRUNGSFORM 2
3A und 3B sind Querschnittsansichten, die
ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung darstellen. Das Verfahren der vorliegenden
Ausführungsform
ist im wesent lichen ähnlich
zu dem der Ausführungsform
1, mit der Ausnahme, daß es
ein Planarisieren der dritten Isolationsschicht 61 spezifiziert,
bis die Oberflächen
der Verdrahtung 58 freigelegt sind.
Gemäß 3A wird die Verdrahtung 58,
die die Leitungsschichtmuster 54 und die zweiten Isolationsschichtmuster 56 enthält, bei
Verfahren, die im wesentlichen identisch mit den zuvor in den 2A und 2B beschriebenen sind, nach der Ausbildung
einer ersten Isolationsschicht 52 auf einem Halbleitersubstrat 52 auf
dieser ersten Isolationsschicht 52 ausgebildet.
Anschließend wird ein auf Siliziumoxid
basierendes Material auf einer Oberfläche der resultierenden Struktur
einschließlich
der Verdrahtung 58 abgeschieden, um eine dritte Isolationsschicht 61 auszubilden.
Unter Verwendung eines Planarisierungsverfahrens, wie etwa einem
CMP-Verfahren oder einem Rückätzverfahren,
wird die dritte Isolationsschicht 61 so lange bis die Oberflächen der
zweiten Isolationsschichtmuster 56 freigelegt sind, teilweise
entfernt.
Gemäß 3B werden aufeinanderfolgend Kontaktmuster 62,
Kontakt-Spacer 64 und das zweite Kontaktloch 66 unter
Verwendung von Verfahren, die im wesentlichen identisch zu solchen
sind, die in den 2D bis 2F beschrieben worden sind,
ausgebildet. Insbesondere wird ein Material, das eine Ätzselektivität bezüglich der
dritten Isolationsschicht 61 aufweist, auf der dritten
Isolationsschicht 61 zum Bedecken der Verdrahtung 58 abgeschieden.
Als nächstes
wird eine vierte Isolationsschicht (nicht gezeigt) auf der dritten
Isolationsschicht 61 und der Verdrahtung 58 ausgebildet.
Hierbei kann die vierte Isolationsschicht planarisiert werden. Ein
photolithographisches Verfahren wird nun zum Mustern der vierten Isolationsschicht
derart benutzt, daß die
Kontaktmuster 62 zum Definieren des zweiten Kontaktlochs 66 ausgebildet
werden, das einen Abschnitt der ersten Isolationsschicht 52 freilegt.
Anschließend wird ein Material mit
einer Ätzselektivität bezüglich der
dritten Isolationsschicht 61, welche aus einem auf Siliziumoxid
basierendem Material besteht, beispielsweise kann das neue Material Siliziumnitrid
oder Polysilizium sein, auf einer Oberfläche der resultierenden Struktur
einschließlich
der Kontaktmuster 62 abgeschieden, um so eine fünfte Isolationsschicht
(nicht gezeigt) auf der resultierenden Struktur auszubilden. Die
fünfte
Isolationsschicht wird anisotrop geätzt, um Kontakt-Spacer 64 auf
den Seitenwänden
der Kontaktmuster 62 auszubilden.
Danach wird unter Verwendung der
Kontaktmuster 62 und der Kontakt-Spacer 64 als Ätzmasken die
dritte Isolationsschicht 61 und die erste Isolationsschicht 52 anisotrop
geätzt,
um das zweite Kontaktloch 66 auszubilden, das einen Abschnitt
der ersten Isolationsschicht 52 freilegt. Gleichzeitig
werden die dritten Isolationsschichtmuster 61a auf den
Seitenwänden
der Verdrahtung 58 ausgebildet.
Während
des Ätzens
der ersten und dritten Isolationsschichten 52 und 61,
welche aus Siliziumoxid bestehen, können die Kontaktmuster 62 und
die Kontakt-Spacer 64, welche aus Siliziumnitrid bestehen,
die Leitungsschichtmuster 54 zusammen mit dem zweiten Isolationsschichtmustern 56 schützen. Somit
kann eine Dicke der zweiten Isolationsschicht 56 minimiert
werden und der Formfaktor der Verdrahtung 58 kann verringert
sein.
Außerdem können die Randspielräume der Verdrahtung 58 durch
die Kontaktmuster 62 und die Kontakt-Spacer 64 aufrechterhalten
werden, um die Verdrahtung 58 vor einem Freilegen während des Ätzverfahrens
zum Ausbilden des zweiten Kontaktlochs zu schützen. Demgemäß können Kurzschlüsse zwischen
der Verdrahtung 58 und den zweiten Kontakt-Plugs verhindert
werden.
Anschließend wird nachdem das leitende Material,
beispielsweise dotiertes Polysilizium oder ein Metall, auf einer
Oberfläche
der resultierenden Struktur einschließlich des zweiten Kontaktlochs 66 abgeschieden
worden ist, das leitende Material planarisiert. Eine Knotentrennung
(node Separation) kann durch ein Planarisierungsverfahren, wie einem CMP-Verfahren
oder einem Rückätzverfahren
derart erzielt werden, daß der
zweite Kontakt-Plug (nicht gezeigt) in dem zweiten Kontaktloch 66 ausgebildet wird.
Hierbei kann eine parasitäre Kapazität zwischen
benachbarten Verdrahtungen 58 und zwischen der Verdrahtung 58 und
dem zweiten Kontakt-Plug verringert werden, da die Spacer aus den dritten
Isolationsschichtmustern 61a bestehen, welche aus einem
auf Silizium basierenden Material mit einer niedrigen Dielektrizitätskonstante
bestehen.
AUSFÜHRUNGSFORM 3
4 ist
eine Querschnittsansicht einer DRAM-Vorrichtung in Übereinstimmung
mit einer dritten Ausführungsform
der vorliegenden Erfindung.
Gemäß 4 sind MOS-Transistoren (nicht gezeigt)
mit Gate-Elektroden für
Wortleitungen, Kondensatorkontaktbereichen (Source-Bereichen) und Bitleitungskontaktbereichen
(Drain-Bereichen) auf einem Halbleitersubstrat 100 ausgebildet.
Jede Gate-Elektrode enthält
eine Gate-Isolationsschicht, eine Gate-Abdeckschicht, die aus Siliziumnitrid
besteht und einen Gate-Seitenwand-Spacer, der aus Siliziumnitrid
besteht.
Eine dielektrische Zwischenschicht 102,
die aus Siliziumoxid besteht, wird auf dem Substrat 100 zum
Bedecken der MOS-Transistoren ausgebildet. Kontaktlöcher 103 durchdringen
die dielektrische Zwischenschicht 102, um die Source/Drain-Bereiche freizulegen.
Die Kontaktlöcher 103 sind
bezüglich
der Gate-Elektroden selbstausgerichtet. Pad-Elektroden 104,
die aus dotiertem Polysilizium bestehen, sind jeweils in den selbstausgerichteten
Kontaktlöchern 103 ausgebildet.
Die Pad-Elektroden 104 werden durch ein Planarisierungsverfahren,
wie etwa einem CMP-Verfahren oder einem Rückätzverfahren von einander getrennt
(d.h. die Verbindungsschicht wird entfernt). Bei der vorliegenden
Ausführungsform
können
die Kondensatorkontaktbereiche mit den darauf ausgebildeten Pad-Elektroden 104 in
Kontakt stehen und weiter die Bitleitungskontaktbereiche mit den darauf
ausgebildeten Pad-Elektroden 104. Das heißt, einige
Pad-Elektroden 104 kontaktieren die Source-Bereiche, während andere
Pad-Elektroden 104 die Drain-Bereiche kontaktieren.
Eine erste Isolationsschicht 106,
die aus einem auf Silizium basierendem Material besteht, wird auf
der dielektrischen Zwischenschicht 102 und auf den Pad-Elektroden 104 ausgebildet.
Eine Vielzahl von Bitleitungen 112 sind auf der ersten
Isolationsschicht 106 ausgebildet.
Obgleich dies nicht gezeigt wird,
sind Bitleitungskontaktlöcher,
die die erste Isolationsschicht 106 durchdringen, zum Freilegen
der darunterliegenden Bitleitungskontaktbereiche ausgebildet. Jede
Bitleitung 112 ist mit der Pad-Elektrode 104,
die auf dem Bitleitungskontaktbereich entsprechend zu dem Drain-Bereich
angeordnet ist, durch das Bitleitungskontaktloch verbunden.
Die Bitleitungen 112 enthalten
erste Leitungsschichtmuster 108 und zweite Isolationsschichtmuster 110,
die jeweils auf den ersten Leitungsschichtmustern 108 gestapelt
sind. Dritte Isolationsschichtmuster 114a, die aus auf
Siliziumoxid basierendem Material bestehen, werden auf Oberflächen und
Seitenwänden
der Bitleitungen 112 ausgebildet. Kontaktmuster 116,
die aus einem Material mit einer Ätzselektivität bezüglich des
auf Siliziumoxid basierenden Materials, beispielsweise Siliziumnitrid, bestehen,
sind jeweils auf den dritten Isolationsschichtmustern 114a ausgebildet.
Kontakt-Spacer 118, die aus einem Material mit einer Ätzselektivität bezüglich des
auf Siliziumoxid basierenden Materials, etwa Siliziumnitrid, bestehen,
sind jeweils auf den Seitenwänden
der Kontaktmuster 116 ausgebildet.
Speicherknotenkontaktlöcher 120 sind
durch die Kontaktmuster 116 und Kontakt-Spacer 118 definiert. Jedes
Speicherknotenkontaktloch 120 wird durch eine Oberfläche des
dritten Isolationsschichtmusters 114a auf den Seitenwänden der
Bitleitung 112 begrenzt. Dies legt den Kondensatorkontaktbereich
einschließlich
der darauf ausgebildeten Pad-Elektrode 104 zwischen benachbarten
Bitleitungen 112 frei. Demgemäß sind die dritten Isolationsschichtmuster 114a auf
den Seitenwänden
der Bitleitungen 112 bezüglich der Kontakt-Spacer 118 selbstausgerichtet.
In den Speicherknotenkontaktlöchern 120 sind
Speicherknotenkontakt-Plugs 122, die aus dotiertem Polysilizium
oder einem Metall bestehen, ausgebildet und werden voneinander durch
ein Planarisierungsverfahren getrennt. Bei dem Planarisierungsverfahren
werden die Speicherknotenkontakt-Plugs 122 so lange planarisiert,
bis die Oberflächen
der Kontaktmuster 116 freigelegt sind.
Bei der DRAM-Vorrichtung der vorliegenden Erfindung
kann eine Dicke des zweiten Isolationsschichtmusters 110 aufgrund
der aus Siliziumnitrid bestehenden Kontaktmuster 116 und
der Kontakt-Spacer 118 minimiert werden. Somit verringert sich
der Formfaktor der Bitleitungen 112 während ein Spaltauffüllspielraum
zwischen benachbarten Bitleitungen 112 sich vergrößert.
Außerdem können die Randspielräume der Bitleitungen 112 aufgrund
der Kontaktmuster 116 und der Kontakt-Spacer 118 aufrechterhalten
werden, wodurch elektrische Kurzschlüsse zwischen den Bitleitungen 112 und
den Speicherknotenkontakt-Plugs 122 verhindert
werden.
Ferner kann eine parasitäre Kapazität, d.h. eine
Bitleitungsladungskapazität
zwischen den benachbarten Bitleitungen 112 oder zwischen
der Bitleitung 112 und dem Speicherknotenkontakt-Plug 122 verringert
werden, da die Bitleitungen 112 Sparer aus Siliziumoxid
mit einer niedrigen Dielektrizitätskonstante,
d.h. die dritte Isolationsschichtmuster 114a, enthalten.
Wenn die Bitleitungskapazität
sich um einen Betrag von ungefähr
25 bis 30% verringert, steigt die Anzahl an Zellen pro Bitleitung,
was eine Verbesserung der Zelleffizienz und ebenso eine Verbesserung
der Anzahl an nutzbaren Chips pro Wafer erhöht.
5A bis 5H sind Querschnittsansichten, die
ein Verfahren zur Herstellung einer DRAM-Vorrichtung in 4 darstellen.
5A stellt
ein Ausbilden von Pad-Elektroden 104, einer ersten Isolationsschicht 106,
einer ersten Leitungsschicht 107 und einer zweiten Isolationsschicht 109 auf
einem Halbleitersubstrat 100 dar.
Nachdem das Halbleitersubstrat in
Feldbereiche und aktive Bereiche durch ein LOCOS-Verfahren oder
einem STI-Verfahren aufgeteilt worden ist, werden die MOS-Transistoren (nicht
gezeigt) auf den aktiven Bereichen des Substrats 100 ausgebildet. Insbesondere
nach einem Aufwachsen einer dünnen Gate-Oxidschicht
in dem aktiven Bereich durch ein thermisches Oxidationsverfahren
werden eine Gate-Leitungsschicht und eine Gate-Abdeckschicht aufeinanderfolgend
auf der Gate-Oxidschicht ausgebildet. Die Gate-Leitungsschicht und
die Gate-Abdeckschicht werden durch ein photolithographisches Verfahren
gemustert, und dadurch Gate-Elektroden ausgebildet, die als Wortleitungen
auf dem Substrat 100 dienen. Anschließend werden Gate-Spacer auf den
Seitenwänden
der Gate-Elektroden ausgebildet. Vorzugsweise werden die Gate-Abdeckschicht
und die Gate-Spacer unter Verwendung von Siliziumnitrid ausgebildet.
Im Anschluß daran werden unter Verwendung
eines Ionenimplantationsverfahrens die Source/Drain-Bereiche in
einer Oberfläche
des Substrats 100, die zwischen den Gate-Elektroden freigelegt
ist, ausgebildet. Alternativ dazu kann vor einem Ausbilden der Gate-Spacer
ein LDD-Ionenimplantationsverfahren zum Ausbilden von leicht dotierten
Source/Drain-Bereichen in der Oberfläche des Substrats 100 zwischen
den Gate-Elektroden
ausgeführt
werden, wodurch Source/Drain-Bereiche mit LDD-Strukturen erzielt
werden. Einige Source/Drain-Bereiche korrespondieren mit Kondensatorkontaktbereichen, die
mit Speicherelektroden des Kondensators verbunden sind, während andere
Source/Drain-Bereiche zu den Bitleitungskontaktbereichen gehören, die mit
den Bitleitungen verbunden sind. Bei der vorliegenden Ausführungsform
werden die Source-Bereiche zu Kondensatorkontaktbereichen und die Drain-Bereiche
zu Bitleitungskontaktbereichen.
Danach wird eine dielektrische Zwischenschicht 102,
die aus einem Oxid wie etwa BPSG besteht, auf einer Oberfläche des
Substrats 100 einschließlich der MOS- Transistoren ausgebildet.
Anschließend
wird die dielektrische Zwischenschicht 102 durch ein CMP-Verfahren
unter Verwendung der Gate-Abdeckschicht, die aus Siliziumnitrid
besteht, als einen Stopper planarisiert. Im Anschluß daran wird
die dielektrische Zwischenschicht 102 unter einer Ätzbedingung
mit einer hohen Ätzselektivität bezüglich der
Gate-Abdeckschicht, welche aus Siliziumnitrid besteht, anisotrop
geätzt,
wodurch Kontaktlöcher 103 ausgebildet
werden und die Source/Drain-Bereiche freigelegt werden. Hierbei
sind die Kontaktlöcher 103 bezüglich der
Gate-Elektroden selbstausgerichtet.
Nachdem eine Polysiliziumschicht,
die mit einer hohen Konzentration von Störstellen dotiert ist, zum Auffüllen der
Kontaktlöcher 103 ausgebildet worden
ist, wird die Polysiliziumschicht dort entfernt, wo eine Oberfläche der
Gate-Abdeckschicht freigelegt ist. Somit werden Pad-Elektroden 104,
die mit den Source/Drain-Bereichen in Kontakt stehen, jeweils in
den Kontaktlöchern 103 ausgebildet.
Als nächstes wird ein auf Siliziumoxid
basierendes Material, wie etwa BPSG, USG, HDP-Oxid, CVD-Oxid usw.
bis zu einer Dicke von 1000 bis 3000Å auf einer Oberfläche des
Substrats 100 einschließlich der Pad-Elektroden 104 abgeschieden. Dieses
Verfahren bildet eine erste Isolationsschicht 106 auf den
Pad-Elektroden 104 und auf der dielektrischen Zwischenschicht 102.
Die erste Isolationsschicht 106 dient als eine weitere
dielektrische Zwischenschicht zum Isolieren der Pad-Elektroden 104 von
den sukzessiv darauf ausgebildeten Bitleitungen.
Nach dem Ausbilden der ersten Isolationsschicht 106 kann
die Oberfläche
der ersten Isolationsschicht 106 durch ein CMP-Verfahren
oder ein Rückätzverfahren
planarisiert werden, um einen Spielraum für ein darauffolgendes photolithographisches
Verfahren sicherzustellen. In diesem Fall sollte ein Planarisationsverfahren
für die
erste Isolationsschicht 106 derart ausgeführt werden,
daß die
Dicke der ersten Isolationsschicht 106 unter den Bitleitungen
bei ungefähr
1000 bis 3000Å bleibt.
Die erste Isolationsschicht 106 wird
anschließend
durch ein photolithographisches Verfahren teilweise geätzt, wodurch
Bitleitungskontaktlöcher
(nicht gezeigt) ausgebildet werden, die die Pad-Elektroden 104 freilegen,
die in den Drain-Bereichen angeordnet sind. Eine erste Leitungsschicht 107 für die Bitleitungen
wird auf der ersten Isolationsschicht 106 zum Auffüllen der
Bitleitungskontaktlöcher
ausgebildet. Eine zweite Isolationsschicht 109, die aus
Siliziumnitrid besteht, wird auf der ersten Leitungsschicht 107 ausgebildet.
Alternativ kann die erste Leitungsschicht 107 als
eine Verbundschicht mit einer ersten Schicht bestehend aus einem
ersten Metall und/oder einem ersten Metallverbund, z.B. Titan (Ti)/Titannitrid
(TiN), und mit einer zweiten Schicht, bestehend aus einem zweiten
Metall, z.B . Wolfram (W) ausgebildet sein. Die zweite Isolationsschicht 109,
die als eine Maske zum Ausbilden der Bitleitungen dient, schützt die
darunterliegende erste Leitungsschicht 107 während eines
darauffolgenden Ätzverfahrens.
Gemäß einem herkömmlichen
Verfahren wird eine Bitleitungsmaskenschicht mit einer großen Dicke
von ungefähr
3000Å ausgebildet,
da lediglich die Bitleitungsmaskenschicht zum Schutz der Oberfläche einer
Leitung für
die Bitleitungen während
eines Ätzverfahrens
vor Kontakten schützt.
Bei der vorliegenden Erfindung wird jedoch die Oberfläche der ersten
Leitungsschicht 107 durch die zweite Isolationsschicht 109 zusammen
mit einer dritten Isolationsschicht und Kontaktmustern geschützt, die
sukzessive auf der zweiten Isolationsschicht 109 in einem
darauffolgenden Verfahren ausgebildet werden. Somit kann die zweite
Isolationsschicht 109 mit einer kleineren Dicke von ungefähr 1000
bis 1500Å ausgebildet
sein. Da die Dicke der zweiten Isolationsschicht 109 für die Bitleitungsmaske
um ungefähr
50% verringert werden kann, kann ein photolithographisches Verfahren
zum Ausbilden der Bitleitungen leicht durchgeführt werden und ein Spaltenauffüllspielraum der
dritten Isolationsschicht, die auf den Bitleitungen ausgebildet
wird, kann erhöht
werden.
Wie vorangehend beschrieben, steht
die erste Leitungsschicht 107, die zwei Schichten enthält, direkt
mit den Bitleitungskontaktlöchern
in Kontakt. Alternativ kann die erste Leitungsschicht 107 direkt
mit den Bitleitungs-Plugs in Kontakt stehen, nachdem die Bitleitungskontakt-Plugs
in den Bitleitungskontaktlöchern
ausgebildet worden sind. Insbesondere werden nach dem Ausbilden
der Bitleitungskontaktlöcher
eine Barrierenmetallschicht, die aus Ti/TiN besteht und eine Metallschicht,
die aus W besteht, auf der ersten Isolationsschicht der Bitleitungskontaktlöcher ausgebildet.
Die Metallschicht wird anschließend
durch ein CMP-Verfahren soweit entfernt, bis die Oberfläche der
ersten Isolationsschicht 106 freigelegt ist, wodurch Bitleitungskontakt-Plugs
ausgebildet werden, die die Barrierenmetallschicht und die Metallschicht
enthalten. Nach Ausbilden der Bitleitungskontakt-Plugs, wie vorangehend
beschrieben, wird die erste Leitungsschicht 107, die aus
einem Metall wie etwa W besteht, auf den Bitleitungs-Plugs und auf der
ersten Isolationsschicht 106 ausgebildet. Wenn die Bitleitungskontakt-Plugs
durch dieses Verfahren ausgebildet werden, ist die erste Leitungsschicht 107 für die Bitleitungen
aus einer einzigen Schicht hergestellt.
5B stellt
einen anderen Teil des Verfahrens einschließlich eines Ausbildens der
Bitleitungen 112 auf der ersten Isolationsschicht 106 dar.
Erste Photoresistmuster (nicht gezeigt) zum Mustern bzw. Maskieren
der Bitleitungen werden auf der zweiten Isolationsschicht 109 ausgebildet.
Unter Verwendung dieser ersten Photoresistmuster als Ätzmasken,
werden die zweite Isolationsschicht 109 und die erste Leitungsschicht 107 zum
Ausbilden der Bitleitungen 112, die zweiten Isolationsschichtmuster 110 und erste
Leitungsschichtmuster 108 enthalten, aufeinanderfolgend
geätzt.
Nach dem Ätzen der zweiten Isolationsschicht 109 unter
Verwendung der ersten Photoresistmuster als Ätzmasken, um die zweiten Isolationsschichtmuster 110 auszubilden,
kann alternativ die erste Leitungsschicht 107 unter Verwendung
der zweiten Isolationsschichtmuster 110 als Ätzmasken geätzt werden.
Dieses Verfahren ist besonders vorteilhaft für DRAM-Vorrichtungen mit einer
Entwurfsgrenze von ungefähr
0,1 μm oder
weniger. Hierbei dient das zweite Isolationsschichtmuster 110 als
eine Abdeckschicht für
das erste Leitungsschichtmuster 108 und ebenso als eine
Hartmaske zum Ausbilden der Bitleitungen 112.
Vor einem Ausbilden der ersten Photoresistmuster
kann alternativ eine Anti-Reflexionsschicht auf der zweiten Isolationsschicht 109 ausgebildet werden,
um die Leistungsfähigkeit
des photolithographischen Verfahrens zu verbessern. Die Anti-Reflexionsschicht
kann aus einer einzigen Schicht unter Verwendung von Siliziumoxinitrid
(SiON) oder aus einer Mehrzahl von Schichten unter Verwendung einer Hochtemperaturoxidschicht
(HTO-Schicht) und einer SiON-Schicht hergestellt werden. Die Anti-Reflexionsschicht
verhindert eine Reflexion von Licht von dem Substrat 100 während eines
darauffolgenden photolithographischen Verfahrens, was die Ausbildung
der Photoresistmuster erleichtert.
5C stellt
ein Ausbilden der dritten Isolationsschicht 114 auf den
Bitleitungen 112 und der ersten Isolationsschicht 106 dar.
Nach Ausbilden der Bitleitungen wie vorangehend beschrieben, wird
ein auf Siliziumoxid basierendes Material wie etwa USG, HDP-Oxid,
CVD-Oxid, usw., auf der ersten Isolationsschicht 106, auf
welcher die Bitleitungen 112 ausgebildet sind, abgeschieden,
wodurch die dritte Isolationsschicht 114 auf den Bitleitungen 112 und
auf der ersten Isolationsschicht 106 ausgebildet wird.
Wenn die ersten Leitungsschichtmuster
108 Wolfram (W) enthält,
und die dritte Isolationsschicht 114 ein Oxid wie etwa
HTO, das bei einer hohen Temperatur abgeschieden wird, oder ein
Oxid wie etwa PBSG oder SOG, die ein Backing-Verfahren mit einer hohen
Temperatur nach dem Abscheiden erfordern, enthält, wird das Wolfram (W) oxidiert,
da die Seitenwände
der ersten Leitungsschichtmuster 108 freigelegt sind. Um
diesem Problem zu begegnen wird es bevorzugt, daß die dritte Isolationsschicht 114 durch ein
HDP-Verfahren ausgebildet wird, da die Formation der dritten Isolationsschicht 114 bei
einer niedrigen Temperatur ausgeführt werden kann und die Spaltenauffüllung ohne
der Erzeugung von Blasen bzw. Hohlräumen in der dritten Isolationsschicht 114 erzielt
wird.
Anschließend wird ein vorbestimmter
oberer Abschnitt der dritten Isolationsschicht durch ein CMP-Verfahren
oder ein Rückätzverfahren
planarisiert.
5D stellt
ein Ausbilden einer vierten Isolationsschicht 115 auf der
dritten Isolationsschicht 114 dar. Ein Material mit einer Ätzselektivität bezüglich der
dritten Isolationsschicht 114, die aus einem auf Siliziumoxid
basierendem Material wie etwa Siliziumnitrid besteht, wird mit einer
Dicke von ungefähr 1000
bis 1500Å auf
der planarisierten dritten Isolationsschicht 114 abgeschieden,
wodurch die vierte Isolationsschicht 115 auf der dritten
Isolationsschicht 114 ausgebildet wird.
5E stellt
ein Ausbilden von Kontaktmustern 116 auf der dritten Isolationsschicht 114 dar. Zweite
Photoresistmuster (nicht gezeigt) werden auf der vierten Isolationsschicht 115 ausgebildet.
Unter Verwendung der zweiten Photoresistmuster als Ätzmasken
wird die vierte Isolationsschicht 115 zum Ausbilden der
Kontaktmuster 116, die die Speicherknotenkontaktlöcherbereiche 119 definieren,
geätzt. Anschließend werden
die zweiten Photoresistmuster durch ein Veraschungsverfahren und
ein Stripping-Verfahren
entfernt.
Um zu verhindern, daß die darunterliegenden
Bitleitungen 112 aufgrund einer Überätzung, wie durch das Ätzen der
vierten Isolationsschicht 115 verursacht ist, angegriffen
wird, wird das Kontaktmuster 116 vorzugsweise mit einer
Breite ausgebildet, die breiter als die der Bitleitungen 112 ist.
Hierbei wird ein Abstand zwischen benachbarten Kontaktmustern 116 durch
eine Entwurfsgrenze für
das Speicherknotenkontaktloch bestimmt. Die Kontaktmuster 112 aus Siliziumnitrid
können
als dielektrische Zwischenschichten zum Isolieren benachbarter Speicherknotenkontakt-Plugs
verwendet werden, welche in den Speicherknotenkontaktöffnungen
in einem darauffolgenden Verfahren ausgebildet werden.
5F stellt
ein Ausbilden von Kontakt-Spacern 118 auf den Seitenwänden der
Kontaktmuster 116 dar. Ein Material mit einer Ätzselektivität bezüglich der
auf Siliziumoxid basierenden dritten Isolationsschicht 114,
wie etwa Siliziumnitrid oder Polysilizium, wird mit einer Dicke
von ungefähr
300 bis 600Å auf
der resultierenden Struk tur, auf welcher die Kontaktmuster 116 ausgebildet
sind, abgeschieden, wodurch eine fünfte Isolationsschicht (nicht
gezeigt) ausgebildet wird.
Anschließend wird die fünfte Isolationsschicht
zum Ausbilden der Kontakt-Spacer 118 auf den
Seitenwänden
der Kontaktmuster 116 anisotrop geätzt.
5G stellt
ein Ausbilden der Speicherknotenkontaktlöcher 120 dar, die
die Pad-Elektroden 104 freilegen. Unter Verwendung der
Kontaktmuster 116 und der Kontakt-Spacer 118 als Ätzmasken
werden die erste und dritte Siliziumoxidisolationsschicht 104 und 114 aufeinanderfolgen
anisotrop geätzt,
um die Speicherknotenkontaktlöcher 120 auszubilden,
die die Pad-Elektroden 104 auf den Kondensatorkontaktbereichen,
d.h. den Source-Bereichen, zwischen den Bitleitungen 112 freilegen.
Dieses Verfahren bildet ebenso Spacer aus den dritten Isolationsschichtmustern 114a an
den Seitenwänden
der Bitleitungen 112. Das heißt, die Speicherknotenkontaktlöcher 120 sind nahe
den äußeren Oberflächen der
dritten Isolationsschichtmuster 114a, wodurch die Pad-Elektroden 104 auf
den Kondensatorkontaktbereichen zwischen den Bitleitungen 112 freigelegt
sind.
Bei dem zuvor beschriebenen herkömmlichen
Verfahren wird ein Speicherknotenkontaktloch durch ein selbstausgerichtetes
Kontaktätzverfahren derart
ausgebildet, daß die
Bitleitungsmaskenschicht und die Bitleitungs-Spacer, welche an den Randabschnitten
der Bitleitungen angeordnet sind, zum Sicherstellen von Bitleitungsrandspielräumen geätzt werden.
Wenn jedoch die Entwurfsregeln kleiner werden, kann dieses Verfahren
zur Erzeugung von elektrischen Kurzschlüssen zwischen den Bitleitungen
und den Speicherknotenkontakt-Plugs führen. Im Gegensatz zu diesen
herkömmlichen
Verfahren spezifiziert die vorliegende Erfindung, daß die Speicherknotenkontaktlöcher 120 unter
Verwendung der Kontaktmuster 116 und der Kontakt-Spacer 118 als Ätzmasken
ausgebildet werden, wenn die Bitleitungen 112 durch die
Kontaktmuster 116, welche eine Breite aufweisen, die breiter
als die der Bitleitung 112 ist, und den Kontakt-Spacern 118 vollständig umgeben
sind. Da die Speicherknotenkontaktlöcher 120 nicht durch
ein selbstausgerichtetes Kontaktätzverfahren
ausgebildet werden, können
somit die Randspielräume
der Begleitungen 112 geeignet aufrechterhalten werden,
wodurch die Bildung von elektrischen Kurzschlüssen zwischen den Bitleitungen 112 und
den Speicherknotenkontakt-Plugs verhindert wird.
5H stellt
ein Ausbilden der Speicherknotenkontakt-Plugs 122 in den
Speicherknotenkontaktlöchern 120 dar.
Nachdem eine zweite Leitungsschicht, die aus dotiertem Polysilizium
oder einem Metall besteht, auf einer Oberfläche der resultierenden Struktur
einschließlich
der Speicherknotenkontaktlöcher 120 ausgebildet
worden ist, wird diese zweite Leitungsschicht durch ein CMP-Verfahren oder
einem Rückätzverfahren
soweit entfernt, daß die
Kontaktmuster 116 freigelegt sind. Folglich werden voneinander
getrennte Speicherknotenkontakt-Plugs 122 in den Speicherknotenkontaktlöchern 120 ausgebildet.
In diesem Fall isolieren die dritten Isolationsschichtmuster 114a,
die auf den Oberflächen
und den Seitenwänden
der Bitleitungen 112 ausgebildet sind, die Bitleitungen 112 von
den Speicherkontakt-Plugs 122.
Außerdem können Kondensatoren (nicht gezeigt)
mit Speicherelektroden, dielektrischen Schichten und Plattenelektroden,
die durch allgemeine Kondensatorausbildungsverfahren ausgebildet
sind, auf den Speicherknotenkontakt-Plugs 122 ausgebildet sein.
Gemäß der vorliegenden Ausführungsform werden
die dritte Isolationsschicht 114 und die erste Isolationsschicht 106,
die aus Siliziumoxid bestehen, unter Verwendung der Kontaktmuster 116 und
der Kontakt-Spacer 118, die aus Siliziumnitrid bestehen, geätzt, wodurch
die Speicherknotenkontaktlöcher 120 ausgebildet
werden, die die Pad-Elektroden 104 zwischen
den Bitleitungen 112 freilegen. Somit kann die Dicke des
zweiten Isolationsschichtmusters 110, das zum Ausbilden
der Bitleitungen 112 verwendet wird, minimiert werden,
da die Kontaktmuster 116 und die Kontakt-Spacer 118 die
darunterliegenden ersten Leitungsschichtmuster 108 während des Ätzverfahrens
zum Ausbilden der Kontakte 122 schützen. Folglich können die
Formfaktoren der Bitleitungen 112 stark verringert werden,
während
die Spaltenauffüllspielräume zwischen
benachbarten Bitleitungen 112 verbessert werden.
Außerdem werden die Speicherknotenkontaktlöcher 120,
die zwischen den Bitleitungen 112 angeordnet sind, nicht
durch ein selbstausgerichtetes Kontaktätzverfahren ausgebildet, wodurch
sichergestellt wird, daß ein
Randspielraum der Bitleitung 112 geeignet aufrechterhalten
werden kann, so daß eine Bildung
eines elektrischen Kurzschlusses zwischen der Bitleitung 112 und
den Speicherknotenkontakt-Plugs 122 verhindert werden kann.
Darüber hinaus kann eine Bitleitungsladungskapazität zwischen
den Bitleitungen 112 oder zwischen der Bitleitung 112 und
dem Speicherknotenkontakt-Plug 122 verringert werden, da
die Spacer einschließlich
der dritten Isolationsschichtmuster 114a, die aus einem
auf Siliziumoxid basierendem Material mit einer niedrigen Dielektrizitätskonstante
bestehen, auf den Seitenwänden
der Bitleitungen 112 ausgebildet sind.
AUSFÜHRUNGSFORM 4
6A und 6B sind Querschnittsansichten, die
ein Verfahren zur Herstellung einer DRAM-Vorrichtung in Übereinstimmung
mit einer vierten Ausführungsform
der vorliegenden Erfindung darstellen. Das Verfahren der vorliegenden
Ausführungsform
ist im wesentlichen ähnlich
zu dem Verfahren der dritten Ausführungsform mit Ausnahme der
Konstruktion der Speicherknotenkontakt-Plugs 122.
Gemäß 6A, werden unter Verwendung von Verfahren,
die im wesentlichen identisch zu denen sind, die in 5A bis 5D beschrieben
worden sind, eine erste Isolationsschicht 106, Bitleitungen 112,
einschließlich
erster Leitungsschichtmuster 108 und zweiter Isolationsschichtmuster 110,
sowie eine dritte Isolationsschicht 114, die aus einem
auf Siliziumoxid basierendem Material besteht, auf einem Halbleitersubstrat 100 dort
ausgebildet, wo die Pad-Elektroden 104 ausgebildet sind.
Ein vorbestimmter Abschnitt der dritten
Isolationsschicht 114 wird mittels eines CMP-Verfahrens oder
eines Rückätzverfahrens
planarisiert. Nachdem eine erste Polysi liziumschicht mit einer hohen Ätzselektivität bezüglich Siliziumoxid
auf einer Oberfläche der
resultierenden Struktur ausgebildet worden ist, wird diese erste
Polysiliziumschicht durch ein photolithographisches Verfahren gemustert,
um Kontaktmuster 116a auszubilden, die jeweils Speicherknotenkontaktlochbereiche
definieren. Eine zweite Polysiliziumschicht mit einer hohen Ätzselektivität bezüglich Siliziumoxid
wird auf einer Oberfläche
der resultierenden Struktur einschließlich der Kontaktmuster 116a ausgebildet.
Anschließend
wird diese zweite Polysiliziumschicht anisotrop geätzt, um
Kontakt-Spacer 118a auf den Seitenwänden der Kontaktmuster 116a auszubilden.
Unter Verwendung der Kontaktmuster 116a und
der Kontakt-Spacer 118a als Ätzmasken werden die dritte
Isolationsschicht 114 und die erste Isolationsschicht 106 zum
Ausbilden der Speicherknotenkontaktlöcher 120, die die
Pad-Elektroden 104 freilegen, die in den Kondensatorkontaktbereichen
korrespondierend zu den Source-Bereichen der MOS-Transistoren zwischen
benachbarten Bitleitungen 112 angeordnet sind, anisotrop
geätzt.
Hierbei werden die dritten Isolationsschichtmuster 114a ausgebildet,
die jeweils die Oberflächen
und Seitenwände
der Bitleitung 112 umfassen.
Danach wird eine hoch dotierte dritte
Polysiliziumschicht 121 mit einer geeigneten Dicke derart abgeschieden,
daß sie
die Speicherknotenkontaktlöcher 120 auffüllt und
die resultierende Struktur einschließlich der Speicherknotenkontaktlöcher 120 bedeckt.
Gemäß 6B wird diese dritte Polysiliziumschicht 121 durch
ein CMP-Verfahren oder einem Rückätzverfahren
planarisiert, um die Speicherknotenkontakt-Plugs 122, die
die Speicherknotenkontaktlöcher 120 auffüllen, voneinander
zu trennen. Hierbei werden die Kontaktmuster 116a und die
Kontakt-Spacer 118a während
der Planarisation der dritten Polysiliziumschicht 121 entfernt,
da sie aus Polysilizium bestehen. Das Planarisierungsverfahren wird solange
ausgeführt,
bis die Oberflächen
der dritten Isolationsschichtmuster 114a über den
Bitleitungen 112 freigelegt sind, wodurch die Speicherknotenkontakt-Plugs 122 mit
einer Höhe
ausgebildet werden, die mit den Oberflächen der dritten Isolationsschichtmuster 114a übereinstimmt.
Bei dieser Ausführungs form
sollte das dritte Isolationsschichtmuster 114a über der
Bitleitung 112 mit einer geeigneten Dicke verbleiben, so
daß ein
Knotentrennungsspielraum für die
Speicherknotenkontakt-Plugs 122 sichergestellt ist, um
zu verhindern, daß die
ersten Leitungsschichtmuster 108 für die Bitleitungen 112 während des
Planarisationsverfahrens für
die Knoten-Trennung (node Separation) angegriffen werden.
AUSFÜHRUNGSFORM 5
7A bis 7D sind Querschnittsansichten, die
ein Verfahren zur Herstellung einer DRAM-Vorrichtung in Übereinstimmung
mit einer fünften
Ausführungsform
der vorliegenden Erfindung darstellen. Das Verfahren dieser Ausführungsformen
ist im wesentlichen ähnlich
zu dem Verfahren der Ausführungsform
3 mit Ausnahme der zusätzlichen
Planarisation einer dritten Isolationsschicht 117.
Gemäß 7A wird unter Verwendung von Verfahren,
die im wesentliche identisch zu denen sind, die in den 5A und 5B beschrieben worden sind, eine erste
Isolationsschicht 106 auf einem Halbleitersubstrat 100 einschließlich der
darauf ausgebildeten Pad-Elektroden 104 ausgebildet. Bitleitungen 112 einschließlich der
ersten Leitungsschichtmuster 108 und der zweiten Isolationsschichtmuster 110 werden
auf dieser ersten Isolationsschicht 106 ausgebildet.
Anschließend wird ein auf Siliziumoxid
basierendes Material auf der Oberfläche der resultierenden Struktur
einschließlich
der Bitleitungen 112 abgeschieden, um die dritte Isolationsschicht 117 auszubilden.
Ein Planarisationsverfahren, wie etwa ein CMP-Verfahren oder ein
Rückätzverfahren
wird unter Verwendung der zweiten Isolationsschichtmuster 110 als
Stopper durchgeführt.
Das heißt,
die dritte Isolationsschicht 117 wird soweit entfernt,
daß die Oberflächen der
zweiten Isolationsschichtmuster 110 freigelegt sind.
Gemäß 7B werden bei Verfahren, die im wesentlichen
identisch zu solchen sind, die bei den 5D bis F beschrieben
worden sind, Kontaktmuster 116 und Kon takt-Spacer 118 mit Ätzselektivitäten bezüglich des
Siliziumoxids der dritten Isolationsschicht 117 ausgebildet.
Vorzugsweise wird das Kontaktmuster 116 unter Verwendung
von Siliziumnitrid ausgebildet und der Kontakt-Spacer 118 unter
Verwendung von Polysilizium ausgebildet.
Jedes Kontaktmuster 116 ist
mit einer Breite ausgebildet, die breiter ist als die der Bitleitung 112, und
ein Abstand zwischen benachbarten Kontaktmustern 116 wird
durch eine Entwurfsregel für
ein Speicherknotenkontaktloch bestimmt. Wenn die Kontaktmuster 116 unter
Verwendung von Siliziumnitrid ausgebildet worden sind, können die
Kontaktmuster 116 als eine dielektrische Zwischenschicht
zum Isolieren von einem Speicherknotenkontakt-Plug von einem darauffolgend
in einem anschließenden
Verfahren ausgebildeten anderen benachbarten Speicherkontakt-Plug
verwendet werden.
Gemäß 7C werden unter Verwendung der Kontaktmuster 116 und
der Kontakt-Spacer 118 als Ätzmasken die dritte Isolationsschicht 117 und
die erste Isolationsschicht 106 anisotrop geätzt, um Speicherknotenkontaktlöcher 120 auszubilden,
die die Pad-Elektroden 104 in den Kondensatorkontaktbereichen,
die mit den Source-Bereichen korrespondieren, zwischen den Bitleitungen 112 freilegen.
Zur gleichen Zeit werden Spacer, die aus den dritten Isolationsschichtmustern 117a bestehen,
jeweils auf den Seitenwänden
der Bitleitungen 112 ausgebildet.
Gemäß 7D wird eine zweite Leitungsschicht,
beispielsweise eine dotierte Polysiliziumschicht, auf einer Oberfläche der
resultierenden Struktur einschließlich der Speicherknotenkontaktlöcher 120 ausgebildet.
Die zweite Leitungsschicht wird durch ein Planarisationsverfahren,
wie etwa einem CMP-Verfahren oder einem Rückätzverfahren soweit entfernt,
bis die Oberflächen
der Kontaktmuster 116 freigelegt sind. Folglich werden
Speicherknotenkontakt-Plugs 122, die voneinander getrennt
sind, in den Speicherknotenkontaktlöchern 120 ausgebildet.
Gemäß der vorliegenden Ausführungsform werden
die Kontaktmuster und die Kontakt-Spacer, die aus einem Material
mit einer Ätzselektivität bezüglich dem
auf Siliziumoxid basierendem Material bestehen, auf einer Verdrahtung,
wie etwa den Bitleitungen ausgebildet. Anschließend werden die Isolationsschichten,
die aus auf Silizium basierendem Material bestehen, unter Verwendung
der Kontaktmuster und der Kontakt-Spacer geätzt, um die Kontaktlöcher zwischen
den benachbarten Verdrahtungen auszubilden. Da die Kontaktmuster
und die Kontakt-Spacer die Leitungsschichtmuster der Verdrahtung
während
eines Ätzverfahrens
zum Ausbilden der Kontakte schützen,
kann eine Dicke des zweiten Isolationsschichtmusters der Verdrahtung
minimiert werden, so daß sich
die Höhe
der Verdrahtung verringert. Daher können die Formfaktoren der Verdrahtung
verringert werden, während
ein Spaltenauffüllspielraum
zwischen benachbarten Verdrahtungen verbessert wird.
Da außerdem die Kontaktlöcher zwischen benachbarten
Verdrahtungen, z.B. Speicherknotenkontaktlöchern, nicht durch ein selbstausgerichtetes Kontaktätzverfahren
ausgebildet werden, können
die Randspielräume
der Verdrahtung aufrechterhalten werden, so daß die Bildung von elektrischen
Kurzschlüssen
zwischen der Verdrahtung und den Kontakt-Plugs, die in den Kontaktlöchern ausgebildet sind,
verhindert werden kann.
Außerdem kann eine parasitäre Kapazität zwischen
benachbarten Verdrahtungen oder zwischen der Verdrahtung und dem
Kontakt-Plug aufgrund der Spacer, welche aus auf Siliziumoxid basierendem
Material mit einer niedrigen Dielektrizitätskonstante bestehen und auf
den Seitenwänden
der Verdrahtung ausgebildet sind, verringert werden.
Ausführungsformen der vorliegenden
Erfindung sind hierin offenbart worden und obgleich spezifische
Begriffe verwendet worden sind, ist es dem Fachmann offensichtlich,
daß diese
lediglich in einem allgemeinen und beschreibenden Sinn und nicht
zum Zwecke der Beschränkung
verwendet worden sind. Demgemäß ist es
für den
Fachmann offensichtlich, daß verschiedene Änderungen
in Form und Detail an der Erfindung vorgenommen werden können, ohne von
dem grundlegenden gedanklichen Konzept und dem Umfang der vorliegenden
Erfindung, wie er durch die folgenden Ansprüche festgelegt ist, abzuweichen.