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Die
vorliegende Erfindung betrifft allgemein eine Schaltungsanordnung
zur Datenspeicherung, und betrifft insbesondere einen dynamischen Schreiblesespeicher
mit flexibel angeordneten Schaltungschips für Speicherzelleneinheiten und
Datenübertragungseinheiten.
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Insbesondere
betrifft die vorliegende Erfindung eine Schaltungsanordnung zur
Datenspeicherung mit einer Speicherzelleneinheit, die ein Speicherzellenfeld
mit Speicherzellen aufweist, in welchen elektrische Ladung speicherbar
ist; einer Datenübertragungseinheit
zur Datenübertragung
zwischen der Speicherzelleneinheit und externen Schaltungseinheiten;
und Anschlusseinheiten zum elektrischen Anschluss der externen Schaltungseinheiten an
die Datenübertragungseinheit.
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Schaltungsanordnungen
zur Datenspeicherung, insbesondere DRAM-Speichereinheiten (DRAM:
Dynamic Random Access Memory, dynamischer Schreiblesespeicher) werden
in unterschiedlichen Ausführungsformen
hergestellt, wobei sich die einzelnen Ausführungsformen im Wesentlichen durch
ihr Betriebsverhalten unterscheiden.
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Um
Daten in die dynamischen Schreiblesespeicher zu speichern und/oder
Daten aus diesen auszulesen, werden üblicherweise auf dem Schaltungschip
der Speichereinheit angeordnete Datenübertragungseinheiten eingesetzt,
die sich durch ihre Datenrate unterscheiden, d.h. beispielsweise
eine einfache Datenrate (SDR: Single Data Rate) oder eine doppelte
Datenrate (DDR: Double Data Rate) wie DDR, DDR2, DDR3 aufweisen.
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Die
zur Datenübertragung
verwendeten Datenübertragungseinheiten
werden auch als "Schnittstelleneinheiten
bzw. Interfaces" bezeichnet
und kennzeichnen die Datenübertragungsrate,
wie beispielsweise: SDR-SDRAM, DDR-SDRAM und DDR2-SDRAM gekennzeichnet.
Die Speicherzelleneinheiten sind im Wesentlichen durch eine gleiche Größe ihres
Speicherzellenfelds gekennzeichnet, d.h. die Größe des Speicherzellenfelds
beträgt
beispielsweise 128 MB, 256 MB, 512 MB, 1 GB, 4 GB etc. Um die einzelnen
Speicherzelleneinheiten schaltungstechnisch unterscheiden zu können, ist
für jede Speicherzelleneinheit
mindestens eine Datenübertragungseinheit
erforderlich, die an der Peripherie des die Speicherzelleneinheit
bildenden Schaltungschips angeordnet ist.
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Ein
wesentlicher Nachteil herkömmlicher Schaltungsanordnungen
zur Datenspeicherung, die Speicherzelleneinheiten aufweisen, die
ein Speicherzellenfeld mit Speicherzellen einschließen, besteht darin,
dass dann, wenn eines der Schaltungsteile, d.h. die Speicherzelleneinheit
oder die Datenübertragungseinheit,
defekt ist, dann die gesamte Schaltungsanordnung nicht mehr eingesetzt
werden kann.
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Herkömmliche
Schaltungsanordnungen zur Datenspeicherung weisen die Speicherzelleneinheit und
die Datenübertragungseinheit
(das "Interface") gemeinsam auf einem
einzigen Schaltungschip angeordnet auf. Die gemeinsame Anordnung
von Speiherzelleneinheit und Datenübertragungseinheit zur Bereitstellung
einer Schaltungsanordnung zur Datenspeicherung ist weiterhin unzweckmäßig dahingehend,
dass bei der Entwicklung des Schaltungschips infolge langer Entwicklungszeiten
hohe Kosten entstehen. Dies rührt
daher, dass die Speicherzelleneinheit und die Datenübertragungseinheit
stets als ein gemeinsamer Schaltungschip entwickelt werden müssen.
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Ein
in der Datenübertragungseinheit
auftretender Fehler führt
zu einem Gesamtausfall des Schaltungschips, da ein Fehler in der
Datenübertragungseinheit üblicherweise
nicht beseitigt werden kann. Ein Fehler in der Speicherzelleneinheit
kann zwar unter Umständen
unter Verwendung redundanter Speicherzellen des Speicherzellenfelds
beseitigt werden. Dieses Ver fahren zur Reparatur fehlerhafter Speicherzellen
in dem Speicherzellenfeld ist jedoch für eine größere Anzahl von Fehlern nicht
mehr einsetzbar, d.h. die gesamte Speicherzelleneinheit (der DRAM)
wird auf unzweckmäßige Weise
unbrauchbar.
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Die
gemeinsame Anordnung der Speicherzelleneinheit und der Datenübertragungseinheit
auf einem gemeinsamen Schaltungschip führt weiterhin zu dem Nachteil,
dass zur Herstellung der Speicherzelleneinheit und der Datenübertragungseinheit
stets die gleiche Herstellungstechnologie wie beispielsweise CMOS,
bipolar, BiCMOS etc. für
beide Schaltungseinheiten eingesetzt werden muss. Auf unzweckmäßige Weise
wird dadurch ein Kompromiss bei der Herstellung beider Schaltungseinheiten
erforderlich, wodurch eine gegenseitige Verringerung des Betriebsverhaltens
resultiert.
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Weiterhin
ist es unzweckmäßig, dass
für unterschiedliche
Größen von
Speicherzellenfeldern in der Speicherzelleneinheit unterschiedliche
Datenübertragungseinheiten,
beispielsweise hinsichtlich der Bitbreite, erforderlich sind.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, eine verbesserte
Ausbeute bei einer Herstellung einer Schaltungsanordnung zur Datenspeicherung
bereitzustellen, wobei Fehler, die in der Speicherzelleneinheit
und/oder der Datenübertragungseinheit
auftreten, nicht zu einem Totalausfall der gesamten Schaltungsanordnung
führen.
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Diese
Aufgabe wird erfindungsgemäß durch eine
Schaltungsanordnung mit den Merkmalen des Patentanspruchs 1 gelöst.
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Weitere
Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
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Ein
wesentlicher Gedanke der Erfindung besteht darin, die Schaltungsanordnung
zur Datenspeicherung derart aufzuteilen, dass die Speicherzelleneinheit
und die Datenübertragungsein heit
auf getrennten Schaltungschips angeordnet sind, wobei eine Verbindungseinheit
zur elektrischen Verbindung der Speicherzelleneinheit mit der Datenübertragungseinheit
bereitgestellt ist.
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Durch
eine derartige Aufteilung von Speicherzelleneinheit und Datenübertragungseinheit
einer Datenspeicheranordnung ergibt sich der weitere Vorteil, dass
die beiden Schaltungseinheiten getrennt voneinander getestet werden
können.
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Weiterhin
ist es vorteilhaft, dass zur Herstellung der Speicherzelleneinheit
und zur Herstellung der Datenübertragungseinheit
unterschiedliche Technologien, wie beispielsweise CMOS (Complementary Metal
Oxide Silicium), Bipolar, BiCMOS (Bipolar-CMOS), etc. jeweils eingesetzt
werden können. Beispielsweise
ist es vorteilhaft, eine DRAM-Technologie für das Speicherzellenfeld und
eine Logik-Technologie für
die Datenübertragungseinheit
einzusetzen. Die erfindungsgemäße Schaltungsanordnung ermöglicht auf
zweckmäßige Weise
einen derartigen Einsatz unterschiedlicher Technologien zur Ausbildung
der gesamten Schaltungsanordnung zur Datenspeicherung.
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Die
erfindungsgemäße Schaltungsanordnung
bietet weiterhin den Vorteil, flexibel auf unterschiedliche Marktbedürfnisse
zu reagieren. Somit stellt die erfindungsgemäße Schaltungsanordnung eine
Anpassungsmöglichkeit
einer unveränderten Speicherzelleneinheit
mittels modifizierter Datenübertragungseinheiten
an unterschiedliche externe Schaltungsauslegungen bereit. Somit
ergibt sich der Vorteil, dass die aufwendig herzustellende Speicherzelleneinheit
unabhängig
von den Marktbedürfnissen hergestellt
werden kann.
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Ein
wesentlicher Vorteil der vorliegenden Erfindung besteht darin, dass
die Schaltungschip-Ausbeute auf einem Wafer erhöht ist. Falls eine der beiden
Schaltungseinheiten, d.h. entweder die Speicherzelleneinheit oder
die Datenübertragungseinheit, defekt
ist, muss lediglich die defekte Schal tungseinheit ausgetauscht werden,
während
die andere Schaltungseinheit weiterhin verwendet werden kann.
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Es
ist zweckmäßig, eine
Verbindungseinheit zwischen den beiden Schaltungseinheiten, d.h.
der Speicherzelleneinheit und der Datenübertragungseinheit derart auszulegen,
dass diese unabhängig von
der Größe des Speicherzellenfelds
der Speicherzelleneinheit ist. Hierbei ist es zweckmäßig, die
Datenübertragungseinheit
auf eine maximale Größe des Speicherzellenfelds
der Speicherzelleneinheit auszulegen. Dadurch ergibt sich der Vorteil,
dass für unterschiedliche,
gegebenenfalls zukünftig
zu entwickelnde Speicherzelleneinheiten stets die gleiche Datenübertragungseinheit
einer gewünschten
Plattform (SDR, DDR, DDR2, DDR3, etc.) eingesetzt werden kann.
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Die
erfindungsgemäße Schaltungsanordnung
zur Datenspeicherung weist im Wesentlichen auf:
- a)
eine Speicherzelleneinheit, die ein Speicherzellenfeld mit Speicherzellen
aufweist, in welchen elektrische Ladung speicherbar ist;
- b) eine Datenübertragungseinheit
zur Datenübertragung
zwischen der Speicherzelleneinheit und externen Schaltungseinheiten;
und
- c) Anschlusseinheiten zum elektrischen Anschluss der externen
Schaltungseinheiten an die Datenübertragungseinheit,
wobei
- d) die Speicherzelleneinheit und die Datenübertragungseinheit auf separaten
Schaltungschips angeordnet sind, wobei
- e) eine Verbindungseinheit zur elektrischen Verbindung der Speicherzelleneinheit
mit der Datenübertragungseinheit
bereitgestellt ist.
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In
den Unteransprüchen
finden sich vorteilhafte Weiterbildungen und Verbesserungen des
jeweiligen Gegenstandes der Erfindung.
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Gemäß einer
bevorzugten Weiterbildung der vorliegenden Erfindung ist die Speicherzelleneinheit als
ein dynamischer Schreiblesespeicher (DRAM) ausgebildet.
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Gemäß einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
die Datenübertragungseinheit
für einfache
Datenrate oder doppelte Datenrate ausgelegt.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist
das Speicherzellenfeld der Speicherzelleneinheit eine Speichertiefe
von 128 MB, 256 MB, 512 MB oder 1 GB auf.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung sind
die Speicherzelleneinheit und die Datenübertragungseinheit gemeinsam
in einem einzigen Mehrfachchipgehäuse angeordnet.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
die Datenübertragungseinheit
in einer Datenübertragungsbreite
an eine maximale Größe des Speicherzellenfelds
der Speicherzelleneinheit angepasst.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung sind
mindestens zwei Datenübertragungseinheiten
mit der Speicherzelleneinheit in dem Mehrfachchipgehäuse kombiniert,
derart, dass in vorteilhafter Weise eine Redundanz der Datenübertragungseinheiten
bereitgestellt wird. Weiterhin ist es zweckmäßig, dass Datenübertragungseinheiten
einer unterschiedlichen Bitbreite in einem einzigen Mehrfachchipgehäuse bereitgestellt
werden können.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung sind
mindestens zwei Datenübertragungseinheiten
mit mindestens zwei Speicherzelleneinheiten in dem Mehrfachchipgehäuse kombiniert.
Auf diese Weise entsteht der Vorteil, dass unterschiedliche Schaltungsanordnungen
zur Datenspeicherung flexibel vorgegeben werden können.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung sind
die mindestens eine Speicherzelleneinheit und die mindestens eine
Datenübertragungseinheit
mittels unterschiedlicher Technologien (CMOS, bipolar, BiC-MOS) ausgelegt.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
die mindestens eine Speicherzelleneinheit wahlweise mit unterschiedlichen
Datenübertragungseinheiten
betreibbar.
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Ausführungsbeispiele
der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden
Beschreibung näher
erläutert.
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In
den Zeichnungen zeigen:
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1 eine
schematische Ansicht eines Mehrfachchipgehäuses, das eine Speicherzelleneinheit
und eine Datenübertragungseinheit
verbunden durch eine Verbindungseinheit enthält, gemäß einem bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung; und
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2 ein
schematisches Blockdiagramm, das die Anordnung der wesentlichen
Schaltungskomponenten gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung veranschaulicht.
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In
den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche
Komponenten oder Schritte.
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1 zeigt
eine schematische Anordnung einer Speicherzelleneinheit 101 und
einer Datenübertragungseinheit 102 in
einem gemeinsamen Mehrfachchipgehäuse 100. Zum Anschluss
externer Schaltungseinheiten an die Datenübertragungseinheit 102 sind
Anschlusseinheiten 104a, 104b, ..., 104n vorgesehen,
wobei eine Verbindung zwischen den Anschlusseinheiten 104a-104n mit
der Datenübertragungseinheit 102 über Anschlussleitungen 201a, 201b,
..., 201n bereitgestellt ist. Die Anschlussleitungen 201a-201n können beispielsweise
als Bondierungsdrähte
ausgeführt
werden.
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Zur
elektrischen Verbindung der Speicherzelleneinheit 101 mit
der Datenübertragungseinheit 102 dient
eine Verbindungseinheit 103. Die Verbindung der Speicherzelleneinheit 101 und
der Datenübertragungseinheit 102 über die
Verbindungseinheit 103 kann beispielsweise in einem Mehrfachchipgehäuse vom
Typ FBGA-MultiDie bereitgestellt werden. Dem Fachmann sind Verfahren
bekannt, wie unterschiedliche Schaltungseinheiten, beispielsweise
unterschiedliche Speicherzelleneinheiten und unterschiedliche Datenübertragungseinheiten
in einem Mehrfachchipgehäuse 100 untergebracht
werden können,
so dass ein derartiges Verfahren hier nicht näher beschrieben wird.
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Die
Speicherzelleneinheit 101 kann erfindungsgemäß unterschiedliche
Speichertiefen aufweisen, wie beispielsweise 128 MB DDR, 256 MB DDR,
512 MB DDR und 1 GB DDR (DDR: Double Date Rate, doppelte Datenrate).
Da erfindungsgemäß sowohl
die Speicherzelleneinheit 101 als auch die Datenübertragungseinheit 102,
beispielsweise bei Auftreten eines Fehlers in einer der beiden Einheiten,
ausgetauscht werden können,
ist es vorteilhaft, die Datenübertragungseinheit 102 für eine maximale
Größe eines
Speicherzellenfelds der Speicherzelleneinheit 101 auszulegen.
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Die
erfindungsgemäß eingesetzten
Datenübertragungseinheiten 102 unterscheiden
sich im Wesentlichen durch unterschiedliche Adressierungsbereiche.
Derartige unterschiedliche Adressierungsbereiche können durch
eine Anzahl der Adressierungsleitungen definiert werden.
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2 veranschaulicht
in einem schematischen Blockdiagramm, wie die wesentlichen Schaltungskomponenten
zur Ansteuerung der Speicherzelleneinheit 101 und zur Verbindung
der Speicherzelleneinheit 101 mit der Datenübertragungseinheit 102 zusammenwirken.
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Wie
in 2 gezeigt, ist eine Speicherzelleneinheit 101 mit
einer Datenübertragungseinheit 102 über eine
Verbindungseinheit 103 verbunden. Die Datenübertragungseinheit 102 ist über Anschlussleitungen 201a-201n,
wie obenstehend unter Bezugnahme auf 1 erläutert, mit
einer Anschlusseinheit 104 verbunden, über welche externe Schaltungseinheiten
an die Speicherzelleneinheit 101 angeschlossen werden können. Die
Datenübertragungseinheit 102 ist
als ein universeller Interfacechip dargestellt, über welchen sämtliche
Schaltungschips von Speicherzelleneinheiten einer Größe eines
Speicherzellenfelds 105 von 128 MB bis 1 GB adressiert werden
können.
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Es
sei darauf hingewiesen, dass das schematische Blockdiagramm in 2 nur
die wesentlichen, zum Verständnis
der Erfindung erforderlichen Schaltungsblöcke veranschaulicht. Die Datenübertragungseinheit 102 weist
somit im Wesentlichen eine Leselogikeinheit 202 und eine
Schreiblogikeinheit 203 auf, die über die Verbindungseinheit 103 mit einem
Speicherzellenfeld 105 der Speicherzelleneinheit 101 verbunden
sind. Bei einem Auslesen von Daten, die in dem Speicherzellenfeld 105 der
Speicherzelleneinheit 101 gespeichert sind, werden diese zunächst über die
Verbindungseinheit 103 an die Leselogikeinheit 202 und
von dieser über
Anschlussleitungen 201a-201n zu
der Anschlusseinheit 104 ausgegeben, die dann eine Verbindung
zu externen Schaltungseinheiten bereitstellt. Bei einem Schreiben
von Daten in das Speicherzellenfeld 105 der Speicherzelleneinheit 101 werden
Daten von externen Schal tungseinheiten (nicht gezeigt) über die
Anschlusseinheit 104 in die Schreiblogikeinheit 203 eingegeben,
von welcher die Daten über
die Verbindungseinheit 103 zu dem Speicherzellenfeld 105 der Speicherzelleneinheit 101 weitergeleitet
werden.
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Zur
Adressierung der einzelnen, üblicherweise
in Matrixform angeordneten Speicherzellen des Speicherzellenfelds 105 der
Speicherzelleneinheit 101 enthält die Speicherzelleneinheit 101 einen
Zeilenadressdekoder 106 und eine Spaltenadressdekoder 107.
In 2 ist beispielhaft eine Speicherzelleneinheit 101 mit
einer Speichertiefe von 128 MB dargestellt, wobei ein Wortleitungsdekoder 108 mit
einer Eingangsbitbreite von 14 nur zwölf Ausgangsleitungen für die Speichertiefe
von 128 MB des Speicherzellenfelds 105 bereitstellen muss.
In ähnlicher
Weise stellt ein Bitleitungsdekoder 109 elf Leitungen für die Speichertiefe
von 128 MB des Speicherzellenfelds 105 der Speicherzelleneinheit 101 bereit.
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Der
Wortleitungsdekoder 108 ist 12-Bit-breit mit dem Zeilenadressdekoder
verbunden, während der
Bitleitungsdekoder 109 11-Bit-breit mit dem Spaltenadressdekoder
verbunden ist. Eine Steuerlogikeinheit 111 ist einerseits
sowohl mit dem Wortleitungsdekoder 108 (14-Bit-breit) und
dem Bitleitungsdekoder 109 (12-Bit-breit), als auch einem
Adressregister 110 verbunden, in welchem Adressen gespeichert
werden können,
die 14-Bit-breit
von einer externen Schaltungseinheit vorgegeben werden.
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Die
erfindungsgemäße Schaltungsanordnung
zur Datenspeicherung erlaubt es nunmehr in vorteilhafter Weise,
dass die einzelnen Schaltungschips, d.h. die Speicherzelleneinheit
und die Datenübertragungseinheit
einzeln auf Siliziumebene testbar sind. Durch den Einsatz eines
Mehrfachchipgehäuses 100,
in welchem die Speicherzelleneinheit 101 und die Datenübertragungseinheit 102 integriert
untergebracht sind, wird externen Schaltungseinheiten eine ursprüngliche
Funktionalität
der Datenspeichervorrichtung bereitgestellt.
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Bei
einem Auftreten von Fehlern in einer der beiden Schaltungseinheiten,
Speicherzelleneinheit 101 oder Datenübertragungseinheit 102,
ist es auf einfache Weise möglich,
die defekte Einheit auszutauschen, wodurch die jeweils andere Einheit
weiter verwendet werden kann. Hierdurch ergeben sich erhebliche
wirtschaftliche Vorteile, d.h. eine Kostenreduktion bei der Herstellung
von Schaltungsanordnungen zur Datenspeicherung wird erreicht.
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Obwohl
die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele
beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise
modifizierbar.
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Auch
ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten
beschränkt.
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In
den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche
Komponenten oder Schritte.
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- 100
- Mehrfachchipgehäuse
- 101
- Speicherzelleneinheit
- 102
- Datenübertragungseinheit
- 103
- Verbindungseinheit
- 104,
- Anschlusseinheit
- 104a,
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- 104b,
-
- ...,
104n
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- 105
- Speicherzellenfeld
- 106
- Zeilenadressdekoder
- 107
- Spaltenadressdekoder
- 108
- Wortleitungsdekoder
- 109
- Bitleitungsdekoder
- 110
- Adressregister
- 111
- Steuerlogikeinheit
- 201a,
- Anschlussleitung
- 201b,
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- ...,
201n
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- 202
- Leselogikeinheit
- 203
- Schreiblogikeinheit