DE69122463T2

DE69122463T2 - Integrierte Schaltkreise

Info

Publication number: DE69122463T2
Application number: DE69122463T
Authority: DE
Inventors: Hugh P Mcadams; Carol A Price; Paolo Tabacco
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1990-07-31
Filing date: 1991-07-31
Publication date: 1997-02-20
Anticipated expiration: 2011-08-01
Also published as: EP0475057A1; US5191555A; DE69122463D1; EP0475057B1

Description

Diese Erfindung bezieht sich auf integrierte Schaltungen und insbesondere auf eine Halbleiterspeichervorrichtung, wie sie im Oberbegriff des Anspruches 1 definiert ist.
Die Entwicklung von höchstintegrierten Halbleitervorrichtungen (VLSI-vorrichtungen) des Typs dynamischer Direktzugriffsspeicher (DRAM) ist wohlbekannt. Im Laufe der Jahre hat die Industrie ständig Fortschritte von DRAMs des 16k-Typs (wie in dem 1 MB-Typs (wie in dem US-Patent 4,658,377, erteilt an McElroy, gezeigt) und zu DRAMs des 4 MB-Typs gemacht. Ein 16 MB-DRAM, in dem auf einem einzelnen Speicherchip mehr als 16 Millionen Speicherzellen und die zugehörige Speicheranordnung integriert sind, stellt die nächste für die Fertigung geplante DRAM- Generation dar.
Derzeit stehen die Entwurfsingenieure beim Entwerfen von VLSI- Halbleiterspeichervorrichtungen des 16 MB-DRAM-Typs zahlreichen Herausforderungen gegenüber.
Zu berücksichtigen ist beispielsweise das physikalische Layout des Chips. Die Speicherzellen und Unterstützungsschaltungen müssen auf einen Halbleiterchip mit vernünftiger Größe passen. Die Größe der in ein Gehäuse eingebauten Vorrichtung muß für Käufer annehmbar sein.
Es ist daher eine Aufgabe dieser Erfindung, einen verbesserten Eingangspuffer für die Verwendung in einer Halbleiterspeichervorrichtung zu schaffen.
Eine herkömmliche Halbleiterspeichervorrichtung mit einem Eingangspuffer ist in dem IBM-Disclosure Bulletin, November 1985, US 28, 6, S. 2742-2743, offenbart.
Gemäß der vorliegenden Erfindung enthält eine Halbleiterspeichervorrichtung die Merkmale des kennzeichnenden Teils des Anspruches 1.
Vorzugsweise ist die Schaltung eine Einzelstufenschaltung.
Die Halteschaltung kann enthalten:
eine Zeilenadressen-Latch-Schaltung, die an ein Zeilenadresseneingangspuffer-Steuersignal gekoppelt ist; und
eine Spaltenadressen-Latch-Schaltung, die an ein Spaltenadresseneingangspuffer-Steuersignal gekoppelt ist. Der Einzelstufenabschnitt kann ein CMOS-Einzelstufenabschnitt sein.
Gemäß der vorliegenden Erfindung enthält eine Vorrichtung gemäß einem weiteren Aspekt eine Speichermatrix mit Speicherzellen, die in Zeilen und Spalten von Speicherzellen angeordnet sind, wobei die Speicherzellen entsprechende Zeilenadressen und Spaltenadressen besitzen;
eine Unterstützungsschaltung zum Lesen von Daten aus den Speicherzellen und zum Schreiben von Daten in die Speicherzellen; und
wobei die Unterstützungsschaltung den Eingangspuffer enthält, wobei der Eingangspuffer einen Eingang für jedes entsprechende multiplexierte Paar von Zeilenadressen- und Spaltenadressenbits sowie getrennte Ausgänge für die Zeilenadressen- und Spaltenadressenbits besitzt. Beispielsweise kann die Vorrichtung ein dynamischer Schreib-/Lese-Speicher sein, während der Eingangspuffer ein CMOS-Eingangspuffer ist.
Vorzugsweise enthält der CMOS-Eingangspuffer:
einen Tristate-Inverter, der das entsprechende multiplexierte Paar von Zeilenadressen- und Spaltenadressenbits empfängt;
eine Latch-Schaltung zum Halten des vorhergehenden Zustands des Tristate-Inverters, wenn er sich im Tristate- Modus befindet;
eine Zeilenadressen-Latch-Schaltung zum Halten des Zeilenadressenbits und
eine Spaltenadressen-Latch-Schaltung zum Halten des Spaltenadressenbits.
Gemäß der vorliegenden Erfindung enthält die Vorrichtung gemäß einem nochmals weiteren Aspekt eine Speichermatrix;
Peripherieschaltungen, die an die Speichermatrix angeschlossen sind, um Daten in die Speichermatrix zu schreiben und Daten aus der Speichermatrix zu lesen und um die in der Speichermatrix gespeicherten Daten aufzufrischen; und
eine Bond-Kontaktfläche, die mit der Schaltung zum Anlegen der multiplexierten Zeilenadressen- und Spaltenadressenbits an den Eingangspuffer zum getrennten Halten verbunden ist.
Als Teil dieser Anmeldung wird eine beispielhafte Eingangspufferschaltung offenbart. Die Schaltung besitzt einen Einzelstufen-Schaltungsabschnitt zum Empfangen eines multiplexierten Zeilenadressenbits und eines multiplexierten Spaltenadressenbits. Die Schaltung ist mit einem Einzelstufen-Schaltungsabschnitt verbunden, um das empfangene multiplexierte Zeilenadressenbit und das empfangene multiplexierte Spaltenadressenbit getrennt zu halten. Der Einzelstufen-Schaltungsabschnitt kann einen Tristate-Inverter mit einem Tristate-Steuereingang, der an ein Eingangspuffer-Steuersignal gekoppelt ist, und einer Latch-Schaltung zum Halten des Ausgangs des Tristate- Inverters, wenn sie durch das Eingangspuffer-Steuersignal in den Tristate-Zustand versetzt ist, enthalten. Der erste Schaltungsabschnitt kann vom CMOS-Typ sein. Eine solche Schaltung ist in der Speicherunterstützungs-Schaltung einer integrierten Schaltung des Typs dynamischer Schreib-/Lesespeicher nützlich.
Die Aufgaben, Vorteile und Merkmale der Erfindung werden den Fachleuten bei Bezugnahme auf die folgende Beschreibung von Ausführungsformen der Erfindung deutlich, die zusammen mit den begleitenden Zeichnungen lediglich beispielhaft angegeben werden.
In den Zeichnungen:
ist Fig. 1 eine Zeichnung des Systems auf Blockebene, die einen dynamischen 16 MB-Schreib-/Lese-Speicherchip veranschaulicht, der eine Ausführungsform der Erfindung enthält;
ist Fig. 2 eine Draufsicht, die die Pin-Belegung des in ein Gehäuse eingebauten Speicherchips veranschaulicht;
ist Fig. 3 eine dreidimensionale Ansicht des in ein Gehäuse eingebauten Speicherchips, wobei das Einkapselungsmaterial durchsichtig gelassen ist;
ist Fig. 4 eine Montageansicht von Fig. 3;
ist Fig. 5 eine Querschnittsansicht von Fig. 3;
ist Fig. 6 eine Draufsicht, die die Bond-Kontaktflächen-Belegungen des Speicherchips veranschaulicht;
ist Fig. 7 eine Draufsicht, die einen Abschnitt der Speichermatrix veranschaulicht;
ist Fig. 8 eine Querschnittsansicht eines Abschnitts der Speichermatrix;
ist Fig. 9 eine Seitenansicht der Querschnittsansicht von Fig. 8;
veranschaulicht Fig. 10 die PADABUF-Schaltung und
veranschaulicht Fig. 11 eine Tristate-Vorrichtung.
Nun werden ein beispielhafte Ausführungsform der Erfindung und ein die Erfindung enthaltender Speicherchip beschrieben.
Fig. 1 zeigt einen dynamischen 16 MB-Schreib-/Lese-Speicherchip, der als 16 MB-DRAM bezeichnet wird. Die Chipgröße beträgt etwa 325 660 mils. Der Chip ist in vier Speichermatrix-Quadranten unterteilt. Jeder Speichermatrix-Quadrant enthält 4 Megabits. Ein 4 MB-Speichermatrix-Quadrant enthält 16 Speicherblöcke. Jeder Speicherblock enthält 256 Kilobits. Die Spaltendecodierer liegen längs der vertikalen Achse des Chips in der Nähe ihrer entsprechenden Speichermatrix-Quadranten. Die Zeilendecodierer liegen längs der horizontalen Achse des Chips in der Nähe ihrer jeweiligen Speichermatrix-Quadranten. Die Peripherieschaltungen, die Vorrichtungen wie etwa die Eingangs- und Ausgangspuffer sowie die Zeitgeber- und Steuerschaltungen enthalten, sind zentral längs der horizontalen und der vertikalen Achse des Chips angeordnet. Die Bond-Kontaktflächen sind zentral längs der horizontalen Achse des Chips angeordnet.
Fig. 2 ist eine Draufsicht, die das Gehäuse und die Pins der Vorrichtung veranschaulicht. Der Chip ist in der Mitte gebondet und in ein dünnes Kunststoffgehäuse mit kleinem Umfang des J-Typs eingekapselt. Neben anderen Merkmalen ist der DRAM entweder als X1- oder als X4-Vorrichtung bond-programmierbar. Es sind die Pinbelegungen sowohl für den X1-Modus als auch für den X4-Modus gezeigt.
Fig. 3 ist eine dreidimensionale Ansicht des eingekapselten Chips, wobei der einkapselnde Kunststoff durchsichtig gelassen ist. Die gezeigten Pinbelegungen entsprechen der X4-Option. Das TSOJ-Gehäuse ist vom Typ mit Leitungen über dem Chip und Mittelbonding (LOCCB-Typ). Grundsätzlich liegt der Chip unter den Leitungsfingern. Ein Polyamid-Band befestigt den Chip an den Leitungsfingern. Von den Leitungsfingern sind Golddrähte zu den mittigen Bond-Kontaktflächen des Chips mittels Draht- Bonden geführt.
Fig. 4 ist eine Montageansicht des Gehäuseeinbaukonzepts, während Fig. 5 eine Querschnittsansicht der in das Gehäuse eingebauten Vorrichtung ist.
Fig. 6 ist eine Darstellung, die die Namen und die Reihenfolgen der Bond-Kontaktflächen veranschaulicht. Es ist sowohl die Reihenfolge für die X1-Option als auch die Reihenfolge für die X4-Option dargestellt. EXT BLR ist eine Kontaktfläche, die nur betriebsinterne Zwecke hat. Die Klammern wie etwa jene für die Bond-Kontaktflächen 4 und 25 geben an, daß es sich hierbei um eine Bond-Kontaktflächen-Option handelt.
Es folgen die allgemeinen Eigenschaften der 16 MB-DRAM- Vorrichtung von Fig. 1. Die Vorrichtung empfängt eine externe VDD von typischerweise 5 Volt. Die chipinterne Spannungssteuerung versorgt die Speichermatrizen mit 3,3 Volt und die Peripherieschaltungen mit 4,0 Volt, um den Leistungsverbrauch und die Wirkungen heißer Träger im Kanal zu reduzieren. Das Substrat ist auf -2 Volt vorgespannt. Die Organisation ist die bond- programmierbare X1-X4-Organisation. Die X1- oder X4-Option kann während der Fertigung gewählt werden, indem für eine X1- Vorrichtung zwischen der Bond-Kontaktfläche 25 (Fig. 6) und VSS ein Bond-Draht angebracht wird und für eine X4-Vorrichtung der Bond-Draht weggelassen wird. Die resultierenden Pin-Ausgänge für die zehn Optionen sind in Fig. 2 ersichtlich. Der Bond-Draht kann zwischen der Kontaktfläche 25 und dem VSS-Bus 3 des Leitungsrahmens (Fig. 3) geführt sein.
Der verbesserte Seitenmodus ist die bevorzugte Option für eine Option der Metallmaskenprogrammierung für eine bitweise Schreiboperation (Datenmaske).
Die bevorzugte Option für das Auffrischungsschema sind 4096 Zyklen bei 64 ms. Der DRAM ist jedoch für eine 2048-Zyklen- Auffrischung bond-programmierbar. Die Wahl der Option kann in analoger Weise wie bei der Wahl der X1- oder X4-Option erzielt werden. Die relevante Bond-Kontaktfläche ist 4, die für die 2k-Auffrischung an VSS gebondet ist, andernfalls wird die 4k- Auffrischungsoption ausgeführt.
Der DRAM besitzt zahlreiche Prüfdesign-Merkmale. Die Prüfmodus-Eintragung 1 dient über WCBR ohne Adresseneingabe einer internen 16X-Parallelprüfung mit Datenvergleichsmodus. Die Prüfmodus-Eintragung 2 dient WCBR mit Überspannung und Adresseneingabe nur anschließend (8 Volt bei A11). Das Verlassen des Prüfmodus erfolgt bei irgendeinem Auffrischungszyklus (nur CBR oder RAS). Die Prüfmodus-Eintragung 1 ist die 16X-Parallelprüfung der Industrienorm. Diese Prüfung ist ähnlich jener, die bei 1 MB- und 4 MB-DRAMs verwendet wird, mit der Ausnahme, daß gleichzeitig anstelle von 8 Bits 16 Bits verglichen werden. Die gültigen Adresseneingaben lauten A0, A1, A2 und A6. Die Prüfmodus-Eintragung 2 enthält zahlreiche Prüfungen. Es ist eine parallele 32X-Prüfung mit Datenvergleich und eine parallele 16X-Prüfung mit Datenvergleich enthalten. Für die verschiedenen parallelen Prüfungen werden verschiedene Hexadezimaladressen eingegeben. Eine Speicherzellen-Beanspruchungsprüfung und eine VDD-Grenzwert-Prüfung erlaubt über die P- Kanal-Vorrichtungen den Anschluß der externen VDD an interne VARY- und VPERI-Vorrichtungsspeicherleitungen. Andere Prüfungen enthalten eine Redundanzsignatur-Prüfung, eine Zeilenredundanz-Rollaufruf-Prüfung, eine Spaltenredundanz-Rollaufruf-Prüfung, eine Zeilenübertragungsprüfung, eine Wortleitungsleckerfassungs-Prüfung, die Löschung konkurrenter Prüfmodi und ein Zurücksetzen in den normalen Modus. Der DRAM enthält außerdem ein Prüfvalidierungsverfahren, das angibt, wenn er in einem Prüfmodus geblieben ist.
Obwohl in Fig. 1 um der Klarheit willen nicht gezeigt, enthält der DRAM Redundanzmerkmale für eine Defekt-Beseitigung. Er besitzt pro 256k-Speicherblock vier Redundanzzeilen. Alle vier können gleichzeitig verwendet werden. Es gibt drei Decodierer pro redundanter Zeile und 11 Zeilenadressen pro redundantem Zeilendecodierer. Er verwendet Sicherungen für die Zeilenredundanz mit im Durchschnitt zehn ausgelösten Sicherungen für eine einzelne Reparatur. Die Zeilenredundanz verwendet ein zweistufiges programmierbares Konzept, um eine Reparatur effizienter zu ermöglichen. Es gibt zwölf redundante Spalten pro Quadranten und vier Decodierer pro redundanter Spalte. Es gibt acht Spaltenadressen und drei Zeilenadressen pro Decodierer. Die gesamte Sicherungsanzahl für eine Spaltenreparatur beträgt im Durchschnitt ungefähr 10 ausgelöste Sicherungen für eine einzelne Reparatur. Die Spaltenredundanz besitzt ebenfalls ein zweistufiges programmierbares Merkmal, um die Reparatur effizienter zu ermöglichen.
Fig. 7 ist eine Draufsicht des Kondensatorzellen-Layouts. Die Bitleitungen sind Polycid-Poly-3 (TiSi&sub2;). Es wird keine Bitleitungsreferenz verwendet, ferner sind die Bitleitungen zur Rauschimmunität dreifach verdreht. Die Speicherleitungsspannung beträgt ungefähr 3,3 Volt. Die Wortleitungen sind segmentiertes Poly-2. Sie sind nach jeweils 64 Bits mit Metall 2 überbrückt. Die Speicherzellen sind vom modifizierten Trench- Kondensatortyp und können durch einen Prozeß gebildet werden, wie er in dem US-Patent 5,017,506 und in der europäischen Patentanmeldung 0 410 288 offenbart ist.
Alternative geeignete Speicherzellen des gestapelten Trench- Typs sind in dem US-Patent 4,978,634 offenbart.
In Fig. 7 enthalten die Abmessungen eine 1,6 µm-Bitleitungsschrittweite mal einer 3,0 µm-Doppelwortleitungsschrittweite mit einer Zellengröße von ungefähr 4,8 µm², die durch eine 0,6 µm-Technologie erhalten wird. Die Trench-Öffnung beträgt ungefähr 1,1 µm, während die Trench-Tiefe ungefähr 6,0 µm beträgt. Das Dielektrikum besteht aus Nitrid/Oxid und besitzt eine Dicke von ungefähr 65 Å. Es wird eine Feldplattenisolation verwendet. Die Transistoren besitzen ein dünnes Gateoxid. Fig. 8 ist eine Querschnittsansicht der modifizierten Trench- Kondensatorzelle, während Fig. 9 eine Seitenansicht der Trench-Kondensatorzelle ist.
Fig. 10 veranschaulicht die PADABUF-Schaltung. Die PADABUF- Schaltung besitzt fünf Eingangssignale und zwei Ausgangssignale. Das erste Eingangssignal RL1_ ist an den Freigabeeingang des invertierenden Puffers XTTLADD und ferner an den ersten Eingang des NOR-Gatters NR2 gekoppelt. Der zweite Eingang AX ist an eine Bond-Kontaktfläche und an den Eingang des invertierenden Puffers XTTLADD gekoppelt. Das dritte Eingangssignal RL2 ist an den Eingang des Inverters IV1 gekoppelt und ferner an den Gate-Anschluß der PMOS-Vorrichtung des Durchlaßgatters PG1 sowie an den Gate-Anschluß der NMOS- Vorrichtung des Durchlaßgatters PG2 gekoppelt. Das vierte Eingangssignal CL1_ ist an den zweiten Eingang des NOR-Gatters NR2 über den Inverter IV11 gekoppelt. Das fünfte Eingangssignal CLNA_ ist an den Eingang des Inverters IV10, an den Gate-Anschluß der NMOS-Vorrichtung des Durchlaßgatters PG6 und an den Gate-Anschluß der PMOS-Vorrichtung des Durchlaßgatters PG4 gekoppelt. Der Ausgang des invertierenden Puffers XTTLADD, Knoten N1, ist an den Knoten N2 über den Inverter IV13 gekoppelt. Der Knoten N2 ist an den Eingang des Durchlaßgatters PG1 und ferner an den Eingang des Durchlaßgatters PG3 gekoppelt. Der Ausgang des Durchlaßgatters PG1, Knoten N3, ist an den Eingang des Inverters IV3 und ferner an den Ausgang des Durchlaßgatters PG2 gekoppelt. Der Ausgang des Inverters IV3 ist an das Ausgangssignal RAP_X und ferner an den Eingang des Inverters IV4 gekoppelt. Der Ausgang des Inverters IV4 ist an den Eingang des Durchlaßgatters PG2 gekoppelt. Der Ausgang des Inverters IV1 ist an den Gate-Anschluß der NMOS-Vorrichtung des Durchlaßgatters PG1 und ferner an den Gate-Anschluß der PMOS-Vorrichtung des Durchlaßgatters PG2 gekoppelt. Der Ausgang des NOR-Gatters NR2 ist an den Inverter IV5, an den Gate- Anschluß der PMOS-Vorrichtung des Durchlaßgatters PG5 und an den Gate-Anschluß der NMOS-Vorrichtung des Durchlaßgatters PG3 gekoppelt. Der Ausgang des Inverters IV5 ist an den Gate- Anschluß der NMOS-Vorrichtung des Durchlaßgatters PG5 und an den Gate-Anschluß der PMOS-Vorrichtung des Durchlaßgatters PG3 verbunden. Der Ausgang des Durchlaßgatters PG3 ist an den Knoten N5 gekoppelt. Der Knoten N5 ist an den Eingang des Durchlaßgatters PG4 und ferner an den Ausgang des Durchlaßgatters PG5 und an den Eingang des Inverters IV8 gekoppelt. Der Ausgang des Inverters IV8 ist an den Eingang des Inverters IV9 gekoppelt. Der Ausgang des Inverters IV9 ist an den Eingang des Durchlaßgatters PG5 gekoppelt. Der Ausgang des Inverters IV10 ist an den Gate-Anschluß der PMOS-Vorrichtung des Durchlaßgatters PG6 und ferner an den Gate-Anschluß der NMOS-Vorrichtung des Durchlaßgatters PG4 gekoppelt. Der Ausgang des Durchlaßgatters PG4 ist an den Eingang des Inverters IV6 und ferner an den Ausgang des Durchlaßgatters PG6 verbunden. Der Ausgang des Inverters IV6 ist an das zweite Ausgangssignal CAP_X und ferner über den Inverter IV7 an den Eingang der Durchlaßgatter-Vorrichtung PG6 gekoppelt.
PADABUF - KONTAKTFLÄCHEN-Adressenpuffer - in Fig. 10 schematisch gezeigt.
Der PADABUF multiplexiert die Daten vom Adressenpin und führt entsprechend ihre Zwischenspeicherung als Zeilenadresse RAP_X und Spaltenadresse CAP_X aus.
In der ersten Stufe der Schaltung wird das TTL-Signal für die Adresse in einen CMOS-Pegel umgesetzt, wenn das interne RAS- Signal, RL1, niedrig wird. Das verzögerte RAS-Signal, RL2, wird dann in der Zeilenadresse zwischengespeichert. Außerdem erfolgt eine Verzögerung bei der Ausspeicherung der Adresse durch RL@. Dies dient dazu, der Vorrichtung Zeit zu gewähren, damit sie durch Vorladen vor der Adressensperrung sperrt. Die Adresse RAP_X ist im gesperrten Zustand stets "1", wobei RL1_ im inaktiven Zustand hoch ist.
Währenddessen wird CLNA_ auf niedrigem Pegel bestätigt, um der Adresse zu ermöglichen, sich als CAP_X auszubreiten, wodurch die Verfügbarkeit der Spaltenadresse selbst vor der Änderung von CL1_ zu niedrigem Pegel ermöglicht wird. Dadurch kann die Vorrichtung in einem "Enhanced Page Mode" arbeiten. Wenn CL1_ niedrigen Pegel annimmt, wird die Spaltenadresse bei CAP_X zwischengespeichert.
Schließlich wird während des Vorladungszyklus, wenn RL1_ hohen Pegel annimmt, der XTTLADD-Umsetzer gesperrt und daher durch extern sich ändernde Adressen nicht beeinflußt. Der Ausgang CAP_X wird jedoch beibehalten.
Die PADABUF-Schaltung von Fig. 10 ist mit einer Bond-Kontaktfläche des DRAM verbunden. Sowohl die Zeilenadressen- als auch die Spaltenadressensignale werden in den DRAM über die Bond- Kontaktfläche in multiplexierter Weise eingegeben. Es gibt zwölf solche Bond-Kontaktflächen und PADABUF-Schaltungen auf dem DRAM, die dem Zeilenadressen-Eingangssignal A0-A11 bzw. dem Spaltenadressen-Eingangssignal C0-C11 entsprechen. Die PADABUF-Schaltung von Fig. 10 enthält einen mit XTTLADD bezeichneten Tristate-Inverter. Dieser Tristate-Inverter ist in Fig. 11 dargestellt, wo er mit TTLADD bezeichnet ist. Der Eingang des Tristate-Inverters TTLIN ist an die Bond-Kontaktfläche angeschlossen. Die Zeilenadressen- und Spaltenadressen- Eingangssignale sind typischerweise Signale mit TTL-Pegel. Der Ausgang des Tristate-Inverters besitzt CMOS-Pegel. Das Signal RL1_ wird aus RAS_ abgeleitet und steuert den Tristate-Inverter, indem es ihn mit dem in Fig. 11 mit CMOS bezeichneten Anschluß verbindet. Die Durchlaßgatter PG1 und PG2 bilden zusammen mit den Invertern IV3 und IV4 einen Zeilenadressen- Zwischenspeicher, der das empfangene Zeilenadressenbit RAP_X hält. Das Signal RL2 steuert den Zeilenadressen-Zwischenspeicher. Die Durchlaßgatter PG3 und PG5 bilden zusammen mit den Invertern IV8 und IV9 einen Spaltenadressen-Zwischenspeicher, der das empfangene Spaltenadressenbit CAP_X zwischenspeichert.
Das Signal CL1_ steuert den Spaltenadressen-Zwischenspeicher. Die Durchlaßgatter PG4 und PG6 bilden zusammen mit den Invertern IV6 und IV7 ebenfalls einen Spaltenadressen-Zwischenspeicher, der das empfangene Spaltenadressenbit CAP_X zwischenspeichert. Dieser Zwischenspeicher ist für den Seitenmodus des DRAM nützlich. Er wird durch das Signal CSN freigegeben und ermöglicht der Spaltenadresse, sich selbst vor der Aktivität von CL1_ auszubreiten. Die Zeilenadresse RAP_X und die Spaltenadresse CAP_X besitzen CMOS-Pegel. Der Tristate-Inverter TTLADD von Fig. 11 enthält einen Zwischenspeicher, der seinerseits Transistoren MP4, MN4 und MN3 und einen Inverter IV2 enthält. Dieser Zwischenspeicher verhindert, daß der Ausgang des Tristate-Inverters schwebt, wenn RL1 hohen Pegel annimmt. Dieser Zwischenspeicher und der Tristate-Inverter bilden eine Einzelstufenschaltung.

Claims

1. Halbleiterspeichervorrichtung mit einem Eingangspuffer (PADABUF), enthaltend:

eine Empfangsschaltung (XTTLADD) für den Empfang multiplexierter Zeilenadressen- und Spaltenadressenbits (Ax);

eine Halteschaltung (PG2, IV3, IV4, PG6, IV6, IV7), die an die Schaltung angeschlossen ist, um die empfangenen multiplexierten Zeilenadressen- und Spaltenadressenbits als ein festgehaltenes Zeilenadressenbit (RAP-X) und ein festgehaltenes Spaltenadressenbit (CAP-X) getrennt festzuhalten;

dadurch gekennzeichnet, daß die Empfangsschaltung (XTTLADD) enthält:

einen Tristate-Inverter (TTLADD) mit einem Tristate-Steuereingang (CMOS), der an ein Eingangspuffer-Steuersignal (RL1_) gekoppelt ist; und

eine Latch-Schaltung (IV2, MN3, MN4, MP4) zum Festhalten des Ausgangssignals des Tristate-Inverters, wenn er durch das Eingangspuffer-Steuersignal in den Tristate-Zustand geschaltet ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher die Empfangsschaltung eine Einzustandsschaltung (TTLADD) ist.

3. Halbleiterspeichervorrichtung nach einem der vorhergehenden Ansprüche, bei welcher die Halteschaltung enthält:

eine Zeilenadressen-Latch-Schaltung (PG2, IV3, IV4), die durch ein Zeilenadressen-Eingangspuffersteuersignal (RL2) gesteuert ist; und

eine Spaltenadressen-Latch-Schaltung (PG6, IV6, IV7), die durch ein Spaltenadressen-Eingangspuffersteuersignal (CLNA_) gesteuert ist.

4. Halbleiterspeichervorrichtung nach Anspruch 2 oder Anspruch 3, bei welcher die Einzustandsschaltung eine CMOS- Einzustandsschaltung ist.

5. Halbleiterspeichervorrichtung nach Anspruch 1, ferner enthaltend:

eine Speichermatrix (Fig. 1) mit in Zeilen und Spalten angeordneten Speicherzellen, wobei die Speicherzellen entsprechende Zeilenadressen und Spaltenadressen haben;

eine Unterstützungsschaltungsanordnung (Fig. 1) zum Lesen von Daten aus den Speicherzellen und zum Schreiben von Daten in die Speicherzellen; und

wobei die Unterstützungsschaltungsanordnung den Eingangspuffer (PADABUF) enthält, der für jedes multiplexierte entsprechende Paar von Zeilenadressen- und Spaltenadressenbits (Ax) einen Eingang und getrennte Ausgänge für das festgehaltene Zeilenadressenbit (RAP-x) und das festgehaltene Spaltenadressenbit (CAP-x) aufweist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, bei welcher die Speicherzellen dynamische Schreib/Lese-Speicherzellen sind und der Eingangspuffer ein CMOS-Eingangspuffer ist.

7. Halbleiterspeichervorrichtung nach Anspruch 6, bei welcher der CMOS-Eingangspuffer enthält:

den Tristate-Inverter (MN1, MN2, MP2, MP1, MN5), der das multiplexierte entsprechende Paar der Zeilenadressen- und Spaltenadressenbits (TTLIN) empfängt;

die Latch-Schaltung (IV2, MN3, MN4, MP4) zum Festhalten des vorherigen Zustandes des Tristate-Inverters, wenn sich dieser im Tristate-Zustand befindet;

eine Zeilenadressen-Latch-Schaltung (PG2, IV3, IV4) zum Festhalten des Zeilenadressenbits; und

eine Spaltenadressen-Latch-Schaltung (PG6, IV6, IV7) zum Festhalten des Spaltenadressenbits.

8. Halbleiterspeichervorrichtung nach Anspruch 1, ferner enthaltend:

eine Speichermatrix (Fig. 1);

Peripherieschaltungen (Fig. 1), die an die Speichermatrix angeschlossen sind, um Daten in die Speichermatrix zu schreiben und Daten aus der Speichermatrix zu lesen sowie in der Speichermatrix gespeicherte Daten aufzufrischen; und

eine Bond-Kontaktfläche (AX), die mit der Empfangsschaltung verbunden ist, um die multiplexierten Zeilenadressen- und Spaltenadressenbits an den Eingangspuffer für das getrennte Festhalten anzulegen.