DE19880311B3

DE19880311B3 - Nichtflüchtige Speicherstruktur

Info

Publication number: DE19880311B3
Application number: DE19880311.7T
Authority: DE
Inventors: Jong Seuk Lee
Original assignee: Hyundai Electronics America Inc
Current assignee: SK Hynix America Inc
Priority date: 1997-02-12
Filing date: 1998-02-11
Publication date: 2017-06-22
Anticipated expiration: 2018-02-12
Also published as: US6084798A; WO1998035344A2; DE19880311T1; KR20000064879A; JP2000504504A; US5956268A; WO1998035344A3; KR100323970B1; GB2326748A; GB9820270D0; GB2326748B

Abstract

Die vorliegende Erfindung schafft einen neuen nichtflüchtigen Flash-EEPROM-Matrixentwurf, der Matrix-, Block- oder Sektor-Löschfähigkeiten ermöglicht. Die relativ einfache Konstruktion des Transistorentwurfs der vorliegenden Erfindung ermöglicht das Löschen kleiner Abschnitte der EEPROM-Matrix ohne Beeinflussung von Daten, die in dem restlichen Abschnitt der Matrix gespeichert sind. Außerdem können angrenzende Blöcke in der Matrix unter der Voraussetzung der Blockstruktur-Konstruktion der Flash-EEPROM-Matrix eine Transistor-Steuerschaltungsanordnung gemeinsam nutzen, was somit die Größe der Matrix minimiert. Die neue nichtflüchtige Flash-EEPROM-Matrix enthält zweckmäßig mehrere Blöcke, die mehrere Sektoren aus NOR-Gatter-Transistoren enthalten. Jeder Transistor besitzt einen Drain, eine Source und ein Steuer-Gate. Zweckmäßig sind die Drains jedes Transistors in einer Spalte elektrisch gekoppelt, sind die Steuer-Gates jedes Transistors in einer Zeile elektrisch gekoppelt und sind die Sources aller Transistoren in einem Sektor elektrisch gekoppelt. Zweckmäßig umfaßt ein Sektor der nichtflüchtigen Flash-EEPROM-Matrix 8 Zeilen und 512 Spalten aus Transistoren, wobei ein Block zweckmäßig 128 vertikal gestapelte Sektoren umfaßt.

Description

Die vorliegende Erfindung bezieht sich allgemein auf nichtflüchtige Speichervorrichtungen und genauer auf eine nichtflüchtige NOR-Gatter-Transistorarchitektur nach dem Oberbegriff des Patentanspruchs 1.
US 5 126 808 A offenbart eine Flash-EEPROM-Speicherarchitektur. Aus US 5 384 742 A sowie US 5 546 339 A sind NOR-Gatter-Transistorarchitekturen nach dem Oberbegriff des Patentanspruchs 1 bereits bekannt.
Momentan verwenden die meisten Computer Magnetplatten für die Datenspeicherung. Jedoch neigen Plattenlaufwerke zu großen Volumina, ferner besitzen sie eine Anzahl beweglicher Teile. Folglich neigen sie zu Zuverlässigkeitsproblemen und verbrauchen eine bedeutende Menge Strom. Darüber hinaus wird die Ablage in Magnetplattenlaufwerken immer unpraktischer, da PCs und andere digitale Vorrichtungen wie etwas Kameras und PDAs immer kleiner werden.
Unlängst sind elektrisch löschbare, programmierbare Flash-Festwertspeicher (Flash-EEPROMs) als eine neue Quelle einer nichtflüchtigen Speicherablage entstanden. Flash-EEPROM-Speichervorrichtungen enthalten typischerweise eine Matrix aus Transistoren mit schwebendem Gate, um Daten in digitaler Form zu speichern.
1 zeigt den Querschnitt einer typischen NMOS-Transistorzelle 100 mit schwebendem Gate, die in Flash-EEPROM-Vorrichtungen verwendet wird. Die NMOS-Transistorzelle 100 enthält typischerweise ein p-Substrat 102 mit einem Drain-Gebiet 104 und einem Source-Gebiet 106. Das Drain-Gebiet 104 und das Source-Gebiet 106 bestehen typischerweise aus N+-Diffusionsgebieten im p-Substrat 102. Ein Kanalgebiet 108 trennt im Substrat 102 das Drain-Gebiet 104 vom Source-Gebiet 108.
Über dem Substrat 102 und über dem Drain- und dem Source-Gebiet 104, 106 sind ein schwebendes Gate 110 und ein Steuer-Gate 112 angebracht, die beide typischerweise aus Polysilicium gebildet sind. Das schwebende Gate 110 ist vom Substrat 102 durch eine dünne dielektrische Schicht 114 getrennt, die in den meisten Fällen aus Siliciumdioxid besteht. Ähnlich trennt eine dielektrische Schicht 116 das schwebende Gate 110 und das Steuer-Gate 112. Die ganze Struktur ist von einer Oxid-Isolierschicht 118 überzogen, wobei eine Einrichtung vorgesehen ist, um eine Source-Spannung V_S durch die Oxidschicht 118 an das Source-Gebiet 106, eine Gate-Spannung V_G an das Steuer-Gate 112 und eine Drain-Spannung V_D durch die Oxidschicht 118 an das Drain-Gebiet 104 anzulegen.
Um die Flash-EEPROM-Transistorzelle 100 zu programmieren, werden der Drain 104 und das Steuer-Gate 112 auf Spannungspotentiale über dem Spannungspotential der Source 106 gehoben. Zum Beispiel wird der Drain 104 auf ein Potential V_D von etwa 5 Volt gehoben, während das Steuer-Gate 112 auf ein Potential V_G von etwa 12 Volt gehoben wird. Die Source 106 wird typischerweise geerdet. Wie in 1 gezeigt ist, erzeugt der Strom unter solchen Bedingungen heiße Elektronen, die im schwebenden Gate 110 eingefangen werden. Diese Elektroneninjektion erhöht die Schwelle des schwebenden Gates um etwa 3 bis 5 Volt.
Um die Flash-EEPROM-Transistorzelle 100 zu löschen, wird der Drain 104 typischerweise schwebend gehalten, das Steuer-Gate 112 wird geerdet und an die Source 106 wird während einiger Millisekunden eine Spannung von etwa 9 bis 12 Volt angelegt. Im Ergebnis tunneln die auf dem schwebenden Gate 110 gespeicherten Elektronen durch das Dielektrikum 114 zum Drain 104.
Um die Zelle 100 zu lesen (d. h., um zu bestimmen, ob in der Zelle eine Eins oder eine Null gespeichert ist), wird die Source 106 schließlich typischerweise auf Massepotential gehalten und an das Steuer-Gate 112 eine Spannung von etwa 5 Volt angelegt. An den Drain 104 wird ein Potential von etwa 1 bis 2 Volt angelegt. Eine nichtprogrammierte Zelle (d. h., keine Elektronen auf dem schwebenden Gate) leitet unter diesen Bedingungen einen Strom von etwa 25 bis 50 Mikroampère. Eine programmierte Zelle ist nichtleitend.
Wie in 2 gezeigt ist, enthält eine typische Flash-EEPROM-Matrix 200 mehrere in Zeilen und Spalten angeordnete Transistoren 202. In Übereinstimmung mit dieser wohlbekannten Anordnung sind die Drains D jeder Zelle 202 in einer Spalte an eine gemeinsame Bitleitung 204 angeschlossen. Ähnlich sind die Steuer-Gates jeder Zelle 202 in jeder Zeile an eine gemeinsame Wortleitung 206 angeschlossen. Die Source-Leitungen aller Zellen 202 in der ganzen Matrix sind mit einer gemeinsamen Source-Leitung 208 verbunden.
Bei dieser Konfiguration können die Zellen 202 der Matrix 200 einzeln programmiert werden, wobei die Zellen in der Matrix 200 aber gleichzeitig gelöscht werden, da die Sources aller Zellen miteinander verbunden sind. Um irgendeinen Abschnitt der Matrix neu zu programmieren, muß somit zunächst die ganze Matrix gelöscht und dann neu programmiert werden. Falls einige in der Matrix gespeicherten Informationen gleich bleiben sollen, müssen diese Informationen während des Löschverfahrens im Speicher gesichert und dann in die Matrix neu zurückprogrammiert werden. Wie der Fachmann auf dem Gebiet einsieht, erfordert das Programmieren dieses Flash-EEPROM-Matrix-Typs ein komplexes Steuer- und Speichersystem.
Es wurden mehrere verschiedene Flash-EEPROM-Matrix-Entwürfe entwickelt, um einige der Probleme, die damit zusammenhängen, daß eine ganze Speichermatrix vor dem Neuprogrammieren gelöscht werden muß, zu überwinden. Zum Beispiel wurden NAND-Gatter-Transistor-Flash-EEPROM-Entwürfe entwickelt/um einige der mit den NOR-Gatter-Entwürfen verknüpften Probleme des Löschens großer Blöcke zu überwinden. Es wird z. B. verwiesen auf ”An Experimental 4-Mbit CMOS EEPROM with a NAND-Structured Cell”, M. Momodomi u. a., IEEE Journal of Solid-State Circuits, Bd. 24, Nr. 5, Okt. 1989, S. 1238–1243 und auf ”A High-Density NAND EEPROM with Block-Page Programming for Microcomputer Applications”, Y. Iwata u. a., IEEE Journal of Solid-State Circuits, Bd. 25, Nr. 2, April 1990, S. 417424. Obwohl diese NAND-Gatter-Transistorentwürfe kleinere Sektorgrößen und somit das Löschen kleinerer Blöcke zulassen, neigen sie dazu, mehr Organisationsaufwand zu erfordern, was wesentlich langsamere Verarbeitungsgeschwindigkeiten verursacht.
Somit besteht die Aufgabe, eine NOR-Gatter-Transistorarchitektur nach dem Oberbegriff des Patentanspruchs 1 derart zu verbessern, dass sie ein leichtes Löschen und eine leichte Programmsteuerung kleinerer Transistorsektoren und -blocke ermöglicht und gleichzeitig die Nachteile des Standes der Technik überwindet. Diese Aufgabe wird erfindungsgemäß gelöst, wie in Patentanspruch 1 angegeben.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung schafft einen neuen nichtflüchtigen Flash-EEPROM-Matrixentwurf, der Matrix-, Block- oder Sektor-Löschfähigkeiten ermöglicht. Die relativ einfache Konstruktion des Transistorentwurfs der vorliegenden Erfindung ermöglicht das Löschen kleiner Abschnitte der EEPROM-Matrix ohne Beeinflussung von Daten, die in den restlichen Abschnitten der Matrix gespeichert sind. Außerdem können unter der Voraussetzung der Blockstruktur-Konstruktion der Flash-EEPROM-Matrix der vorliegenden Erfindung angrenzende Blöcke in der Matrix eine Transistor-Steuerschaltungsanordnung gemeinsam nutzen, um somit die Größe der Matrix zu minimieren.
Gemäß einem Aspekt der vorliegenden Erfindung enthält die neue nichtflüchtige Flash-EEPROM-Matrix eine NOR-Gatter-Transistormatrix mit mindestens zwei Zeilen und zwei Spalten aus Transistoren. Jeder Transistor besitzt einen Drain, eine Source und ein Steuer-Gate. In Übereinstimmung mit einer zweckmäßigen Ausführung der Erfindung sind die Drains jedes Transistors in einer Spalte elektrisch gekoppelt, sind die Steuer-Gates jedes Transistors in einer Zeile elektrisch gekoppelt und sind die Sources aller Transistoren in der Matrix elektrisch gekoppelt.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung enthält ein Sektor der nichtflüchtigen Flash-EEPROM-Matrix zweckmäßig 8 Zeilen und 512 Spalten aus Transistoren, in denen die Drains in jeder Spalte des Sektors elektrisch gekoppelt sind, in denen die Steuer-Gates in jeder Zeile des Sektors elektrisch gekoppelt sind und in denen alle Sources in dem Sektor elektrisch gekoppelt sind. In Übereinstimmung mit diesem Aspekt der Erfindung enthält ein Sektor zweckmäßig 512 Bytes nichtflüchtigen Speichers.
In Übereinstimmung mit einem nochmals weiteren Aspekt der vorliegenden Erfindung enthält ein Block der nichtflüchtigen Flash-EEPROM-Matrix zweckmäßig mehrere vertikal gestapelte Sektoren. In Übereinstimmung mit diesem Aspekt der Erfindung sind die Drains aller Transistoren in einer Spalte des Blocks elektrisch mit einer gemeinsamen Bitleitung gekoppelt. Das heißt, die Drains in einer Spalte eines Sektors sind elektrisch an die Drains in der entsprechenden Spalte angrenzender Sektoren gekoppelt. Auf diese Weise enthält ein Block mehrere lückenlose Spalten.
Außerdem sind wie bei dem Sektorentwurf der vorliegenden Erfindung die Steuer-Gates in jeder Zeile des Blocks elektrisch gekoppelt. Jedoch sind in Übereinstimmung mit einer zweckmäßigen Ausführung der Erfindung nur die Sources in jedem Sektor aneinander gekoppelt. Die gemeinsamen Sources in jedem Sektor sind nicht mit den gemeinsamen Sources anderer Sektoren in dem Block verbunden.
In Übereinstimmung mit einem nochmals weiteren Aspekt der vorliegenden Erfindung enthält ein Block zweckmäßig 128 vertikal gestapelte Sektoren. In Übereinstimmung mit diesem Aspekt der Erfindung enthält ein Block zweckmäßig 64 KBytes eines nichtflüchtigen Speichers.
In Übereinstimmung mit einem nochmals weiteren Aspekt der vorliegenden Erfindung kann die nichtflüchtige Flash-EEPROM-Matrix mehrere Zeilen und\oder Spalten aus Blöcken enthalten und können angrenzende Blöcke eine Steuerschaltung gemeinsam nutzen.
KURZBESCHREIBUNG DER ZEICHNUNG
1 ist eine seitliche Querschnittsansicht eines typischen NMOS-Transistors mit schwebendem Gate;
2 ist ein Stromlaufplan einer Flash-EEPROM-Transistormatrixkonfiguration des Standes der Technik;
3 ist ein Stromlaufplan der Transistorkonfiguration eines Sektors des Flash-EEPROM-Entwurfs der vorliegenden Erfindung;
4 ist eine Draufsicht einer Schaltungskonstruktion eines Abschnitts des in 3 gezeigten Sektors;
5 ist ein Stromlaufplan der Transistorkonfiguration eines Blocks des Flash-EEPROM-Entwurfs der vorliegenden Erfindung;
6 ist ein Blockschaltplan der planaren Matrix des Flash-EEPROMS der vorliegenden Erfindung;
7 ist ein Schaltplan eines in der in 6 gezeigten Ausführung der planaren Matrix des Flash-EEPROMS verwendeten lokalen Decodierers.
BESCHREIBUNG DER ZWECKMÄSSIGEN AUSFÜHRUNG
Die vorliegende Erfindung schafft einen neuen nichtflüchtigen Flash-EEPROM-Matrixentwurf, der Matrix-, Block- oder Sektor-Löschfähigkeiten ermöglicht. Dementsprechend kann ein Abschnitt (d. h. ein Block oder ein Sektor) der Speicheranordnung der vorliegenden Erfindung gelöscht und mit neuen Daten neu programmiert werden, ohne die ganze Matrix zu beeinflussen. Während die zweckmäßige Ausführung der vorliegenden Erfindung hier mit Bezug auf eine spezifische Anzahl von Transistoren in einem Sektor und mit Bezug auf eine spezifische Anzahl von Sektoren in einem Block beschrieben wird, ist dem Fachmann auf dem Gebiet klar, daß ein Sektor aus irgendeiner Anzahl von Transistoren bestehen kann und daß ein Block aus irgendeiner Anzahl von Sektoren bestehen kann. Darüber hinaus kann irgendeine Anzahl von Blöcken kombiniert werden, um die gesamte Flash-EEPROM-Matrix zu bilden. Dementsprechend ist die vorliegende Erfindung nicht auf die hier offenbarten spezifischen Ausführungen beschränkt.
Ähnliche Komponenten und/oder Merkmale haben in den Figuren das gleiche Bezugszeichen. Die verschiedenen Komponenten sind dadurch unterschieden, daß dem Bezugszeichen ein Strich und ein zweites Zeichen folgt, das die ähnlichen Komponenten unterscheidet. Falls nur das erste Bezugszeichen verwendet wird, ist die Beschreibung auf irgendeine der mehreren ähnlichen Komponenten anwendbar.
In 3 enthält ein Sektor des Flash-EEPROM-Speichers 300 zweckmäßig mehrere in Zeilen und Spalten angeordnete MOS-NOR-Gatter-Transistorzellen 302. In Übereinstimmung mit einer zweckmäßigen Ausführung enthält der Sektor 300 8 Zeilen und 512 Spalten aus Transistorzellen 302. Somit ist der Sektor 300 in Übereinstimmung mit diesem Aspekt der vorliegenden Erfindung zum Speichern von 512 Bytes von Daten konfiguriert; jede Spalte sind 8 Bits oder 1 Byte von Daten.
Jede Transistorzelle 302 enthält einen Drain 304, eine Source 306, ein Steuer-Gate 308 und ein schwebendes Gate 310. Wie in 3 gezeigt ist, sind die Drains 304 jeder Zelle 302 in einer Spalte über eine Bitleitung 312 verbunden. Ähnlich sind die Steuer-Gates 308 jeder Zelle 302 in einer Zeile über eine Wortleitung 314 verbunden. Die Sources 306 jeder Zelle 302 im Sektor 300 sind an eine einzige Source-Verbindung 316 angeschlossen.
4 zeigt die Konstruktion der Transistorzellen 302 eines Abschnitts des Sektors 300. Wie in 4 gezeigt ist, können die Transistorzellen 302 in einer Spalte (d. h. entlang der Bitleitung 312) gemeinsame Source-Wannen 306 und gemeinsame Drain-Wannen 304 gemeinsam nutzen. Zum Beispiel nutzt in der gezeigten Ausführung die Transistorzelle 302-1 eine gemeinsame Source-Wanne 306 mit der Transistorzelle 302-2 gemeinsam, während die Transistorzelle 302-2 eine gemeinsame Drain-Wanne 304 mit der Zelle 302-3 gemeinsam nutzt. Ähnlich nutzt die Transistorzelle 302-3 eine gemeinsame Source-Wanne 306 mit der Transistorzelle 302-4 gemeinsam usw. Diese Konfiguration läßt ein dichteres Packen der Transistoren in der Matrix zu und gestattet somit eine höhere Speicherkapazität auf einer Fläche, die kleiner ist als die anderer momentan im Stand der Technik bekannter NOR-Gate-Flash-EEPROM-Vorrichtungen.
Wie zuvor mit Bezug auf 3 erwähnt worden ist, sind die Drains 304 der Zellen 302 in einer Spalte über die Bitleitung 312 verbunden. Wie deutlicher in 4 gezeigt ist, enthalten die Bitleitungen 312 zweckmäßig erste Metalleitungen 402, die durch Metall-N+-Diffusionswege 404 an die Drains 304 angeschlossen sind. In Übereinstimmung mit diesem Aspekt der Erfindung können durch Verbinden aller Zellen 302 in einer Spalte mit der Bitleitung 312 die Transistorzellen 302 längs der Bitleitung durch einen gemeinsamen Bitleitungstreiber, durch eine gemeinsame Spaltenauswahleinrichtung und durch einen gemeinsamen Leseverstärker gesteuert werden, was somit den Organisationsaufwand ähnlicher Schaltungsanordnungen zum Implementieren der Speichervorrichtung reduziert.
Die Steuer-Gates 308 der Transistorzellen 302 in einer Zeile sind alle über die Wortleitung 314 verbunden, die in Übereinstimmung mit einer zweckmäßigen Ausführung eine Polysiliciumschicht 406 ist. Wie dem Fachmann auf dem Gebiet klar ist, bildet die Polysiliciumschicht 406 die tatsächlichen Steuer-Gates 308 der Transistorzellen sowie die Verbindungen zwischen den benachbarten Gates 308. Zweckmäßig sind auch die schwebenden Gates 310 der Transistorzellen 302 aus Polysilicium gebildet, wobei diese zwischen den einzelnen Transistorzellen aber nicht verbunden sind. Die schwebenden Polysilicium-Gates 310 liegen typischerweise unter der Polysiliciumschicht 406, sind zur Klarheit in 4 aber nicht gezeigt.
Wie zuvor erwähnt worden ist, sind die Sources 306 jeder Transistorzelle 302 in einem Sektor mit einer gemeinsamen Source-Verbindung 316 verbunden. In Übereinstimmung mit einer zweckmäßigen Ausführung der vorliegenden Erfindung sind alle Sources 306 der Transistorzellen 302 in einer gemeinsamen Zeile zusammen mit einer N+-Diffusions-Schicht/Leitung 408 gekoppelt. Wie dem Fachmann auf dem Gebiet klar ist, bildet die N+-Diffusions-Schicht 408 die Source-Wannen 306 jeder Transistorzelle 302 und verbindet auch die Source-Wannen 306 entlang einer Zeile.
Die N+-Diffusionsleitungen 408 im Sektor 300 sind zweckmäßig miteinander verbunden, damit alle Sources 306 im Sektor 300 mit einer einzelnen Source-Verbindung 316 verbunden sind. Wie in 4 gezeigt ist, laufen eine oder mehrere zweite Metalleitungen 414 senkrecht zu den N+-Diffusionsleitungen 408 und sind mit den Metall-N+-Diffusionswegen 416 an die N+-Diffusionsleitungen 408 angeschlossen. Auf diese Weise verbinden die zweiten Metalleitungen 414 alle parallelen N+-Diffusionsleitungen 408 im Sektor 300, wobei sie effektiv alle Sources 306 im Sektor 300 mit der gemeinsamen Source-Verbindung 316 verbinden. Wie dem Fachmann auf dem Gebiet klar ist, können die zweiten Metalleitungen 414 entweder in der gleichen Herstellungsschicht wie oder in einer anderen Herstellungsschicht als die ersten Metalleitungen 402 liegen. In Übereinstimmung mit einer zweckmäßigen Ausführung der vorliegenden Erfindung liegen die zweiten Metalleitungen 414 aber in der gleichen Schicht wie die ersten Metalleitungen 402.
Außerdem können eine oder mehrere dritte Metalleitungen 410 zweckmäßig parallel zu den N+-Diffusionsleitungen 408 laufen und die zweiten Metalleitungen 414 mit den Metall-Metall-Wegen 412 verbinden. Durch das Verbinden der dritten Metalleitungen 410 mit den N+-Diffusionsleitungen 408 über die zweiten Metalleitungen 414 wird der Gesamtwiderstand der N+-Diffusionsleitungen 408 effektiv reduziert, wobei somit die Stromanforderungen der Flash-EEPROM-Matrix reduziert werden. In Übereinstimmung mit einer zweckmäßigen Ausführung der Erfindung liegen die dritten Metalleitungen 410 in anderen Schichten als die erste und die zweite Metalleitung 402, 414.
Obwohl die gezeigte Ausführung zweite Metalleitungen 414 zeigt, die zwischen etwa jeder dritten Bitleitung 312 liegen, ist dem Fachmann auf dem Gebiet klar, daß die zweiten Metalleitungen 414 im Sektor 300 irgendeinen geeigneten Abstand haben können. Zum Beispiel können die ersten Metalleitungen in Abhängigkeit vom Widerstand der N+-Leitungen zwischen einem Kontakt (416) und einem anderen Kontakt (416) etwa zwischen allen 16 Leitungen 312 oder zwischen allen 32 Leitungen 312 liegen. Alternativ kann nur eine zweite Metalleitung 414 verwendet werden. Ähnlich ist klar, daß irgendeine Anzahl dritter Metalleitungen 410 verwendet werden kann, obwohl die gezeigte Ausführung dritte Metalleitungen 410 zeigt, die etwa über jeder zweiten Zeile aus Drains 304 liegen. Zum Beispiel können die dritten Metalleitungen 410 direkt über den N+-Diffusionsleitungen 408 liegen und mit Metall-N+-Diffusionswegen an die N+-Diffusionsleitungen 408 gekoppelt sein. Alternativ kann nur jede dritte Metalleitung 410 verwendet werden. Dementsprechend ist die vorliegende Erfindung nicht auf die gezeigte Ausführung beschränkt.
In 5 ist nun ein Speicherblock 500 der Flash-EEPROM-Matrix der vorliegenden Erfindung gezeigt. Insbesondere enthält der Block 500 zweckmäßig mehrere vertikal übereinandergestapelte Sektoren 300. Alle Drains 304 der Transistorzellen 302 in einer Spalte des Blocks 500 sind über erste Metalleitungen 402 an eine gemeinsame Bitleitung 312 angeschlossen (siehe 4). Auf diese Weise nutzen alle vertikal gestapelten Sektoren 300 die gemeinsamen Bitleitungen 312 gemeinsam. Außerdem können die Transistorzellen 302 in der gleichen Weise, in der die Transistorzellen 302 in einer Spalte eines Sektors gemeinsame Source-Wannen 306 und Drain-Wannen 304 gemeinsam nutzen können (siehe 4), in angrenzenden Sektoren 300 im Block 500 ebenfalls gemeinsame Source-Wannen 306 und Drain-Wannen 304 gemeinsam nutzen. Wie zuvor erwähnt worden ist, gestattet diese Konfiguration, daß die Transistoren in der Matrix dichter gepackt sind. Außerdem reduziert die gemeinsame Nutzung der gemeinsamen Bitleitungen durch die Sektoren 300 die Gesamtzahl der Bitleitungstreiber, Leseverstärker und Spaltenauswahleinrichtungen.
In Übereinstimmung mit einer zweckmäßigen Ausführung der Erfindung enthält der Block 500 zweckmäßig 128 gestapelte Sektoren 300. Dementsprechend enthält jeder Block 500 1024 Wortleitungen 314 (8 pro Sektor), 128 Source-Verbindungen 316 (eine für jeden Sektor) und 512 Bitleitungen 312. Somit kann der Block 500 bis zu 64 KBytes Informationen speichern: 1 Sektor = 512 Spalten und 8 Zeilen aus Transistoren = 512 Bytes Speicher 1 Block = 128 Sektoren × 512 Bytes = 64 KBytes Speicher.
In 6 ist nun eine zweckmäßige Ausführung einer nichtflüchtigen planaren Flash-EEPROM-Matrix 600 der vorliegenden Erfindung gezeigt. Die planare Matrix 600 enthält zweckmäßig mehrere, in einer ein- oder zweidimensionalen Konfiguration ausgerichtete Blöcke 500. In Übereinstimmung mit der gezeigten Ausführung sind zwei Zeilen 602 und vier Spalten 604 der Blöcke 500 gezeigt.
Um den Betrieb der planaren Matrix 600 zu steuern, werden Wortleitungsdecodierer 606, Source-Decodierer 608, globale Decodierer 610 und Bitleitungsdecodierer 612 verwendet. Wie in 6 gezeigt ist, nutzen angrenzende horizontale Blöcke 500 die Wortleitungsdecodierer 606 und die Source-Decodierer 608 gemeinsam. Zum Beispiel nutzt der Block 500-1-1 in der Zeile 602-1 aus 6 den Wortleitungsdecodierer 606-1-1 mit dem Block 500-1-2 gemeinsam, während der Block 500-1-3 den Wortleitungsdecodierer 606-1-2 mit dem Block 5-1-4 gemeinsam nutzt. Ähnlich nutzen die Blöcke 500-1-2 und 500-1-3 den Source-Decodierer 608-1-2 gemeinsam. Die zweite Zeile 602-2 der planaren Matrix 600 ist ähnlich konfiguriert.
Außerdem ist die planare Matrix 600 in Übereinstimmung mit einer zweckmäßigen Ausführung der vorliegenden Erfindung in der Weise konfiguriert, daß die vertikal angrenzenden Blöcke 500 Bitleitungstreiber, Spaltenauswahleinrichtungen und Leseverstärker gemeinsam nutzen. Zum Zweck der Klarheit wurden die Bitleitungstreiber, Spaltenauswahleinrichtungen und Leseverstärker zusammen als Bitleitungsdecodierer 612 gruppiert. Jedoch ist dem Fachmann auf dem Gebiet klar, daß diese Komponenten getrennte Schaltungsanordnungen enthalten können und nicht als eine Komponente gruppiert zu sein brauchen.
Beim Lesen, Schreiben und Löschen der planaren Matrix 600 oder irgendeines Blocks 500 oder Sektors 300 darin sendet ein (nicht gezeigter) Controller typischerweise Steuersignale an die verschiedenen Decodierer 606–612, wobei er die Decodierer anweist, geeignete Spannungen an die verschiedenen Bitleitungen 312, Wortleitungen 314 und Source-Verbindungen 316 der Transistorzellen 302 anzulegen, die gelesen, beschrieben oder gelöscht werden. Um z. B. in der planaren Matrix 600 eine oder mehrere Transistorzellen 302 zu lesen, sendet der Controller die richtigen Signale an den oder an die spezifischen Wortleitungsdecodierer 606, Source-Decodierer 608, globalen Decodierer 610 und Bitleitungsdecodierer 612, die die besonderen Transistorzellen 302, die gelesen werden, steuern. Die verschiedenen Decodierer 606–612 steuern dann die Spannungen auf den besonderen Wortleitungen 314, Bitleitungen 312 und gemeinsamen Source-Verbindungen 316, die mit den besonderen Transistorzellen 302, die gelesen werden, verbunden sind. Ähnliche Operationen finden für die Schreib- und Löschverfahren statt.
Um eine Transistorzelle 302 in der planaren Matrix 600 zu lesen, wird über die Wortleitung 314 an das Steuer-Gate 308 der Transistorzelle, die gelesen wird, eine Spannung in dem Bereich von etwa 4 bis etwa 7 Volt und zweckmäßig von etwa 5 Volt angelegt. Ähnlich wird die Source 306 zweckmäßig geerdet und unter Verwendung des Bitleitungsdecodierers 612 die Spannung an dem Drain 304 gemessen. In Übereinstimmung mit diesem Aspekt der Erfindung wird die Transistorzelle 302 mit einer Null (0) programmiert, falls die Spannung an dem Drain 304 in dem Bereich von etwa 0,5 bis etwa 2 Volt und zweckmäßig etwa 1 Volt beträgt. Die Transistorzelle 302 enthält eine Eins (1), falls am Drain 304 keine Spannung erfaßt wird.
In Übereinstimmung mit einer anderen Ausführung der vorliegenden Erfindung wird zum Lesen der Transistorzelle 302, anstatt die Spannung an dem Drain 304 zu erfassen, über die Bitleitung 312 an den Drain 304 eine Spannung von etwa 0,5 bis etwa 2 Volt und zweckmäßig von etwa 1 Volt angelegt, wobei der Stromfluß in der Transistorzelle 302 unter Verwendung des Bitleitungsdecodierers 612 erfaßt wird. Eine nicht programmierte Zelle leitet typischerweise etwa 25 bis 50 Mikroampère. Eine programmierte Zelle ist nichtleitend.
Ähnlich wird zum Programmieren einer Transistorzelle 302 in der EEPROM-Matrix 600 an das Steuer-Gate 308 der Transistorzelle, die über die Wortleitung 314 programmiert wird, eine Spannung in dem Bereich von etwa 4 bis etwa 7 Volt und zweckmäßig von etwa 5 Volt angelegt. Außerdem wird die Source 306 der Transistorzelle zweckmäßig geerdet und eine Spannung in dem Bereich von etwa 5 bis etwa 9 Volt und zweckmäßig von etwa 6 Volt an den Drain 304 angelegt. Unter diesen Bedingungen tunneln Elektronen aus dem p-Substrat der Transistorzelle durch eine Oxidschicht auf das schwebende Gate 310, um darin somit eine Null (0) zu ”programmieren”.
Schließlich wird die Löschfunktion in Übereinstimmung mit der vorliegenden Erfindung zweckmäßig in einem oder in mehreren Sektoren 300 oder in einem oder in mehreren Blöcken 500 der EEPROM-Matrix 600 ausgeführt. Um einen oder mehrere Sektoren 300 zu löschen, werden somit alle Steuer-Gates 308 in dem Sektor oder in den Sektoren 300 zweckmäßig geerdet, wobei alle Drains 304 schwebend gelassen werden und über die gemeinsame Source-Verbindung 316 an alle Sources 306 eine Spannung in dem Bereich zwischen etwa 8 und etwa 12 Volt und zweckmäßig von etwa 9,5 Volt angelegt wird. Unter diesen Bedingungen tunneln Elektronen, die während des Programmierverfahrens in den schwebenden Gates 310 angeordnet wurden, durch die Oxid-Isolierschicht und in die Drains 304 zurück. In Übereinstimmung mit diesem Aspekt der Erfindung werden die anfangs mit einer Null (0) programmierten Transistorzellen 302 in dem Sektor oder in den Sektoren 300, die gelöscht werden, zurück in einen Eins-Zustand (1-Zustand) ”gelöscht”, (d. h., an dem Drain 304 wird während des Leseverfahrens keine Spannung erfaßt).
Unter der Voraussetzung der besonderen Konfiguration der EEPROM-Matrix der vorliegenden Erfindung können jederzeit eine oder mehrere Transistorzellen 302 gelesen oder programmiert werden. Um eine Transistorzelle in einem besonderen Sektor zu löschen, muß jedoch der ganze Sektor gelöscht werden. Dementsprechend ist jeder Source-Decodierer 608 in der Weise konfiguriert, daß er die Spannungspotentiale auf jeder der 128 gemeinsamen Source-Verbindungen 316 im Block 500 steuert. In Übereinstimmung mit diesem Aspekt der Erfindung legt der Decodierer 608 während des Löschverfahrens eine geeignete Spannung an oder ”wählt” einen oder mehrere ganze Sektoren gleichzeitig. Falls der Source-Decodierer 608 von zwei oder mehr Blöcken 500 gemeinsam genutzt wird, wird der Source-Decodierer 608 zweckmäßig in der Weise konfiguriert, daß er die Sektoren in den Blöcken getrennt steuert. Zum Beispiel kann der Source-Decodierer 608-1-2 in 6 einen spezifischen Sektor 300 im Block 500-1-2 und gleichzeitig einen anderen Sektor 300 im Block 500-1-3 wählen.
Ähnlich ist jeder Bitleitungsdecodierer 612 in der Weise konfiguriert, daß er jede einzelne der 512 Bitleitungen 312 im Block 500 getrennt steuert, während jeder Wortleitungsdecodierer 606 in der Weise konfiguriert ist, daß er jede einzelne der 1024 Wortleitungen 314 im Block 500 getrennt steuert. Somit können spezifische Transistorzellen 302 in einem besonderen Sektor durch Anlegen geeigneter Spannungen an spezifische Bitleitungen 312 und an die Wortleitung 314 in dem Sektor gelesen oder programmiert werden. Um z. B. eine oder mehrere Transistorzellen 302 in einem Sektor des Blocks 500-1-1 zu programmieren, werden durch den Bitleitungsdecodierer 612-1 bzw. durch den Wortleitungsdecodierer 606-1-1 geeignete Spannungen an die Drains 304 und an die Steuer-Gates 308 der besonderen Transistorzellen 302 angelegt.
Mit Bezug auf 7 wird nun die Konfiguration und der Betrieb des Wortleitungsdecodierers 606 diskutiert. Genauer ist der Wortleitungsdecodierer 606 elektrisch an einen globalen Decodierer 610 gekoppelt und enthält einen Teildecodierer 702 und mehrere UND-Gatter 704. Der globale Decodierer 610 empfängt Steuersignale von einem Controller und erzeugt mehrere Ausgangssignale 706, die als Eingangssignale in die UND-Gatter 704 wirken. In Übereinstimmung mit einer zweckmäßigen Ausführung der vorliegenden Erfindung umfaßt der globale Decodierer 610 128 Ausgänge 706, einen für jeden Sektor 300 im Block 500.
Ähnlich empfängt der Teildecodierer 702 Steuersignale von dem Controller und erzeugt mehrere (zweckmäßig 8) Ausgangssignale 708, die ebenfalls als Eingangssignale in die UND-Gatter 704 wirken. Die Kombination der Ausgangssignale vom globalen Decodierer 610 und vom Teildecodierer 702 erzeugt Signale, die eine oder mehrere Wortleitungen 314 im Block 500 steuern (siehe 3–5). In Übereinstimmung mit diesem Aspekt der Erfindung bilden mehrere Wortleitungsverbindungen 710, die in der Weise konfiguriert sind, daß sie elektrisch an die Wortleitungen 314 gekoppelt sind, den Ausgang des Wortleitungsdecodierers 606. In Übereinstimmung mit einer zweckmäßigen Ausführung enthält der Wortleitungsdecodierer 606 1024 Wortleitungsverbindungen 710; eine für jede Wortleitung 314 im Block 500.
Damit z. B. der Wortleitungsdecodierer 606 eine Spannung an die Wortleitung WL12 (siehe 7) anlegt oder diese ”wählt”, erzeugt der globale Decodierer 610 ein Signal am Ausgang 706-2, das einem Steuersignal von dem Controller entspricht. Ähnlich erzeugt der Teildecodierer 702 ein Signal am Teildecodiererausgang 708-4. Das UND-Gatter 704 kombiniert die zwei Signale und erzeugt ein Signal auf der an die Wortleitung WL12 gekoppelten Wortleitungsverbindung 710-12. Wie dem Fachmann auf dem Gebiet klar ist, erzeugt ein besonderes UND-Gatter 704 keine Ausgabe, wenn nicht sowohl der globale Decodierer 606 als auch der Teildecodierer 702 hohe Spannungen an das besondere UND-Gatter senden.
Um alle Wortleitungen 314 in einem Sektor auszuwählen, erzeugt der globale Decodierer 606 für den besonderen gewählten Sektor ein hohes Spannungssignal, wobei alle acht Teildecodiererausgänge 708 auf hohen Pegel gesetzt werden. In Übereinstimmung mit diesem Aspekt der Erfindung erzeugt die Kombination des Ausgangssignals oder der Ausgangssignale vom globalen Decodierer 606 mit den hohen Ausgangssignalen vom Teildecodierer 702 auf allen Wortleitungsverbindungen 710 in dem ausgewählten Sektor hohe Spannungssignale.
In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung enthält der Controller für die nichtflüchtige Flash-EEPROM-Matrix der vorliegenden Erfindung eine Schaltungsanordnung, die in der Weise konfiguriert ist, daß sie extern erzeugte Steuersignale empfängt und die externen Signale in interne Flash-EEPROM-Steuer- und Datensignale umsetzt. Zum Beispiel können die externen Signale besondere, durch ein Adressen- und Daten-Anschlußstift-Schnittstellenprotokoll erzeugte Adressen- und Datensignale sein. In Übereinstimmung mit diesem Aspekt der vorliegenden Erfindung können die externen Adressen- und Datensignale in ein externes Signal multiplexiert werden, das durch die Steuerschaltungsanordnung der EEPROM-Matrix verarbeitet werden kann. Außerdem kann die Flash-EEPROM-Steuerschaltungsanordnung in der Weise konfiguriert werden, daß sie eine Schnittstelle zu MSDOS, zu internen Plattenoperationen, zum ATA-Signalprotokoll, zum PCMCIA/ATA-Signalprotokoll, zum Kompakt-Flash-Signalprotokoll und zu irgendwelchen anderen momentan bekannten oder in Zukunft entwickelten Speicherzugriffsprotokollen bildet und diese unterstützt. Für eine ausführlichere Diskussion dieser wohlbekannten Protokolle und wie sie eine Schnittstelle mit EEPROM- oder Flash-EEPROM-Vorrichtungen bilden, wird z. B. auf die AIMS-Spezifikation, Version 1.01, und auf die PC-Karten-ATA-Massenspeicher-Spezifikation, Version 1.02, verwiesen, die hier beide durch Literaturverweis eingefügt sind.
In Übereinstimmung mit einem nochmals weiteren Aspekt der vorliegenden Erfindung kann die Steuerschaltungsanordnung eine Fehlersteuerschaltung zum Verwirklichen eines Fehlertoleranzschemas wie etwa eines 1 Bit-Fehlerkorrektur-Hamming-Codes zur Unterstützung der Fehlertoleranz in einem Codierungsschema mit mehreren Bits pro Transistor enthalten. Wie dem Fachmann auf dem Gebiet klar ist, sind solche Fehlersteuerschaltungen auf dem Gebiet wohlbekannt.
In Übereinstimmung mit einem nochmals weiteren Aspekt der vorliegenden Erfindung enthält die Flash-EEPROM-Steuerschaltungsanordnung weiterhin einen Cache-Speicher zum Optimieren sowohl von Lese- als auch von Schreiboperationen. Um z. B. eine schnelle Leseoperation auszuführen, können die in der Flash-Speicherzelle gespeicherten Daten in den Cache-Speicher ausgegeben werden, wobei die Daten nachfolgend seriell aus dem Cache-Speicher gelesen werden können. Ähnlich können die in die Flash-Speicherzelle zu schreibenden Daten zum Ausführen einer schnellen Schreiboperation in den Cache-Speicher ausgegeben werden, wobei die Schreiboperation aus dem Cache-Speicher in die Flash-Speicherzelle stattfinden kann.
In Übereinstimmung mit einem nochmals weiteren Aspekt der vorliegenden Erfindung wird die gesamte Flash-EEPROM-Steuerschaltungsanordnung in einem einzelnen IC-Chip hergestellt. In Übereinstimmung mit einer Ausführung der Erfindung kann der einzelne IC-Chip eine Cache-Speichervorrichtung enthalten.
Außerdem kann die nichtflüchtige Flash-EEPROM-Transistormatrix der vorliegenden Erfindung in Übereinstimmung mit einer anderen Ausführung der Erfindung in dem gleichen IC-Chip wie die Steuerschaltungsanordnung und wie der Cache-Speicher hergestellt werden. In Übereinstimmung mit diesem Aspekt der Erfindung enthält ein IC-Chip alles, was zum Verwirklichen der Flash-EEPROM-Matrix der vorliegenden Erfindung erforderlich ist.
Schließlich umfaßt die vorliegende Erfindung einen neuen EEPROM-Entwurf, der in der Weise konfiguriert ist, daß er nichtflüchtige Speicherstrukturen in großen Matrizen, die zur Bildung hierarchischer Speicherorganisationen verwendet werden können, verwirklicht. Während oben eine vollständige Beschreibung der zweckmäßigen Ausführungen der Erfindung gegeben worden ist, können verschiedene Alternativen, Modifikationen und Entsprechungen verwendet werden. Zum Beispiel kann zum Erreichen spezifischer Überlegungen des Entwurfs die Größe jeder Matrix, jedes Blocks und/oder jedes Sektors geändert werden. Außerdem kann zum Verwirklichen der nichtflüchtigen Speichermatrix der vorliegenden Erfindung ein anderer Entwurf der Steuerschaltungsanordnung verwendet werden. Somit sollte die obige Beschreibung nicht als Beschränkung des Umfangs der durch die beigefügten Ansprüche definierten der Erfindung verstanden werden.

Claims

Nichtflüchtige NOR-Gatter-Transistorarchitektur mit: einer Transistormatrix mit mehreren in einer Matrix aus mindestens zwei Zeilen und aus mindestens zwei Spalten angeordneten MOS-Transistoren (302), wobei jeder Transistor (302) eine Source (306), ein Steuer-Gate (308) und einen Drain (304) besitzt, wobei die Steuer-Gates (308) in jeder Zeile elektrisch gekoppelt sind, wobei die Drains (304) in jeder Spalte elektrisch gekoppelt sind, wobei sämtliche Sources (306) elektrisch gekoppelt sind und die Drains (304) durch ein in einer ersten Schicht der Architektur liegendes erstes Metall (402) elektrisch gekoppelt sind, dadurch gekennzeichnet, dass die in einer Zeile angeordneten Sources (306) über eine N+-Diffusion elektrisch gekoppelt sind und dass die Zeilen aus Sources (306) durch ein in der gleichen Schicht der Architektur wie die erste Schicht liegendes zweites Metall (414) elektrisch gekoppelt sind oder dass die Zeilen aus Sources (306) durch ein in einer zweiten, von der ersten Schicht verschiedenen Schicht der Architektur liegendes zweites Metall (410) elektrisch gekoppelt sind.
Nichtflüchtige Transistorarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass die mehreren MOS-Transistoren (302) genügend Speicher zum Laden von MSDOS enthalten.
Nichtflüchtige Transistorarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass die mehreren MOS-Transistoren (302) genügend Speicher zum Laden von MSDOS und von platteninternen Operationen enthalten.
Nichtflüchtige Transistorarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass ein Sektor (300) der Transistorarchitektur 8 Zeilen und 512 Spalten aus Transistoren (302) enthält.
Nichtflüchtige Transistorarchitektur nach Anspruch 4, dadurch gekennzeichnet, dass ein Block (500) der Transistorarchitektur mehrere vertikal gestapelte Sektoren (300) enthält.
Nichtflüchtige Transistorarchitektur nach Anspruch 5, dadurch gekennzeichnet, dass der Block (500) 128 Sektoren (300) enthält.
Nichtflüchtige Transistorarchitektur nach Anspruch 6, dadurch gekennzeichnet, dass die Transistorarchitektur mehrere Blöcke (500) enthält, die in einer Matrix aus mindestens einer Zeile und aus mindestens einer Spalte der Blöcke (500) angeordnet sind.
Nichtflüchtige Transistorarchitektur nach Anspruch 7, dadurch gekennzeichnet, dass sie ferner eine Steuerschaltungsanordnung mit mindestens einem Source-Decodierer (608), mindestens einem Bitleitungsdecodierer (612) und mindestens einem Wortleitungsdecodierer (606) enthält.
Nichtflüchtige Transistorarchitektur nach Anspruch 8, dadurch gekennzeichnet, dass der mindestens eine Source-Decodierer (608) die Eingangssignale in die Sources (306) mindestens zweier angrenzender Blöcke (500) in einer Zeile steuert.
Nichtflüchtige Transistorarchitektur nach Anspruch 8, dadurch gekennzeichnet, dass der mindestens eine Wortleitungsdecodierer (606) die Eingangssignale in die Wortleitungen mindestens zweier angrenzender Blöcke (500) in einer Zeile steuert.
Nichtflüchtige Transistorarchitektur nach Anspruch 8, dadurch gekennzeichnet, dass der mindestens eine Bitleitungsdecodierer (612) die Eingangssignale in die Bitleitungen mindestens zweier angrenzender Blöcke (500) in einer Spalte steuert.
Nichtflüchtige NOR-Gatter-Transistorarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass mehrere Sektoren (300) vorgesehen sind, die jeweils eine Matrix der MOS-Transistoren (302) enthalten, wobei ein erster Sektor (300) über einem zweiten Sektor (300) angeordnet ist.
Nichtflüchtige Transistorarchitektur nach Anspruch 12, dadurch gekennzeichnet, dass der erste Sektor (300) benachbart zu einem dritten Sektor (300) angeordnet ist.
Nichtflüchtige Transistorarchitektur nach Anspruch 12, dadurch gekennzeichnet, dass die Drains (304) des ersten Sektors (300) und die Drains (304) des zweiten Sektors (300) elektrisch gekoppelt sind.
Nichtflüchtige Transistorarchitektur nach Anspruch 12, dadurch gekennzeichnet, dass sie einen Controller enthält, der an mindestens den ersten und zweiten Sektor (300) elektrisch gekoppelt ist.
Nichtflüchtige Transistorarchitektur nach Anspruch 15, dadurch gekennzeichnet, dass der Controller einen gleichzeitigen Zugriff auf nur einen Sektor (300) zum Ausführen einer Funktion an den Transistoren (302) zulässt, wobei die Funktion aus einer Gruppe ausgewählt wird, die Lesen, Schreiben und Löschen umfasst.
Nichtflüchtige Transistorarchitektur nach Anspruch 15, dadurch gekennzeichnet, dass der Controller einen gleichzeitigen Zugriff auf mindestens zwei Sektoren (300) zum Ausführen einer ersten Funktion an den Transistoren eines ersten Sektors (300) und zum Ausführen einer zweiten Funktion an den Transistoren eines zweiten Sektors (300) zulässt, wobei die erste Funktion und die zweite Funktion aus einer Gruppe ausgewählt werden, die Lesen, Schreiben und Löschen enthält.
Nichtflüchtige Transistorarchitektur nach Anspruch 15, dadurch gekennzeichnet, dass der Controller ein Fehlertoleranzschema zur Unterstützung eines Codierungsschemas mit mehreren Bits pro Transistor (302) verwirklicht.
Nichtflüchtige Transistorarchitektur nach Anspruch 18, dadurch gekennzeichnet, dass das Fehlertoleranzschema ein Einbit-Fehlerkorrektur-Hamming-Code ist.
Nichtflüchtige Transistorarchitektur nach Anspruch 15, dadurch gekennzeichnet, dass sie ferner mindestens einen Decodierer enthält, der elektrisch an den Controller und an die Sources (306) mindestens eines Sektors (300) gekoppelt ist, wobei der mindestens eine Decodierer den Sektor (300) wählt und als Antwort auf von dem Controller empfangene Steuersignale Source-Signale an die Sources (306) sendet.
Nichtflüchtige Transistorarchitektur nach Anspruch 20, dadurch gekennzeichnet, dass die Steuersignale externe Adressen- und Datensignale sind.
Nichtflüchtige Transistorarchitektur nach Anspruch 20, dadurch gekennzeichnet, dass sie ferner einen Cache-Speicher enthält, der an den mindestens einen Decodierer elektrisch gekoppelt ist.
Nichtflüchtige Transistorarchitektur nach Anspruch 21, dadurch gekennzeichnet, dass mehrere externe Adressen- und Datensignale in ein Steuersignal multiplexiert werden.
Nichtflüchtige Transistorarchitektur nach Anspruch 20, dadurch gekennzeichnet, dass die Sektoren (300), die Controller und der mindestens eine Decodierer als eine einzelne integrierte Schaltung ausgebildet sind.
Nichtflüchtige Transistorarchitektur nach Anspruch 15, dadurch gekennzeichnet, dass der Controller Steuersignale erzeugt, die eine Protokollkonvention unterstützen, die aus einer Gruppe ausgewählt wird, die die ATA-, die PMCIA/ATA- und die Kompakt-Flash-Signalprotokoll-Konvention enthält.