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DE10146226A1 - Vertikale intern verbundene Grabenzelle (V-ICTC) und Herstellungsverfahren für Halbleiterspeicherelemente - Google Patents

Vertikale intern verbundene Grabenzelle (V-ICTC) und Herstellungsverfahren für Halbleiterspeicherelemente

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DE10146226A1
DE10146226A1 DE10146226A DE10146226A DE10146226A1 DE 10146226 A1 DE10146226 A1 DE 10146226A1 DE 10146226 A DE10146226 A DE 10146226A DE 10146226 A DE10146226 A DE 10146226A DE 10146226 A1 DE10146226 A1 DE 10146226A1
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trench
substrate
deep trench
strip
forming
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DE10146226A
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Brian S Lee
John Walsh
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Promos Technologies Inc
Original Assignee
Promos Technologies Inc
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Abstract

Ein Direktzugriffsspeicher-(DRAM)-Element besitzt einen vertikalen Transistor und einen intern verbundenen Streifen bzw. eine Brücke (ICS), um den Transistor mit dem Kondensator zu verbinden. Der ICS hat keinen direkten Kontakt zu dem Substrat. Die DRAM-Zelle arbeitet mit einer wesentlich geringeren Zellenkapazität als jene, die für eine konventionelle Zelle mit vergrabenen Streifengraben (BEST) erforderlich ist, ohne einen negativen Einfluss auf die Leistungsfähigkeit des Elementes auszuüben. Die geringere Zellenkapazität erweitert ferner die Machbarkeit in der Tiefgrabenkondensator-Stellungstechnologie, ohne neue Materialien oder Prozessverfahren zu erfordern. Ein Verfahren zur Herstellung des DRAM umfasst das Bilden einer sehr dünnen Si-Schicht auf einer DT-Zelle, während gleichzeitig eine isolierte Schicht gebildet wird, die einen konventionellen Rand ersetzt. Die Bildung des SOI durch interne thermische Oxidation (ITO) erzeugt die Struktur in der Weise, dass das Element vollständig depletiert sein kann.

Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Halbleiterspeicherelemente und Verfahren zu deren Herstellung und betrifft insbesondere Tiefgrabenzellen für dynamische Direktzugriffspeicher (DT DRAM) mit einer wesentlich geringeren Zellenkapazität und betrifft ein Verfahren zu deren Herstellung.
  • Beschreibung des Stands der Technik
  • Ein dynamischer Direktzugriffsspeicher (DRAM) erfordert ein ständiges Auffrischen, um die gespeicherte Ladung zu erhalten. Eine DRAM-Zelle funktioniert in der Weise, dass in ihrem Kondensator für eine logische 1 Ladung gespeichert wird und für eine logische 0 keine Ladung gespeichert wird. Eine stabile Schaltungsfunktion wird erreicht, indem ein ausreichend großer Kondensator und ein Ladungstransferelement vorgesehen sind, wodurch die gespeicherte Ladung erhalten bleibt, so dass das Signal-zu-Rauschen- Verhältnis ausreichend ist.
  • Ein modernes Tiefgraben-DRAM (DT DRAM) Element basiert im Wesentlichen auf einer vergrabenen Brücke (BS) bzw. Streifen, um Source/Drain-(S/S) Übergänge mit Speicherknotenelektroden elektrisch zu verbinden. Da die BS in einen Siliziumkörper durch einen p-n-Übergang gebildet ist, ist diese durchlässig. Diese durchlässige Verbindung erfordert, dass ein hohes Maß an Kapazität (d. h., > 40 fF/Zelle) beibehalten wird, um das Signal zur Überwindung des RC-Rauschens zu verstärken. Typischerweise wurde diese Anforderung an die hohe Kapazität erreicht, indem Tiefgrabenkondensatoren verwendet werden, die den erforderlichen Oberflächenraumanteil minimieren, wobei die Ladungsspeicherkapazität des Kondensators erhalten bleibt.
  • Die aktuelle zugrundeliegende BS-Technologie ist in vielen Fällen nicht zufriedenstellend und hat die Suche für neue Prozesse und Materialien zur Folge, beispielsweise dielektrische Knotenpunkte mit einem hohen k (bzw. ε), DT-Oberflächenverbesserung, metallisches Füllmaterial des DTs mit geringem Widerstand, etc. Diese Lösungsansätze sind nicht nur teuer, sondern auch relativ unausgereift und viele davon müssen in der Produktionslinie erprobt werden. Wenn ferner DRAMs weiterhin verkleinert werden, um die Anforderungen an höhere Dichten zu erfüllen, wird das Problem der Ladungszurückhaltung durch wachsende Leckströme bedeutsamer.
  • Die minimale Strukturgröße F eines DRAM Elements wird im Allgemeinen im Stand der Technik als die grundlegende Designabmessung bzw. kritische Dimension (GR) bezeichnet. Um die Fläche einer DRAM-Zelle zu bestimmen, wird die Zellenbreite in der X- Richtung mit der Zellenbreite in der Y-Richtung multipliziert, wobei beide Summen in Einheiten von quadrierten GR-Einheiten, d. h., in Vielfachen von F2, dargestellt werden. In einer konventionellen DRAM-Gestaltungsform muss zumindest eine Reihenleitung, ein Abstand zwischen Reihenleitungen, ein Kondensator und ein Kontakt zum Element in der X-Richtung mit einer Gesamtbreite von 4F und zumindest eine Digit-Leitung und ein Abstand zwischen den Digit-Leitungen in der Y-Richtung erzeugt werden, woraus eine minimale Gesamtzellenfläche von 8F2 resultiert. Wenn die Größe von DRAM-Arrays verringert wird, wobei die Dichte der darin enthaltenen integrierten Schaltungen entsprechend ansteigt, sind neue Graben-Gates und Verfahren zu deren Herstellung erforderlich.
  • Wenn die Anforderungen an die Dichte von DRAM-Elementgestaltungsformen unterhalb von GR < 110 nm fallen, wird die Bildung des DT und dessen Hals- bzw. Randbereich äußerst schwierig. Die allgemeine Ansicht ist es, dass bei einem GR < 100 nm ein vertikaler Transistor erforderlich ist, um einen Kurzkanal-Effekt (SCE) zu überwinden; ein derartiger vertikaler Transistor erlaubt im Prinzip eine DT-DRAM-Gestaltungsform mit einer Fläche von weniger als 8F2. Die tatsächliche Herstellung vollständig funktionsfähiger DRAM-Elemente mit einer Fläche unter 8F2 wird jedoch durch das übermäßige BS- Ausdiffundieren verzögert.
  • Die Entwicklung der Elemente geht auch in die Richtung von Gestaltungsformen vollständig depletierter Elemente, wodurch die Geschwindigkeit verbessert und eine latch- up-Immunität erreicht wird. Derartige Elemente können durch einen dünnen Silizium-auf- Isolator (SOI)-Aufbau realisiert werden, da SOI-Elemente kein latch-up zeigen. Es wurden zahlreiche erfolgreiche Untersuchungen zur Herstellung robuster SOI- Anwendungen unternommen. Aufgrund der Komplexität der Prozessintegration gab es jedoch bisher wenig Erfolg bei der Herstellung einer vertikalen SOI-Struktur
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Somit besteht ein Bedarf für eine vollständig depletierte vertikale Zelle, in der die BS- Ausdiffusion minimiert ist. Die vorliegende Erfindung offenbart eine vollständig depletierte vertikale Zelle mit einer direkten Verbindung zwischen den Speicherknoten und den Transistoren ohne BS-Ausdiffusion. Die intern vertikal verbundene Grabenzellen (V-ICTC) der vorliegenden Erfindung überwindet diese Schwierigkeit, indem während des Transistorherstellungsprozesses in natürlicher Weise ein Rand gebildet wird, so dass die Brücke bzw. der Streifen innerhalb des Randes ohne eine direkte Verbindung mit dem SI-Substrat verbunden ist. Dabei wird die BS-Ausdiffusion vermieden.
  • Die vorliegende Erfindung stellt auch ein Prozessintegrationsschema zum Herstellen von DRAM-Elementen bereit, wobei eine intern verbundene Brücken- bzw. Streifen-(ICS)Struktur verwendet wird, um eine konventionelle vergrabene Brücken-(BS)Struktur zu ersetzen. Die ICS verbindet direkt einen Speicherknotenpunkt mit einem Source-Drain- (S/D)Übergangsgebiet eines Transistors ohne einen p-n-Übergang in einem Si- Substratbereich zu bilden, wodurch ein p-n-Übergang vermieden wird, der in sich durchlässig ist.
  • Die ICS der vorliegenden Erfindung erlaubt es, dass Tiefgraben-(DT)Speicherzellen bei einer wesentlich geringeren Zellenkapazität arbeiten als für eine konventionelle BEST- (vergrabene Brückengraben)Zelle erforderlich ist, ohne dass ein negativer Einfluss auf die Leistungsfähigkeit des Elements aufgrund ihrer geringen Leckstromdurchlässigkeit ausgeübt wird. Die geringere Anforderung an die Zellenkapazität des erfindungsgemäßen Elements erweitert die Machbarkeit der gegenwärtigen DT- Kondensatorherstellungstechnologie, ohne dass auf relativ ungeprüfte neue Materialien und Herstellungsverfahren zurückgegriffen werden muss, etwa auf dielektrische Knoten mit hohem k, Oberflächenvergrößerung, Metallfüllungen mit geringem Widerstand, etc. und deren Implementationen.
  • Das V-ICTC-Herstellungsverfahren der vorliegenden Erfindung verwendet eine interne thermische Oxidation (ITO), wobei eingebettete Isolationsschichten unter einem Si- Substrat durch eine Implantation von Sauerstoffionen unter einem Winkel gefolgt von einer thermischen Ausheizung und Bilden einer wirksamen Randoxidschicht gebildet werden. In diesem Verfahren wird eine sehr dünne Si-Schicht auf einer DT-Zelle gebildet und gleichzeitig wird eine isolierte Schicht anstelle eines konventionellen Randes gebildet.
  • In dem SOI mittels ITO wird die Struktur so gebildet, dass das Element vollständig depletiert sein kann. Das vollständig depletierte V-ITCT-Element der vorliegenden Erfindung erlaubt es, eine Sub-8F2-Zelle zu gestalten, wobei eine gesteuerte Brücken- bzw. Streifenbildung verwendet wird. Das erfindungsgemäße V-ITCT-Element ist aufgrund seiner vollständig isolierten dünnen Kanalschicht ohne Leckstrom ein Hochleistungselement, so dass die Elementgeschwindigkeit verbessert ist, während die Anforderungen an die Betriebsleistungsaufnahme verringert sind.
  • Siehe dazu auch K. Kawamura, et al., Gate Oxide Integrity on ITOX-SIMOX-Substrates and Influence on Test Device Geometry on Characterization, IEEE Transactions on Electron Devices, Bd. 48, Nr. 2. Februar 2001, S. 307-315 und Lee et al., Plasma Immersion Ion Implantation as an Alternative Deep Trench Buried Plate Doping Technology, ITT 2000, als Diskussionsmaterial für den theoretischen Hintergrund.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Diese und weitere Vorteile der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung einer bevorzugten Ausführungsform in Zusammenhang mit den folgenden Zeichnungen besser hervor.
  • Fig. 1 bis 18 zeigen jeweils Querschnitte der erfindungsgemäßen Struktur, wie diese während der Schritte des erfindungsgemäßen Verfahrens, das in dem Flussdiagramm aus Fig. 19 gezeigt ist, auftreten.
  • Fig. 19 ist ein Flussdiagramm des erfindungsgemäßen Verfahrens.
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM DER ERFINDUNG
  • In den Zeichnungen zeigt Fig. 19 ein Flussdiagramm des erfindungsgemäßen Prozesses. Im Schritt des Feldes 1 aus Fig. 19, der in Fig. 1 dargestellt ist, wird eine DT- Maskenstapelabscheidung und eine Lithographie ausgeführt. Fig. 1 zeigt ein Siliziumsubstrat 10, eine Anschlussflächennitridschicht 11, eine Borosilicatglas/Tetraethylorthosilicat (BSG/TEOS) Maskenschicht 12 und Maske 13. Die DRAM-Herstellung erfordert genau gesteuerte Mengen von Verunreinigungen, die in kleine Gebiete eines Silizium- (Si)Substrats einzuführen sind. Anschließend müssen diese Gebiete verbunden werden. Die diese Gebiete definierenden Muster werden durch lithographische Prozesse geschaffen. Es kann ein Zwei-Stufen-Schema- oder chemischer Verstärkungsprozess für Fotolacklinien (CARL) verwendet werden. Harte anti-reflektierende Beschichtungen (HARC) oder eine Poly-Hartmaskenabscheidung gefolgt von einem sequentiellen Mustertransferschema kann ebenfalls angewendet werden, um die Reflektivität an Fotolackschichtgrenzflächen zu verringern, wodurch eine Linienbreitenkontrolle mit einem minimalen Verlust an Fotolackleistungsfähigkeit bereitgestellt wird.
  • Das heißt, es wird zunächst eine Schicht aus Fotolackmaterial beispielsweise durch Aufschleudern auf einen Si-Wafersubstrat 10 mit einem Anschlussflächennitrid, einer Hartmaskenschicht und einer ARC-Schicht abgeschieden. Anschließend wird dieser Fotolack selektiv einer Bestrahlung ausgesetzt, wobei eine Belichtungsvorrichtung und eine Maske 13 verwendet werden, um die gewünschte selektive Belichtung zu bewirken.
  • Anschließend wird in dem Schritt in dem Feld 2, der in Fig. 2 dargestellt ist, ein Entfernen der Tiefgrabenmaskenöffnung (DTMO) und des Fotolacks durchgeführt, derart, dass die Muster in dem Fotolack auf die Hartmaskenschicht übertragen werden, wenn der Wafer diesem Maskentransferschritt unterzogen wird. Das Übertragen der Muster überführt das latente Bild in dem Fotolack in das endgültige Bild. Das aus dem Musterübertrag herrührende Fotolackbild 20 dient als die Maske in den anschließenden Ätz- oder Ionenimplantationsschritten. Sowohl ein konventionelles Maskenöffnungsschema als auch ein differentielles Maskenöffnungsschema sind in diesem Schritt anwendbar. Erwähnenswert ist, dass für ein DT-Muster eine Hartmaske benötigt wird, um Si zu ätzen. Daher ist ein Entwicklungsschritt nicht ausreichend für einen Bildtransferprozess.
  • Die nach der Entwicklung verbleibenden Flächen an Fotolack schützen die darunterliegende Substratgebiete. Bereiche, von denen der Fotolack entfernt worden ist, werden als nächstes einem subtraktiven DTMO- und DI-Silizium-Ätzschritt unterzogen, der im Feld 3 und in Fig. 3 dargestellt ist. Diese subtraktive Ätzung überträgt das endgültige DT-Muster auf die Si-Substratoberfläche. Die Tiefe 30 der Ätzung für das Element der vorliegenden Erfindung kann als eine Funktion der GR variieren, beträgt aber aufgrund der geringeren Kapazitätsanforderung der vorliegenden Erfindung etwa die Hälfte der Tiefe, die für Spezifikationen herkömmlicher vergrabener Streifengraben-(BEST)Zellen erforderlich ist.
  • Im Schritt im Feld 4, der in Fig. 4 dargestellt ist, wird die BSG/TEOS-Schicht 12 entfernt und eine SiN-Zwischenschicht 40 wird abgeschieden, um das Siliziumsubstrat 10 während er nachfolgenden Bildung der Vertiefung von Poly und dessen Entfernung zu schützen. Der DT wird mit dem intrinsischen Opfer-Polysilizium (oder amorphen Silizium) gefüllt. Optional wird ein chemisch-mechanischer Poliervorgang (CMP) ausgeführt, gefolgt von der Bildung einer Vertiefung im Polysilizium 42 bis zu einer Tiefe, die ausreicht, um einen vertikalen Transistor mit einer ICS zu bilden.
  • Im Schritt des Feldes 5, der in Fig. 5 dargestellt ist, wird ein Opferrand 51 abgeschieden und anschließend wird eine reaktive Ionenätzung (RIE) des Randes durchgeführt, um die Unterseite 52 des Randes 51 für einen Nassbearbeitungsschritt zu öffnen. Der Rand 51 und die SiN-Zwischenschicht 40 schützen einen oberen Bereich 50 der Gräben vor der Erosion des Nassbearbeitungsschrittes. Der Rand 51 kann ferner als ein Abschirmoxid während der internen thermischen Oxidationsimplantation (ITO) und der Ausheizschritte dienen. Es kann Ozon-TEOS oder eine Oxidabscheidung bei geringer Temperatur angewendet werden.
  • Im Schritt des Feldes 6, der in Fig. 6 dargestellt ist, wird die Entfernung des Opferpolysiliziums (oder amorphen Siliziums), die Entfernung des SiN und ein Nassbearbeitungsprozess bzw. ein Nassätzprozess zur Flaschenformbildung in einer Weise durchgeführt, die ähnlich zu der eines gepufferten Polysiliziumrandes (BPC) ist. Der Nassbearbeitungsprozess ist so optimiert, dass dieser den aktiven SOI-Teil bedeckt. Ferner ist in dieser bevorzugten Ausführungsform die Grenzfläche zwischen der Oxidschicht und der Si-Schicht des SOI, die in einem anschließenden Schritt gebildet wird, in der seitlichen Richtung während des Nassbearbeitungsschrittes unbedeckt. Wenn beispielsweise die Dicke des aktiven SOI 60 50 nm beträgt, dann müssen im Nassätzschritt mehr als 50 nm seitlich geätzt werden.
  • Im Schritt des Feldes 7, der in Fig. 7 dargestellt ist, wird eine PR-Füllung 70, eine PR- Rückbildung 71 und eine interne thermische Oxidations-(ITO)Implantation 72 durch ein Implantationsverfahren unter einem Winkel durchgeführt. Die Tiefe der Vertiefung wird so optimiert, dass die Unterseite des Randes 51 nicht freigelegt ist, um eine übermäßige Oxidaten des DT-Knotenpunktgebietes zu verhindern. Gleichzeitig wird eine ausreichende Oxidationshöhe des SOI erhalten, die die gleiche Tiefe oder eine größere Tiefe als der Rand 51 aufweist. Der Implantationswinkel, die Energie und die Tiefe werden ebenfalls optimiert, um diesen Anforderungen zu genügen.
  • Im Schritt des Feldes 8, der in Fig. 8 dargestellt ist, wird eine PR-Entfernung 80, ein Dotieren der vergrabenen Platte (BP) 81, eine Reinigung des DT und die Bildung des Knotenpunktdielektrikums 82 durchgeführt. Nach der vollständigen Entfernung des PR 70, wird eine BP-Dotierung durchgeführt; eine Gasphasendotierung ist eine bevorzugte Option aufgrund ihrer Konformität und der Möglichkeit einer hohen Dosierung. In einer alternativen Ausführungsform kann auch eine Plasmadotierung angewendet werden, wobei die Energie so optimiert werden sollte, um nicht das SOI durch ein übermäßiges Eindringen von Arsen-(AS)Dotierstoffen in das aktive SOI-Gebiet zu verschlechtern. Es wird ein konventionelles NO-Knotenpunktdielektrikum gebildet. Alternativ kann Al2O3 (Al2O3) oder ein anderes Material mit hohem k als zusätzliche Option integriert werden. Die effektive Dicke des Knotenpunktdielektrikums 82 ist durch die Anforderung an die Betriebsspannung und die Kapazität bestimmt. Die implantierten Sauerstoffverbindungen, die miteinander verklumpt sind, werden ausgeheizt, ähnlich wie in der konventionellen Separation mittels Prozessen zur Sauerstoffimplantation (SIMOX), und beschädigtes Silizium wird während des Schrittes der Hochtemperaturbehandlung des Knotenpunktdielektrikums rekristallisiert.
  • Im Schritt des Feldes 9, der in Fig. 9 dargestellt ist, wird die Entfernung des Opferrandes 51 und der SiN-Zwischenschicht 40, die Poly-1-Abscheidung, (CMP Planarisierung optional) und eine Poly-Vertiefungsbildung-1 durchgeführt. Dotiertes Polysilizium als Poly-1 Abscheidung 90 (Polysiliziumfüllung) wird durchgeführt, ähnlich zu jener im herkömmlichen DT-Schema, gefolgt von einer optionalen CMP-Planarisierung und einer Vertiefungsbildung-1. Die Tiefe der Vertiefung 91 muss niedriger sein als der DT1 (Oberseite DT).
  • Im Schritt des Feldes 10, der in Fig. 10 dargestellt ist, wird eine selektive Poly-(oder SiGe) Abscheidung der ICS 100 und eine ICS-Dotierung durchgeführt. Es kann halbkugelförmig gekörntes (HSG) Polysilizium und SiGe verwendet werden. Für HSG können zusätzliche Oberfächenamorphisierungsschritte notwendig sein. Sowohl Dotierung mit dem intrinsischen Polysilizium (oder SiGe) gefolgt von einer separaten Dotierung und eine in-situ-Dotierung kann angewendet werden. Im Falle einer in-situ-Dotierung muss unmittelbar auf den Abscheideschritt eine Entglasung stattfinden. Es kann eine "touch- in"-Vertiefung angewendet werden, um Reste auf der Seitenwand 92 des DT1 zu entfernen. Die Dicke der abgeschiedenen ICS 100 wird so optimiert, dass diese die Kanalgestaltung der vertikalen Zelle nicht negativ beeinflusst.
  • Im Schritt des Feldes 11, der in Fig. 11 dargestellt ist, wird eine S/D-111- und Schwellwertspannungs-(Vt)Implantation und die Bildung eines Grabenoberseitenoxids (TTO) 112 durchgeführt. Die Source/Drain-Implantation und die Vt-Implantationsschritte können in einer alternativen Ausführungsform in anderen dazwischenliegenden Prozessschritten ausgeführt werden. Für die Vt-Implantation kann eine Implantation unter einem Winkel und für die Source-Drain-Implantation an eine gerade Implantation verwendet werden. Bei einer geraden Implantation schützt die PR die ICS in einem Graben.
  • Im Schritt des Feldes 12, der in Fig. 12 dargestellt ist, wird eine Gateoxidation und die Bildung der Gateelektrode ausgeführt. Es wird eine gleichmäßige Gateoxidation 120 ausgeführt, um eine kristallabhängige Oxidation zu verhindern, und es kann eine Oberflächenamorphisierungstechnik oder eine Nassoxidation angewendet werden. Es wird eine Gateelektrode 112 (oder ein Gate-Leiterstapel) gebildet, wobei Poly oder andere Materialien für eine metallische Gateelektrode verwendet werden.
  • Im Schritt des Feldes 13, der in Fig. 13 dargestellt ist, wird die Entfernung des Anschlussflächennitrids 11 und ein CMP für das Gatepolysilizium durchgeführt. Das Anschlussflächennitrid und das Oxid werden entfernt, um das Si 10 und die ITO- Implantations-72 Oberschichten freizulegen. Das Gatepolysilizium 121 wird bis zum Si- Substrat 10, das einzuebnen ist, zurückpoliert.
  • Im Schritt des Feldes 14, der in Fig. 14 dargestellt ist, wird eine Vertiefungsbildung im Oxid und die Bildung des Oberflächenstreifens bzw. Brücke (SS) 140 durchgeführt. Die obere SOI-Oxidschicht 72 wird entfernt, um die Bildung eines Oberflächenstreifens (SS) 140 zur elektrischen Verbindung zwischen dem S/D 111 und dem Bitleitungskontakt (CB) zu ermöglichen. Nun wird der Oberflächenstreifen 140 mittels Abscheidung dotierten Polysiliziums gebildet, gefolgt von einer CMP-Planarisierung. Das in-situ- Polydotierschema erfordert einen Entglasungsschritt.
  • Im Schritt des Feldes 15, der in Fig. 15 dargestellt ist, wird eine Abscheidung des Anschlussflächenoxids und eines neuen Nitrids 150 durchgeführt.
  • Im Schritt des Feldes 16, der in Fig. 16 dargestellt ist, wird ein Isolationsgraben (IT) 160 durch Schneiden des Gatepolysiliziums 121, TTO 112, der ICS 100 und ungefähr 150 nm des Poly-1 90 gebildet, mit einer Tiefe, die ausreicht, um das Arrayelement zu isolieren. Die Integrationssequenz ist: Litho → ITMO-Ätzung → IT Stapelätzung → Nassreinigung → AA-Oxidation → HDP-Oxid → CMP. Es kann eine Sputter- und Ätzsequenz zur Ätzung des IT 160 angewendet werden. Es kann eine Oxid- oder eine andere Hartmaske verwendet werden. Die IT-Gestaltung hängt von der Gestaltung des Elements und dessen Bauplan ab. Das beispielhafte Bild dient für ein 8F2 L/S (Linien/Abstand) IT- Muster.
  • Im Schritt des Feldes 17, der in Fig. 17 dargestellt ist, werden eine CB-Anschlussfläche und eine Wortleitungsanschlussfläche gebildet. Die CB-Anschlussfläche 170 wird durch Implantation und Ausheizen gebildet und die Wortleitungsanschlussfläche 171 wird durch Poly-L/S-(Linien/Abstand)"Anschlusszapfen" gebildet.
  • Im Schritt des Feldes 18, der in Fig. 18 dargestellt ist, wird eine Borophosphosilicat-Glas (BPSG) 181-Abscheidung, eine CB/CS-(Bitleitungskontakt/gemeinsame Sourceleitung) Ätzung und eine MO-Ätzung durchgeführt. Es wird eine normale BPSG-Abscheidung mit einer oberen TEOS-Schicht 182 verwendet. Die integrierte CB/CS-Ätzung für die SAC(selbstjustierende Kontakt)-Ätzung geht einer entsprechenden Kontroll-Gate-(CG) Ätzung voraus. Es kann ein Schema mit erhabenem Kontakt zusammen mit einer Ionenmischung verwendet werden. Vor der W-Abscheidung werden eine MO-Damaszener- Ätzung und ein Ti/TiN-Abscheidung mittels PVD- oder CVD-Verfahren als Barrierenschicht gefolgt von einer thermischen Ausheizung durchgeführt. Es wird eine CVD-W- Abscheidung vorzugsweise unter Verwendung von Dichlorosilan (DCS) Gas, gefolgt von einer W-CMP und einer Nassreinigung durchgeführt.
  • Schließlich wird eine Endsprozess-(BEOL)Bearbeitung durchgeführt, um die Herstellung des DT-DRAM abzuschließen.
  • Obwohl die vorliegende Erfindung mit Bezug zu bevorzugten Ausführungsformen beschrieben worden ist, sind für den Fachmann Alternativen hinsichtlich der vorhergehenden Erläuterung offensichtlich, die mit Modifikationen zur Ausübung der vorliegenden Erfindung innerhalb des Grundgedankens und Schutzbereichs der angefügten Patentansprüche liegen. Figurenbeschreibung Fig. 7
    50 Rand
    Implanted Oxid Layer Implantierte Oxidschicht
    Fig. 8
    82 Knotenpunktdielektrikum
    Fig. 10
    100 intern verbundener Streifen
    Fig. 19
    1 DT-Maskenstapelabscheidung und Lithographie
    2 DTMO und PR-Entfernung
    3 DT-Si-Ätzung
    4 BSG-Entfernung + SiN-Zwischenschichtabscheidung + Poly-Füllung- (CMP) + Vertiefung im Poly
    5 Opferrandabscheidung + Rand-RIE-Öffnungsätzung
    6 Poly-Entfernung & SiN-Entfernung + Nassätzung
    7 PR-Füllung + PR-Bückbearbeitung + ITO-Implantation
    8 PR-Entfernung + BP-Dotierung + Pr-Reinigung + Knotenpunktdielektrikumsbildung
    9 Rand & SiN-Zwischenschichtentfernung + Polyfüllung + CMP + Vertiefung
    10 Selektive Poly-(oder SiGe)Abscheidung für ICS + IC Dotierung
    11 S/D & Vt-Implantation + TTO-Bildung
    12 Gateoxid + Gateelektrode
    13 Anschlussflächennitridentfernung und Gatepoly-CMP
    14 Vertiefung im Oxid & Oberflächenstreifenbildung
    15 Anschlussflächenoxid- & Neu-Nitridabscheidung
    16 IT(Isolationsgraben)-Bildung
    17 Anschlussflächennitridentfernung & Gatepoly-CMP-Bildung
    18 Vertiefung im Oxid & Kontakt
    19 Endbearbeitung (BEOL)

Claims (13)

1. Vertikales intern verbundenes Grabenzellenelement für mikroelektronische Elemente, wobei das Element umfasst:
a) ein Substrat;
b) zumindest einen in dem Substrat gebildeten tiefen Graben, der umfasst:
a) einen vertikalen Transistor,
b) einen Kondensator, und
c) einen internen Streifen, der den Transistor mit dem Kondensator verbindet, wobei der interne Streifen vollständig innerhalb des zumindest einen tiefen Grabens ohne einen direkten Kontakt zu dem Substrat enthalten ist.
2. Vertikales intern verbundenes Grabenzellenelement für mikroelektronische Elemente, wobei das Element umfasst:
a) ein Halbleitersubstrat mit einem darin ausgebildeten tiefen Graben;
b) einen in dem Graben gebildeten Kondensator, wobei der Kondensator eine vergrabene Platte aufweist;
c) einen in dem Graben gebildeten vertikalen Transistor, der umfasst:
a) einen in dem Graben gebildeten Gateleiterstapel, und
b) erste und zweite Source/Drain-Gebiete, die an einer Seitenwand des tiefen Grabens angeordnet sind, wobei die ersten und zweiten Source/Drain-Gebiete durch das Substrat voneinander getrennt sind; und
d) einen Streifen, der vollständig innerhalb des tiefen Grabens ohne einen direkten Kontakt mit dem Substrat enthalten ist, wobei der Streifen den Kondensator und den vertikalen Transistor elektrisch miteinander verbindet.
3. Ein Element nach Anspruch 2, wobei der Streifen den Kondensator mit einem der Source/Drain-Gebiete verbindet.
4. Ein Element nach Anspruch 2, wobei der vertikale Transistor ferner eine Oxidschicht über dem Streifen und unterhalb des Gateleiterstapels aufweist.
5. Ein Element nach Anspruch 2, das ferner umfasst:
einen in dem Substrat gebildeten Oberflächenstreifen, derart, dass dieser in Kontakt ist mit dem ersten oder zweiten Source/Drain-Gebiet,
eine Bitleitungsanschlussfläche, die auf dem Halbleitersubstrat außerhalb des tiefen Grabens gebildet ist, so dass diese mit dem Oberflächenstreifen in Kontakt ist; und
eine Wortleitungsanschlussfläche, die auf dem Gateleiterstapel gebildet und mit diesem in Kontakt ist.
6. Ein Element nach Anspruch 2, das ferner eine in dem Substrat gebildete Oxidschicht umfasst, um mit der vergrabenen Platte und den Source/Drain-Gebieten in Kontakt zu sein.
7. Ein Element nach Anspruch 6, wobei die Oxidschicht durch eine interne thermische Oxidationsimplantation gebildet ist.
8. Verfahren zur Herstellung einer Direktzugriffsspeicherzelle mit einem vertikalen Transistor mit einem intern verbunden Streifen ohne eine direkte Verbindung zu dem Substrat, wobei das Verfahren die Schritte aufweist:
a) Übertragen eines Musters mit mehreren Stellen auf einen Fotolack, der auf einem Siliziumsubstrat bereitgestellt ist;
b) Entwickeln des im Schritt (a) übertragenen Musters, um selektiv Fotolack zu entfernen;
c) Ätzen eines tiefen Grabens in dem Siliziumsubstrat an jeder der mehreren Stellen, an denen im Schritt (b) Fotolack entfernt worden ist;
d) selektives Beschichten von Seitenwänden des im Schritt (c) geätzten tiefen Grabens mit einer SiN-Zwischenschicht;
e) Ausführen eines ersten Ausfüllens und Bilden einer Vertiefung mittels einer ersten Abscheidung in jedem tiefen Graben, wobei die Vertiefung eine Tiefe aufweist, die ausreichend ist, um darin einen vertikalen Transistor mit einem intern verbundenen Streifen zu bilden;
f) Abscheiden eines Randes um eine Peripherie des tiefen Grabens und Öffnen einer Unterseite des Randes in jedem tiefen Graben, derart, dass eine Tiefe jedes Randes gleich ist;
g) Entfernen der ersten Abscheidung von jedem tiefen Graben, Reinigen der SiN-Zwischenschicht und anschließendes Ausführen eines Nassbearbeitungsvorgangs, um jeden tiefen Graben seitlich zu ätzen;
h) Ausführen eines zweiten Füllens und Bilden einer Vertiefung mit einer zweiten Abscheidung in jedem tiefen Graben, wobei die Vertiefung der zweiten Füllung und Vertiefungsbildung eine Tiefe aufweist, derart, dass ein unterer Bereich des Randes bedeckt ist;
i) Implantieren einer Oxidschicht hinter der SiN-Zwischenschicht in einem oberen Bereich des Si-Substrats, der den tiefen Graben umgibt, wobei die Oxidschicht eine Tiefe aufweist, die zumindest gleich der Tiefe des Randes ist;
j) Entfernen der zweiten Abscheidung;
k) selektives Dotieren einer vergrabenen Platte auf einem unteren Bereich von Seitenwänden jedes tiefen Grabens durch Hineintreiben des Dotierstoffes in das Substrat an dem unteren Bereich;
l) Reinigen des tiefen Grabens;
m) Bilden eines Knotenpunktdielektrikums auf dem unteren Bereich der Seitenwände jedes tiefen Grabens;
n) Entfernen des Randes und der SiN-Zwischenschicht von einem oberen Bereich der Seitenwände jedes tiefen Grabens;
o) Ausführen einer dritten Füllung und Bildung einer Vertiefung mit einer dritten Abscheidung in jedem tiefen Graben, derart, dass die Vertiefung der dritten Füllung und Vertiefungsbildung kleiner ist als eine Höhe des oberen Bereichs der Seitenwände in jedem tiefen Graben;
p) Abscheiden eines dotierten intern verbundenen Streifens auf einem oberen Bereich der dritten Abscheidung in jedem tiefen Graben;
q) Durchführen einer Source/Drain- und Schwellwertspannungs-Implantation in eine Substratoberfläche an dem oberen Bereich der Seitenwände jedes tiefen Grabens;
r) Bilden eines Grabenoberseitenoxids auf einem oberen Bereich des intern verbundenen Streifens in jedem tiefen Graben;
s) Bilden eines Gateoxids entlang von freigelegten Seitenwänden jedes tiefen Grabens; und
t) Positionieren einer Gateelektrode innerhalb des tiefen Grabens.
9. Ein Verfahren nach Anspruch 8, wobei der Schritt (i) mittels einer internen thermischen Oxidation ausgeführt wird.
10. Ein Verfahren nach Anspruch 8, das ferner den Schritt aufweist:
Bilden eines vertieften Oberflächenstreifens auf der Speicherzelle, um einen elektrischen Anschluss zu dem Source/Drain herzustellen.
11. Ein Verfahren nach Anspruch 8, das ferner den Schritt umfasst:
Bilden eines Isolationsgrabens zwischen den tiefen Gräben, wobei der Isolationsgraben eine ausreichende Tiefe aufreist, um ein Arrayelement, von dem die Speicherzelle ein Teil ist, zu isolieren, wobei der Isolationsgraben eine Gestaltung aufweist, die von der Gestaltung und Form der Speicherzelle abhängt.
12. Ein Verfahren nach Anspruch 8, das ferner den Schritt umfasst:
Implantieren einer Bitleitungskontaktanschlussfläche auf der Substratoberfläche, die mit dem vertieften Oberflächenstreifen verbunden ist; und Bilden einer Wortleitungskontaktanschlussfläche, die mit der Gateelektrode in Kontakt ist.
13. Ein Verfahren nach Anspruch 8, das ferner die Schritte umfasst:
a) Einebenen der Speicherzelle, um eine unbedeckte planarisierte Substratoberfläche, unbedeckte planarisierte implantierte Oxidschichten und eine planare Gateelektrodenoberfläche zu bilden, wobei die Gateelektrode sich auf der Höhe der unbedeckten Substratoberfläche befindet;
b) Bilden eines vertieften Oberflächenstreifens in einem oberen Bereich der unbedeckten implantierten Oxidschicht, um eine elektrische Verbindung zu dem Source/Drain herzustellen,
c) Abscheiden eines Anschlussflächenoxids und Nitrids auf der Speicherzelle;
d) Bilden eines Isolationsgrabens zwischen den tiefen Gräben, wobei der Isolationsgraben eine Tiefe aufweist, die ausreicht, um ein Arrayelement, von dem die Speicherzelle ein Teil ist, zu isolieren, wobei der Isolationsgraben eine Gestaltungsform aufweist, die von der Gestalt und der Form der Speicherzelle abhängt;
e) Implantieren einer Bitleitungskontaktanschlussfläche auf der unbedeckten Substratoberfläche, die mit dem vertieften Oberflächenstreifen verbunden ist; und Bilden einer Wortleitungskontaktanschlussfläche, die mit der planarisierten Gateelektrodenoberfläche in Kontakt ist; und
f) Bilden von Kontakten auf der Bitleitungskontaktanschlussfläche und der Wortleitungskontaktanschlussfläche.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936512B2 (en) * 2002-09-27 2005-08-30 International Business Machines Corporation Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric
US6682982B1 (en) * 2002-10-03 2004-01-27 Taiwan Semiconductor Manufacturing Company Process method for 1T-SRAM
US6727141B1 (en) * 2003-01-14 2004-04-27 International Business Machines Corporation DRAM having offset vertical transistors and method
US7042705B2 (en) * 2003-01-30 2006-05-09 Infineon Technologies Ag Sidewall structure and method of fabrication for reducing oxygen diffusion to contact plugs during CW hole reactive ion etch processing
US20050285175A1 (en) * 2004-06-23 2005-12-29 International Business Machines Corporation Vertical SOI Device
US7078756B2 (en) * 2004-12-06 2006-07-18 International Business Machines Corporation Collarless trench DRAM device
US8008160B2 (en) * 2008-01-21 2011-08-30 International Business Machines Corporation Method and structure for forming trench DRAM with asymmetric strap
US7749835B2 (en) * 2008-03-14 2010-07-06 International Business Machines Corporation Trench memory with self-aligned strap formed by self-limiting process
US7879672B2 (en) * 2009-02-23 2011-02-01 International Business Machines Corporation eDRAM memory cell structure and method of fabricating
KR101087895B1 (ko) * 2009-07-31 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US8883623B2 (en) 2012-10-18 2014-11-11 Globalfoundries Inc. Facilitating gate height uniformity and inter-layer dielectric protection

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744386A (en) * 1994-12-22 1998-04-28 International Business Machines Corporation Method of fabricating a memory cell in a substrate trench
US5821579A (en) * 1994-11-21 1998-10-13 Lg Semicon Co., Ltd. Semiconductor memory device and method of manufacturing the same
US6144054A (en) * 1998-12-04 2000-11-07 International Business Machines Corporation DRAM cell having an annular signal transfer region
DE19943760C1 (de) * 1999-09-13 2001-02-01 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383864B2 (en) * 1997-09-30 2002-05-07 Siemens Aktiengesellschaft Memory cell for dynamic random access memory (DRAM)
US6043527A (en) * 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device
US6137128A (en) * 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
US6262448B1 (en) * 1999-04-30 2001-07-17 Infineon Technologies North America Corp. Memory cell having trench capacitor and vertical, dual-gated transistor
US6362040B1 (en) * 2000-02-09 2002-03-26 Infineon Technologies Ag Reduction of orientation dependent oxidation for vertical sidewalls of semiconductor substrates
DE10149725B4 (de) * 2001-10-09 2004-04-15 Promos Technologies, Inc. Anisotroper Herstellungsprozess von Oxidschichten in einem Substratgraben

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821579A (en) * 1994-11-21 1998-10-13 Lg Semicon Co., Ltd. Semiconductor memory device and method of manufacturing the same
US5744386A (en) * 1994-12-22 1998-04-28 International Business Machines Corporation Method of fabricating a memory cell in a substrate trench
US6144054A (en) * 1998-12-04 2000-11-07 International Business Machines Corporation DRAM cell having an annular signal transfer region
DE19943760C1 (de) * 1999-09-13 2001-02-01 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung

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