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Halbleiterspeicherzelle
sowie zugehöriges Herstellungsverfahren
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Die
vorliegende Erfindung bezieht sich auf eine Halbleiterspeicherzelle
sowie ein zugehöriges Herstellungsverfahren
und insbesondere auf eine Halbleiterspeicherzelle mit flachem Grabenkondensator
(shallow trench capacitor).
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Zukünftige Halbleiterbausteine
weisen einen hohen Bedarf für
große
und hochdichte Speicherbereiche auf. Der Gesamtverbrauch an zur
Verfügung stehender
Chipfläche
für derartige
eingebettete Speicherbereiche (embedded memory) weist bereits heute
ca. 50% der gesamten Chipfläche
auf und wird weiter steigen. Es werden daher hochdichte Halbleiterspeicherzellen
benötigt,
um den Speicherbereich so klein wie möglich zu halten und eine Gesamtgröße des Halbleiterbausteins
zu verringern, wodurch sich auch die Herstellungskosten reduzieren
lassen. Aus diesem Grund zeigt sich in der Halbleiterindustrie eine
Trendwende weg von herkömmlichen
6-Transistor-Halbleiterspeicherzellen
hin zu 1-Transistor-, 2-Transistor- und 3-Transistor-Halbleiterspeicherzellen
(1T/2T/3T), wodurch man eine höhere
Integrationsdichte, eine verbesserte Ausbeute und eine geringere
Empfindlichkeit gegenüber
sogenannten „soft errors" (soft error sensitivity)
bei verringerten Leckströmen
erhält.
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Im
Gegensatz zu einer 6-Transistor-Halbleiterspeicherzelle benötigen jedoch
1-Transistor-, 2-Transistor- und 3-Transistor-Halbleiterspeicherzellen
eine Kapazität
bzw. einen Kondensator zum Speichern von Ladungen sowie ein Auffrischen
der gespeicherten Ladungen in vorbestimmten Zeitabständen (refresh).
Da die Auffrisch-Rate von eingebetteten 1T/2T/3T-Halbleiterspeicherzellen wesentlich
höher sein
kann als die von herkömmlichen
DRAMS (Dynamic Random Access Memories) können kleinere Speicherkondensatoren
verwendet werden.
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Die 1 bis 3 zeigen vereinfachte Ersatzschaltbilder
für eine
jeweilige 1-Transistor-, 2-Transistor- und 3-Transistor-Halbleiterspeicherzelle,
wobei mit BL eine Bitleitung, mit WL eine Wortleitung und mit AT
ein jeweiliger Auswahltransistor bezeichnet werden, über die
ein Speicherkondensator C angesteuert werden kann.
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Gemäß 2 sind in der Zwei-Transistor-Halbleiterspeicherzelle
darüber
hinaus invertierte Wortleitungen WL/ und invertierte Bitleitungen
BL/ vorhanden, die über
einen weiteren Auswahltransistor AT den Speicherkondensator C ansteuern.
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Gemäß 3 wird in der 3-Transistor-Halbleiterspeicherzelle
der Speicherkondensator C einerseits über eine Schreib-Bitleitung BLW und eine Schreib-Wortleitung WLW sowie einen zugehörigen Auswahltransistor AT
beschrieben und über
eine Lese-Wortleitung WLR und eine Lese-Bitleitung
BLR und zugehörige zwei weitere Auswahltransistoren
AT ausgelesen.
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Zur
Realisierung derartiger 1T-, 2T-, 3T-Halbleiterspeicherzellen werden
beispielsweise sogenannte eingebettete DRAM-Halbleiterspeicherzellen verwendet.
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4 zeigt eine vereinfachte
Schnittansicht einer derartigen Ein-Transistor-Halbleiterspeicherzelle
mit tiefem Grabenkondensator.
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Gemäß 4 befindet sich hierbei
in einem Halbleitersubstrat 10 ein tiefer Graben zur Realisierung
eines tiefen Grabenkondensators DTC (deep trench capacitor), wobei
an der Grabenoberfläche
ein Kondensatordielektrikum CD und an der Oberfläche des Kondensatordielektrikums
eine elektrisch leitende Füllschicht
als Kondensator-Gegenelektrode CE1 ausgebildet ist, die gemeinsam
mit dem Halbleitersubstrat 10 als weiterer Kondensatorelektrode
den tiefen Grabenkondensator DTC realisiert. Als Auswahltransistor
AT werden üblicherweise Feldeffekttransistoren
mit einem Sourcegebiet S und einem Draingebiet D zum Festlegen eines
Kanals im Halbleitersubstrat 10 verwendet, wobei an der
Oberfläche des
Kanals ein Gatedielektrikum 60 und darauf eine Steuerelektrode
bzw. ein Gate ausgebildet ist, welche im Wesentlichen eine Wortleitung
WL realisiert. Das Sourcegebiet S ist beispielsweise über einen Sourcekontakt
KS bzw. ein entsprechendes Kontaktvia mit einer Bitleitung BL verbunden,
die sich beispielsweise in einer Metallisierungsebene befindet. In ähnlicher
Weise ist das Draingebiet D beispielsweise über eine erste Metallisierungsebene
M1, einen Drainkontakt KD und einen Kondensatorkontakt KC mit dem
tiefen Grabenkondensator DTC bzw. dessen Kondensator-Gegenelektrode
CE1 verbunden.
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Ferner
weisen Halbleiterschaltungen zum Festlegen von aktiven Gebieten
AA und insbesondere zum Isolieren der Schaltelemente wie beispielsweise
des Auswahltransistors AT sogenannte flache Grabenisolierungen STI
(shallow trench isolation) auf, die beispielsweise eine Linerschicht 20 und
eine Isolations-Füllschicht 30 aufweisen.
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Obwohl
mit derartigen DRAM-Halbleiterspeicherzellen auf Grund der Verwendung
von tiefen Grabenkondensatoren DTC Halbleiterspeicherzellen mit sehr
geringem Platzbedarf realisiert werden können, sind die Kosten insbesondere
auf Grund des Herstellungsprozesses für den tiefen Grabenkondensator DTC
außerordentlich
hoch.
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Üblicherweise
werden daher 1T-, 2T-, und 3T-Halbleiterspeicherzellen derzeit mit
sogenannten MOS/MIM-Kondensatoren (MOS/MIM-caps) realisiert, die
in ihrer Herstellung wesentlich kostengünstiger sind.
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5 zeigt eine vereinfachte
Schnittansicht einer 1-Transistor-Halbleiterspeicherzelle mit einem derartigen
MOS-Kondensator
MOSC, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente
bezeichnen wie in 4 und
auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
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Gemäß 5 ist demzufolge der Speicherkondensator
durch einen MOS-Kondensator MOSC realisiert, wobei als Kondensatorelektrode
CE2 das Halbleitersubstrat 10 oder ein darin ausgebildetes Dotiergebiet
dient, an dessen Oberfläche
ein Kondensatordielektrikum CD und darauf eine Kondensator-Gegenelektrode
CE1 beispielsweise als polykristalline Halbleiterschicht ausgebildet
wird. Wiederum wird die Kondensator-Gegenelektrode CE1 über einen
Kondensatorkontakt KC sowie einen Drainkontakt KD und eine vorzugsweise
erste Metallisierungsebene M1 mit dem Draingebiet D des Auswahltransistors
AT elektrisch verbunden. Obwohl auf diese Weise die Kosten wesentlich
reduziert werden können,
erhöht
sich der Flächenbedarf
für eine
derartige Halbleiterspeicherzelle stark, da der MOS- bzw. MIM-Kondensator
im Wesentlichen an der Oberfläche
des Halbleitersubstrats ausgebildet wird und seine Kapazität somit
direkt proportional zum Flächenverbrauch
der zur Verfügung
stehenden Bausteinfläche
steht.
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Aus
der Druckschrift
US
6,121,106 A ist darüber
hinaus eine Halbleiterspeicherzelle sowie ein zugehöriges Herstellungsverfahren
bekannt, wobei als Grabenkondensator ein sogenannter flacher Grabenkondensator
bzw. „shallow
trench capacitor" verwendet
wird. Hierbei werden zunächst
unter Verwendung eines Standard-Ätzverfahrens
flache Gräben im
Halbleitersubstrat ausgebildet, welche mit einem Kondensatordielektrikum
und einer Kondensator-Gegenelektrode zu einer Vielzahl von flachen
Grabenkondensatoren vervollständigt
werden. Zur Realisierung einer flachen Grabenisolierung (shallow
trench Isolation) wird abschließend
an jeweiligen flachen Grabenkondensatoren die Kondensator-Gegenelektrode
entfernt und anschließend
mit einer Isolations-Füllschicht
aufgefüllt.
Obwohl auf diese Weise durch Verwendung eines gemeinsamen Herstellungsverfahrens
zur Realisierung von flachen Gräben
sowohl für
die Grabenisolierungen als auch für die Grabenkondensatoren die Produktionskosten
bei verbesserter Integrationsdichte wesentlich verbessert werden
konnte, sind die Herstellungskosten weiterhin zu hoch.
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Aus
der gattungsbildenden Druckschrift
EP 0 149 799 B1 ist eine herkömmliche
Halbleiterspeicherzelle mit einem Speicherkondensator zum Speichern
von elektrischen Ladungen und zumindest einem mit dem Speicherkondensator
verbundenen Auswahltransistor zum Auswählen der Halbleiterspeicherzelle
bekannt, wobei der Auswahltransistor ein Sourcegebiet und ein Draingebiet
zum Festlegen eines Kanals in einem Halbleitersubstrat aufweist, und
an der Oberfläche
des Kanals ein Gatedielektrikum und darauf eine Steuerelektrode
ausgebildet ist. Der Speicherkondensator ist hierbei in einem Graben des
Halbleitersubstrats ausgebildet ist, wobei an der Grabenoberfläche ein
Kondensatordielektrikum und darauf eine elektrisch leitende Füllschicht
zur Realisierung einer Kondensator-Gegenelektrode ausgebildet ist. Die
Füllschicht
weist ferner einen Vorsprung auf, der sich außerhalb des Grabens bis zum
Source- oder Draingebiet erstreckt und damit elektrisch verbunden
ist. Wiederum ist das zugehörige
Herstellungsverfahren komplex und daher die Herstellungskosten für die Speicherzelle
hoch.
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Aus
der Druckschrift
US 4 577 395 ist
ferner das Ausbilden von gleich tiefen Gräben in einem Halbleitersubstrat
bekannt, wobei jedoch die Grabenisolierung keine Isolationsschicht
an der Grabenoberfläche
aufweist.
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Der
Erfindung liegt daher die Aufgabe zu Grunde eine Halbleiterspeicherzelle
sowie ein zugehöriges
Herstellungsverfahren zu schaffen, welches weiter verringerte Herstellungskosten
aufweist.
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Erfindungsgemäß wird diese
Aufgabe hinsichtlich der Halbleiterspeicherzelle durch die Merkmale
des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens
durch die Maßnahmen
des Patentanspruchs 6 gelöst.
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Insbesondere
durch das Ausbilden des Kondensatordielektrikums als Isolationsschicht
auch in der flachen Grabenisolierung an deren Grabenoberflächen, wobei
der Graben des Speicherkondensators die gleiche Tiefe wie die der
flachen Grabenisolierung aufweist, lassen sich die Herstellungskosten wesentlich
verringern.
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Darüber hinaus
kann die Füllschicht
zum Realisieren des Vorsprungs und der Kondensator-Gegenelektrode
auch für
die Steuerelektrode des Auswahltransistors verwendet werden, wodurch
die Herstellungskosten weiter gesenkt werden können.
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Vorzugsweise
wird ein Kontakt bzw. Kontaktvia sowohl auf einem Teil des Vorsprungs
als auch auf einem Teil des Sourceoder Draingebiets ausgebildet,
wodurch sich eine elektrische Kontaktierung kostengünstig weiter
verbessern lässt.
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Eine
derartige Kontaktierung lässt
sich jedoch auch durch eine sogenannte Silizidierung kostengünstig verbessern,
wobei als Füllschicht
polykristallines Halbleitermaterial verwendet wird, deren Oberfläche unter
Verwendung von metallischen Schichten silizidiert bzw. salizidiert
wird.
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Hinsichtlich
des Verfahrens werden zunächst gleich
tiefe Gräben
für zumindest
eine Grabenisolierung und den Speicherkondensator im Halbleitersubstrat
hergestellt und anschließend
eine Isolationsschicht zumindest an der Oberfläche der Gräben ausgebildet. Anschließend wird
eine Isolations-Füllschicht
an der Oberfläche
der Isolationsschicht in den Gräben
der Grabenisolierung ausgebildet und für den Auswahltransistor ein
Gatedielektrikum realisiert. Anschließend erfolgt nach dem Entfernen
der Isolations-Füllschicht
im Graben des späteren
Speicherkondensators ein ganzflächiges
Ausbilden einer elektrisch leitenden Füllschicht an der Oberfläche des
Halbleitersubstrats und des Grabens des Speicherkondensators, wobei
die Füllschicht
nachfolgend zum Realisieren einer auf dem Gatedielektrikum liegenden
Steuerelektrode für
den Auswahltransistor und einer Kondensator-Gegenelektrode für den Speicherkondensator
strukturiert wird. Nach dem Ausbilden der Source- und Draingebiete wird das Source- oder
das Draingebiet des Auswahltransistors mit der Kondensator-Gegenelektrode
des Speicherkondensators verbunden. Da sowohl die Gräben für die Grabenisolierung
und den Speicherkondensator als auch die Gegenelektrode des Speicherkondensators
und die Steuerelektrode des Auswahltransistors in einem gemeinsamen
Herstellungsprozess ausgebildet werden können, werden die Herstellungskosten
weiter verringert.
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Zur
weiteren Verbesserung der elektrischen Eigenschaften werden Dotierwannen
im Halbleitersubstrat ausgebildet.
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Ferner
kann ein Vorsprung aus der Füllschicht
derart strukturiert werden, dass er sich von der Kondensator-Gegenelektrode
bis zum Source- oder Draingebiet erstreckt und somit eine vereinfachte
Kontaktierung ermöglicht.
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In
den weiteren Unteransprüchen
sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
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Die
Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme
auf die Zeichnung näher
beschrieben.
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Es
zeigen:
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1 bis 3 vereinfachte
Ersatzschaltbilder einer 1T/2T/3T-Halbleiterspeicherzelle gemäß dem Stand
der Technik;
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4 eine
vereinfachte Schnittansicht einer 1T-Halbleiterspeicherzelle mit
tiefem Grabenkondensator gemäß dem Stand
der Technik;
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5 eine
vereinfachte Schnittansicht einer 1T-Halbleiterspeicherzelle mit
MOS-Kondensator gemäß dem Stand
der Technik;
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6A bis 6D vereinfachte
Schnittansichten zur Veranschaulichung von wesentlichen Verfahrensschritten
bei der Herstellung einer erfindungsgemäßen 1T-Halbleiterspeicherzelle;
und
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7 eine
vereinfachte Draufsicht der erfindungsgemäßen Halbleiterspeicherzelle
gemäß 6D.
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Die 6A bis 6D zeigen
vereinfachte Schnittansichten zur Veranschaulichung wesentlicher
Verfahrensschritte bei der Herstellung einer erfindungsgemäßen 1-Transistor-Halbleiterspeicherzelle,
wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente
bezeichnen wie in den 1 bis 5 und auf
eine wiederholte Beschreibung nachfolgend verzichtet wird.
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Gemäß 6A wird
zunächst
ein Halbleitersubstrat 1 vorbereitet, wobei vorzugsweise
ein Silizium-Halbleitersubstrat verwendet wird. Insbesondere können bei
einem derartigen Vorbereitungsschritt Dotierwannen 1A und 1B im
Halbleitersubstrat 1 ausgebildet werden, welche vom entgegengesetzten Leitungstyp
sind und somit das Auftreten von Leckströmen wirkungsvoll verhindern.
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Nach
dem Ausbilden der p-Wanne 1A und der n-Wanne 1B in
einem schwach dotierten oder undotierten Halbleitersubstrat 1 werden
zunächst
vorzugsweise flache Gräben
(shallow trenches) mit gleicher Grabentiefe für zumindest eine spätere Grabenisolierung
STI und einen späteren
Speicherkondensator STC im Halbleitersubstrat 1 bzw. den
Wannen 1A und 1B ausgebildet, wobei vorzugsweise
eine Grabenisolierung STI im Grenzbereich der Dotierwannen 1A und 1B zur
Verbesserung der Isolationseigenschaften angeordnet ist.
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Obwohl
diese flachen Gräben
vorzugsweise in einem gemeinsamen Herstellungsschritt unter Verwendung
einer gemeinsamen fotolithographischen Maske gleichzeitig hergestellt
werden, können
sie auch voneinander getrennt ausgebildet werden. Vorzugsweise wird
zum Ausbilden der Gräben
ein standardisiertes sogenanntes STI-Ätzverfahren (shallow trench
isolation etch) verwendet, wie es für eine Vielzahl von Halbleiterschaltungen
standardmäßig vorgesehen
ist. Derartige STI-Gräben
bzw. flache Gräben
besitzen typischerweise ein Verhältnis
Breite/Tiefe von 1/3 bis 1/4 und weisen derzeit eine Tiefe von ca.
500 nm auf. Zur Maskierung können
unkritische und somit kostengünstige
sogenannte RX-Masken als lithographische Masken verwendet werden.
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Anschließend wird
eine Isolationsschicht 2 zumindest an der Oberfläche der
Gräben
für die
Grabenisolierung STI ausgebil det, wobei sie gemäß 6A vorzugsweise
ganzflächig
an der Oberfläche des
Halbleiterwafers 1 und somit auch in allen Gräben der
Grabenisolierungen STI und des Speicherkondensators STC ausgebildet
wird. Beispielsweise wird eine ca. 10 nm dicke Oxidschicht, Nitridschicht und/oder
eine Schicht aus einem sogenannten High-k-Dielektrikum (d.h. Dielektrikum
mit hoher Dielektrizitätskonstante)
ganzflächig
und konformal abgeschieden. Diese Isolationsschicht 2 dient
hierbei als sogenannte „Linerschicht" für die spätere Grabenisolierung
STI und im späteren
Speicherkondensator STC als Kondensatordielektrikum CD.
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Abschließend wird
eine Isolations-Füllschicht 3 an
der Oberfläche
der Isolationsschicht 2 innerhalb der Gräben der
Grabenisolierung STI ausgebildet, wobei vorzugsweise TEOS als Isolations-Füllschicht 3 ganzflächig, d.h.
auch im Graben des Speicherkondensators STC, abgeschieden wird.
Diese Isolations-Füllschicht 3 wird
unter Verwendung einer nicht dargestellten Maske im Bereich des
Speicherkondensators STC und insbesondere innerhalb des Grabens
für den
Speicherkondensator entfernt und ansonsten z.B. bis zu der an der
Oberfläche
des Halbleiterwafers befindlichen Isolationsschicht 2 zurückgebildet
wird. Auf diese Weise erhält
man die in 6A dargestellte Schnittansicht
mit ihren Grabenisolierungen STI und dem teilfertigen Speicherkondensator
STC.
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Optional
kann bei diesem Entfernen der Isolations-Füllschicht 3 innerhalb
des Grabens für
den Speicherkondensator STC auch die darin ausgebildete Isolationsschicht 2 entfernt
werden und in einem nicht dargestellten weiteren Verfahrensschritt
ein alternatives Kondensatordielektrikum an der Grabenoberfläche des
Grabens für
den späteren
Speicherkondensator STC ausgebildet werden. Auf diese Weise können die
Kondensatoreigenschaften weiter verbessert werden, wobei sich jedoch
die Herstellungskosten erhöhen.
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Gemäß 6B wird
beispielsweise nach einem Planarisierungsschritt, in dem die Isolationsschicht 2 an
der Oberfläche
des Halbleitersubstrats 1 außerhalb der Gräben zum
Freilegen des Halbleitersubstrats entfernt wird, zunächst ein
Gatedielektrikum zumindest im Bereich der Oberfläche des Halbleitersubstrats 1 für einen
späteren
Auswahltransistor AT ausgebildet. Vorzugsweise wird als Gatedielektrikum 4 ein
thermisches Oxid ganzflächig
am Halbleitersubstrat 1 bzw. einem Halbleiterwafer ausgebildet, wobei
alle nicht bedeckten freien Halbleiterflächen in eine hochwertige Gateoxidschicht
mit einer Dicke von 1 bis 3 Nanometer umgewandelt
werden.
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Grundsätzlich kann
das Ausbilden des Gatedielektrikums 4 auch vor dem Entfernen
der Isolations-Füllschicht 3 für den Speicherkondensator
STC durchgeführt
werden, wobei jedoch ein Planarisierungsschritt zum Freilegen der
Oberfläche
des Halbleitersubstrats 1 zwischen den Gräben bereits
vorher stattgefunden hat.
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Vor
dem Ausbilden des Gatedielektrikums bzw. Gateoxids 4 können beispielsweise
Reinigungsverfahren zur Verbesserung einer Oberflächenqualität vorgeschaltet
werden.
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Abschließend wird
gemäß 6B eine
elektrisch leitende Füllschicht 5 ganzflächig an
der Oberfläche
des Halbleitersubstrats 1 und innerhalb des Grabens für den späteren Speicherkondensator
STC ausgebildet, wobei vorzugsweise insitu dotiertes polykristallines
Halbleitermaterial wie beispielsweise Polysilizium in einer Dicke
von 300 Nanometer abgeschieden wird. Auf diese Weise wird der Graben
für den
Speicherkondensator STC vollständig
mit elektrisch leitendem Material aufgefüllt, wobei ferner auch die
Oberflächen
des Halbleitersubstrats 1 sowie die Grabenisolierungen
mit dieser elektrisch leitenden Füllschicht 5 bedeckt
sind.
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Alternativ
zum vorgeschlagenen dotierten Polysilizium kann auch ein metallisches
Material als elektrisch leitende Füll schicht 5 abgeschieden
werden. Optional können
darüber
hinaus Planarisierungsschritte für
die Füllschicht 5 zumindest
im Bereich des späteren
Speicherkondensators STC durchgeführt werden.
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Gemäß 6C wird
in einem weiteren Verfahrensschritt anschließend die Füllschicht 5 zum Realisieren
einer auf dem Gatedielektrikum 4 liegenden Steuerelektrode
G bzw. einer entsprechenden Wortleitung WL für den Auswahltransistor und
einer Kondensator-Gegenelektrode CE1, welche innerhalb des Grabens
für den
Speicherkondensator STC durch die Füllschicht ausgebildet wurde,
strukturiert. Dieses Strukturieren erfolgt nunmehr mittels einer
kritischen Maske und vorzugsweise mittels eines fotolithographischen
Verfahrens.
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Obwohl
der Speicherkondensator STC auch in einem Graben unmittelbar neben
dem Auswahltransistor AT ausgebildet werden kann, wird zur Verbesserung
der Leckstromeigenschaften der Speicherkondensator STC vorzugsweise
durch eine flache Grabenisolierung STI vom Auswahltransistor AT getrennt.
Die Füllschicht 5 kann
daher ferner einen Vorsprung F aufweisen, der derart strukturiert
ist, dass er sich von der Kondensator-Gegenelektrode CE1 bis hin
zum Draingebiet D erstreckt. Insbesondere für den Fall einer zwischen Auswahltransistor AT
und Speicherkondensator STC vorhanden Grabenisolierung STI ist dieser
Vorsprung F zumindest teilweise oberhalb dieser dazwischen liegenden
Grabenisolierung STI ausgebildet.
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Nach
dem Strukturieren der Füllschicht 5,
mit der gleichzeitig die Steuerelektrode G des Auswahltransistors
AT realisiert wird und das Gatedielektrikum 4 seitlich
von der Steuerelektrode zum Freilegen des Halbleitersubstrats 1 vollständig entfernt
wird, erfolgt das Ausbilden von Source- und Draingebieten S und
D für den
Auswahltransistor AT beispielsweise mittels Ionenimplantation. Üblicherweise
benötigte Spacer
bzw. Seitenwandisolationsschichten an den Seitenwänden des
Gatestapels sind hierbei in gleicher Weise wie mögliche Anschlussimplantationen nicht
dargestellt, jedoch trotzdem vorhanden.
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Gemäß 6D erfolgt
abschließend
das elektrische Verbinden der Halbleiterspeicherzelle, wobei insbesondere
das Draingebiet D des Auswahltransistors AT mit der Kondensator-Gegenelektrode CE1
des Speicherkondensators STC verbunden wird.
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Vorzugsweise
erfolgt diese elektrische Verbindung mittels eines Drainkontakts
KD, der sowohl auf einem Teil der Füllschicht und insbesondere
des Vorsprungs F der Füllschicht 5 als
auch auf einem Teil des Draingebiets D ausgebildet wird. Auf diese Weise
erhält
man eine hervorragende Kontaktierung zwischen dem Auswahltransistor
AT und dem Speicherkondensator STC. Darüber hinaus kann das Sourcegebiet
S des Auswahltransistors AT über
einen Sourcekontakt bzw. Sourcekontaktvia KS mit einer Bitleitung
BL in einer darüber
liegenden Metallisierungslage verbunden werden. Zum Kontaktieren der
Kondensatorelektrode CE2 bzw. der Dotierwanne 1A ist beispielsweise
ein p+-Dotiergebiet 6 in der Nähe des Speicherkondensators
STC ausgebildet, welches vorzugsweise gleichzeitig mit den Source- und
Draingebieten S und D selbstjustierend ausgebildet werden kann.
Dieses Dotiergebiet 6 wird wiederum beispielsweise über einen
Kondensatorkontakt bzw. Kondensatorkontaktvia KC an eine weitere
Metallisierungsebene VSS zur Realisierung eines Masse-Anschlusses
verbunden.
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7 zeigt
eine vereinfachte Draufsicht der in 6D dargestellten
erfindungsgemäßen 1T-Halbleiterspeicherzelle,
wobei wiederum gleiche Bezugszeichen gleiche oder entsprechende
Schichten bzw. Elemente bezeichnen wie in 6A und
auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
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Gemäß 7 müssen demzufolge
die vorstehend beschriebenen Gräben
sich nicht unbegrenzt im Halbleitersubstrat bzw. Halbleiterwafer 1 erstrecken,
sondern können
insbesondere für
die Speicherkondensatoren STC rechteckförmige Vertiefungen darstellen.
Ferner kann der Graben STC auch unmittelbar an den Auswahltransistor
AT heranreichen, wodurch die Flächenausnutzung
auf Kosten der Leckeigenschaften verbessert ist. Ferner kann auch
der Vorsprung F entfallen, wobei der Kontakt KD sowohl auf dem Teil
des Draingebiets D als auch auf einem Teil der Kondensator-Gegenelektrode
CE1 ausgebildet ist. Die Steuerelektrode G kann hierbei über einen
Gatekontakt KG mit einer Wortleitung WL verbunden sein.
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Ferner
kann die Füllschicht 5 im
Falle der Verwendung einer polykristallinen Halbleiterschicht mittels
eines sogenannten Silizid-Verfahrens silizidiert bzw. salizidiert
werden, wobei unter Abscheidung einer metallischen Schicht an den
Silizium-Halbleiteroberflächen eine
hochleitfähige
Silizidschicht ausgebildet wird. In diesem Fall kann der Kontakt
KD sogar entfallen, da die zuverlässige Kontaktierung zwischen
Speicherkondensator und Draingebiet durch den Vorsprung F, der bis
in das Draingebiet hineinreicht, zuverlässig realisiert werden kann. Hierbei
ist jedoch darauf zu achten, dass am Übergang zwischen dem Vorsprung
F und dem Draingebiet D keine isolierenden Spacer ausgebildet sind.
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Insbesondere
durch das Ausbilden der Gräben
und der Grabenisolierschicht in einem gemeinsamen Verfahren sowie
dem Ausbilden der Steuerelektrode und der Kondensator-Gegenelektrode
in einem weiteren gemeinsamen Verfahren können die Herstellungskosten
wesentlich verringert werden.
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Insbesondere
für das
Kondensatordielektrikum sollten daher die elektrischen Materialien
mit hoher relativer Dielektrizitätskonstante
sowie hoher Temperaturstabilität
verwendet werden, welcher mit guter Konformität sowie struktureller und elektrischer Homogenität ausgebildet
werden können.
Je dünner derartige
Kondensatordielektrika sind und je höher deren Dielektrizitätskonstante
ist, desto höher
wird die entsprechende Kondensatorkapazität. Da in zukünftigen
Technologien die STI- Tiefe
mit zunehmender Integrationsdichte steigt, ergeben sich bei einem derartigen
Verfahren darüber
hinaus steigende Kapazitäten
für die
Speicherkondensatoren in zukünftigen
Technologien.
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Die
Erfindung wurde vorstehend anhand einer 1-Transistor-Halbleiterspeicherzelle
beschrieben, die in einem Silizium-Halbleitersubstrat ausgebildet ist.
Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher
Weise die in 2 und 3 dargestellten
2-Transistor- und 3-Transistor-Halbleiterspeicherzellen sowie alternative
Halbleitermaterialien. Ferner kann an Stelle des Draingebiets auch
das Sourcegebiet des Auswahltransistors mit dem Speicherkondensator
verbunden werden. In gleicher Weise können auch Dotierungen vom entgegengesetzten
Leitungstyp verwendet werden. Obwohl der Graben für den Speichertransistor
im Wesentlichen rechteckförmig
ausgebildet ist, kann er in gleicher Weise eine ovale Form aufweisen
oder quadratisch sowie kreisförmig
ausgebildet sein.
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- 1A,
- 1B Dotierwannen
- 1,
- 10 Halbleitersubstrat
- 2,
- 20 Isolationsschicht
- 3,
- 30 Isolations-Füllschicht
- 4,
- 60 Gatedielektrikum
- 5
- Elektrisch
leitende Füllschicht
- 6
- Dotiergebiet
- CE1
- Kondensator-Gegenelektrode
- CD
- Kondensatordielektrikum
- CE2
- Kondensator-Elektrode
- KC
- Kondensatorkontakt
- M1
- Metallisierung
- KD
- Drainkontakt
- KS
- Sourcekontakt
- BL
- Bitleitung
- WL
- Wortleitung
- AT
- Auswahltransistor
- S
- Sourcegebiet
- D
- Draingebiet
- STI
- flache
Grabenisolierung
- DTC
- tiefer
Grabenkondensator
- MOSC
- MOS-Kondensator
- C,
STC
- Speicherkondensator
- F
- Vorsprung
der Füllschicht
- VSS
- Masseanschluss
- KG
- Gatekontakt
- AA
- aktives
Gebiet