DE10141145A1

DE10141145A1 - Device for associating transmitted data signals with regenerated data signals derived from serial multiplex signals has produces clock signal phase step to change data signal association

Info

Publication number: DE10141145A1
Application number: DE2001141145
Authority: DE
Inventors: Reinhold Noe
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-08-20
Filing date: 2001-08-20
Publication date: 2003-04-03

Abstract

The device has a demultiplexer (DEMUX) whose state depends on the phase of a clock signal and a phase regulator (PL)that adjusts the clock signal phase. A cycle slippage device produces a phase step in the clock signal phase so that the association of the transmitted data signals (d1-dn) to the regenerated signals (d1r-dnr) is altered.

Description

Bei der seriellen Datenübertragung, beispielsweise über Lichtwellenleiter mittels intensitätsmodulierter Lasersignale, werden parallel vorliegende Datensignale durch einen Multiplexer auf eine höhere Datenrate hochgesetzt. Empfängerseitig werden die Daten des einen Datensignals in einem Entscheider regeneriert. Das regenerierte Datensignal wird in einem Demultiplexer wieder in parallele Datensignale niedrigerer Datenrate heruntergesetzt. Die Taktsignale der niedrigeren Demultiplexebenen werden einer Frequenzteilerkette entnommen; die Taktsignale der höchsten Demultiplexebene direkt aus einem steuerbaren Oszillator VCO, dessen Frequenz beispielsweise gleich der Bitfolgefrequenz des seriellen Datensignals ist. Dies wird durch eine Phasenregelschleife sichergestellt. With serial data transmission, for example via Optical fiber using intensity-modulated Laser signals, data signals present in parallel a multiplexer increased to a higher data rate. The data of the one data signal are received in a decision maker regenerates. The regenerated data signal is converted back into parallel data signals in a demultiplexer reduced data rate. The clock signals of the lower demultiplex levels become one Frequency divider chain removed; the clock signals of the highest Demultiplex level directly from a controllable oscillator VCO, its frequency, for example, is equal to the bit rate of the serial data signal. This is done by a Phase locked loop ensured.

Ein praktisches Problem ist es, daß zum Zeitpunkt des Einrastens der Zustand der Frequenzteilerkette - und ggf. auch des steuerbaren Oszillators VCO - oft nicht so beschaffen ist, daß die Datensignale der niedrigeren Demultiplexebenen denjenigen Demultiplexausgangen zugeordnet werden, denen sie zugeordnet werden müßten. A practical problem is that at the time of Snap in the condition of the frequency divider chain - and if necessary also of the controllable oscillator VCO - often not so is that the data signals of the lower Demultiplex levels assigned to those demultiplex outputs to which they should be assigned.

Bisher wurde das Problem so gelöst, daß ein Zuordnungsbaustein diese Vertauschungen rückgängig macht. Der Zuordnungsbaustein wird dabei durch eine Rahmenerkennungseinrichtung FRD gesteuert. Am Ende dieses Prozesses erhält die Rahmenenerkennungseinrichtung FRD stets das korrekte Rahmenwort und ändert die Zuordnungen von Datensignalen im Zuordnungsbaustein nicht mehr. So far, the problem has been solved so that a Assignment module reverses these interchanges. The Assignment module is by a Frame recognition device controlled by FRD. At the end of this The FRD always receives processes the correct frame word and changes the assignments of No more data signals in the assignment block.

Der vorliegenden Erfindung liegt die Aufgabe zu Grunde, eine Vorrichtung zur Zuordnung von gesendeten Datensignalen zu regenerierten Datensignalen, die aus einem seriellen Multiplexsignal gewonnen werden, zur Frequenzstabilisierung zur Verfügung zu stellen, die eine vereinfachte Zuordnung der jeweiligen Signale ermöglicht. The present invention is based on the object Device for assigning transmitted data signals to regenerated data signals coming from a serial Multiplex signal can be obtained for frequency stabilization to provide a simplified mapping of the enables respective signals.

Diese Aufgabe wird erfindungsgemäß durch eine Vorrichtung mit den Merkmalen des Anspruchs gelöst. Bevorzugte und vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben. This object is achieved by a device with solved the features of the claim. Preferred and advantageous embodiments of the invention are in the Subclaims specified.

Danach ist erfindungsgemäß vorgesehen, bei einer Vorrichtung mit einem Demultiplexer, dessen Zustand von der Phase eines Taktsignals abhängt, und einem Phasenregler, der die Phase des Taktsignals einstellt, einen Zyklusverrutscher vorzusehen, welcher einen Phasensprung der Phase des Taktsignals erzeugt, so daß die Zuordnung der gesendeten Datensignale zu den regenerierten Datensignalen geändert wird. According to the invention, there is provision for a device with a demultiplexer, the state of which from the phase one Clock signal depends, and a phase controller, the phase of the clock signal sets a cycle slip to provide a phase shift in the phase of the Clock signal generated so that the assignment of the transmitted Changed data signals to the regenerated data signals becomes.

Somit ist ein Zyklusverrutscher vorgesehen, welcher die Frequenz eines steuerbaren Oszillators VCO kurzzeitig so erhöht oder erniedrigt, daß bis zum erneuten Einrasten einer Phasenregelschleife PLL ein Phasensprung über einen oder mehrere Einrastpunkte der Phasenregelschleife PLL auftritt. Eine Rahmenerkennungseinrichtung FRD kann dies so oft initiieren, bis die kumulierten Phasensprünge insgesamt über so viele Einrastpunkte der Phasenregelschleife PLL erfolgt sind, daß die Rahmenerkennungseinrichtung FRD die korrekte Zuordnung der Datensignale di signalisiert. Thus, a cycle slip is provided, which the Frequency of a controllable oscillator VCO for a short time increased or decreased that until another click Phase locked loop PLL a phase jump over one or several locking points of the phase locked loop PLL occurs. A frame recognition device FRD can do this so often initiate until the accumulated phase jumps total over so many locking points of the phase locked loop PLL takes place are that the frame recognition device FRD the correct Assignment of the data signals di signals.

Die erfindungsgemäße Lösung kommt dabei ohne einen im Stand der Technik erforderlichen Zuordnungsbaustein aus und ist daher besonders einfach und preisgünstig. Im weiter unten beschriebenen Ausführungsbeispiel der Erfindung bestünde ein solcher Zuordnungsbaustein aus 16 16 : 1-Selektoren, also aus insgesamt 240 2 : 1-Selektoren, sowie 16 Datenpuffer mit einem Fan-Out von jeweils 16. The solution according to the invention comes without one in the state the assignment module required from the technology and is therefore particularly simple and inexpensive. Im below described embodiment of the invention would exist such an assignment block consisting of 16 16: 1 selectors, that is to say from a total of 240 2: 1 selectors, as well as 16 data buffers with one Fan-out of 16 each.

Die Notwendigkeit zur korrekten Zuordnung von parallelen Datensignalen ergibt sich normalerweise nur beim ersten Einschalten der Datenübertragungsstrecke und nach ungewollten Unterbrechungen der Verbindung. Diese treten nur selten auf. Die im Vergleich zum Stand der Technik benötigte größere Zeit bis zur korrekten Zuordnung von Daten ist daher tolerierbar. Bei einer natürlichen Frequenz der Phasenregelschleife jenseits von 1 MHz erfordern selbst 15 Phasensprünge um je 180° nur einen Zeitaufwand von geschätzt < = 15 µs. The need for correct allocation of parallel Data signals usually only arise on the first Switch on the data transmission path and after unwanted Interruptions in the connection. These rarely occur. The longer time required compared to the prior art up to the correct assignment of data is therefore tolerable. At a natural frequency of the phase locked loop beyond 1 MHz, even 15 phase jumps each require 180 ° only an estimated time expenditure of <= 15 µs.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnung anhand mehrerer Ausführungsbeispiele näher erläutert. Es zeigen: The invention is described below with reference to the Figures of the drawing using several exemplary embodiments explained in more detail. Show it:

Fig. 1 ein Schaltbild einer Vorrichtung zur Zuordnung von gesendeten Datensignalen, die gemultiplext als serielles Datensignal übertragen werden, zu regenerierten Datensignalen, welche durch Demultiplexen aus dem seriellen Datensignal gewonnen werden; Fig. 1 is a diagram of an apparatus for allocating transmitted data signals which are multiplexed as a serial data signal is transferred to the regenerated data signals, which are obtained by demultiplexing from the serial data signal;

Fig. 2 ein Schaltbild eines Regenerators der Vorrichtung der Fig. 1; Fig. 2 is a circuit diagram of a regenerator of the device of Fig. 1;

Fig. 3 ein Schaltbild eines 1 : 2 Demultiplexer der Fig. 2; Fig. 3 is a circuit diagram of a 1: 2 demultiplexer of Fig. 2;

Fig. 4 ein Schaltbild einer Demultiplexervorrichtung der Fig. 1; Fig. 4 is a circuit diagram of a demultiplexer device of Fig. 1;

Fig. 5 ein Schaltbild eines Demultiplexers der Demultiplexervorrichtung der Fig. 4; FIG. 5 is a circuit diagram of a demultiplexer of the demultiplexer device of FIG. 4;

Fig. 6 ein Schaltbild eines Phasenreglers und Fig. 6 is a circuit diagram of a phase controller and

Fig. 7 die zeitlichen Abläufe mehrerer Signale der Vorrichtung der Fig. 1. Fig. 7 shows the timings of a plurality of signals of the apparatus in FIG. 1.

In Fig. 1 ist eine seriellen Datenübertragungsstrecke gezeichnet, bestehend aus einem Multiplexer MUX, welcher n Datensignale di mit i = 1 . . . n, wobei n bevorzugt eine Zweierpotenz ist und hier den Wert n = 16 habe, in einen seriellen Datensignal din zusammenführt. Verstärker sind der Übersichtlichkeit hier und in den folgenden Figuren nicht eingezeichnet. Dem Multiplexer MUX kann ein Synchronisierbaustein SYNC vorgeschaltet sein. Ebenfalls vorgeschaltet ist ein Rahmenerzeuger FRG, welcher durch Hinzufügen von Rahmenerkennungsinformationen FRI, vorzugsweise in Form bestimmter Bits, eine eindeutige Erkennung mindestens eines der verschiedenen Datensignale di erlaubt. In Fig. 1, a serial data transmission path is drawn, consisting of a multiplexer MUX, which n data signals di with i = 1. , , n, where n is preferably a power of two and here has the value n = 16, merges into a serial data signal din. For clarity, amplifiers are not shown here or in the following figures. A synchronization module SYNC can be connected upstream of the multiplexer MUX. Also connected upstream is a frame generator FRG which, by adding frame identification information FRI, preferably in the form of certain bits, permits unambiguous identification of at least one of the various data signals di.

Das serielle Datensignal ds wird übertragen, beispielsweise über einen Lichtwellenleiter LWL. Am Eingang des Lichtwellenleiters LWL befindet sich ein elektro-optischer Wandler E/O, am Ende ein opto-elektrischer Wandler O/E. Empfängerseitig wird das serielle Datensignal ds in einem Regenerator-Demultiplexer RD in n regenerierte Datensignale dir mit i = 1 . . . n zurück verwandelt. The serial data signal ds is transmitted, for example via an optical fiber. At the entrance of the Optical fiber is an electro-optical Converter E / O, at the end an opto-electrical converter O / E. On the receiver side, the serial data signal ds is combined in one Regenerator-demultiplexer RD in n regenerated data signals you with i = 1. , , n transformed back.

Empfängerseitig ist dem Regenerator-Demultiplexer RD ein Rahmenerkenner FRD nachgeschaltet. Er untersucht mindestens einen regenerierten Datensignal dir mit i = 1 . . . n und erkennt, ob dieser mit dem entsprechenden im Rahmenerzeuger FRG gekennzeichneten Datensignal di übereinstimmt. Dies erfolgt aufgrund der beigefügten Rahmenerkennungsinformation FRI. In einem Rahmenentferner FRR werden anschließend alle im Rahmenerzeuger FRG hinzugefügten Bits von den Datensignalen dir entfernt. The regenerator demultiplexer RD is on the receiver side FRD frame detector connected downstream. He is investigating at least a regenerated data signal dir with i = 1. , , n and recognizes whether this matches the corresponding one in the frame producer FRG marked data signal di matches. This is based on the attached frame recognition information FRI. In a frame remover FRR, all in the Frame generator FRG added bits from the data signals away from you

Im Ausführungsbeispiel enthält der Regenerator-Demultiplexer RD einen Regenerator CDR_DEMUX und einen Demultiplexer DEMUX. In the exemplary embodiment, the regenerator demultiplexer contains RD a regenerator CDR_DEMUX and a demultiplexer DEMUX.

Eine mögliche Innenschaltung des Regenerators CDR_DEMUX zeigt Fig. 2. Das serielle Datensignal ds wird einem von einem Taktsignal clk getakteten 1 : 2-Demultiplexer CD in zwei halbratige Datensignale ds1, ds2 aufgeteilt. Dies erfolgt gemäss Fig. 3 durch zwei D-Flip-Flops DFF1, DFF2, welche durch Signalflanken entgegengesetzter Polarität des Taktsignals cl getaktet werden. A possible internal connection of the regenerator CDR_DEMUX is shown in FIG. 2. The serial data signal ds is divided into two half-rate data signals ds1, ds2 by a 1: 2 demultiplexer CD clocked by a clock signal clk. This is done according to FIG. 3 by two D-flip-flop DFF1, DFF2, which by an opposite polarity signal edges of the clock signal are clocked cl.

Der Regenerator CDR_DEMUX enthält außerdem einen Taktphasendetektor PD, welcher ein Phasenfehlersignal PCTL abgibt, dessen zeitlicher Mittelwert wenigstens in der Umgebung einer optimal gewählten Phase des Taktsignals clk zur Abweichung der Phase des Taktsignals clk vom optimal gewählten Wert dieser Phase proportional ist. Das Taktsignal clk wird von einem steuerbaren Oszillator VCO erzeugt, dessen Frequenz durch ein Steuersignal VCTL, welches vorzugsweise eine Spannung ist, verändert werden kann. The regenerator CDR_DEMUX also contains one Clock phase detector PD, which has a phase error signal PCTL delivers, whose temporal mean at least in the Environment of an optimally selected phase of the clock signal clk for the deviation of the phase of the clock signal clk from the optimal selected value is proportional to this phase. The clock signal clk is generated by a controllable oscillator VCO, the Frequency by a control signal VCTL, which preferably is a tension that can be changed.

Eine mögliche Innenschaltung des Demultiplexers DEMUX zur Extraktion der n regenerierten Datensignale dir aus den halbratigen Datensignalen ds1, ds2 ist in Fig. 4 dargestellt. Er ist hier als zwei 1 : 8-Demultiplexer für je einen halbratigen Datensignal ds1, ds2 ausgeführt, bildet also einen 2 : 16-Demultiplexer. Das Taktsignal clk wird einer Kette von 1 : 2-Frequenzteilern C1/2 zugeführt, an deren Ende ein niederratiges Taktsignal clkn zur Verfügung steht. Die Ausgangssignale der 1 : 2-Frequenzteiler C1/2 steuern je eine Demultiplexerebene des Demultiplexers DEMUX mit einem oder mehreren weiteren, vorzugsweise laufzeitkompensierten 1 : 2- Demultiplexern DD. A possible internal connection of the demultiplexer DEMUX for extracting the n regenerated data signals dir from the half-rate data signals ds1, ds2 is shown in FIG. 4. It is designed here as two 1: 8 demultiplexers for each half-rate data signal ds1, ds2, and thus forms a 2:16 demultiplexer. The clock signal clk is fed to a chain of 1: 2 frequency dividers C1 / 2, at the end of which a low-rate clock signal clkn is available. The output signals of the 1: 2 frequency dividers C1 / 2 each control one demultiplexer level of the demultiplexer DEMUX with one or more further, preferably delay-compensated 1: 2 demultiplexers DD.

Eine mögliche Innenschaltung einzelner laufzeitkompensierter weiterer 1 : 2 Demultiplexer DD ist in Fig. 5 gezeigt. Die Funktion ist identisch mit der oben beschriebenen Funktion des ersten 1 : 2-Demultiplexers CD, doch sind den beiden eingangsseitigen D-Flip-Flops DFF1, DFF2 weitere D-Flip-Flops DFF3, DFF5 bzw. DFF4 nachgeschaltet, die in ihrer Abfolge abwechselnd durch Taktflanken unterscheidlicher Polarität gesteuert werden. Eines der Ausgangssignale durchläuft ein D- Flip-Flop mehr als das andere, so daß die beiden letzten D- Flip-Flops DFF5, DFF4 durch Taktflanken gleicher Polarität angesteuert werden und somit synchron zueinander sind. Eine solche Laufzeitkompensation, oder eine Laufzeitkompensation durch unterschiedlich lange Leitungen, wird vorzugsweise auch für die zwei halbratigen Datensignale ds1, ds2 eingesetzt werden. A possible internal connection of further 1: 2 demultiplexers DD compensated for delay time is shown in FIG. 5. The function is identical to the function of the first 1: 2 demultiplexer CD described above, but the two D-flip-flops DFF1, DFF2 on the input side are followed by further D-flip-flops DFF3, DFF5 and DFF4, which alternate in sequence can be controlled by clock edges of different polarity. One of the output signals passes through a D flip-flop more than the other, so that the last two D flip-flops DFF5, DFF4 are driven by clock edges of the same polarity and are therefore synchronous with one another. Such a runtime compensation, or a runtime compensation by lines of different lengths, is preferably also used for the two half-rate data signals ds1, ds2.

Der Rahmendetektor FRD gibt ein Erkennungssignal FC ab. Er steuert zusammen mit den regenerierten Datensignalen dir und dem niederratigen Taktsignal clkn auch den Rahmenentferner FRR. Das Erkennungssignal FC sei logisch 1, wenn die regenerierten Datensignale dir korrekt den gesendeten Datensignalen di zugeordnet sind, und logisch 0, wenn sie nicht korrekt zugeordnet sind. The frame detector FRD outputs a detection signal FC. He controls dir and together with the regenerated data signals the low-rate clock signal clkn also the frame remover FRR. The detection signal FC is logic 1 if the regenerated data signals correctly the sent Data signals are assigned di, and logical 0 if they are not assigned correctly.

Das Innenschaltbild eines Phasenreglers PL zeigt Fig. 6. Er weist einen vorzugsweise als Proportional-Integral Regler ausgebildeten Regler PI auf, dessen Eingangssignal in korrekt eingerastetem Zustand des steuerbaren Oszillators VCO das Phasenfehlersignal PCTL ist, und dessen Ausgangssignal das Steuersignal VCTL ist. The internal circuit diagram of a phase controller PL is shown in FIG. 6. It has a controller PI, preferably designed as a proportional-integral controller, whose input signal is the phase error signal PCTL when the controllable oscillator VCO is correctly engaged, and whose output signal is the control signal VCTL.

Erfindungsgemäss weist der Phasenregler PL einen Zyklusverrutscher CS auf. Dieser kann aus dem eingerasteten Zustand der durch den Phasenregler PL und den Oszillator VCO gebildeten Phasenregelschleife heraus die Frequenz des steuerbaren Oszillators F kurzzeitig so erhöhen oder erniedrigen, daß bis zum erneuten Einrasten der Phasenregelschleife PLL ein Phasensprung DPH über einen oder mehrere Einrastpunkte der Phasenregelschleife PLL auftritt. Die Rahmenerkennungseinrichtung FRD kann dies so oft initiieren, bis die kumulierten Phasensprünge insgesamt über so viele Einrastpunkte der Phasenregelschleife PLL erfolgt sind, daß die Rahmenerkennungseinrichtung FRD die korrekte Zuordnung der regenerierten Datensignale dir mit den gesendeten Datensignalen di signalisiert. According to the invention, the phase regulator PL has one Cycle slip CS on. This can be snapped out of the State of the by the phase controller PL and the oscillator VCO formed phase locked loop out the frequency of the controllable oscillator F briefly increase or lower that until the Phase locked loop PLL a phase jump DPH over one or several locking points of the phase locked loop PLL occurs. The frame recognition device FRD can do this so often initiate until the accumulated phase jumps total over so many locking points of the phase locked loop PLL takes place are that the frame recognition device FRD the correct Assignment of the regenerated data signals to you with the data signals di signaled.

Beispielsweise entspreche das erste regenerierte Datensignal d1r dem k-ten gesendeten Datensignal dk, wobei k > 1 sei. Die Rahmenerkennungseinrichtung FRD überwache das erste regenerierte Datensignal d1r und stellt dabei fest, daß keine Übereinstimmung mit der Rahmenerkennungsinformation FRI des ersten gesendeten Datensignals d1 vorliegt. Daher gibt sie ein Rahmenerkennungssignal FC entsprechend einer logischen 1 ab. Innerhalb des Zyklusverrutschers erzeugt ein Schaltwerk SU, sobald das eingangsseitig anliegende Erkennungssignal FC eine erste Zeit t1 lang logisch 1 war, einen ersten Schaltimpuls SI, welcher eine zweite Zeit t2 lang dauert. Dies ist in Fig. 7 dargestellt. Das Schaltwerk SU stellt noch einen weiteren, zum ersten Schaltimpuls SI komplementaren Schaltimpuls SIQ zur Verfügung. Die beiden Schaltimpulse SI, SIQ sind nichtüberlappend ausgebildet, was durch Vorhandensein einer kurzen Verzögerungszeit dt zwischen einem 1-0-Übergang des jeweils einen Schaltimpulses SI, SIQ und des jeweils anderen Schaltimpulses SIQ, SI sichergestellt ist. For example, the first regenerated data signal d1r corresponds to the kth transmitted data signal dk, where k> 1. The frame detection device FRD monitors the first regenerated data signal d1r and determines that there is no match with the frame detection information FRI of the first transmitted data signal d1. Therefore, it outputs a frame detection signal FC corresponding to a logic 1. Within the cycle slip, a switching mechanism SU generates, as soon as the detection signal FC present on the input side was logic 1 for a first time t1, a first switching pulse SI which lasts for a second time t2. This is shown in FIG. 7. The switching mechanism SU provides a further switching pulse SIQ which is complementary to the first switching pulse SI. The two switching pulses SI, SIQ are not overlapping, which is ensured by the presence of a short delay time dt between a 1-0 transition of the one switching pulse SI, SIQ and the other switching pulse SIQ, SI.

Vor Erscheinen des zweiten Schaltimpulses SIQ wird durch das Verschwinden des ersten Schaltimpulses SI ein erster Schalter S1 geöffnet, welcher in der Leitung zum Reglereingang PIIN des Reglers PI vorgesehen ist. Bei Erscheinen des ersten Schaltimpulses SI wird ein zweiter Schalter S2 geschlossen, welcher eine Spannung VCS über eine erste Kapazität C1 mit dem Reglereingang PIIN verbindet. Die erste Kapazität C1 ist ursprünglich entladen, denn parallel zu ihr ist ein dritter Schalter S3 vorgesehen, welcher vom zweiten Schaltimpuls SIQ angesteuert wird und die Kapazität bei logischer 1 des zweiten Schaltimpulses entlädt. Der Regler Pl ist als invertierender Pl-Regler ausgebildet. Die Zeitkonstante R1.C1 ist gleich der Zeitkonstante R2.C2 gewählt. Dadurch ergibt sich ein näherungsweise rechteckförmiger Impuls des Steuersignals VCTL von ersten Steuersignalwert VCTL1 aus, welcher bei eingerasteter Phasenregelschleife vorhanden ist, wobei ein zweiter Steuersignalwert VCTL2 erreicht wird. Before the second switching pulse SIQ appears, the Disappearance of the first switching pulse SI a first switch S1 opened, which is in the line to the controller input PIIN of the controller PI is provided. When the first appears Switching pulse SI, a second switch S2 is closed, which has a voltage VCS across a first capacitance C1 connects the PIIN controller input. The first capacitance is C1 originally unloaded, because parallel to it is a third Switch S3 is provided, which of the second switching pulse SIQ is controlled and the capacity at logical 1 of second switching pulse discharges. The controller Pl is as inverting PI controller. The time constant R1.C1 is equal to the time constant R2.C2 selected. This gives an approximately rectangular pulse of Control signal VCTL from first control signal value VCTL1, which is present when the phase locked loop is engaged, wherein a second control signal value VCTL2 is reached.

Erster bzw. zweiter Steuersignalwert entsprechen einem ersten bzw. zweiten Frequenzwert F1 bzw. F2 der Frequenz F. Die Frequenzdifferenz DF = F2 - F1 zwischen ersten und zweitem Frequenzwert F1, F2 ist in Zusammenhang mit der zweiten Zeit t2 so gewählt, daß das Integral der Frequenzdifferenz DF während des von der Zeit t2 gekennzeichneten Zeitraums wenigstens näh eine von Null verschiedene ganze Zahl, vorzugsweise 1/2 oder -1, multipliziert mit einem Richtfaktor RF, der hier den Wert 1/2 aufweist, ergibt. Dadurch ergibt sich während des von der zweiten Zeit t2 gekennzeichneten Zeitraums wenigstens näherungsweise einen Phasensprung DPH der Phase PH des steuerbaren Oszillators VCO. Diese ist das 2π-fache des Produkts von ganzer Zahl und Richtfaktor, hier also vorzugsweise π oder -π. The first and second control signal values correspond to a first one or second frequency value F1 or F2 of frequency F. Die Frequency difference DF = F2 - F1 between the first and second Frequency value F1, F2 is related to the second time t2 chosen so that the integral of the frequency difference DF during the period marked by time t2 at least sew an integer other than zero, preferably 1/2 or -1 multiplied by a guide factor RF, which has the value 1/2 here. This gives during the time marked by the second time t2 At least approximately one phase shift DPH in the period the phase PH of the controllable oscillator VCO. This is it 2π times the product of the integer and guideline factor, here so preferably π or -π.

Bei Ende des ersten Schaltimpulses SI wird der zweite Schalter S2 wiederum geöffnet und der gleich darauffolgende zweite Schaltimpuls S2 schließt den zweiten Schalter. Dadurch befindet sich die Phasenregelschleife wieder in normalem Regelbetrieb. Im Ausführungsbeispiel wird durch den Phasensprung DPH des Betrags π erreicht, daß das erste regenerierte Datensignal d1r nunmehr dem (k - 1)-ten gesendeten Datensignal d(k - 1) entspricht. At the end of the first switching pulse SI, the second Switch S2 opened again and the one immediately following second switching pulse S2 closes the second switch. Thereby the phase locked loop is back to normal Regular operation. In the embodiment, the Phase shift DPH of the amount π reaches that of the first regenerated data signal d1r is now the (k - 1) th transmitted Data signal d (k - 1) corresponds.

Innerhalb einer Zeit dritten Zeit t3, gegenüber welcher die erste Zeit t1 größer zu wählen ist, stellt die Rahmenerkennungseinrichtung FRD fest, ob das erste regenerierte Datensignal d1r wie gewünscht dem ersten gesendeten Datensignal d1 entspricht. Erst wenn dies erfolgt ist, geht das Erkennungssignal FC auf logisch 0, so daß keine weiteren ersten Schaltimpulse SI mehr initiiert werden können und der zweite Schaltimpuls SIQ auf logisch 1 bleibt. Solange k > 1 ist, wird dagegen ein weiterer Schaltimpuls SI initiiert. Within a time third time t3, against which the the first time t1 is to be chosen larger, represents the Frame recognition device FRD determines whether the first regenerated data signal d1r as desired the first transmitted data signal d1 corresponds. Only when this is done is, the detection signal FC goes to logic 0, so that none further first switching impulses SI can be initiated and the second switching pulse SIQ remains at logic 1. As long as k> 1, however, a further switching pulse SI is initiated.

Der beschriebene Zyklusverrutscher CS kann auch anders ausgebildet sein. Beispielsweise kann der erste Schalter S1 stets geschlossen bleiben. Zusätzlich oder dazu kann statt des zweiten Schalters S2 ein vierter Schalter S4 vorgesehen sein, der vom ersten Schaltimpuls SI angesteuert wird. Er verbindet die Spannung VCS über einen weiteren Widerstand mit dem Summationspunkt, des invertierenden Verstärkers im Regler Pl. Die Kombination dieser Maßnahmen ist zweckmäßig, falls der Regler Pl eine große Bandbreite besitzt. Zwar wird während der zweiten Zeit t2 die Frequenz F nicht mehr konstant den zweiten Frequenzwert F2 besitzen, doch der weitere Widerstand wird so klein und die zweite Zeit t2 so kurz gewählt, daß die bei Schließen des vierten Schalters S4 aufgebrachte Störung die Phasenregelschleife PLL vorübergehend außer Tritt bringt, so daß ein Phasensprung DPH der gewünschten Größe entsteht. The cycle slip CS described can also be different be trained. For example, the first switch S1 always remain closed. In addition or in addition, can take place of the second switch S2, a fourth switch S4 is provided be controlled by the first switching pulse SI. He connects the voltage VCS with another resistor the summation point, the inverting amplifier in the controller Pl. The combination of these measures is appropriate if the controller Pl has a wide bandwidth. It will the frequency F no longer during the second time t2 constantly have the second frequency value F2, but the further resistance becomes so small and the second time t2 so chosen briefly that when closing the fourth switch S4 applied disturbance the phase locked loop PLL temporarily out of step, so that a phase shift DPH the desired size is created.

In einem weiteren Ausführungsbeispiel der Erfindung besitzt das Taktsignal clk die Taktfrequenz des seriellen Datensignal ds. In CD entfällt DFF2 und ds2. Die Phasenverzögerung des Taktsignals clk in PD ist 180° statt 90°. Der bisher an ds2 angeschlossene Eingang von PD wird an ein um eine Bitdauer verzögerte Version von ds1 angeschlossen. Einrastpunkte der Phasenregelschleife PLL finden sich nun nicht mehr nach Phasensprüngen DPH von π und ganzzahligen Vielfachen davon, sondern nach solchen von 2π und ganzzahligen Vielfachen davon. Deshalb wird der Richtfaktor gleich 1 gewählt. In a further embodiment of the invention the clock signal clk is the clock frequency of the serial data signal ds. DFF2 and ds2 are omitted in CD. The phase delay of the Clock signal clk in PD is 180 ° instead of 90 °. So far on ds2 connected input of PD is connected to one by one bit duration delayed version of ds1 connected. Locking points of the Phase locked loop PLL can no longer be found Phase jumps DPH of π and integer multiples thereof, but after those of 2π and integer multiples from that. The guideline factor is therefore chosen equal to 1.

Claims

1. Device for assigning transmitted data signals (di), which are multiplexed as a serial data signal (ds) via a transmission link, in particular an optical fiber, to regenerated data signals (dir), which are obtained by demultiplexing from the serial data signal (ds), With:
a demultiplexer (DEMUX), the state of which depends on the phase of a clock signal (clk) and
a phase controller (PL), which sets the phase of the clock signal,
characterized by
that a cycle slip (CS) is provided, which generates a phase shift (DPHI) of the phase (PH) of the clock signal (clk), so that the assignment of the transmitted data signals (di) to the regenerated data signals (dir) is changed.

2. Device according to claim 1, characterized characterized in that as a phase shift (DPHI) a Phase a chosen according to the amount equal to 1 Multiples of the product of a guideline factor (RF) with 2π is provided, the directional actuator (RF) being the same Quotients of the frequency (F) of the clock signal (clk) and the Bit rate of the serial data signal (ds).

3. Device according to claim 1 or 2, characterized characterized in that a frame recognition device (FRD) is provided, which is sent in the event of incorrect assignment Data signals (di) to regenerated data signals (dir) Issues error signal (FC), the presence of which during at least a phase shift (DPHI) is initiated at a first time (t1).

4. Device according to at least one of the preceding Claims, characterized in that the Phase controller (PL) and an oscillator (VCO) that the Clock signal (clk) generated, form a phase locked loop.

5. Device according to at least one of the preceding Claims, characterized in that the Cycle slip (CS) has a rear derailleur (SU) that a first switching pulse (SI) and one for the first Switching pulse (SI) complementary switching pulse (SIQ) for Provides.

6. The device according to claim 5, characterized characterized that both switching pulses (SI, SIQ) are not overlapping.