DE10141145A1 - Vorrichtung zur Zuordnung von gesendeten Datensignalen zu regenerierten Datensignalen, die aus einem seriellen Multiplexsignal gewonnen werden - Google Patents

Abstract

Die Erfindung betrifft eine Vorrichtung zur Zuordnung von gesendeten Datensignalen (di), die gemultiplext als serielles Datensignal (ds) über eine Übertragungsstrecke, insbesondere einen Lichtwellenleiter übertragen werden, zu regenerierten Datensignalen (dir), welche durch Demultiplexen aus dem seriellen Datensignal (ds) gewonnen werden, mit einem Demultiplexer (DEMUX), dessen Zustand von der Phase eines Taktsignals (clk) abhängt und einem Phasenregler (PL), der die Phase des Taktsignals einstellt. Erfindungsgemäß ist ein Zyklusverrutscher (CS) vorgesehen, welcher einen Phasensprung (DPHI) der Phase (PH) des Taktsignals (clk) erzeugt, so daß die Zuordnung der gesendeten Datensignale (di) zu den regenerierten Datensignalen (dir) geändert wird. Dies ermöglicht, die Frequenz eines steuerbaren Oszillators kurzzeitig so zu erhöhen oder zu erniedrigen, daß bis zum erneuten Einrasten einer Phasenregelschleife ein Phasensprung über einen oder mehrere Einrastpunkte der Phasenregelschleife auftritt.

Description

• Bei der seriellen Datenübertragung, beispielsweise über Lichtwellenleiter mittels intensitätsmodulierter Lasersignale, werden parallel vorliegende Datensignale durch einen Multiplexer auf eine höhere Datenrate hochgesetzt. Empfängerseitig werden die Daten des einen Datensignals in einem Entscheider regeneriert. Das regenerierte Datensignal wird in einem Demultiplexer wieder in parallele Datensignale niedrigerer Datenrate heruntergesetzt. Die Taktsignale der niedrigeren Demultiplexebenen werden einer Frequenzteilerkette entnommen; die Taktsignale der höchsten Demultiplexebene direkt aus einem steuerbaren Oszillator VCO, dessen Frequenz beispielsweise gleich der Bitfolgefrequenz des seriellen Datensignals ist. Dies wird durch eine Phasenregelschleife sichergestellt.
• Ein praktisches Problem ist es, daß zum Zeitpunkt des Einrastens der Zustand der Frequenzteilerkette - und ggf. auch des steuerbaren Oszillators VCO - oft nicht so beschaffen ist, daß die Datensignale der niedrigeren Demultiplexebenen denjenigen Demultiplexausgangen zugeordnet werden, denen sie zugeordnet werden müßten.
• Bisher wurde das Problem so gelöst, daß ein Zuordnungsbaustein diese Vertauschungen rückgängig macht. Der Zuordnungsbaustein wird dabei durch eine Rahmenerkennungseinrichtung FRD gesteuert. Am Ende dieses Prozesses erhält die Rahmenenerkennungseinrichtung FRD stets das korrekte Rahmenwort und ändert die Zuordnungen von Datensignalen im Zuordnungsbaustein nicht mehr.
• Der vorliegenden Erfindung liegt die Aufgabe zu Grunde, eine Vorrichtung zur Zuordnung von gesendeten Datensignalen zu regenerierten Datensignalen, die aus einem seriellen Multiplexsignal gewonnen werden, zur Frequenzstabilisierung zur Verfügung zu stellen, die eine vereinfachte Zuordnung der jeweiligen Signale ermöglicht.
• Diese Aufgabe wird erfindungsgemäß durch eine Vorrichtung mit den Merkmalen des Anspruchs gelöst. Bevorzugte und vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
• Danach ist erfindungsgemäß vorgesehen, bei einer Vorrichtung mit einem Demultiplexer, dessen Zustand von der Phase eines Taktsignals abhängt, und einem Phasenregler, der die Phase des Taktsignals einstellt, einen Zyklusverrutscher vorzusehen, welcher einen Phasensprung der Phase des Taktsignals erzeugt, so daß die Zuordnung der gesendeten Datensignale zu den regenerierten Datensignalen geändert wird.
• Somit ist ein Zyklusverrutscher vorgesehen, welcher die Frequenz eines steuerbaren Oszillators VCO kurzzeitig so erhöht oder erniedrigt, daß bis zum erneuten Einrasten einer Phasenregelschleife PLL ein Phasensprung über einen oder mehrere Einrastpunkte der Phasenregelschleife PLL auftritt. Eine Rahmenerkennungseinrichtung FRD kann dies so oft initiieren, bis die kumulierten Phasensprünge insgesamt über so viele Einrastpunkte der Phasenregelschleife PLL erfolgt sind, daß die Rahmenerkennungseinrichtung FRD die korrekte Zuordnung der Datensignale di signalisiert.
• Die erfindungsgemäße Lösung kommt dabei ohne einen im Stand der Technik erforderlichen Zuordnungsbaustein aus und ist daher besonders einfach und preisgünstig. Im weiter unten beschriebenen Ausführungsbeispiel der Erfindung bestünde ein solcher Zuordnungsbaustein aus 16 16 : 1-Selektoren, also aus insgesamt 240 2 : 1-Selektoren, sowie 16 Datenpuffer mit einem Fan-Out von jeweils 16.
• Die Notwendigkeit zur korrekten Zuordnung von parallelen Datensignalen ergibt sich normalerweise nur beim ersten Einschalten der Datenübertragungsstrecke und nach ungewollten Unterbrechungen der Verbindung. Diese treten nur selten auf. Die im Vergleich zum Stand der Technik benötigte größere Zeit bis zur korrekten Zuordnung von Daten ist daher tolerierbar. Bei einer natürlichen Frequenz der Phasenregelschleife jenseits von 1 MHz erfordern selbst 15 Phasensprünge um je 180° nur einen Zeitaufwand von geschätzt < = 15 µs.
• Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnung anhand mehrerer Ausführungsbeispiele näher erläutert. Es zeigen:
• Fig. 1 ein Schaltbild einer Vorrichtung zur Zuordnung von gesendeten Datensignalen, die gemultiplext als serielles Datensignal übertragen werden, zu regenerierten Datensignalen, welche durch Demultiplexen aus dem seriellen Datensignal gewonnen werden;
• Fig. 2 ein Schaltbild eines Regenerators der Vorrichtung der Fig. 1;
• Fig. 3 ein Schaltbild eines 1 : 2 Demultiplexer der Fig. 2;
• Fig. 4 ein Schaltbild einer Demultiplexervorrichtung der Fig. 1;
• Fig. 5 ein Schaltbild eines Demultiplexers der Demultiplexervorrichtung der Fig. 4;
• Fig. 6 ein Schaltbild eines Phasenreglers und
• Fig. 7 die zeitlichen Abläufe mehrerer Signale der Vorrichtung der Fig. 1.
• In Fig. 1 ist eine seriellen Datenübertragungsstrecke gezeichnet, bestehend aus einem Multiplexer MUX, welcher n Datensignale di mit i = 1 . . . n, wobei n bevorzugt eine Zweierpotenz ist und hier den Wert n = 16 habe, in einen seriellen Datensignal din zusammenführt. Verstärker sind der Übersichtlichkeit hier und in den folgenden Figuren nicht eingezeichnet. Dem Multiplexer MUX kann ein Synchronisierbaustein SYNC vorgeschaltet sein. Ebenfalls vorgeschaltet ist ein Rahmenerzeuger FRG, welcher durch Hinzufügen von Rahmenerkennungsinformationen FRI, vorzugsweise in Form bestimmter Bits, eine eindeutige Erkennung mindestens eines der verschiedenen Datensignale di erlaubt.
• Das serielle Datensignal ds wird übertragen, beispielsweise über einen Lichtwellenleiter LWL. Am Eingang des Lichtwellenleiters LWL befindet sich ein elektro-optischer Wandler E/O, am Ende ein opto-elektrischer Wandler O/E. Empfängerseitig wird das serielle Datensignal ds in einem Regenerator-Demultiplexer RD in n regenerierte Datensignale dir mit i = 1 . . . n zurück verwandelt.
• Empfängerseitig ist dem Regenerator-Demultiplexer RD ein Rahmenerkenner FRD nachgeschaltet. Er untersucht mindestens einen regenerierten Datensignal dir mit i = 1 . . . n und erkennt, ob dieser mit dem entsprechenden im Rahmenerzeuger FRG gekennzeichneten Datensignal di übereinstimmt. Dies erfolgt aufgrund der beigefügten Rahmenerkennungsinformation FRI. In einem Rahmenentferner FRR werden anschließend alle im Rahmenerzeuger FRG hinzugefügten Bits von den Datensignalen dir entfernt.
• Im Ausführungsbeispiel enthält der Regenerator-Demultiplexer RD einen Regenerator CDR_DEMUX und einen Demultiplexer DEMUX.
• Eine mögliche Innenschaltung des Regenerators CDR_DEMUX zeigt Fig. 2. Das serielle Datensignal ds wird einem von einem Taktsignal clk getakteten 1 : 2-Demultiplexer CD in zwei halbratige Datensignale ds1, ds2 aufgeteilt. Dies erfolgt gemäss Fig. 3 durch zwei D-Flip-Flops DFF1, DFF2, welche durch Signalflanken entgegengesetzter Polarität des Taktsignals cl getaktet werden.
• Der Regenerator CDR_DEMUX enthält außerdem einen Taktphasendetektor PD, welcher ein Phasenfehlersignal PCTL abgibt, dessen zeitlicher Mittelwert wenigstens in der Umgebung einer optimal gewählten Phase des Taktsignals clk zur Abweichung der Phase des Taktsignals clk vom optimal gewählten Wert dieser Phase proportional ist. Das Taktsignal clk wird von einem steuerbaren Oszillator VCO erzeugt, dessen Frequenz durch ein Steuersignal VCTL, welches vorzugsweise eine Spannung ist, verändert werden kann.
• Eine mögliche Innenschaltung des Demultiplexers DEMUX zur Extraktion der n regenerierten Datensignale dir aus den halbratigen Datensignalen ds1, ds2 ist in Fig. 4 dargestellt. Er ist hier als zwei 1 : 8-Demultiplexer für je einen halbratigen Datensignal ds1, ds2 ausgeführt, bildet also einen 2 : 16-Demultiplexer. Das Taktsignal clk wird einer Kette von 1 : 2-Frequenzteilern C1/2 zugeführt, an deren Ende ein niederratiges Taktsignal clkn zur Verfügung steht. Die Ausgangssignale der 1 : 2-Frequenzteiler C1/2 steuern je eine Demultiplexerebene des Demultiplexers DEMUX mit einem oder mehreren weiteren, vorzugsweise laufzeitkompensierten 1 : 2- Demultiplexern DD.
• Eine mögliche Innenschaltung einzelner laufzeitkompensierter weiterer 1 : 2 Demultiplexer DD ist in Fig. 5 gezeigt. Die Funktion ist identisch mit der oben beschriebenen Funktion des ersten 1 : 2-Demultiplexers CD, doch sind den beiden eingangsseitigen D-Flip-Flops DFF1, DFF2 weitere D-Flip-Flops DFF3, DFF5 bzw. DFF4 nachgeschaltet, die in ihrer Abfolge abwechselnd durch Taktflanken unterscheidlicher Polarität gesteuert werden. Eines der Ausgangssignale durchläuft ein D- Flip-Flop mehr als das andere, so daß die beiden letzten D- Flip-Flops DFF5, DFF4 durch Taktflanken gleicher Polarität angesteuert werden und somit synchron zueinander sind. Eine solche Laufzeitkompensation, oder eine Laufzeitkompensation durch unterschiedlich lange Leitungen, wird vorzugsweise auch für die zwei halbratigen Datensignale ds1, ds2 eingesetzt werden.
• Der Rahmendetektor FRD gibt ein Erkennungssignal FC ab. Er steuert zusammen mit den regenerierten Datensignalen dir und dem niederratigen Taktsignal clkn auch den Rahmenentferner FRR. Das Erkennungssignal FC sei logisch 1, wenn die regenerierten Datensignale dir korrekt den gesendeten Datensignalen di zugeordnet sind, und logisch 0, wenn sie nicht korrekt zugeordnet sind.
• Das Innenschaltbild eines Phasenreglers PL zeigt Fig. 6. Er weist einen vorzugsweise als Proportional-Integral Regler ausgebildeten Regler PI auf, dessen Eingangssignal in korrekt eingerastetem Zustand des steuerbaren Oszillators VCO das Phasenfehlersignal PCTL ist, und dessen Ausgangssignal das Steuersignal VCTL ist.
• Erfindungsgemäss weist der Phasenregler PL einen Zyklusverrutscher CS auf. Dieser kann aus dem eingerasteten Zustand der durch den Phasenregler PL und den Oszillator VCO gebildeten Phasenregelschleife heraus die Frequenz des steuerbaren Oszillators F kurzzeitig so erhöhen oder erniedrigen, daß bis zum erneuten Einrasten der Phasenregelschleife PLL ein Phasensprung DPH über einen oder mehrere Einrastpunkte der Phasenregelschleife PLL auftritt. Die Rahmenerkennungseinrichtung FRD kann dies so oft initiieren, bis die kumulierten Phasensprünge insgesamt über so viele Einrastpunkte der Phasenregelschleife PLL erfolgt sind, daß die Rahmenerkennungseinrichtung FRD die korrekte Zuordnung der regenerierten Datensignale dir mit den gesendeten Datensignalen di signalisiert.
• Beispielsweise entspreche das erste regenerierte Datensignal d1r dem k-ten gesendeten Datensignal dk, wobei k > 1 sei. Die Rahmenerkennungseinrichtung FRD überwache das erste regenerierte Datensignal d1r und stellt dabei fest, daß keine Übereinstimmung mit der Rahmenerkennungsinformation FRI des ersten gesendeten Datensignals d1 vorliegt. Daher gibt sie ein Rahmenerkennungssignal FC entsprechend einer logischen 1 ab. Innerhalb des Zyklusverrutschers erzeugt ein Schaltwerk SU, sobald das eingangsseitig anliegende Erkennungssignal FC eine erste Zeit t1 lang logisch 1 war, einen ersten Schaltimpuls SI, welcher eine zweite Zeit t2 lang dauert. Dies ist in Fig. 7 dargestellt. Das Schaltwerk SU stellt noch einen weiteren, zum ersten Schaltimpuls SI komplementaren Schaltimpuls SIQ zur Verfügung. Die beiden Schaltimpulse SI, SIQ sind nichtüberlappend ausgebildet, was durch Vorhandensein einer kurzen Verzögerungszeit dt zwischen einem 1-0-Übergang des jeweils einen Schaltimpulses SI, SIQ und des jeweils anderen Schaltimpulses SIQ, SI sichergestellt ist.
• Vor Erscheinen des zweiten Schaltimpulses SIQ wird durch das Verschwinden des ersten Schaltimpulses SI ein erster Schalter S1 geöffnet, welcher in der Leitung zum Reglereingang PIIN des Reglers PI vorgesehen ist. Bei Erscheinen des ersten Schaltimpulses SI wird ein zweiter Schalter S2 geschlossen, welcher eine Spannung VCS über eine erste Kapazität C1 mit dem Reglereingang PIIN verbindet. Die erste Kapazität C1 ist ursprünglich entladen, denn parallel zu ihr ist ein dritter Schalter S3 vorgesehen, welcher vom zweiten Schaltimpuls SIQ angesteuert wird und die Kapazität bei logischer 1 des zweiten Schaltimpulses entlädt. Der Regler Pl ist als invertierender Pl-Regler ausgebildet. Die Zeitkonstante R1.C1 ist gleich der Zeitkonstante R2.C2 gewählt. Dadurch ergibt sich ein näherungsweise rechteckförmiger Impuls des Steuersignals VCTL von ersten Steuersignalwert VCTL1 aus, welcher bei eingerasteter Phasenregelschleife vorhanden ist, wobei ein zweiter Steuersignalwert VCTL2 erreicht wird.
• Erster bzw. zweiter Steuersignalwert entsprechen einem ersten bzw. zweiten Frequenzwert F1 bzw. F2 der Frequenz F. Die Frequenzdifferenz DF = F2 - F1 zwischen ersten und zweitem Frequenzwert F1, F2 ist in Zusammenhang mit der zweiten Zeit t2 so gewählt, daß das Integral der Frequenzdifferenz DF während des von der Zeit t2 gekennzeichneten Zeitraums wenigstens näh eine von Null verschiedene ganze Zahl, vorzugsweise 1/2 oder -1, multipliziert mit einem Richtfaktor RF, der hier den Wert 1/2 aufweist, ergibt. Dadurch ergibt sich während des von der zweiten Zeit t2 gekennzeichneten Zeitraums wenigstens näherungsweise einen Phasensprung DPH der Phase PH des steuerbaren Oszillators VCO. Diese ist das 2π-fache des Produkts von ganzer Zahl und Richtfaktor, hier also vorzugsweise π oder -π.
• Bei Ende des ersten Schaltimpulses SI wird der zweite Schalter S2 wiederum geöffnet und der gleich darauffolgende zweite Schaltimpuls S2 schließt den zweiten Schalter. Dadurch befindet sich die Phasenregelschleife wieder in normalem Regelbetrieb. Im Ausführungsbeispiel wird durch den Phasensprung DPH des Betrags π erreicht, daß das erste regenerierte Datensignal d1r nunmehr dem (k - 1)-ten gesendeten Datensignal d(k - 1) entspricht.
• Innerhalb einer Zeit dritten Zeit t3, gegenüber welcher die erste Zeit t1 größer zu wählen ist, stellt die Rahmenerkennungseinrichtung FRD fest, ob das erste regenerierte Datensignal d1r wie gewünscht dem ersten gesendeten Datensignal d1 entspricht. Erst wenn dies erfolgt ist, geht das Erkennungssignal FC auf logisch 0, so daß keine weiteren ersten Schaltimpulse SI mehr initiiert werden können und der zweite Schaltimpuls SIQ auf logisch 1 bleibt. Solange k > 1 ist, wird dagegen ein weiterer Schaltimpuls SI initiiert.
• Der beschriebene Zyklusverrutscher CS kann auch anders ausgebildet sein. Beispielsweise kann der erste Schalter S1 stets geschlossen bleiben. Zusätzlich oder dazu kann statt des zweiten Schalters S2 ein vierter Schalter S4 vorgesehen sein, der vom ersten Schaltimpuls SI angesteuert wird. Er verbindet die Spannung VCS über einen weiteren Widerstand mit dem Summationspunkt, des invertierenden Verstärkers im Regler Pl. Die Kombination dieser Maßnahmen ist zweckmäßig, falls der Regler Pl eine große Bandbreite besitzt. Zwar wird während der zweiten Zeit t2 die Frequenz F nicht mehr konstant den zweiten Frequenzwert F2 besitzen, doch der weitere Widerstand wird so klein und die zweite Zeit t2 so kurz gewählt, daß die bei Schließen des vierten Schalters S4 aufgebrachte Störung die Phasenregelschleife PLL vorübergehend außer Tritt bringt, so daß ein Phasensprung DPH der gewünschten Größe entsteht.
• In einem weiteren Ausführungsbeispiel der Erfindung besitzt das Taktsignal clk die Taktfrequenz des seriellen Datensignal ds. In CD entfällt DFF2 und ds2. Die Phasenverzögerung des Taktsignals clk in PD ist 180° statt 90°. Der bisher an ds2 angeschlossene Eingang von PD wird an ein um eine Bitdauer verzögerte Version von ds1 angeschlossen. Einrastpunkte der Phasenregelschleife PLL finden sich nun nicht mehr nach Phasensprüngen DPH von π und ganzzahligen Vielfachen davon, sondern nach solchen von 2π und ganzzahligen Vielfachen davon. Deshalb wird der Richtfaktor gleich 1 gewählt.

Claims (6)

1. Vorrichtung zur Zuordnung von gesendeten Datensignalen (di), die gemultiplext als serielles Datensignal (ds) über eine Übertragungsstrecke, insbesondere einen Lichtwellenleiter übertragen werden, zu regenerierten Datensignalen (dir), welche durch Demultiplexen aus dem seriellen Datensignal (ds) gewonnen werden, mit:
einem Demultiplexer (DEMUX), dessen Zustand von der Phase eines Taktsignals (clk) abhängt und
einem Phasenregler (PL), der die Phase des Taktsignals einstellt,
dadurch gekennzeichnet,
daß ein Zyklusverrutscher (CS) vorgesehen ist, welcher einen Phasensprung (DPHI) der Phase (PH) des Taktsignals (clk) erzeugt, so daß die Zuordnung der gesendeten Datensignale (di) zu den regenerierten Datensignalen (dir) geändert wird.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß als Phasensprung (DPHI) ein die Phase ein vorzugsweise dem Betrag nach gleich 1 gewähltes Vielfaches des Produkts eines Richtfaktors (RF) mit 2π vorgesehen ist, wobei der Richttaktor (RF) gleich dem Quotienten der Frequenz (F) des Taktsignals (clk) und der Bitfolgefrequenz des seriellen Datensignals (ds) ist.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Rahmenerkennungseinrichtung (FRD) vorgesehen ist, die bei falscher Zuordnung gesendeter Datensignale (di) zu regenerierten Datensignalen (dir) ein Fehlersignal (FC) abgibt, dessen Vorliegen während mindestens einer ersten Zeit (t1) einen Phasensprung (DPHI) initiiert.

4. Vorrichtung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Phasenregler (PL) und ein Oszillator (VCO), der das Taktsignal (clk) erzeugt, eine Phasenregelschleife bilden.

5. Vorrichtung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Zyklusverrutschers (CS) ein Schaltwerk (SU) aufweist, daß einen ersten Schaltimpuls (SI) und einen zum ersten Schaltimpuls (SI) komplementaren Schaltimpuls (SIQ) zur Verfügung stellt.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß beiden Schaltimpulse (SI, SIQ) nichtüberlappend ausgebildet sind.