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DE10135582C1 - Justierschaltung und Verfahren zum Abstimmen eines Taktsignals - Google Patents

Justierschaltung und Verfahren zum Abstimmen eines Taktsignals

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DE10135582C1
DE10135582C1 DE10135582A DE10135582A DE10135582C1 DE 10135582 C1 DE10135582 C1 DE 10135582C1 DE 10135582 A DE10135582 A DE 10135582A DE 10135582 A DE10135582 A DE 10135582A DE 10135582 C1 DE10135582 C1 DE 10135582C1
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Abstract

Die Erfindung betrifft eine integrierte Schaltung und ein Verfahren zum Abstimmen eines internen Taktsignals (Ti) auf auszugebende Daten. Die integrierte Schaltung weist dazu eine Justierschaltung (3) auf, wobei eine Abgleichschaltung (6) vorgesehen ist, um das interne Taktsignal (Ti) bezüglich auszugebender Daten zu synchronisieren. An der Abgleichschaltung (6) sind Einstellungsdaten angelegt, die von ersten Justierdaten und von zweiten Justierdaten abhängig sind. Die ersten Justierdaten werden gemäß einem Abstimmverfahren während des Front-End-Tests bestimmt und in einem Festwertspeicher (9) gespeichert. Die zweiten Justierdaten werden in einem Feinabstimmungsverfahren in dem fertig hergestellten Bauelement bestimmt und in einem Schreib-/Lesespeicher (10) gespeichert.

Description

Die Erfindung betrifft eine Justierschaltung für eine integ­ rierte Schaltung zum Abstimmen eines Taktsignals. Die Erfin­ dung betrifft weiterhin ein Verfahren zum Abstimmen eines Taktsignals auf auszugebende Daten in einer integrierten Schaltung.
Bei integrierten Schaltungen werden Daten üblicherweise an den Datenausgängen bezogen auf einen chipinternen Referenz­ takt ausgegeben. Der chipinterne Referenztakt wird in der in­ tegrierten Schaltung z. B. durch eine DLL (Delay Locked Loop) erzeugt, woraus ein Referenztakt für alle Ausgaben abgeleitet wird.
Der chipinterne Referenztakt wird während des Front-End-Tests justiert, indem Einstellungsspeicher, so genannte Fuses, ein­ gestellt werden. Beim Front-End-Test werden die integrierten Schaltungen auf der Substratscheibe getestet, bevor diese vereinzelt werden. Die Fuses stellen Festwertspeicher dar, deren Inhalt im wesentlichen nur einmal geschrieben werden kann und danach dauerhaft gespeichert ist. Nach dem Verein­ zeln der integrierten Schaltungen ist der Zugang zu diesen Fuses nur unter erschwerten Bedingungen möglich.
Die Justierung des chipinternen Referenztakts ist erheblich für die Stabilität der integrierten Schaltungen in der Anwen­ dung und im Gesamtsystem. Eine Feinjustierung des chipinter­ nen Referenztaktes ist nach dem Vereinzeln der integrierten Schaltungen und dem Einbau in entsprechende Gehäuse nicht möglich, da die Justierung ausschließlich über die Fuse-Ein­ stellung vorgenommen wird.
Es ist daher Aufgabe der Erfindung, eine Justierschaltung und ein Verfahren zum Abstimmen eines Taktsignals vorzusehen, wo­ mit eine Feinjustierung des chipinternen Referenztaktes durchgeführt werden kann.
Diese Aufgabe wird durch die Justierschaltung nach Anspruch 1 und das Verfahren nach Anspruch 6 gelöst. Weitere vorteil­ hafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Die Erfindung betrifft eine Justierschaltung für eine integ­ rierte Schaltung zum Abstimmen eines internen Taktsignals. Die Justierschaltung weist eine Abgleichschaltung auf, um das Taktsignal bezüglich auszugebender Daten zu synchronisieren. Dazu sind an der Abgleichschaltung Einstellungsdaten ange­ legt, wobei die Einstellungsdaten von ersten Justierdaten und von zweiten Justierdaten abhängig sind. Die ersten Justierda­ ten sind in einem Festwertspeicher gespeichert und die zwei­ ten Justierdaten in einem Schreib-/Lesespeicher gespeichert.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Abstimmen eines internen Taktsignals auf auszugebende Daten in einer integrierten Schaltung vorgese­ hen. Erfindungsgemäß wird dabei zunächst das interne Taktsig­ nal auf auszugebende Daten in einem Front-End-Testschritt, d. h. z. B. in einem Testvorgang auf Waferebene, abgestimmt. Aus dem Abstimmvorgang erhält man erste Justierdaten, die nachfolgend geschrieben werden, so dass das Taktsignal auf die auszugebenden Daten abgestimmt bleibt. Anschließend, d. h. z. B. nach dem Vereinzeln und Einhäusen der integrierten Schaltungen, wird das Taktsignal bezüglich der auszugebenden Daten feinabgestimmt. Daraus werden zweite Justierdaten er­ mittelt, die ebenfalls abgespeichert werden. Abhängig von den ersten Justierdaten und den zweiten Justierdaten wird an­ schließend das interne Taktsignal eingestellt, so dass es auf auszugebende Daten abgestimmt ist.
Ein Feinabstimmen des Taktsignals im Front-End-Test ist schwierig. Die Prüftechnik zum Ermitteln der Einstellungen ist sehr aufwendig, und für eine feinere Abstimmung des in­ ternen Taktsignals muss ein noch größerer Aufwand hinsicht­ lich der Testvorrichtung und des Testverfahrens vorgesehen werden. Darüber hinaus müsste die Größe des Festwertspeichers in der integrierten Schaltung über das bisher übliche Maß vergrößert werden, um die für die Feinjustierung erforderli­ chen Justierdaten zur Verfügung zu stellen.
Der Vorteil der vorliegenden Erfindung liegt nun darin, dass zunächst im Front-End-Test eine erste grobe Abstimmung des Taktsignals bezüglich auszugebender Daten erfolgt und dann im Back-End-Test, d. h. nach dem Vereinzeln der integrierten Schaltungen nach z. B. dem Einbau in ein Gehäuse eine Feinab­ stimmung durchgeführt wird.
Bei der Feinabstimmung werden zweite Justierdaten ermittelt, die in einen Schreib-/Lesespeicher geschrieben werden. Auf diese Weise kann einerseits der besondere Aufwand bei der Feinabstimmung von dem Front-End-Testvorgang zum Back-End- Testvorgang verlagert werden, wodurch der gesamte Front-End- Testvorgang des integrierten Bauelements, d. h. der Testvor­ gang auf Wafer-Ebene, effektiver wird.
So werden beispielsweise beim Front-End-Test alle integrier­ ten Schaltungen auf der Substratscheibe getestet, d. h. auch diejenigen, die während oder nach dem Vereinzeln und Einbau in das entsprechende Gehäuse beschädigt oder zerstört werden und so nicht weiter verwendet werden können. Nach dem erfin­ dungsgemäßen Verfahren erfolgt die Feinabstimmung der integ­ rierten Schaltung erst nach dem vollständigen Prozessieren und nachdem die integrierte Schaltung in ihre endgültige Bau­ form gebracht worden ist, so dass mit dem abschließenden Tes­ ten der integrierten Schaltung in ihrer bestimmungsgemäßen Bauform keine Testzeit zum Testen von defekten Bauelementen verwendet wird.
Ein weiterer Vorteil ergibt sich daraus, dass die Timing-Pa­ rameter, also auch die Phasenverschiebung eines internen Taktsignals, eines elektronischen Bauelements, d. h. einer in­ tegrierten Schaltung mit ihrem Gehäuse, durch das Einhäusen verändert werden können, so dass der Nutzen einer zuvor er­ folgten Feinabstimmung bei dem Front-End-Testvorgang be­ schränkt wäre.
Zudem können die zur Feinabstimmung vorgesehenen zweiten Jus­ tierdaten während des Betriebs der integrierten Schaltung verändert werden, um so auf Änderungen von Schaltungsparame­ tern aufgrund von Temperatur, Alterung oder Ähnlichem zu be­ rücksichtigen. Auf diese Weise kann das Bewerten eines Daten­ auges während des Betriebes unter Systembedingungen verändert (feinjustiert) werden. Diese Systembedingungen können in ei­ nem Testequipment weder beim Front-End- noch beim Back-End- Testen nachgebildet werden.
Systemanalysen haben gezeigt, dass die Systemperformance und -stabilität gesteigert werden kann, wenn das Datenauge gegen­ über dem Taktsignal um einen festen, unter Systembedingungen zu bestimmenden Wert verschoben ist, z. B. um einen Vorhalte­ wert von 50 ps. Ein solcher Wert kann durch Systemanalysen ermittelt und optimiert werden. Das Optimieren und Einstellen eines solchen Wertes ist bei der herkömmlichen Einstellung über Fuses (einmaliges Beschreiben) nicht möglich.
Vorzugsweise umfasst der Schreib-/Lesespeicher ein Register, das während eines Testvorgangs eine Test-Mode-Information enthält. Diese Test-Mode-Information kann zum einen durch eine auf der integrierten Schaltung integrierte Selbsttest­ einrichtung oder durch z. B. eine externe Testereinrichtung, die an die integrierte Schaltung angeschlossen ist, beschrie­ ben werden. Dadurch können zusätzliche Festwert- oder Fuse- Speicherzellen, d. h. Chipfläche, eingespart werden, indem man das Test-Mode-Register dazu verwendet, Daten für die Feinab­ stimmung der Justierschaltung aufzunehmen, während die integrierte Schaltung im normalen Betrieb ist und die Test-Mode- Register ansonsten nicht verwendet würden.
Es kann weiterhin vorgesehen sein, dass die Abgleichschaltung mit einer Takterzeugungsschaltung verbunden ist, die das Taktsignal erzeugt und dessen Phase und Frequenz auf die aus­ zugebenden Daten anpasst. Es kann auch vorgesehen sein, dass die Takterzeugungsschaltung eine DLL aufweist, die ein exter­ nes Taktsignal gemäß der Einstellungsdaten in seiner Phase verschiebt und als internes Taktsignal zur Verfügung stellt.
Weiterhin kann die Justierschaltung eine Einstellungsschal­ tung aufweisen, die mit der Abgleichschaltung verbunden ist, um die Einstellungsdaten aus den ersten Justierdaten und den zweiten Justierdaten gemäß einer vorbestimmten Funktion zu erzeugen. Im einfachsten Fall besteht die vorbestimmte Funk­ tion lediglich aus einer Zusammenfügung der ersten Justierda­ ten und der zweiten Justierdaten. Es sind jedoch auch andere Funktionen denkbar, aus denen Einstellungsdaten erzeugt wer­ den können, mit denen die Abgleichschaltung das Taktsignal auf auszugebende Daten abstimmt.
Es kann weiterhin vorgesehen sein, dass die zweiten Justier­ daten durch ein Optimierungsverfahren ermittelt werden, wobei vorzugsweise das Optimierungsverfahren mit den ersten Jus­ tierdaten gestartet wird. Ein solches Optimierungsverfahren kann beispielsweise ein iteratives Verfahren sein, wobei durch schrittweises Überprüfen der Abstimmung des internen Taktsignals auf die auszugebenden Daten das interne Taktsig­ nal iterativ feinabgestimmt wird.
Vorzugsweise ist vorgesehen, dass die zweiten Justierdaten zur Feinabstimmung des Taktsignals während des Betreibens der integrierten Schaltung ermittelt werden, z. B. nach dem Anle­ gen einer Versorgungsspannung, wodurch ein Selbsttestvorgang gestartet wird. Bei diesem Selbsttestvorgang wird das Opti­ mierungsverfahren durchgeführt und in dem Schreib-/Lesespeicher die zweiten Justierdaten, die bezüglich einer Fein­ abstimmung des internen Taktsignals ermittelt wurden, gespei­ chert.
Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm einer erfindungsgemäßen integrierten Schaltung mit einer Justierschaltung gemäß einer Ausführungs­ form der Erfindung; und
Fig. 2 ein Zeitdiagramm zur Verdeutlichung des Abstimmvor­ gangs.
Fig. 1 zeigt ein Blockdiagramm einer integrierten Speicher­ schaltung. Die integrierte Speicherschaltung weist einen Speicherbereich 1 auf, der mit einer Treibervorrichtung 2 verbunden ist, um Daten aus dem Speicherbereich 1 auszulesen und als Ausgangsdaten am Ausgang A zur Verfügung zu stellen. Die Daten am Ausgang A werden üblicherweise bezüglich einem externen Taktsignal Te übernommen.
Damit die Speicherdaten am Ausgang A im wesentlichen synchron zu dem externen Taktsignal am Ausgang A anliegen, muss ein internes Taktsignal Ti generiert werden, mit dem der Spei­ cherbereich 1 und die Treibervorrichtung 2 angesteuert wird, um die Speicherdaten am Ausgang A synchron zum dem externen Taktsignal Te auszugeben. Das interne Taktsignal Ti ist daher aufgrund der Verzögerung beim Auslesen aus dem Speicherbe­ reich 1 gegenüber dem externen Taktsignal Te phasenverscho­ ben.
Die Phasenverschiebung zwischen dem externen Taktsignal Te und dem internen Taktsignal Ti wird durch eine Justierschal­ tung 3 erzeugt. Die Justierschaltung 3 weist eine DLL (Delay Locked Loop) 4, eine Abgleichschaltung 6, eine Einstellungs­ schaltung 8 und einen Fuse-Speicher 9 auf. An einem Eingang der DLL 4 liegt das externe Taktsignal Te an und an einem Ausgang der DLL 4 wird das interne Taktsignal Ti ausgegeben.
Die DLL 4 verschiebt die Phase des externen Taktsignals Te gemäß einer Größe, die an einem Steuereingang 5 der DLL 4 an­ liegt. Der Steuereingang 5 der DLL 4 ist mit der Abgleich­ schaltung 6 verbunden, die abhängig von einem digitalen Ein­ stellungswert an einem Eingang 7 der Abgleichschaltung 6 die Justiergröße an den Steuereingang 5 der DLL 4 ausgibt.
An der Einstellungsschaltung 8 ist der Fuse-Speicher 9 und ein Test-Mode-Register 10 angeschlossen, so dass die jeweils gespeicherten Daten in der Einstellungsschaltung 8 zur Verfü­ gung stehen. Der Einstellungswert wird in der Einstellungs­ schaltung 8 generiert, indem erst die in dem Fuse-Speicher 9 gespeicherten ersten Justierdaten mit den in dem Test-Mode- Register 10 gespeicherten zweiten Justierdaten gemäß einer vorbestimmten Funktion verknüpft werden.
Das Test-Mode-Register 10 wird über einen externen Bus 11 mit den zweiten Justierdaten beschrieben. Die zweiten Justierda­ ten werden von einer externen Testeinheit (nicht gezeigt) be­ reitgestellt, wobei die zweiten Justierdaten von der externen Testeinheit aus den Timings der am Ausgang A anliegenden Speicherdaten und dem externen Taktsignal Te ermittelt wer­ den.
Die Justierschaltung muß abgestimmt werden, um das interne Taktsignal Ti so einzustellen, dass die Speicherdaten an dem Ausgang A mit dem externen Taktsignal Te zuverlässig übernom­ men werden können. Zuverlässig werden die Speicherdaten über­ nommen, wenn das interne Taktsignal Ti so eingestellt ist, dass die auszugebenden Speicherdaten eine maximale Systemmar­ gin aufweisen, d. h. so dass die Schwankungen der Phase zwi­ schen dem externen Taktsignal Te und den auszugebenden Spei­ cherdaten möglichst groß sein dürfen, ohne dass ein Fehler bei der Übernahme der Speicherdaten am Ausgang A auftritt.
Das Abstimmen der Justierschaltung erfolgt erfindungsgemäß in zwei Schritten.
Nach dem Prozessieren der integrierten Schaltungen auf einer Substratscheibe werden die integrierten Schaltungen vor dem Auseinandersägen noch auf der Substratscheibe getestet. Dies wird durchgeführt, indem Nadelkarten aufgesetzt werden, wo­ durch die Kontaktflächen der integrierten Schaltungen mit ei­ ner Testeinrichtung verbunden werden.
Die integrierten Schaltungen weisen weiterhin Fuse-Speicher auf, die gemäß von in der Testervorrichtung ermittelten Ein­ stellungsdaten elektrisch oder mit einem Laser eingestellt werden können. Ein einmal beschriebener Fuse-Speicher hält die Daten dauerhaft und lässt sich in aller Regel nicht mit neuen Einstellungswerten überschreiben.
Der Fuse-Speicher 9 ist der Justierschaltung 3 zugeordnet und die Testeinrichtung ermittelt während des Front-End-Testens erste Justierdaten, mit denen der Fuse-Speicher 9 darauffol­ gend beschrieben wird. Die ersten Justierdaten werden so ge­ wählt, dass das interne Taktsignal Ti Speicherdaten am Aus­ gang A so anlegt, dass sie im wesentlichen zuverlässig mit dem externen Taktsignal am Ausgang A übernommen werden kön­ nen. Die Genauigkeit des Abstimmens des internen Taktsignals Ti hängt von der Auflösung der ersten Justierdaten ab.
Nach dem Front-End-Test werden die integrierten Schaltungen vereinzelt, d. h. die Substratscheibe wird auseinander gesägt, so dass einzelne integrierte Schaltungen entstehen, die nach­ folgend üblicherweise in Gehäuse eingesetzt und gebondet wer­ den. Hierdurch entstehen Änderungen im Timing an den Ausgän­ gen der integrierten Schaltungen aufgrund von z. B. Signal­ laufzeiten über die Bonddrähte oder weitere parasitäre Ef­ fekte. Dies macht einen erneuten Abgleich des internen Takt­ signals Ti notwendig, damit die Speicherdaten am Ausgang A auf das externe Taktsignal Te synchronisiert bleiben. Ziel ist es, eine relevante Flanke des externen Taktsignals Te so zu legen, dass sie möglichst an einer optimalen Position ei­ nes Datenauges eines Speicherdatums, z. B. in der zeitlichen Mitte des Datenauges, am Ausgang A auftritt. Durch Systemana­ lysen, d. h. durch Verwenden der integrierten Schaltung in der jeweiligen Systemumgebung, kann diese optimale Position er­ mittelt werden.
Um das Feinabstimmen vorzunehmen, wird über den Datenbus 11 das Test-Mode-Register 10 mit zweiten Justierdaten beschrie­ ben. Die zweiten Justierdaten werden durch ein Optimierungs­ verfahren ermittelt, bei dem das Timing des externen Taktsig­ nals mit dem der Speicherdaten am Ausgang A verglichen wird. In einer externen Testeinrichtung (nicht gezeigt), die über den Datenbus 11 mit dem Test-Mode-Register 10 verbunden ist, wird dieser Optimierungsvorgang durchgeführt. Der Optimie­ rungsvorgang erfolgt vorzugsweise iterativ, wobei die zweiten Justierdaten so lange angepasst werden, bis die relevante Flanke des externen Taktsignals Te an der optimalen Position des Datenauges der Speicherdaten am Ausgang A anliegt.
Die Einstellungsschaltung 8 verknüpft im wesentlichen die ersten Justierdaten aus dem Fuse-Speicher 9 mit den zweiten Justierdaten aus dem Test-Mode-Register 10, so dass die ers­ ten Justierdaten die höherwertigsten Bit- und die zweiten Justierdaten die niederwertigsten Biteinstellungswerte bil­ den. Die Abgleichschaltung 6 kann beispielsweise ein DA-Wand­ ler sein, an dessen Ausgang eine elektrische Spannung, die von dem Eingangswert am Eingang 7 abhängt, ausgibt. Die elektrische Spannung am Ausgang der Abgleichschaltung 6 liegt am Eingang 5 der DLL 4 an, wodurch die Phasenverschiebung zwischen externem Taktsignal Te und internem Taktsignal Ti gesteuert wird.
In Fig. 2 ist das erfindungsgemäße Verfahren anhand eines Ti­ ming-Diagramms näher erläutert. Während der Abstimmvorgang beim Front-End-Test lediglich dafür sorgt, dass die relevante Flanke F1 des internen Taktsignals Ti im wesentlichen so in­ nerhalb des Datenauges DA auftritt, so dass Daten übernommen werden können, sorgt die Feinabstimmung dafür, dass die relevante Flanke F2 des internen Taktsignals Ti an der optimalen Position in einem Datenauge erfolgt, so dass Störungen der Phase zwischen Speicherdaten und dem internen Taktsignal Ti aufgrund von z. B. Jitter möglichst ausgeschlossen werden kön­ nen. Liegt dagegen die relevante Flanke F1 des internen Takt­ signals seitlich versetzt zur optimalen Position des Datenau­ ges, so kann z. B. Jitter dazu führen, dass ein Datum nicht übernommen werden kann.
Mit Hilfe der erfindungsgemäßen Vorrichtung und Verfahren ist es daher möglich, die Zuverlässigkeit und die Störsicherheit eines Takterzeugungssystems zu erhöhen. Ebenso ist es mög­ lich, dass aufgrund der Wiederbeschreibbarkeit des Test-Mode- Registers 10 die zweiten Justierdaten entsprechend auftreten­ den Änderungen von Systemparametern geändert werden können. So kann z. B. eine Veränderung des Timings der Speicherschal­ tung durch Alterung, Temperaturschwankungen oder ähnliche Ef­ fekte berücksichtigt werden, indem die zweiten Justierdaten entsprechend angepasst werden.
Die in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination zur Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen we­ sentlich sein.
Bezugszeichenliste
1
Speicherbereich
2
Treibervorrichtung
3
Justierschaltung
4
DLL
5
Eingang der DLL
6
Abgleichschaltung
7
Eingang der Abgleichschaltung
8
Einstellungsschaltung
9
Fuse-Speicher
10
Test-Mode-Register
11
Datenbus
A Ausgang
Te Externes Taktsignal
Ti Internes Taktsignal

Claims (12)

1. Integrierte Schaltung mit einer Justierschaltung (3) zum Abstimmen eines internen Taktsignals (Ti) für integrierte Schaltungen,
wobei eine Abgleichschaltung (6) vorgesehen ist, um das in­ terne Taktsignal (Ti) bezüglich auszugebender Daten zu syn­ chronisieren,
wobei an der Abgleichschaltung (6) Einstellungsdaten angelegt sind,
dadurch gekennzeichnet,
dass die Einstellungsdaten von ersten Justierdaten und von zweiten Justierdaten abhängig sind, wobei die ersten Justier­ daten in einem Festwertspeicher (9) gespeichert sind und die zweiten Justierdaten in einem Schreib-/Lesespeicher (10) ge­ speichert sind.
2. Integrierte Schaltung nach Anspruch 1, dadurch gekenn­ zeichnet, dass der Festwertspeicher (9) ein Fuse umfasst, das während eines Testvorgangs einstellbar ist.
3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Schreib-/Lesespeicher (10) ein Re­ gister umfasst, das während eines Testvorgangs eine Testmode- Information enthält.
4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Justierschaltung (3) eine Takterzeugungsschaltung (4) aufweist, die mit der Abgleich­ schaltung (6) verbunden ist, um das interne Taktsignal (Ti) auf auszugebende Daten anzupassen.
5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Abgleichschaltung (6) mit einer Einstellungsschaltung (8) verbunden ist, um die Ein­ stellungsdaten aus den ersten Justierdaten und den zweiten Justierdaten gemäß einer vorbestimmten Funktion zu erzeugen.
6. Verfahren zum Abstimmen eines internen Taktsignals (Ti) auf auszugebende Daten in einer integrierten Schaltung mit folgenden Schritten:
Ermitteln von ersten Justierdaten in einem Frontend-Test­ schritt, indem das interne Taktsignals (Ti) bezüglich der auszugebenden Daten abgestimmt wird;
Dauerhaftes Speichern der ersten Justierdaten;
Ermitteln von zweiten Justierdaten in einem Backend- Testschritt, indem das interne Taktsignals (Ti) bezüglich der auszugebenden Daten feinabgestimmt wird;
Speichern der zweiten Justierdaten, wobei das interne Takt­ signal (Ti) abhängig von den ersten Justierdaten und den zweiten Justierdaten eingestellt wird.
7. Verfahren nach Anspruch 6, wobei die ersten Justierdaten und die zweiten Justierdaten gemäß einer Funktion zu Einstel­ lungsdaten, mit denen das interne Taktsignal (Ti) abgestimmt wird, verarbeitet werden.
8. Verfahren nach einem der Ansprüche 6 bis 7, wobei die zweiten Justierdaten flüchtig gespeichert werden.
9. Verfahren nach einem der Ansprüche 6 bis 8, wobei das Feinabstimmen des internen Taktsignals (Ti) durch Optimieren der zweiten Justierdaten durchgeführt wird, wobei das Opti­ mieren durch ein iteratives Annähern des internen Taktsignals an den auszugebenden Daten erfolgt.
10. Verfahren nach Anspruch 9, wobei der Schritt des Opti­ mierens der zweiten Justierdaten unter der Anfangsbedingung der ersten Justierdaten durchgeführt wird.
11. Verfahren nach einem der Ansprüche 6 bis 10, wobei das Feinabstimmen des internen Taktsignals (Ti) während des Betreibens der integrierten Schaltung durchgeführt wird.
12. Verfahren nach einem der Ansprüche 6 bis 11, wobei das Speichern der ersten Justierdaten durchgeführt wird, bevor die integrierten Schaltungen vereinzelt sind.
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