DE19811868C2

DE19811868C2 - Hochauflösende Verzögerungsschaltung

Info

Publication number: DE19811868C2
Application number: DE19811868A
Authority: DE
Inventors: Masatoshi Sato
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-03-19
Filing date: 1998-03-18
Publication date: 2000-11-16
Anticipated expiration: 2018-03-19
Also published as: DE19811868A1; KR100270350B1; US6037818A; JPH10261942A; KR19980080163A; TW362153B

Description

Die Erfindung betrifft eine Verzögerungsschaltung zum Verzögern eines Logiksignals und insbesondere eine hochauf lösende Verzögerungsschaltung mit einer Logikverzögerungs schaltung zum Erzeugen einer Verzögerungszeit, die einem ganzzahligen Vielfachen einer Zeitperiode eines Referenztak tes gleich ist, und einer Feinverzögerungsschaltung zum Er zeugen einer Teil- oder Feinverzögerungszeit, die kleiner ist als die Zeitperiode des Referenztaktes.

Beim Prüfen eines Halbleiterbausteins durch ein Halb leiterprüfsystem müssen dem zu prüfenden Halbleiterbaustein Prüfmuster mit verschiedenen Takten zugeführt werden. Die Zeitauflösung und die Genauigkeit müssen sehr hoch sein, z. B. 1/100 einer Zeitperiode eines Referenztaktes des Halb leiterprüfsystems. Die vorliegende Erfindung betrifft eine Verzögerungsschaltung zum Erzeugen einer hochaufgelösten Verzögerungszeit, wobei die Anwendung der Erfindung nicht auf Halbleiterprüfsysteme beschränkt ist.

Ein Beispiel einer Verzögerungsschaltung für einen solchen Zweck ist in den Fig. 3-6 dargestellt. Wie in Fig. 5 dargestellt, weist die Verzögerungsschaltung eine Logikverzögerungsschaltung 20, einen Umwandlungsspei cher 31, ein Flipflop 50, ein UND-Gatter 11 und eine Fein verzögerungsschaltung 61 auf. Die Verzögerungsschaltung von Fig. 5 dient zum Erzeugen eines verzögerten Signals q am Ausgang der Feinverzögerungsschaltung 61, das bezüglich ei nes Startsignals b unter Verwendung eines Referenztaktes a um eine vorgegebene Zeitdauer verzögert ist.

Die Logikverzögerungsschaltung 20 dient zum Erzeugen eines Impulssignals, dessen Verzögerungszeit einem ganzzah ligen Vielfachen eines Taktzyklus (Zeitperiode) des Refe renztaktes a gleich ist, durch Zählen der Anzahl von Impul sen des Referenztaktes a. Im Beispiel von Fig. 5 weist die Logikverzögerungsschaltung 20 eine Start/Stop-Steuerungs schaltung 21, einen Speicher 22 und einen Rückwärtszähler 23 auf. Der Start/Stop-Steuerungsschaltung 21 wird das Startsi gnal b und der Referenztakt a zugeführt. Der Rückwärtszähler 23 erzeugt einen verzögerten Impuls (Übertragssignal) m, das dem Flipflop 50 zugeführt wird.

Die Feinverzögerungsschaltung 61 dient dazu, eine Fein verzögerungszeit, die kleiner ist als ein Zyklus des Refe renztaktes zum verzögerten Impuls m mit einer Verzöge rungszeit zu addieren, die einem ganzzahligen Vielfachen des Referenztaktzyklus von der Logikverzögerungsschaltung 20 entspricht. Dadurch wird das verzögerte Signal q mit einer hochaufgelösten Verzögerungszeit am Ausgang der Feinverzöge rungsschaltung 61 erzeugt. Wie in Fig. 3 dargestellt, weist die Feinverzögerungsschaltung 61 in Serie geschaltete Fein verzögerungszeitschaltungen bzw. Kurzzeitverzögerungsschal tungen 5a, 5b, . . . 5n mit verschiedenen Feinverzögerungszei ten bzw. Bruchteilverzögerungszeiten auf. Jede der Feinver zögerungszeitschaltungen 5a-5n weist einen Verzögerungsweg auf, auf dem einem ankommenden Signal eine Feinverzöge rungszeit aufgeprägt wird, und einen Durchgangsweg, auf dem keine Feinverzögerungszeit aufgeprägt wird.

Die Feinverzögerungszeit wird auf dem Verzögerungsweg durch in Serie geschaltete Verzögerungselemente 1a-1n er zeugt, die beispielsweise aus CMOS-Puffern oder -Schalt elementen gebildet werden. Der Verzögerungsweg oder der Durchgangsweg in der Feinverzögerungszeitschaltung wird durch ein Ausgangssignal eines Flipflops 4 ausgewählt, das durch ein Auswahlsignal t (digitale Codes vom Umwandlungs speicher 31) gesteuert wird. Ein Ausgangssignal F, das den ausgewählten Weg durchlaufen hat, wird am Ausgang eines ODER-Gatters 3 erzeugt und der nächsten Stufe, d. h. der Feinverzögerungszeitschaltung 5b, zugeführt, wie in Fig. 3 dargestellt.

Nachstehend wird die Arbeits- oder Funktionsweise der Verzögerungsschaltung von Fig. 5 unter Bezug auf die in Fig. 6 dargestellte Impulsübersicht erläutert. In diesem Bei spiel wird durch die Verzögerungsschaltung 20 ein Impuls- Signal erzeugt, das bezüglich dem Startsignal b um 202,5 ns verzögert ist, wobei eine Zykluszeit des Referenztaktes 100 ns beträgt. Außerdem ist in der Impulsübersicht von Fig. 6, um die Beschreibung zu vereinfachen, keine Laufzeitverzöge rung für die einzelnen Komponenten der Verzögerungsschaltung berücksichtigt.

In der Logikverzögerungsschaltung 20 wird das mit dem Referenztakt a (Fig. 6B) synchronisierte Startsignal b (Fig. 6A) der Start/Stop-Steuerungsschaltung 21 zugeführt. Der Referenztakt a wird außerdem einem Taktanschluß der Start/Stop-Steuerungsschaltung 21 zugeführt. Durch das Startsignal b wird der Referenztakt a freigegeben, so daß dieser die Start/Stop-Steuerungsschaltung 21 durchlaufen kann. Dadurch wird dem Rückwärtszähler 23 ein Taktsignal k (Fig. 6C) mit der gleichen Taktrate oder -folge wie der Re ferenztakt a zugeführt.

Der Rückwärtszähler 23 empfängt vorgegebene Daten s vom Speicher 22 und zählt das durch die vorgegebenen Daten s de finierte Taktsignal k. Beispielsweise zeigen die vorgegebe nen Daten s in diesem Fall die letzte Verzögerungszeit von 202,5 ns an, die die durch die Verzögerungsschaltung 20 zu erzeugende Soll-Verzögerungszeit darstellt. Basierend auf den höheren Bits der vorgegebenen Daten s erzeugt der Rück wärtszähler 23 ein Übertragssignal m, wenn er die durch die höheren Bits der vorgegebenen Daten s definierte vorgegebene Anzahl von Taktsignalen k gezählt hat. Im Beispiel von Fig. 6 wird, weil die höheren Bits eine Verzögerungszeit von 200 ns darstellen, das Übertragssignal m beim dritten Impuls (200 ns nach dem Startsignal b) des Taktsignals k erzeugt, wie in Fig. 6D dargestellt.

Das Übertragssignal m wird der Flipflopschaltung 50 zu geführt (Fig. 6E) und am UND-Gatter 11 durch den Referenz takt a neu synchronisiert. Dadurch wird am Ausgang des UND- Gatters 11 ein verzögertes Signal p mit einer Verzögerungs zeit von 200 ns erzeugt, wie in Fig. 6F dargestellt. Das verzögerte Signal p wird der Feinverzögerungsschaltung 61 zugeführt, wo ihm eine Fein-(Teil-)Verzögerungszeit T_pd aufgeprägt wird, die kleiner ist als ein Zyklus des Refe renztaktes a, wie in Fig. 6G dargestellt.

Fig. 4 zeigt eine Impulsübersicht zum Darstellen einer Arbeits- oder Funktionsweise der Feinverzögerungsschaltung von Fig. 3. Um die Beschreibung zu vereinfachen, sind in der Impulsübersicht von Fig. 4 keine Signallaufzeitverzöge rungen der einzelnen Komponenten der Verzögerungsschaltung von Fig. 3 berücksichtigt. Wie vorstehend erwähnt, weist die Feinverzögerungsschaltung 61 die in Serie geschalteten Feinverzögerungszeitschaltungen 5a, 5b, . . . 5n auf, die von einander verschiedene Feinverzögerungszeiten erzeugen. Jede der Feinverzögerungszeitschaltungen 5a-5n weist in Serie geschaltete Verzögerungselemente 1a-1n auf, z. B. CMOS- Schaltelemente, um eine Feinverzögerungszeit T_pd zu erzeugen. Der Verzögerungsweg oder der Durchgangsweg in der Verzöge rungsschaltung wird durch Steuern des Ausgangssignals des Flipflops 4 durch digitale Codes t ausgewählt.

Wenn das Ausgangssignal des Flipflops 4 die in Fig. 4C dargestellte Form aufweist, wählt das Flipflop 4 durch Öff nen des UND-Gatters 2b den Verzögerungsweg aus. Im Verzöge rungsweg wird die durch die Verzögerungselemente 1a-1n er zeugte Verzögerungszeit T_pd zum Eingangssignal A von Fig. 4A addiert, um ein in Fig. 4B dargestelltes verzögertes Signal c zu erzeugen. Daher wird das verzögerte Signal F (Fig. 4D) vom Ausgang der Feinverzögerungszeitschaltung 5a der näch sten Feinverzögerungszeitschaltung 5b zugeführt. Auf diese Weise wird die Feinverzögerungszeit T_pd, die kleiner ist als der Referenztaktzyklus, durch die Feinverzögerungsschaltung 61 zum Eingangssignal addiert.

Typischerweise weisen die Feinverzögerungszeitschaltun gen 5a-5n eine unterschiedliche Anzahl von Verzögerungs elementen auf, um voneinander verschiedene Feinverzögerungs zeiten T_pd zu erzeugen. Um eine längere Verzögerungszeit zu erzeugen, müssen in der Verzögerungsschaltung 61 eine höhere Anzahl von Verzögerungselementen vorgesehen sein. Durch Aus wählen einer oder mehrerer Feinverzögerungszeitschaltungen kann eine gewünschte Feinverzögerungszeit erzeugt werden, die kleiner ist als ein Referenztaktzyklus.

Beispielsweise weist die Feinverzögerungszeitschaltung 51 eine Verzögerungszeit auf, die einem halben (1/2) Zyklus des Referenztaktes a entspricht. Die durch die Verzögerungs schaltung 5b erzeugte Verzögerungszeit entspricht der halben Verzögerungszeit der Verzögerungsschaltung 5a. Ähnlicherwei se entspricht die Verzögerungszeit der Verzögerungsschaltung 5c der halben Verzögerungszeit der Verzögerungsschaltung 5b, und die Verzögerungszeit der Verzögerungsschaltung 5d ent spricht der halben Verzögerungszeit der Verzögerungsschal tung 5c usw. Daher wird, wenn ein Zyklus des Referenztaktes a 100 ns und die gewünschte Zeitauflösung 0,1 ns beträgt, die Feinverzögerungsschaltung 61 aus zehn Feinverzögerungs zeitschaltungen 5 gebildet, die Verzögerungszeiten von 50 ns, 25 ns, 12,5 ns, 6,3 ns, 3,2 ns, 1,6 ns, 0,8 ns, 0,4 ns, 0,2 ns bzw. 0,1 ns aufweisen.

Die digitalen Codes t zum Steuern der Feinverzögerungs zeitschaltungen 5a-5n werden durch den Umwandlungsspeicher 31 bereitgestellt. Die digitalen Codes werden durch den Um wandlungsspeicher 31 durch Lesen digitaler Daten r im Spei cher 22 der Logikverzögerungsschaltung 20 erzeugt. Im vor stehend erwähnten Beispiel muß, um die Verzögerungszeit von 202,5 ns zu erzeugen, die Feinverzögerungsschaltung 61 eine Verzögerungszeit von 2,5 ns für das ankommende Signal erzeu gen. Daher werden durch die digitalen Codes die Feinverzöge rungszeitschaltungen 5 für Verzögerungszeiten von 1,6 ns, 0,8 ns bzw. 0,1 ns ausgewählt. Dadurch wird dem in Fig. 5 dargestellten, um 200 ns verzögerten Signal P am Eingang der Feinverzögerungsschaltung 61 eine Verzögerungszeit von 2,5 ns aufgeprägt, um die gewünschte Verzögerungszeit von 202,5 ns zu erhalten.

In einer in den Fig. 3-6 dargestellten Verzögerungsschaltung sind die Feinverzögerungszeiten T_pd der Feinverzögerungszeitschaltung abhängig von der Zeitperiode des Referenztaktes. Wenn die Zeitperiode des Referenztaktes zunimmt, muß die Feinverzögerungsschaltung 61, um Verzöge rungszeiten abzudecken, die kleiner sind als eine Zykluspe riode des Referenztaktes, die Fähigkeit haben, längere Ver zögerungszeiten gemäß dem Referenztakt einzustellen. Daher muß die Anzahl von Verzögerungselementen, z. B. von CMOS- Schaltelementen, in der Feinverzögerungsschaltung erhöht werden. Nicht nur durch die erhöhte Anzahl von Komponenten, sondern auch durch die längere Verzögerungszeit nimmt die Genauigkeit der Zeitsteuerung und die Zeitauflösung ab. Au ßerdem muß die Kapazität des Speichers 31 erhöht werden, weil für die digitalen Codes zum Steuern der Feinverzöge rungsschaltungen eine größere Bitzahl erforderlich ist.

Wenn die Zeitperiode des Referenztaktes verkürzt wird, d. h., wenn die Frequenz des Referenztaktes erhöht wird, nimmt der elektrische Leistungsverbrauch der CMOS- Schaltelemente, durch die die Verzögerungselemente gebildet werden, zu. Durch den erhöhten Leistungsverbrauch in der Verzögerungsschaltung wird außerdem thermisches Rauschen in einem Signal erzeugt, das diese Schaltung durchläuft. Außer dem ist eine solche Frequenzerhöhung des Referenztaktes durch die Arbeitsgeschwindigkeit der Logikverzögerungsschal tung 20 begrenzt. Darüber hinaus sind, um eine höhere Ar beitsgeschwindigkeit in der Verzögerungsschaltung zu reali sieren, teure Schaltungskomponenten erforderlich.

Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Verzögerungsschaltung bereitzustellen, die hochaufgelö ste und exakte Verzögerungszeiten erzeugen kann, während die Anzahl von Schaltungskomponenten reduziert ist.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Verzögerungsschaltung bereitzustellen, die in geringe rem Maße anfällig ist für thermisches Rauschen, das durch die die Verzögerungsschaltung bildenden Komponenten erzeugt wird, oder für externes Rauschen, indem die Anzahl der Schaltungskomponenten vermindert und eine Signalweglänge re duziert wird.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Verzögerungsschaltung bereitzustellen, in der höhere Referenztaktfrequenzen verwendet werden können, ohne daß der elektrische Leistungsverbrauch in der Schaltung zunimmt.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine kleinformatige und kostengünstige Verzögerungsschaltung durch Reduzieren der Anzahl von darin verwendeten Schaltung komponenten bereitzustellen.

Die erfindungsgemäße Verzögerungsschaltung dient zum Erzeugen einer Verzögerungszeit, die länger ist als eine Zy kluszeit eines Referenztaktes, während die Auflösung der Verzögerungszeit kleiner ist als eine Zykluszeit des Refe renztaktes. Die erfindungsgemäße Verzögerungsschaltung weist auf: eine Logikverzögerungsschaltung zum Erzeugen eines Übertragssignals mit einer Verzögerungszeit, die einem ganz zahligen Vielfachen einer Zykluszeit eines ihr zugeführten Referenztaktes entspricht, einen Frequenzteiler zum Unter setzen einer Frequenz des Referenztaktes, um das der Logik verzögerungsschaltung zugeführte Taktsignal zu erzeugen, ei ne Flipflopschaltung, der das Referenztaktsignal zugeführt wird, um ein ankommendes Signal um eine Zeitperiode des Re ferenztaktes zu verzögern, eine Zeitsteuerungs- oder Syn chronisierschaltung zum Empfangen eines Ausgangssignals von der Flipflopschaltung und zum Erzeugen eines verzögerten Lo giksignals synchron mit dem Referenztakt, einen Decodierer zum Empfangen des Übertragssignals von der Logikverzöge rungsschaltung und zum selektiven Zuführen des Übertrags signals zur Flipflopschaltung oder zur Synchronisierschal tung, und eine Feinverzögerungsschaltung zum Addieren einer Feinverzögerungszeit, die kleiner ist als eine Zykluszeit des Referenztaktes, zum verzögerten Logiksignal von der Syn chronisierschaltung.

In der erfindungsgemäßen Verzögerungsschaltung weist die vorstehend erwähnte Logikverzögerungsschaltung auf: eine Start/Stop-Steuerungsschaltung, der ein Startsignal, für das durch die Verzögerungsschaltung eine Verzögerungszeit be reitgestellt wird, und das Taktsignal vom Frequenzteiler zu geführt werden, wobei die Start/Stop-Steuerungsschaltung das Taktsignal synchron mit dem Startsignal erzeugt, einen Spei cher zum Speichern von die Verzögerungszeit darstellenden Verzögerungsdaten, und einen Rückwärtszähler zum Zählen der Anzahl von Impulsen des Taktsignals von der Start/Stop- Steuerungsschaltung und zum Erzeugen des Übertragssignals, wenn der Zählwert des Zählers einen durch die Verzögerungs daten vom Speicher definierten vorgegebenen Wert erreicht hat.

In der erfindungsgemäßen Verzögerungsschaltung wird die vorstehend erwähnte Feinverzögerungsschaltung aus mehreren in Serie geschalteten Feinverzögerungszeitschaltungen bzw. Kurzzeitverzögerungsschaltungen gebildet, wobei jede Fein verzögerungszeitschaltung aufweist: einen Durchgangsweg zum Übertragen eines ankommenden Signals ohne Verzögerung, einen Verzögerungsweg zum Erzeugen einer Feinverzögerungszeit für ein ankommendes Signal, wobei der Verzögerungsweg mehrere in Serie geschaltete Verzögerungselemente aufweist, und eine Auswahleinrichtung zum Auswählen des Durchgangsweges oder des Verzögerungsweges basierend auf einem durch die im Spei cher gespeicherten Verzögerungsdaten erzeugten Auswahlsi gnal.

Durch die erfindungsgemäße Verzögerungsschaltung werden hochaufgelöste und exakte Verzögerungszeiten erzeugt, wäh rend die Anzahl von Schaltungskomponenten, z. B. Verzöge rungselemente, und die Kapazität des darin verwendeten Spei chers reduziert werden. Außerdem ist die erfindungsgemäße Verzögerungsschaltung weniger anfällig für durch die die Verzögerungsschaltung bildenden Schaltungskomponenten er zeugtes thermisches Rauschen oder für externes Rauschen, weil die Anzahl von Schaltungskomponenten und die Signal weglänge in der Verzögerungsschaltung erheblich reduziert sind.

Außerdem kann die erfindungsgemäße Verzögerungsschal tung, in der aktive Komponenten als Verzögerungselemente verwendet werden, bei höheren Frequenzen des Referenztaktes betrieben werden, ohne daß der elektrische Leistungsver brauch der aktiven Komponenten zunimmt. Durch die verminder te Anzahl von Schaltungskomponenten und die reduzierte Spei cherkapazität kann die erfindungsgemäße Verzögerungsschal tung kleinformatig und kostengünstig hergestellt werden.

Die Erfindung wird nachstehend anhand der Zeichnungen näher erläutert; es zeigen:

Fig. 1 ein Blockdiagramm zum Darstellen einer Struktur einer erfindungsgemäßen Verzögerungsschaltung;

Fig. 2 eine Impulsübersicht zum Darstellen einer Ar beits- oder Funktionsweise der erfindungsgemäßen Verzöge rungsschaltung;

Fig. 3 ein Blockdiagramm zum Darstellen einer Struktur einer Feinverzögerungsschaltung zum Erzeugen einer Verzöge rungszeit, die kleiner ist als eine Zeitperiode eines Refe renztaktes;

Fig. 4 eine Impulsübersicht zum Darstellen einer Ar beits- oder Funktionsweise der Feinverzögerungsschaltung von Fig. 3;

Fig. 5 ein Blockdiagramm zum Darstellen einer Struktur einer Verzögerungsschaltung; und

Fig. 6 eine Impulsübersicht zum Darstellen einer Ar beits- oder Funktionsweise einer Logikverzögerungsschaltung in der Verzögerungsschaltung von Fig. 5.

Die Ausführungsform der vorliegenden Erfindung wird nachstehend unter Bezug auf die Fig. 1 und 2 erläutert. Wie in Fig. 1 dargestellt, weist die erfindungsgemäße Ver zögerungsschaltung auf: eine Logikverzögerungsschaltung 20, einen Umwandlungsspeicher 30, Flipflopschaltungen 50 und 51, ein ODER-Gatter 13, ein UND-Gatter 11, eine Feinverzöge rungsschaltung 60, einen Decodierer 40 und einen Frequenz teiler 70. Die Struktur und Funktion der Logikverzögerungs schaltung 20 und der Feinverzögerungsschaltung 60 sind grundsätzlich der Struktur und Funktion der unter Bezug auf die Fig. 3-6 erläuterten herkömmlichen Schaltung gleich.

Wie in Fig. 1 dargestellt, ist der Frequenzteiler 70 zwischen dem Referenztakt und der Start/Stop-Steuerungs schaltung 21 angeordnet. Daher empfängt die Start/Stop- Steuerungsschaltung 21 ein Referenztaktsignal, das durch den Frequenzteiler 70 frequenzuntersetzt wurde. Dem Decodierer 40 werden vorgegebene Daten vom Speicher 22 und ein Über tragssignal vom Abwärtszähler 23 zugeführt. Der Decodierer 40 erzeugt in Abhängigkeit vom durch die vorgegebenen Daten dargestellten Wert ein Ausgangssignal an einem Ausgangsan schluß 0 oder 1. Das Ausgangssignal vom Decodierer 40 wird durch das Flipflop 51 und das UND-Gatter 11 bezüglich des Referenztaktes zeitlich neu abgeglichen oder synchronisiert. Das Ausgangssignal des UND-Gatters 11 wird der Feinverzöge rungsschaltung 60 zugeführt, wo es um eine Feinverzögerungs zeit verzögert wird, die kleiner ist als die Zeitperiode des Referenztaktes.

Nachstehend wird die Arbeits- oder Funktionsweise der erfindungsgemäßen Verzögerungsschaltung unter Bezug auf die Impulsübersicht von Fig. 2 erläutert. Es wird ein Fall be schrieben, bei dem eine Verzögerungszeit von 202,5 ns als letztes Ausgangssignal der Verzögerungsschaltung von Fig. 1 erzeugt wird. In diesem Beispiel ist außerdem die Frequenz des Referenztaktes doppelt so hoch wie diejenige des Bei spiels von Fig. 6, d. h. eine Zyklusperiode beträgt anstatt 100 ns in diesem Beispiel 50 ns. Um die Referenztaktfrequenz durch den Faktor 2 zu teilen, d. h. eine Taktrate oder -folge von 100 ns zu erzeugen, wird das Untersetzungsverhältnis N des Frequenzteilers auf den Wert N = 2 gesetzt.

In diesem Fall arbeitet die Logikverzögerungsschaltung 20 auf die gleiche Weise wie in den Fig. 5 und 6 darge stellt. In der Logikverzögerungsschaltung 20 wird das in Fig. 2A dargestellte Startsignal b, das mit dem in Fig. 2B dargestellten Referenztakt a synchronisiert ist, der Start/Stop-Steuerungsschaltung 21 zugeführt. Der untersetzte Referenztakt c mit einem Intervall von 100 ns (Fig. 2C) wird außerdem vom Frequenzteiler 70 einem Taktanschluß der Start/Stop-Steuerungsschaltung 21 zugeführt. Durch das Startsignal b wird der untersetzte Referenztakt c freigege ben, so daß dieser die Start/Stop-Steuerungsschaltung 21 durchlaufen kann und das in Fig. 2D dargestellte Taktsignal d dem Rückwärtszähler 23 zugeführt wird. Daher weist das Taktsignal d eine Zeitperiode von 100 ns auf.

Der Rückwärtszähler 23 empfängt vorgegebene Daten s vom Speicher 22 und zählt die durch die vorgegebenen Daten s de finierte Anzahl von Taktsignalen d. Ähnlich wie im in den Fig. 5 und 6 dargestellten Beispiel stellen die vorgege benen Daten s die durch die Verzögerungsschaltung 20 zu er zeugende letzte Verzögerungszeit von 202,5 ns dar. Basierend auf den vorgegebenen Daten s erzeugt der Rückwärtszähler 23 ein Übertragssignal e, wenn er die durch die höheren Bits der vorgegebenen Daten definierte Anzahl von Taktsignalen d gezählt hat. Im in Fig. 2 dargestellten Beispiel wird, weil die höheren Bits eine Verzögerungszeit von 200 ns anzeigen, das Übertragssignal e beim dritten Impuls (200 ns nach dem Startsignal b) des Taktsignals d erzeugt, wie in Fig. 2E dargestellt.

Das Übertragssignal e wird dem Decodierer 40 zugeführt, dessen anderem Anschluß die vorgegebenen Daten s vom Spei cher 22 zugeführt werden. Der Decodierer 40 bestimmt, ob die letzte Verzögerungszeit zwischen 200 ns und 250 ns beträgt (200 ns plus 50 ns, d. h. ein Zyklus des Referenztaktes a) oder zwischen 200 ns und 300 ns (200 ns plus 100 ns, d. h. zwei Zyklen des Referenztaktes a). Weil die vorgegebenen Da ten s vom Speicher 22 die letzte Verzögerungszeit von 202,5 ns anzeigen, erzeugt der Decodierer ein Ausgangssignal g, das dem ODER-Gatter 13 zugeführt wird, wie in Fig. 2F dar gestellt. Wenn die Daten vom Speicher 22 eine Verzögerungs zeit von mehr als 250 ns und weniger als 300 ns darstellen, erzeugt der Decodierer ein Ausgangssignal f, das dem Flipflop 50 zugeführt wird. In diesem Fall wird dem Signal f durch das Flipflop 50 und den ihm zugeführten Referenztakt eine Verzögerungszeit von einer Zykluszeit des Referenztak tes a aufgeprägt, um eine Verzögerungszeit von 250 ns zu er zeugen.

Das Ausgangssignal des ODER-Gatters 13 wird dem Flipflop 51 zugeführt, dessen Ausgangssignal (Fig. 2G) im UND-Gatter 11 durch den Referenztakt a zeitlich neu abgegli chen oder synchronisiert wird. Dadurch wird am Ausgang des UND-Gatters 11 ein verzögertes Signal i mit der Verzöge rungszeit von 200 ns erzeugt, wie in Fig. 2H dargestellt. Das verzögerte Signal i wird der Feinverzögerungsschaltung 61 zugeführt, wo es eine weitere Feinverzögerungszeit T_pd er hält, die kleiner ist als ein Zyklus des Referenztaktes a und als letzte Verzögerungszeit j erzeugt wird, wie in Fig. 2I dargestellt.

Die Feinverzögerungszeit T_pd wird durch die Feinverzöge rungsschaltung 60 auf eine unter Bezug auf die Fig. 3 und 4 beschriebene Weise erzeugt. In diesem Beispiel wird die Feinverzögerungszeit von 2,5 ns durch die Feinverzögerungs schaltung 60 zum Signal i vom UND-Gatter 11 addiert. Um die Verzögerungszeit von 2,5 ns einzustellen, steuern digitale Codes u vom Umwandlungsspeicher 30 die beispielsweise in Fig. 3 dargestellten Feinverzögerungszeitschaltungen, die die Feinverzögerungsschaltung 60 bilden. Die digitalen Codes u werden durch Lesen der digitalen Daten r im Speicher 22 und Umwandeln der digitalen Daten r durch den Umwandlungsspei cher 30 erzeugt. Daher werden Feinverzögerungszeitschaltun gen zum Erzeugen von Verzögerungszeiten von 1,6 ns, 0,8 ns und 0,1 ns ausgewählt, um die Feinverzögerungszeit von 2,5 ns in der Feinverzögerungsschaltung 60 zu erzeugen, wodurch der in Fig. 2I dargestellte Takt j mit einer Verzögerungs zeit von 202,5 ns erhalten wird.

Die Arbeits- oder Funktionsweise der Feinverzögerungs schaltung 60 ist grundsätzlich die gleiche wie unter Bezug auf Fig. 3 und 4 beschrieben. Im Beipiel der Fig. 1 und 2 beträgt die Zeitperiode des Referenztaktes a jedoch 50 ns und ist damit halb so groß wie im Fig. 6 dargestellten Bei spiel. Daher muß die Feinverzögerungszeitschaltung 5a (Fig. 3) mit der größten Feinverzögerungszeit eine Feinverzöge rungszeit von 25 ns aufweisen, was der Hälfte (1/2) eines Zyklus des Referenztaktes a entspricht. Die Feinverzöge rungszeitschaltung 5b weist eine Verzögerungszeit auf, die der Hälfte der Verzögerungszeit der Verzögerungsschaltung 5a entspricht, die Verzögerungszeit der Verzögerungsschaltung 5c entspricht der Hälfte der Verzögerungszeit der Verzöge rungsschaltung 5b, usw. Daher wird, wenn die gewünschte Zeitauflösung 0,1 ns beträgt, die Feinverzögerungsschaltung 61 aus neun Feinverzögerungszeitschaltungen 5 mit Verzöge rungszeiten von 25 ns, 12,5 ns, 6,3 ns, 3,2 ns, 1,6 ns, 0,8 ns, 0,4 ns, 0,2 ns bzw. 0,1 ns gebildet.

D. h., daß die Anzahl der in der Feinverzögerungsschal tung 60 erforderlichen Verzögerungselemente auf die Hälfte des in der Feinverzögerungsschaltung 61 von Fig. 3 erfor derlichen Wertes reduziert ist, weil die Verzögerungszeit von 50 ns nicht mehr erforderlich ist. Daher werden, wenn vorausgesetzt wird, daß jedes Verzögerungselement (z. B. ein CMOS-Schaltelement) eine Verzögerungszeit von 0,1 ns auf weist, 500 Verzögerungselemente (CMOS-Schaltelemente) elimi niert. Außerdem werden aufgrund der verminderten Anzahl von Verzögerungselementen, z. B. 500 Verzögerungselemente, wie vorstehend erwähnt, die Datenbits vom Umwandlungsspeicher zum Steuern der Feinverzögerungsschaltung 60 entsprechend reduziert.

Bei der vorliegenden Erfindung sind zusätzliche Kompo nenten erforderlich, z. B. der Frequenzteiler 70, der Deco dieren 40, das Flipflop 51 und das ODER-Gatter 13. Hinsicht lich der erheblichen Reduzierung der Anzahl von Verzöge rungselementen, die typischerweise in der gesamten Verzöge rungsschaltung durch CMOS-Schaltelemente gebildet werden, ist eine solche Erweiterung der Komponenten jedoch vernach lässigbar.

Vorstehend wurde die vorliegende Erfindung bezüglich eines Falls beschrieben, bei dem die Frequenz des Referenz taktes um den Faktor zwei erhöht ist, d. h. daß die Periode auf die Hälfte des im herkömmlichen Beispiel vorgesehenen Wertes reduziert ist. Eine ähnliche Ausführungsform kann je doch auch erhalten werden, wenn die Frequenz des Referenz taktes um den Faktor N erhöht wird, d. h., daß die Periode um den Faktor 1/N vermindert wird. In einem solchen Fall werden ähnliche Ergebnisse erhalten, indem in der in Fig. 1 darge stellten Schaltung im Frequenzteiler 70 ein Untersetzungs verhältnis 1/N eingestellt wird, im Decodierer 40 N Ausgänge vorgesehen sind und N Flipflops in Serie geschaltet werden. Dadurch wird die Anzahl von Verzögerungselementen, z. B. von CMOS-Schaltelementen, in der Verzögerungsschaltung um den Faktor 1/N weiter reduziert, weil die durch die Feinverzöge rungsschaltung erforderliche (Teil-)Verzögerungszeit um den Faktor 1/N reduziert wird.

Aus Gründen der Erläuterung wurde die vorstehende Aus führungsform für einen Fall beschrieben, bei dem der Taktzy klus relativ lang ist, z. B. 100 ns beträgt. In einer realen Verzögerungsschaltung können jedoch höhere Taktraten, z. B. Zeitperioden von einigen wenigen Nanosekunden, und eine hö here Auflösung der Feinverzögerungszeit, z. B. in der Größen ordnung von einigen Picosekunden, verwendet werden. Die vor liegende Erfindung ist unter Verwendung von auf dem Markt erhältlichen Halbleiterbausteinen für einen Hochgeschwindig keitsbetrieb geeignet.

Wie vorstehend beschrieben, wird in der erfindungsgemä ßen Verzögerungsschaltung ein Referenztakt mit einem N-mal höheren Referenztakt verwendet, d. h. mit einer Periode, die um den Faktor 1/N geringer ist als im entsprechenden her kömmlichen Beispiel. Der Referenztakt wird durch N geteilt, so daß die Logikverzögerungsschaltung mit einer Taktrate oder -folge betrieben werden kann, die um den Faktor 1/N niedriger ist als der Referenztakt. Weil die Referenztaktpe riode um den Faktor 1/N reduziert ist, wird der Feinverzöge rungszeitbereich entsprechend um den Faktor 1/N reduziert.

Wie vorstehend beschrieben, werden durch die erfin dungsgemäße Verzögerungsschaltung hochaufgelöste und exakte Verzögerungszeiten erzeugt, während die Anzahl von Schal tungskomponenten, z. B. von Verzögerungselementen, und die darin verwendete Speicherkapazität reduziert werden. Außer dem ist die erfindungsgemäße Verzögerungsschaltung weniger anfällig für durch die die Verzögerungsschaltung bildenden Schaltungskomponenten erzeugtes thermisches Rauschen oder für externes Rauschen, weil die Anzahl von Schaltungskompo nenten und die Signalweglänge in der Verzögerungsschaltung erheblich reduziert sind.

Außerdem kann die erfindungsgemäße Verzögerungsschal tung, in der aktive Komponenten als Verzögerungselemente verwendet werden, mit einer höheren Referenztaktfrequenz be trieben werden, ohne daß der elektrische Leistungsverbrauch durch die aktiven Komponenten zunimmt. Aufgrund der Vermin derung der Anzahl von Schaltungskomponenten und der Spei cherkapazität kann die erfindungsgemäße Verzögerungsschal tung kleinformatig und kostengünstig hergestellt werden.

Claims

1. Verzögerungsschaltung zum Erzeugen einer Verzögerungs zeit, die länger ist als eine Zykluszeit eines Refe renztaktes, während die Auflösung der Verzögerungszeit kleiner ist als eine Zykluszeit des Referenztaktes, mit:
einer Logikverzögerungsschaltung zum Erzeugen ei nes Übertragssignals mit einer Verzögerungszeit, die einem ganzzahligen Vielfachen einer Zykluszeit eines ihr zugeführten Referenztaktes entspricht;
einem Frequenzteiler zum Untersetzen einer Fre quenz des Referenztaktes, um das der Logikverzögerungs schaltung zugeführte Taktsignal zu erzeugen;
einer Flipflopschaltung, der der Referenztakt zu geführt wird, um ein ankommendes Signal um eine Zeitpe riode des Referenztaktes zu verzögern;
einer Synchronisierschaltung zum Empfangen eines Ausgangssignals von der Flipflopschaltung und zum Er zeugen eines verzögerten Logiksignals synchron mit dem Referenztakt;
einem Decodierer zum Empfangen des Übertrags signals von der Logikverzögerungsschaltung und zum se lektiven Zuführen des Übertragssignals zur Flipflop schaltung oder zur Synchronisierschaltung; und
einer Feinverzögerungsschaltung zum Addieren einer Feinverzögerungszeit, die kleiner ist als eine Zyklus zeit des Referenztaktes, zum verzögerten Logiksignal von der Synchronisierschaltung.

2. Verzögerungsschaltung nach Anspruch 1, wobei die Logik verzögerungsschaltung aufweist:
eine Start/Stop-Steuerungsschaltung, der ein Startsignal, für das durch die Verzögerungsschaltung die Verzögerungszeit bereitgestellt wird, und das Takt signal vom Frequenzteiler zugeführt wird, wobei die Start/Stop-Steuerungsschaltung das Taktsignal synchron mit dem Startsignal erzeugt;
einen Speicher zum Speichern von die Verzögerungs zeit darstellenden Verzögerungsdaten; und
einen Rückwärtszähler zum Zählen der Anzahl von Impulsen des Taktsignals von der Start/Stop-Steuerungs schaltung und zum Erzeugen des Übertragssignals, wenn der Zählwert des Zählers einen durch die Verzögerungs daten vom Speicher definierten vorgegebenen Wert er reicht.

3. Verzögerungsschaltung nach Anspruch 1 oder 2, wobei die Feinverzögerungsschaltung aus mehreren in Serie ge schalteten Feinverzögerungszeitsschaltungen gebildet wird, wobei jede Feinverzögerungszeitsschaltung auf weist:
einen Durchgangsweg zum Übertragen eines ankommen den Signals ohne Verzögerung;
einen Verzögerungsweg zum Bereitstellen einer Feinverzögerungszeit für ein ankommendes Signal, wobei der Verzögerungsweg mehrere in Serie geschaltete Verzö gerungselemente aufweist; und
eine Auswahleinrichtung zum Auswählen des Durch gangsweges oder des Verzögerungsweges basierend auf ei nem durch die im Speicher gespeicherten Verzögerungsda ten erzeugten Auswahlsignal.

4. Verzögerungsschaltung nach Anspruch 3, wobei jedes der Verzögerungselemente ein CMOS-Schaltelement mit einer kleinen Signallaufzeitverzögerung ist.

5. Verzögerungsschaltung nach Anspruch 3 oder 4, wobei das Auswahlsignal für die Feinverzögerungsschaltung durch einen in der Verzögerungsschaltung angeordneten Umwand lungsspeicher durch Umwandeln der Verzögerungsdaten vom Speicher in digitale Codes erzeugt wird.

6. Verzögerungsschaltung nach Anspruch 5, wobei die im Speicher gespeicherten Verzögerungsdaten die durch die Verzögerungsschaltung zu erzeugende Verzögerungszeit darstellen.

7. Verzögerungsschaltung nach einem der Ansprüche 1 bis 6, wobei der Frequenzteiler eine Frequenz des Referenztaktes durch einen Faktor N teilt, um das Taktsignal zu erzeugen, dessen Frequenz der 1/N-fachen Frequenz des Referenztaktes entspricht, um der Logikverzöge rungsschaltung eine Taktzeitperiode zuzuführen, die N- mal länger ist als die Zykluszeit des Referenztaktes; ferner mit N in Serie geschalteten Flipflopschaltungen, denen jeweils das Referenztaktsignal zugeführt wird, um ein ankommendes Signal um eine Zykluszeit des Referenztak tes zu verzögern; wobei die Synchronisierschaltung das Ausgangssignal von der letzten Stufe der Flipflop schaltungen empfängt; und wobei der Decodierer das Übertragssignal selektiv zu den Flipflop schaltungen oder zur Synchronisierschaltung zuführt.

8. Verzögerungsschaltung zum Erzeugen einer Verzögerungszeit basierend auf in einem Speicher gespeicherten Verzögerungsdaten mit:
einem Frequenzteiler zum Teilen der Frequenz eines Referenztaktes, um ein Taktsignal zu erzeugen;
einer Grobverzögerungsschaltung, der das Taktsignal von dem Frequenzteiler zugeführt wird, zum Erzeugen eines Signals mit grober Verzögerung mit einer Verzögerungszeit, die einem ganzen Vielfachen einer Zykluszeit des ihr zugeführten Taktsignals entspricht;
mehreren in Serie geschalteten Flip-Flop-Schaltungen, denen jeweils das Referenztaktsignal zugeführt wird, wobei jede Flip-Flop-Schaltung ein ankommendes Signal um eine Zykluszeit des Referenztaktes verzögert;
einer Einrichtung zum selektiven Zuführen des Signals mit grober Verzögerung von der Grobverzögerungsschaltung zu einer der Flip-Flop-Schaltungen basierend auf den Verzögerungsdaten; und
einer Feinverzögerungsschaltung zum Addieren einer Feinverzögerungszeit, die kleiner ist als eine Zykluszeit des Referenztaktes, zu einem Ausgangssignal von der einen Flip-Flop-Schaltung.