DE10134099A1 - Production of an integrated semiconductor circuit comprises forming conducting pathways on an electrically insulating layer arranged on a semiconductor substrate, and successively forming a first and a second covering layer - Google Patents
Production of an integrated semiconductor circuit comprises forming conducting pathways on an electrically insulating layer arranged on a semiconductor substrate, and successively forming a first and a second covering layerInfo
- Publication number
- DE10134099A1 DE10134099A1 DE10134099A DE10134099A DE10134099A1 DE 10134099 A1 DE10134099 A1 DE 10134099A1 DE 10134099 A DE10134099 A DE 10134099A DE 10134099 A DE10134099 A DE 10134099A DE 10134099 A1 DE10134099 A1 DE 10134099A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- conductor tracks
- cover layer
- spaces
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H10W20/092—
-
- H10W20/48—
-
- H10W20/495—
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
Die Erfindung betrifft ein Verfahren zum Herstellen einer in
tegrierten Halbleiterschaltung, bei dem
The invention relates to a method for producing an integrated semiconductor circuit, in which
- - auf einer elektrisch isolierenden Schicht Leiterbahnen aus gebildet werden, die sich über die Oberfläche der isolieren den Schicht erheben, wobei Zwischenräume gleicher Breite wie die Leiterbahnen entstehen, und- Conductor tracks on an electrically insulating layer are formed, which isolate themselves over the surface of the raise the layer, with spaces of the same width as the conductor tracks are created, and
- - bei dem auf den Leiterbahnen und der isolierenden Schicht eine erste Deckschicht durch eine nicht-konforme Abscheidung eines ersten Materiales gebildet wird und- The one on the conductor tracks and the insulating layer a first cover layer by a non-conformal deposition a first material is formed and
- - auf der ersten Deckschicht eine zweite Deckschicht durch Abscheidung eines anderen, zweiten Materials gebildet wird.- On the first cover layer through a second cover layer Deposition of another, second material is formed.
Die Erfindung betrifft ferner eine integrierte Halbleiter
schaltung mit
The invention further relates to an integrated semiconductor circuit
- - einer auf einer isolierenden Schicht ausgebildeten Metalli sierungsebene mit Leiterbahnen und mit Zwischenräume glei cher Breite wie die Leiterbahnen,- A Metalli formed on an insulating layer level with conductor tracks and with gaps width like the conductor tracks,
- - einer auf die Leiterbahnen und auf die isolierende Schicht aufgebrachten ersten Schicht aus einem ersten Material und- One on the conductor tracks and on the insulating layer applied first layer of a first material and
- - einer auf die erste Deckschicht aufgebrachten zweiten Deck schicht aus einem anderen zweiten Material.A second deck applied to the first top layer layer of another second material.
Ein Verfahren der oben genannten Art wird in der Halbleiter fertigung dann eingesetzt, wenn eine Metallisierungsebene nach oben hin isoliert wird und dafür die Leiterbahnen durch zwei nacheinander aufgebrachte Deckschichten bedeckt werden. Deckschichten dienen insbesondere zur Isolation der Leiter bahnen gegen die nächsthöhere, noch aufzubringende Mechani sierungsebene oder gegenüber anderen leitfähigen Schichten.A method of the type mentioned above is used in the semiconductor manufacturing is used when a metallization level is insulated towards the top and the conductor tracks two cover layers applied one after the other are covered. Cover layers are used in particular to insulate the conductors orbits against the next higher, still to be applied Mechani level or compared to other conductive layers.
Grundsätzlich genügt die Abscheidung eines einzigen Schicht materials, um die Leiterbahnen durch ein isolierendes Materi al zu bedecken und so elektrisch zu isolieren. Herkömmlich wird meist Siliziumoxid, Siliziumnitrid oder Siliziumoxini trid über den Leiterbahnen abgeschieden.Basically, the deposition of a single layer is sufficient materials to the conductor tracks through an insulating material al to cover and thus isolate electrically. conventional is mostly silicon oxide, silicon nitride or silicon oxini trid deposited over the conductor tracks.
Da die Leiterbahnen selbst bereits über einer elektrisch iso lierenden Schicht ausgebildet werden, sind sie durch diese nach unten, d. h. zum Substrat hin isoliert. Durch die Deck schicht wird die Isolation zwischen den Leiterbahnen und zu nächsthöheren Schichten hergestellt. Die als Untergrund für die Leiterbahnen dienende untere isolierende Schicht ist in der Regel planarisiert, d. h. etwaige Höhenunterschiede wur den beispielsweise durch chemischmechanisches Polieren weit gehend beseitigt. Auf diesem planarisierten Untergrund können herzustellende Strukturen wie beispielsweise Leiterbahnen maßgenauer hergestellt werden, weil lithographische Belich tungsprozesse nur eine begrenzte Schärfentiefe besitzen und nur geringe Höhenunterschiede der Substratoberfläche ausglei chen können.Since the conductor tracks themselves are electrically isolated layer are formed by this down, d. H. isolated from the substrate. Through the deck layer becomes the insulation between the conductor tracks and next higher layers. The as a base for the lower insulating layer serving the conductor tracks is in usually planarized, d. H. any height differences were for example by chemical mechanical polishing going eliminated. Can on this planarized surface structures to be produced such as conductor tracks be made more accurately because of lithographic exposure processes only have a limited depth of field and compensate for only slight differences in height of the substrate surface can.
Nach der Abscheidung einer Schicht aus einem elektrisch leit fähigen Material wird diese lithographisch strukturiert, wo durch Leiterbahnen entstehen. Dabei wird die Schicht in den Bereichen, in denen keine Leiterbahnen vorgesehen sind, bis auf die untere isolierende Schicht zurückgeätzt. Nach diesem Vorgang bleiben Leiterbahnen zurück, die sich über die Ober fläche der isolierenden Schicht erheben. Dazwischen entstehen Zwischenräume, deren Breite vom Verlauf der Leiterbahnen in der Metallisierungsebene abhängt. In vielen Bereichen der Me tallisierungsebene werden diese Zwischenräume genauso schmal sein wie die Leiterbahnen selbst, da die zunehmende Miniatu risierung und Komplexität integrierter Schaltkreise eine mög lichst dichte Anordnung der Leiterbahnen auf dem Halbleiter substrat erfordert. Überwiegend werden daher die Zwischenräu me genauso schmal sein wie die sogenannte Strukturbreite, welche die kleinstmögliche herstellbare Abmessung einer li thographisch hergestellten Struktur darstellt. Da auch die Breite der Leiterbahnen der Strukturbreite entspricht, sind die Zwischenräume überwiegend genau so breit wie die Leiter bahnen.After the deposition of a layer from an electrically conductive capable material is lithographically structured where created by conductor tracks. The layer in the Areas in which no conductor tracks are provided up to etched back to the lower insulating layer. After this The process leaves traces that are over the upper raise the surface of the insulating layer. In between arise Spaces whose width depends on the course of the conductor tracks in depends on the metallization level. In many areas of the Me level, these gaps become just as narrow be like the traces themselves because the increasing mini tu ization and complexity of integrated circuits possible dense arrangement of the conductor tracks on the semiconductor substrate required. The interstices are therefore predominant me as narrow as the so-called structure width, which is the smallest possible dimension of a li represents structurally produced structure. Since that too Width of the conductor tracks corresponds to the structure width the gaps are mostly as wide as the ladder blaze.
Neben diesen Zwischenräumen gleicher Breite wie die Leiter bahnen wird es auf jedem Halbleitersubstrat auch Zwischenräu me geben, die größer, unter Umständen wesentlich größer sind als die Leiterbahnbreite, da nicht überall auf der Substrat fläche Leiterbahnen erforderlich sind.In addition to these gaps the same width as the ladder it will also pave the way on every semiconductor substrate give me larger, possibly larger than the track width because not all over the substrate area conductor tracks are required.
Nach der Herstellung der Leiterbahnen werden diese durch eine elektrisch isolierende Schicht beispielsweise aus den oben genannten Materialien bedeckt.After the conductor tracks have been produced, they are replaced by a electrically insulating layer for example from the above mentioned materials covered.
Grundsätzlich wird in der Halbleiterfertigung bei dem Bedec ken nicht-planarer Strukturen stets versucht, eventuelle To pographien, d. h. Höhenunterschiede der Strukturen über die Substratfläche hinweg auszugleichen, d. h. einzuebnen, damit nachfolgend herzustellende weitere Strukturen leicht durch lithographische Belichtungsprozesse geformt werden können.Basically, in semiconductor manufacturing at Bedec of non-planar structures always tries to photographs, d. H. Height differences of the structures over the Compensate substrate area, d. H. level with it subsequent structures to be produced easily lithographic exposure processes can be formed.
Deckschichten werden daher so bedeckt, daß eventuelle Topo graphien eingeebnet werden. Häufig wird eine Deckschicht nachträglich noch planarisiert, um Restunebenheiten zu besei tigen. Die Einebnung geschieht jedoch im wesentlichen bereits - gerade in Bereichen mit schmalen Zwischenräumen zwischen den Leiterbahnen - durch die Art der Abscheidung der Deck schicht.Cover layers are therefore covered so that any topo graphics can be leveled. Often there is a top layer subsequently planarized to cover residual unevenness term. The leveling, however, is already happening - especially in areas with narrow spaces between the traces - by the way the deck is deposited layer.
Bei der Abscheidung einer Deckschicht wird die Einebnung ei ner Topographie üblicherweise dadurch erreicht, daß die Deck schicht nicht-konform abgeschieden wird. Bei einer konformen Abscheidung lagert sich eine Schicht an eine Topographie mit der gleichen Schichtdicke auf allen Erhebungen, deren Seiten wänden und den Bodenflächen von Vertiefungen an. Vorhandene Höhenunterschiede werden dabei nicht verkleinert, was für ge wisse Anwendungszwecke wünschenswert ist. When a cover layer is deposited, the leveling is done ner topography usually achieved by the deck layer is deposited in a non-conforming manner. With a compliant Deposition coats a layer on topography the same layer thickness on all elevations, their sides walls and the bottom surfaces of depressions. Existing Height differences are not reduced, what ge knowing applications is desirable.
Die Bedeckung von Leiterbahnen einer Metallisierungsebene er folgt hingegen stets durch einen nicht-konformen Abschei dungsprozeß, da die Höhenunterschiede zwischen den Leiterbah nen und ihren Zwischenräumen beseitigt werden müssen, um die nächsthöhere Metallisierungsebene aufbringen zu können.The covering of conductor tracks of a metallization level follows, however, always by a non-compliant separation process since the height differences between the conductor and their gaps must be eliminated in order to to be able to apply the next higher metallization level.
Ob die Deckschicht dabei konform oder nicht-konform abge schieden wird, läßt sich durch eine Vielzahl sich gegenseitig beeinflussender Parameter, die von der Art des Abscheidungs prozesses und von den verwendeten Vorrichtungen abhängen, einstellen.Whether the top layer conforms or non-compliant is divorced, can be mutually a variety influencing parameters that depend on the type of deposition process and depend on the devices used, to adjust.
Durch die nicht-konforme Abscheidung einer Deckschicht werden Höhenunterschiede zwischen Leiterbahnen und ihren Zwischen räumen weitgehend ausgeglichen. Gerade zwischen eng benach bart angeordneten Leiterbahnen, die nur durch Zwischenräume gleicher Breite wie die Leiterbahnen voneinander getrennt sind, sind die Höhenunterschiede schon nach einer geringen Schichtdicke der Deckschicht verschwunden.Due to the non-conformal deposition of a top layer Differences in height between conductor tracks and their intermediate clear largely balanced. Especially between closely adjacent beard arranged traces that only through spaces same width as the conductor tracks separated from each other are the differences in height after a small Layer thickness of the top layer disappeared.
In der Regel genügt eine Deckschicht, deren Schichtdicke auf den Leiterbahnen zumindest so groß ist wie die Höhe der Lei terbahn selbst, um in Gebieten dicht nebeneinander verlaufen der Leiterbahnen alle Topographien zu beseitigen. Lediglich in Substratbereichen mit wesentlich größeren Abständen zwi schen Leiterbahnen, etwa den Flächenbereichen, in denen über haupt eine Leiterbahnen verlaufen, wird eine dickere Deck schicht erforderlich sein, um Topographien zu beseitigen. Ge rade für solche Flächenbereiche mit sehr breiten Zwischenräu men zwischen Leiterbahnen wird jedoch ein chemisch mechanisches Polierverfahren durchgeführt, um die Oberfläche der Deckschicht auch ohne eine übermäßig große Deckschicht dicke, die eine Kontaktierung darunterliegender Strukturen erschweren würde, planarisieren zu können. In jedem Fall ist aber eine gewisse Mindestdicke der Deckschicht erforderlich, um zumindest in Flächenbereichen hoher Leiterbahndichte Topo graphien weitgehend zu beseitigen. As a rule, a covering layer whose layer thickness is sufficient the conductor tracks is at least as large as the height of the lei terbahn itself to run close together in areas the traces to eliminate all topographies. Only in substrate areas with much larger distances between traces, such as the areas in which over If there is a trace, a thicker deck layer may be required to remove topographies. Ge straight for such areas with very wide spaces However, between the conductor tracks becomes a chemical mechanical polishing performed on the surface the top layer even without an excessively large top layer thickness, the contacting of underlying structures would make it difficult to planarize. In any case but a certain minimum thickness of the top layer is required, around Topo, at least in areas of high conductor density to largely eliminate graphics.
Die als Deckschicht für Metallisierungsebenen eingesetzten Materialien sind, wie oben erwähnt, meist Oxide, Nitride oder Oxinitride. Durch die fortschreitende Miniaturisierung der Strukturen rücken die Leiterbahnen einer Ebene immer dichter aneinander. Durch die kleiner werdenden Zwischenräume zwi schen benachbarten Leiterbahnen entstehen zunehmend kapaziti ve Kopplungen, die das elektrische Schaltverhalten nachteilig beeinflussen. Die Stärke dieser Kopplungen hängt von der Die lektrizitätskonstante des Materials ab, das als Deckschicht über den Leiterbahnen und in deren Zwischenräumen abgeschie den wird. Die oben erwähnten Materialien weisen üblicherweise eine Dielektrizitätskonstante ε zwischen 4 und 7 auf, was zu recht hohen kapazitiven Kopplungen führt. Daher verwendet man eine Vielzahl von Materialien mit niedriger Dielektrizitäts konstante, sogenannte low-k-Materialien (wobei k die Dielek trizitätskonstante ε, genauer ihren Realteil bezeichnet), zu mindest als die untere von zwei übereinanderliegenden Deck schichten zum Ausfüllen der Zwischenräume zwischen benachbar ten Leiterbahnen. Die untere, zuerst aufgebrachte Deckschicht aus einem low-k-Material wird auf den Leiterbahnen und der darunter befindlichen elektrisch isolierenden Schicht, d. h. in den Zwischenräumen zwischen den Leiterbahnen, in ausrei chender Dicke abgeschieden, bis durch die nicht-konforme Ab scheidung eine zumindest in Bereichen hoher Leiterbahndichte ebene Substratoberfläche wiederhergestellt ist. Anschließend wird darauf eine zweite Deckschicht aus einem der oben ge nannten Materialien, d. h. aus einem Oxid, Nitrid oder Oxini trid, abgeschieden, da diese Materialien als Untergrund schicht für die nächsthöhere Metallisierungsebene gut erprobt sind.The used as a top layer for metallization levels As mentioned above, materials are mostly oxides, nitrides or Oxynitrides. Due to the progressive miniaturization of the Structures move the conductor tracks of a level ever closer together. Due to the shrinking gaps between neighboring conductor tracks are increasingly developing capacitance ve couplings that adversely affect the electrical switching behavior influence. The strength of these couplings depends on the die dielectric constant of the material that acts as the top layer fired over the conductor tracks and in between that will. The materials mentioned above usually have a dielectric constant ε between 4 and 7 leading to leads to quite high capacitive couplings. Therefore one uses a variety of low dielectric materials constant, so-called low-k materials (where k is the Dielek tricity constant ε, more precisely called its real part) at least as the lower of two superimposed decks layers to fill in the gaps between adjacent traces. The lower, first applied top layer a low-k material is used on the conductor tracks and the underlying electrically insulating layer, d. H. in the spaces between the conductor tracks, in enough of sufficient thickness until the non-conforming Ab divorce, at least in areas of high conductor density flat substrate surface is restored. Subsequently a second cover layer is then made from one of the above named materials, d. H. from an oxide, nitride or oxini trid, deposited, as these materials as a substrate well tested for the next higher metallization level are.
Nach der Abscheidung dieser zweiten Deckschicht aus einem herkömmlichen Material wird das Substrat chemisch-mechanisch poliert, um großflächige Erhebungen durch Flächenbereiche großer Leiterbahndichte gegenüber leiterbahnfreien Flächenbe reichen oder Flächenbereichen sehr geringer Leiterbahndichte zu nivellieren.After the deposition of this second top layer from a conventional material, the substrate becomes chemical-mechanical polished to large-scale surveys through surface areas high conductor density compared to surface areas free of conductor paths rich or surface areas of very low conductor density to level.
Bei dem chemisch-mechanischen Polieren werden auf die äußeren Schichten eines Halbleitersubstrats hohe Scherkräfte ausge übt, die gerade bei einer Schichtenfolge aus zwei verschiede nen Deckschichten über einer Metallisierungsebene zur Beschä digung dieser Schichten führen. Durch die hohen Scherkräfte kommt es häufig zu einem Ausbrechen vieler kleiner Schicht partikel der Deckschichten, wodurch das Halbleitersubstrat unbrauchbar wird. Der Grund für diese Zerstörung ist die ge ringe Adhäsionskraft, d. h. die geringe Haftfähigkeit der als low-k-Schichten eingesetzten Materialien zu benachbarten Schichten aus herkömmlichen Materialien. Häufig wird die obe re, aus einem konventionellen Material bestehende Deckschicht von der darunterliegenden Deckschicht aus einem low-k- Material abgelöst. Teilweise wird auch noch die untere Deck schicht von der Untergrundschicht unter den Leiterbahnen lo kal abgerissen.Chemical-mechanical polishing is done on the outside Layers of a semiconductor substrate high shear forces exercises that just in a shift sequence of two different ones covering layers above a metallization level for damaging damage to these layers. Due to the high shear forces Many small layers often break out particles of the cover layers, which causes the semiconductor substrate becomes unusable. The reason for this destruction is ge rings of adhesive force, d. H. the low adherence of the as low-k layers used materials to neighboring Layers of conventional materials. Often the above right, top layer consisting of a conventional material from the underlying cover layer from a low-k Material detached. In part, the lower deck is also used layer of the underground layer under the conductor tracks lo torn off.
Diese Zerstörungen verhindern eine erfolgreiche Integration der low-k-Materialien in bestehende Halbleiterschaltungen. Andererseits sind diese Materialien unverzichtbar, wenn ange sichts abnehmender Leiterbahnabstände kapazitive Kopplungen vermieden werden sollen.These destructions prevent successful integration of low-k materials in existing semiconductor circuits. On the other hand, these materials are essential when on in view of decreasing interconnect spacing capacitive couplings should be avoided.
Es sind Verfahren der eingangs genannten Art bekannt, bei de nen versucht wird, diese Ablösung von Deckschichten, auch Delaminierung genannt, beim chemisch-mechanischen Polieren zu vermeiden. Die erfolgversprechendsten Versuche richten sich auf eine Erhöhung der Oberflächengenauigkeit der low-k- Schicht, bevor darauf die zweite Deckschicht aus einem kon ventionellen Material abgeschieden wird. Solche Verfahren bringen bislang jedoch nicht den gewünschten Erfolg.Methods of the type mentioned are known in which an attempt is being made to detach these cover layers, too Called delamination during chemical mechanical polishing avoid. The most promising attempts are directed to increase the surface accuracy of the low-k Layer before the second top layer of a con conventional material is deposited. Such procedures have so far not brought the desired success.
Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem eine Delaminierung, d. h. eine Zer störung äußerer Deckschichten auf Metallisierungsebenen ver mieden wird. Insbesondere soll die Haftung einer äußeren Deckschicht auf einer darunterliegenden Deckschicht, die aus einem anderen Material, etwa einem low-k-Material besteht, erhöht werden, so daß bei einem chemisch-mechanischen Polier vorgang die Grenzfläche zwischen beiden Schichten den angrei fenden Scherkräften standhält.It is the object of the present invention, a method provide with which delamination, d. H. a cer disturbance of outer cover layers on metallization levels is avoided. In particular, the liability of an external Top layer on an underlying top layer that consists of another material, such as a low-k material, be increased so that in a chemical mechanical polishing the interface between the two layers resists shear forces.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die erste Deckschicht mit einer so geringen Schichtdicke ab geschieden wird, daß ihre Oberfläche wellenförmig ausgebildet ist und im Bereich der Zwischenräume gleicher Breite wie die Leiterbahnen eine kleineren Abstand zur elektrisch isolieren den Schicht besitzt als im Bereich der Leiterbahnen.This object is achieved in that the first covering layer with such a small layer thickness is divorced that their surface is wavy and in the area of the spaces of the same width as that Conductor tracks a smaller distance from the electrical isolate possesses the layer as in the area of the conductor tracks.
Die Topographie der Oberfläche der ersten Deckschicht, zu de ren Beseitigung die erste Deckschicht herkömmlich gerade nicht-konform abgeschieden wird, ist erfindungsgemäß er wünscht und wird ausgenutzt, um die Haftung der zweiten Deck schicht auf der ersten zu erhöhen.The topography of the surface of the first cover layer, de The first cover layer is conventionally straight is deposited non-compliant, he is according to the invention wishes and will be exploited to the liability of the second deck layer to increase on the first.
Erfindungsgemäß wird die erste Deckschicht, mit der die Topo graphieunterschiede herkömmlich bereits planarisiert werden, mit einer für diesen Zweck zu geringen Schichtdicke abge schieden. Zwar erfolgt die Abscheidung weiterhin durch einen nicht-konformen Abscheidungsprozeß, jedoch wird zu wenig Deckschichtmaterial der ersten Deckschicht abgeschieden, so daß das eigentliche Ziel der nicht-konformen Abscheidung, nämlich die Planarisierung, nicht erreicht wird.According to the invention, the first cover layer with which the topo graphical differences are conventionally already planarized, with a layer thickness that is too low for this purpose eliminated. The separation continues to be carried out by a non-compliant deposition process, however, becomes too little Cover layer material of the first cover layer deposited, see above that the real goal of non-compliant deposition, namely planarization, is not achieved.
Dies führt dazu, daß die Zwischenräume zwischen den Leiter bahnen - selbst diejenigen Zwischenräume, die genauso schmal sind wie die Leiterbahnen selbst - nur teilweise eingeebnet werden. Die erste Deckschicht besitzt daher eine Oberfläche, die sich von den Leiterbahnoberseiten aus in die Vertiefungen hineinsenkt und daher über mehrere Leiterbahnen und Vertie fungen hinweg wellenförmig verläuft. Dies hat zur Folge, daß die vollständige Einebnung selbst der schmalen Vertiefungen erst durch die Abscheidung der zweiten Deckschicht auf der ersten Deckschicht erreicht werden kann.This causes the gaps between the conductors pave the way - even those gaps that are just as narrow are like the conductor tracks themselves - only partially leveled become. The first cover layer therefore has a surface which extend from the top of the conductor track into the recesses sinks in and therefore over several conductor tracks and recess runs wavy along the edges. This has the consequence that complete leveling of even the narrow depressions only by the deposition of the second top layer on the first top layer can be achieved.
Die zweite Deckschicht wird erfindungsgemäß auf eine wellen
förmige, d. h. nicht ebene Oberfläche des ersten Materials
abgeschieden. Dies hat zwei Konsequenzen für die Haftung der
zweiten Deckschicht auf der ersten:
Erstens erhöht sich die Kontaktfläche zwischen beiden Schich
ten bei gleichbleibender, zur Verfügung stehender Grundfläche
des Substrats. Die Grundfläche des Substrats entspricht der
Fläche, an der Scherkräfte beim chemisch-mechanischen Polie
ren eingesetzten durch die Bewegung des Polierpads einwirken
können. Durch die wellenförmige Grenzfläche zwischen der er
sten und der zweiten Deckschicht wird den durch die zweite
Deckschicht auf diese Grenzfläche übertragenen Scherkräften
eine größere Kontaktfläche zwischen beiden Deckschichten ent
gegengesetzt, so daß die Schichten besser aneinander haften.According to the invention, the second cover layer is deposited on a wave-shaped, ie non-flat surface of the first material. This has two consequences for the adhesion of the second top layer to the first:
First, the contact area between the two layers increases while the available base area of the substrate remains the same. The base area of the substrate corresponds to the area on which shear forces used in chemical-mechanical polishing can act due to the movement of the polishing pad. Due to the undulating interface between the first and the second cover layer, the shear forces transmitted through the second cover layer to this interface provide a larger contact area between the two cover layers, so that the layers adhere better to one another.
Vor allem aber erhöht die Nicht-Planarität der Grenzfläche zwischen der ersten und der zweiten Deckschicht aufgrund der Verzahnung beider Schichten den Widerstand gegen ein großflä chiges Herausbrechen von Schichtpartikeln der zweiten Deck schicht. Während herkömmlich die über eine plane Grenzfläche auf der ersten Deckschicht haftende zweite Deckschicht durch die tangentialen Scherkräfte relativ leicht großflächig von der ersten Deckschicht getrennt werden kann, setzt die Kon taktfläche bei der erfindungsgemäßen integrierten Halbleiter schaltung dieser Tendenz eine Vielzahl wellenförmiger Erhe bungen als Widerstand entgegen. Über diese Erhebungen hinweg kann die zweite Deckschicht nicht mehr insgesamt verschoben werden. Hierdurch wird die der Erfindung zugrundeliegende Aufgabe gelöst.Above all, the non-planarity of the interface increases between the first and second cover layers due to the Interlocking both layers of resistance to a large surface breaking out of layer particles of the second deck layer. While traditionally the one over a flat interface second cover layer adhering to the first cover layer the tangential shear forces relatively easily over a large area the first cover layer can be separated, the Kon tact area in the integrated semiconductor according to the invention switching this tendency a multitude of wavy heights exercises as resistance. Beyond these surveys can no longer shift the second top layer overall become. This is the basis of the invention Task solved.
Eine bevorzugte Ausführungsart sieht vor, daß der Abstand der Oberfläche der ersten Deckschicht zur elektrisch isolierenden Schicht im Bereich der Zwischenräume gleicher Breite wie die Leiterbahnen ein Minimum und im Bereich der Leiterbahnen ein Maximum annimmt und daß die erste Deckschicht mit einer so geringen Schichtdicke abgeschieden wird, daß die Differenz zwischen dem Maximum und dem Minimum zwischen 5 und 80 Pro zent der Höhe der Leiterbahn beträgt.A preferred embodiment provides that the distance of the Surface of the first cover layer for electrically insulating Layer in the area of the spaces of the same width as that Conductors a minimum and in the area of the conductor tracks Assumes maximum and that the first top layer with such a thin layer thickness is deposited that the difference between the maximum and the minimum between 5 and 80 per is the height of the conductor track.
Obwohl die erste Deckschicht durch einen nicht-konformen Ab scheidungsprozeß aufgebracht wird, der normalerweise dazu dient, Unebenheiten wie die Zwischenräume zwischen den Lei terbahnen aufzufüllen und eine ebene Oberfläche des Halblei tersubstrats wiederherzustellen, wird die erste Deckschicht in einer für diesen Zweck nicht ausreichenden Schichtdicke abgeschieden. Dadurch entstehen Höhenmaxima und -minima der Oberfläche der ersten Deckschicht relativ zur elektrisch iso lierenden Schicht. Die Höhenmaxima befinden sich im Bereich der Leiterbahnen, die Mimina im Bereich der Zwischenräume zwischen den Leiterbahnen. Der vorgenannten Ausführungsform entsprechend wird die Schichtdicke der ersten Deckschicht, d. h. die Menge des abgeschiedenen Materials für die erste Deckschicht so gering gewählt, daß die durch Minima und Maxi ma vorgegebene Höhendifferenz der Oberfläche der ersten Deck schicht zwischen 5 und 80 Prozent der Leiterbahnhöhe beträgt.Although the first top layer is covered by a non-conforming Ab divorce process is usually applied serves bumps like the spaces between the lei pads and a flat surface of the semi-lead The first top layer will restore the substrate in an insufficient layer thickness for this purpose deposited. This creates maximum and minimum heights Surface of the first cover layer relative to the electrically iso layer. The height maxima are in the range the conductor tracks, the Mimina in the area of the gaps between the conductor tracks. The aforementioned embodiment accordingly the layer thickness of the first cover layer, d. H. the amount of material deposited for the first Cover layer chosen so small that the minima and maxi ma predetermined height difference of the surface of the first deck layer is between 5 and 80 percent of the conductor track height.
Eine bevorzugte Ausführungsart sieht vor, daß die erste Deck schicht mit einer solchen Schichtdicke abgeschieden wird, daß die Oberfläche der ersten Deckschicht über den Zwischenräumen zwischen den Leiterbahnen teilweise unterhalb der Oberseiten der Leiterbahnen verläuft. Herkömmlich dient bereits die er ste Deckschicht zum Planarisieren der Höhenunterschiede zwi schen Leiterbahnen und engen Zwischenräumen. Dabei wird ein schmaler Zwischenraum nicht nur bis zur Höhe der Leiterbahnen aufgefüllt, sondern praktisch bis zur auf den Leiterbahnen erreichten Höhe der ersten Deckschicht. Bei dieser Ausfüh rungsform der Erfindung hingegen ist die Einebnung so unvoll ständig, daß die Oberfläche der ersten Deckschicht ihren tiefsten Punkt noch unterhalb der Oberseiten benachbarter Leiterbahnen hat. Von dort aus verläuft sie aufwärts in Rich tung des Oberflächenmaximums in der Mitte auf den Leiterbah nen. Dieses Ausmaß an Restwelligkeit garantiert einen hohen Widerstand der darauf abgeschiedenen zweiten Deckschicht ge genüber angreifenden Tangentialkräften.A preferred embodiment provides that the first deck layer is deposited with a layer thickness such that the surface of the first cover layer over the gaps between the conductor tracks partially below the tops the conductor runs. Conventionally, it already serves top cover layer to planarize the height differences between traces and narrow spaces. In doing so, a Narrow space not only up to the level of the conductor tracks filled up, but practically up to the conductor tracks reached the height of the first top layer. With this execution However, the leveling form of the invention is so incomplete constantly that the surface of the first cover layer is their lowest point even below the tops of neighboring Has conductor tracks. From there it runs up to Rich surface maximum in the middle of the conductor NEN. This level of ripple guarantees a high level Resistance of the second cover layer deposited thereon against attacking tangential forces.
Eine weitere Ausführungsart, die alternativ oder gleichzeitig verwirklicht sein kann, sieht vor, daß die erste Deckschicht mit einer Schichtdicke abgeschieden wird, die auf den Leiter bahnen höchstens 60 Prozent der Leiterbahnhöhe erreicht. Wäh rend herkömmlich die Dicke einer planarisierenden Schicht mindestens etwa der Leiterbahnhöhe entspricht, da Höhenunter schiede der Zwischenräume vollständig nivelliert werden sol len, führt eine Abscheidung in der genannten Stärke zu einer deutlichen Ausprägung von Unebenheiten in der Oberfläche der ersten Deckschicht. Während die erste Deckschicht in der Mit te jeder einzelnen Leiterbahn maximal 60 Prozent der Leiter bahnhöhe dick ist, sinkt ihre Schichtdicke zum Rand der Lei terbahn zu beiden Seiten ab. Zwischen den Leiterbahnen nimmt die Schichtdicke an den Seitenwänden zu den Zwischenräumen zwar sprunghaft zu; die Oberfläche der ersten Deckschicht je doch fällt zur Mitte der Zwischenräume hin noch weiter ab, wobei grundsätzlich das Minimum je nach Grad der Nicht- Konformität der Abscheidung ober- oder unterhalb der Leiter bahnoberseite liegen kann.Another embodiment, the alternative or simultaneously can be realized, provides that the first cover layer is deposited with a layer thickness on the conductor tracks reached a maximum of 60 percent of the conductor track height. currency rend conventional the thickness of a planarizing layer corresponds at least approximately to the conductor path height, since the height is lower differences between the spaces should be completely leveled len, a deposition in the strength mentioned leads to a clear manifestation of unevenness in the surface of the first top layer. During the first cover layer in the Mit maximum of 60 percent of each conductor web thickness is thick, its layer thickness decreases towards the edge of the lei terbahn on both sides. Takes between the conductor tracks the layer thickness on the side walls to the gaps by leaps and bounds; the surface of the first cover layer each but falls further towards the middle of the gaps, the minimum depending on the degree of non- Compliance of the deposition above or below the ladder top of the web.
Vorzugsweise ist vorgesehen, daß die erste Deckschicht mit einer Schichtdicke abgeschieden wird, die über der Mitte der Leiterbahnen zwischen 10 und 50 Prozent der Leiterbahnhöhe beträgt. Bei dieser Schichtdicke sollte das Minimum der Höhe der Oberfläche der ersten Deckschicht unterhalb der oberen Leiterbahnseiten liegen, jedoch ausreichend hoch über den Bo denflächen der Zwischenräume, um noch eine vollständige Planarisierung bei üblicher Schichtdicke der noch abzuschei denden zweiten Deckschicht zu ermöglichen. It is preferably provided that the first cover layer with a layer thickness is deposited, which over the middle of the Conductors between 10 and 50 percent of the conductor height is. With this layer thickness, the minimum of the height should be the surface of the first top layer below the top Conductor sides are, however, sufficiently high above the Bo the spaces of the spaces to make a complete Planarization with the usual layer thickness still to be deposited to enable the second top layer.
Eine bevorzugte Ausführungsart sieht vor, daß die zweite Deckschicht durch einen nicht-konformen Abscheidungsprozeß abgeschieden wird. Während bei einem herkömmlichen Verfahren bereits die erste Deckschicht zumindest in Bereichen, in de nen die Vertiefungen genauso schmal sind wie die Leiterbahnen selbst, Höhenunterschiede vollständig planarisiert, weist die erste Deckschicht bei dem erfindungsgemäßen Verfahren noch eine mehr oder weniger deutliche Restwelligkeit ihrer Ober fläche auf. Wird die zweite Deckschicht nun nicht-konform ab geschieden, können hierdurch die noch verbleibenden Höhenun terschiede ausgeglichen werden. Bei dem herkömmlichen Verfah ren ist eine nicht-konforme Abscheidung nicht erforderlich, da die erste Deckschicht bereits eine ebene Oberfläche be sitzt.A preferred embodiment provides that the second Top layer through a non-compliant deposition process is deposited. While in a conventional process the first covering layer at least in areas where the depressions are just as narrow as the conductor tracks itself, height differences completely planarized, shows the first cover layer in the method according to the invention a more or less clear ripple of their upper surface. The second top layer now becomes non-compliant divorced, the remaining heights can differences are compensated. In the conventional process non-conformal deposition is not necessary, since the first cover layer already has a flat surface sitting.
Dementsprechend sieht eine bevorzugte Ausführungsart vor, daß das zweite Material so lange abgeschieden wird, bis die zwei te Deckschicht im Bereich der Leiterbahnen und der Zwischen räume gleicher Breite wie die Leiterbahnen eine ebene Ober fläche besitzt.Accordingly, a preferred embodiment provides that the second material is deposited until the two te top layer in the area of the conductor tracks and the intermediate spaces of the same width as the conductor tracks have a flat upper surface owns space.
Eine alternative Ausführungsart sieht vor, daß die zweite Deckschicht mit einer so geringen Schichtdicke abgeschieden wird, daß die Oberfläche der zweiten Deckschicht noch eine Restwelligkeit von 5 bis 20 Prozent der Leiterbahnhöhe be sitzt. Eine gewisse Restwelligkeit bzw. Unebenheit mag im Hinblick auf die schwache Adhäsionskraft von low-k- Materialien von Vorteil sein, da auf dieser zweiten Deck schicht nach der Strukturierung von Leiterbahnen der nächst höheren Metallisierungsebene wiederum ein schwach dielektri sches Material auf diese zweite Deckschicht gebracht wird. Eine gewisse Restwelligkeit erhöht auch dort die Grenzfläche und verbessert die Haftung, ohne andererseits - je nach An forderungen an die lithographische Schärfentiefe und an die Maßgenauigkeit der Halbleiterstrukturen in diesem Bereich - das elektrische Schaltverhalten zu stark zu beeinflussen. An alternative embodiment provides that the second Deposition layer deposited with such a small layer thickness is that the surface of the second cover layer is another Residual ripple of 5 to 20 percent of the conductor height sitting. A certain ripple or unevenness may appear in the In view of the weak adhesive force of low-k Materials will be beneficial since on this second deck layer after the structuring of conductor tracks the next higher metallization level a weak dielectric material is brought onto this second cover layer. A certain ripple also increases the interface there and improves liability without, on the other hand - depending on the type demands on the lithographic depth of field and on the Dimensional accuracy of the semiconductor structures in this area - to influence the electrical switching behavior too strongly.
Vorzugsweise ist vorgesehen, daß die zweite Deckschicht che misch-mechanisch poliert wird. Dieser Vorgang dient dazu, in Flächenbereichen hoher Leiterbahndichte, in denen aufgrund der nur schmalen Zwischenräume die Deckschichtoberfläche ins gesamt im Mittel sehr hoch ist, die Deckschicht in etwa bis auf diejenige Höhe abzutragen, die in leiterbahnfreien Berei chen oder in Bereichen nur sehr geringer Leiterbahndichte er reicht wird.It is preferably provided that the second cover layer surface is mixed mechanically. This process is used in Surface areas of high conductor density, in which due to of the narrow spaces between the surface of the top layer overall is very high on average, the top layer approximately to to the height that is in the area free of conductor tracks chen or in areas with very low conductor density is enough.
Eine bevorzugte Ausführungsart sieht vor, daß das erste Mate rial, aus dem die erste Deckschicht besteht, ein Dielektrikum mit einer Dielektrizitätskonstante ε < 4 ist. Die herkömmlich als Deckschicht von Metallisierungsebenen eingesetzten Mate rialien wie Siliziumoxid, Siliziumnitrid und Siliziumoxini trid haben Werte der Dielektrizitätskonstante ε zwischen 4 und 7. Mit Hilfe von low-k-Materialien lassen sich Werte bei spielsweise bis 1,3 oder darunter erreichen, so etwa bei Ver wendung nanoporöser Silikate. Bei Verwendung solcher schwa chen Dielektrika lassen sich die kapazitiven Kopplungen um ein Mehrfaches verringern und so die Abmessungen und Abstände benachbarter Leiterbahnen deutlich verringern, ohne daß das elektrische Schaltverhalten beeinträchtigt wird.A preferred embodiment provides that the first mate rial, from which the first cover layer consists, a dielectric with a dielectric constant ε <4. The conventional Mate used as a top layer of metallization levels materials such as silicon oxide, silicon nitride and silicon oxini trid have values of the dielectric constant ε between 4 and 7. With the help of low-k materials, values can be added for example, to reach 1.3 or below, such as in Ver application of nanoporous silicates. When using such schwa The capacitive couplings can be avoided in the dielectric reduce several times and so the dimensions and distances Significantly reduce adjacent conductor tracks without this electrical switching behavior is impaired.
Das erste Material enthält vorzugsweise im wesentlichen eine nanoporöse Siliziumverbindung, eine Siliziumoxifluorid (SixOyFz) enthaltende Verbindung, eine Siliziumoxicarbid (SixOyCz) enthaltende Verbindung, ein Polybenzoxazol, ein Po lytetrafluorethylen, ein wasserstoffhaltiges Silsesquioxan, ein Polyimid oder ein Parylen. Dies sind einige der gängig sten Gruppen von schwachen Dielektrika. Solche und andere Ma terialien sind beispielsweise in Semiconductor International (September 1998, Laura Peters: "Pursuing the Perfect Low-k Dielectric") beschrieben.The first material preferably essentially contains a nanoporous silicon compound, a compound containing silicon oxyfluoride (Si x O y F z ), a compound containing silicon oxyarbide (Si x O y C z ), a polybenzoxazole, a polytetrafluoroethylene, a hydrogen-containing silsesquioxane, a polyimide or a parylene. These are some of the most common groups of weak dielectrics. Such and other materials are described, for example, in Semiconductor International (September 1998, Laura Peters: "Pursuing the Perfect Low-k Dielectric").
Das Material, aus dem die zweite Deckschicht besteht, enthält vorzugsweise im wesentlichen ein Oxid, ein Nitrid oder ein Oxinitrid. Insbesondere die entsprechenden Siliziumverbindun gen werden in der Halbleiterfertigung seit langem verwendet und sind daher gut erprobt. Diese Verbindungen können auch mit beispielsweise Bor, Phosphor oder Arsen dotiert sein, in welchem Falle Silikatgläser wie BSG, PSG oder BPSG (boron phosphorous silicate glass) gebildet werden.The material that makes up the second top layer contains preferably essentially an oxide, a nitride or a Oxynitride. In particular the corresponding silicon compounds genes have long been used in semiconductor manufacturing and are therefore well tried. These connections can too be doped with, for example, boron, phosphorus or arsenic, in which case silicate glasses such as BSG, PSG or BPSG (boron phosphorous silicate glass).
Vorzugsweise ist vorgesehen, daß die Leiterbahnen und die Zwischenräume gleicher Breite wie die Leiterbahnen mit einer Strukturbreite von weniger als 0,18 µm hergestellt werden. Gerade bei kleinen Strukturbreiten entstehen hohe kapazitive Kopplungen, die mit dem Einsatz von low-k-Materialien wirksam beseitigt werden. Mithilfe des erfindungsgemäßen Verfahrens können diese Materialien mit hoher Haftung zu benachbarten Deckschichten eingesetzt werden.It is preferably provided that the conductor tracks and the Spaces of the same width as the conductor tracks with a Structure width of less than 0.18 microns can be produced. High capacitive capacities arise, especially with small structure widths Couplings that are effective with the use of low-k materials be eliminated. With the help of the method according to the invention can use these materials with high adhesion to neighboring Cover layers are used.
Die der Erfindung zugrundeliegende Aufgabe wird bei der ein gangs erwähnten integrierten Halbleiterschaltung dadurch ge löst, daß die Grenzfläche zwischen der ersten Deckschicht und der zweiten Deckschicht über die Leiterbahnen und die Zwi schenräume hinweg wellenförmig ausgebildet ist. Durch diese Geometrie der Kontaktfläche zwischen der darunterliegenden Deckschicht - beispielsweise aus einem low-k-Material - und der darüberliegenden zweiten Deckschicht - beispielsweise aus einem herkömmlichen Material - wird die Oberfläche zwischen beiden Schichten vergrößert, eine Verzahnung beider Schichten ineinander hergestellt und so die Haftung beider Schichten aneinander erhöht.The object underlying the invention is in a thereby mentioned integrated semiconductor circuit ge solves that the interface between the first cover layer and the second cover layer over the conductor tracks and the intermediate is wavy across the room. Through this Geometry of the contact surface between the one below Top layer - for example made of a low-k material - and the second cover layer above - for example a conventional material - the surface is between two layers enlarged, an interlocking of both layers made into each other and so the adhesion of both layers raised together.
Diese integrierte Halbleiterschaltung wird vorzugsweise nach einem der vorstehend genannten Verfahren hergestellt.This semiconductor integrated circuit is preferably made after one of the methods mentioned above.
Die Erfindung wird nachstehend mit Bezug auf die Fig. 1 bis 5 beschrieben, die das erfindungsgemäße Verfahren und die damit hergestellte Halbleiterschaltung in verschiedenen Ver fahrensstadien darstellen, und zwar in: The invention is described below with reference to FIGS. 1 to 5, which illustrate the method according to the invention and the semiconductor circuit produced therewith in various stages of the process, namely in:
Fig. 1 nach Abscheidung des elektrisch leitfähigen Materi als für die Leiterbahnen der Metallisierungsebene, Fig. 1 after deposition of the electrically conductive Materi than for the conductor tracks of the metallization,
Fig. 2 nach der Ausbildung von Leiterbahnen durch eine Ät zung, Fig. 2 Zung after the formation of conductor tracks by an AT,
Fig. 3 nach Entfernung der Ätzmaske, Fig. 3 after removal of the etching mask,
Fig. 4 nach dem Aufbringen der ersten Deckschicht und Fig. 4 after the application of the first cover layer and
Fig. 5 nach dem Abscheiden der zweiten Deckschicht, Fig. 5 after the deposition of the second outer layer,
wobei Fig. 5 zwei verschiedene Ausführungsarten kombiniert darstellt.5 being combined Fig. two different embodiments.
Gemäß Fig. 1 wird auf einem elektrisch isolierenden Material 1, das beispielsweise aus Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid - ggf. mit Dotierung - besteht, eine Schicht 2 aus einem elektrisch leitfähigen Material, bei spielsweise Aluminium, Kupfer, Wolfram oder einer Folge von Schichten zunehmender Leitfähigkeit wie Wolframsilizid auf Polysilizium abgeschieden. Um aus dieser durchgehenden Schicht 2 Leiterbahnen zu formen, wird in einem in Fig. 2 dargestellten Ätzprozess die mit einer Maske M bedeckte Schicht 2 einem Ätzprozess unterworfen, bei dem nicht durch die Maske M abgedeckte Bereiche der leitfähigen Schicht 2 durch das durch die Doppelpfeile dargestellte Ätzmedium bis zur darunterliegenden Schicht 1 entfernt werden, wobei ein zelne Leiterbahnen 2 und zwischen ihnen Zwischenräume 10 ent stehen. Fig. 2 zeigt einen Ausschnitt aus einer sehr viel komplexeren Struktur, die in der Regel eine Vielzahl von Lei terbahnen aufweist, die durch Zwischenräume ganz unterschied licher Breite voneinander getrennt sind. Die kleinsten Zwi schenräume können jedoch nicht schmaler sein als die Leiter bahnen 2 selbst, da mit einer gegebenen Strukturbreite, die technologieabhängig ist, nur Strukturen oberhalb einer gewis sen Mindestbreite herstellbar sind. Die dargestellten Vertie fungen 10 besitzen die gleiche Breite wie die Leiterbahnen 2. . A layer 2 of an electrically conductive material, increasing at play as aluminum, copper, tungsten, or a sequence of layers - of Figure 1 is applied to an electrically insulating material 1, for example, of silicon oxide, silicon nitride or silicon oxynitride - with doping, if necessary, Conductivity like tungsten silicide deposited on polysilicon. In order to form conductor tracks from this continuous layer 2 , in an etching process shown in FIG. 2, the layer 2 covered with a mask M is subjected to an etching process in which regions of the conductive layer 2 not covered by the mask M are represented by that represented by the double arrows Etching medium to the underlying layer 1 are removed, with a single conductor tracks 2 and between them spaces 10 are ent. Fig. 2 shows a section of a much more complex structure, which usually has a plurality of Lei terbahnen that are separated by spaces of very different width. However, the smallest interstices cannot be narrower than the conductor tracks 2 themselves, since with a given structure width, which is technology-dependent, only structures above a certain minimum width can be produced. The illustrated recesses 10 have the same width as the conductor tracks 2nd
Nach Beendigung des Ätzprozesses wird die Maske M von den Leiterbahnen 2 entfernt, so daß die in Fig. 3 in durchgezo genen Linien dargestellte Struktur entsteht. Auf diese Struk tur würde nach einem herkömmlichen Verfahren die erste Deck schicht 8 durch einen nicht-konformen Abscheidungsprozeß, bei dem die Höhenunterschiede zwischen den Leiterbahnen 2 und den Zwischenräumen 10 ausgeglichen wären, mindestens etwa bis zur Höhe der gestrichelt dargestellten Linie 8a abgeschieden, wo durch eine Planarisierung der Höhenunterschiede erreicht wird. Die Schichtdicke der ersten Deckschicht 8 beträgt her kömmlich über den Leiterbahnen mindestens 100 Prozent der Leiterbahnhöhe D, in der Regel jedoch eher das Zwei- bis Dreifache dieser Abmessung. Auf die plane Oberfläche der er sten Deckschicht 8a aus einem schwachen Dielektrikum würde dann die zweite Deckschicht 9 aus einem konventionellen Mate rial abgeschieden. Wenn nachfolgend bei einem CMP-Prozess Scherkräfte in Richtung des Doppelpfeiles 11 auf das Substrat einwirken, kann die zweite Deckschicht 9 an der Grenzfläche 8a zur ersten Deckschicht 8 großflächig abgerieben werden und in Folge auch die darunter befindliche erste Deckschicht 8 zerstört werden.After completion of the etching process, the mask M is removed from the conductor tracks 2 , so that the structure shown in solid lines in FIG. 3 is formed. On this structure, the first cover layer 8 would be deposited by a conventional method by a non-conforming deposition process, in which the height differences between the conductor tracks 2 and the spaces 10 would be equalized, at least approximately up to the height of the line 8 a shown in broken lines, where is achieved by planarizing the height differences. The layer thickness of the first cover layer 8 is conventionally above the conductor tracks at least 100 percent of the conductor track height D, but as a rule it is rather two to three times this dimension. The second cover layer 9 would then be deposited from a conventional material on the flat surface of the first cover layer 8 a made of a weak dielectric. If shear forces subsequently act on the substrate in the direction of the double arrow 11 in a CMP process, the second cover layer 9 can be rubbed off over a large area at the interface 8 a with the first cover layer 8 and the first cover layer 8 located below it can also be destroyed.
Um dieser Zerstörung vorzubeugen, wird die erste Deckschicht mit Hilfe des erfindungsgemäßen Verfahrens auf die in Fig. 4 dargestellte Weise abgeschieden.In order to prevent this destruction, the first cover layer is deposited using the method according to the invention in the manner shown in FIG. 4.
Fig. 4 zeigt denselben Flächenbereich des Halbleitersub strats wie die Fig. 1 bis 3. Auf diesem Flächenbereich sind die Zwischenräume 10 genauso breit wie die Leiterbahnen 2, was durch identische Breiten b und B der Zwischenräume 10 bzw. der Leiterbahnen 2 dargestellt ist. Auf der Halbleiter schaltung existieren ferner nicht dargestellte Zwischenräume wesentlich größerer Breite. Fig. 4 shows the same area of the semiconductor substrate as the Fig. 1 to 3. On this area, the spaces 10 are as wide as the conductor tracks 2 , which is represented by identical widths b and B of the spaces 10 and the conductor tracks 2 . On the semiconductor circuit there are also gaps, not shown, of substantially greater width.
Die Abscheidung der ersten Deckschicht 3 erfolgt ebenso wie im Stand der Technik durch einen nicht-konformen Abschei dungsprozeß. Dies ist daran erkennbar, daß die abgeschiedene Schicht 3 in den Zwischenräumen 10 im Mittel dicker ist als auf den Leiterbahnen, in deren Mitte die Schicht 3 höchstens die Dicke d erreicht. Durch die in den Zwischenräumen ver gleichsweise höhere Abscheidungsrate werden die Zwischenräume allmählich aufgefüllt. Bei einer konformen Abscheidung hinge gen würden die freiliegenden Oberflächen der elektrisch iso lierenden Schicht 1 und der Leiterbahnen 2 mit einem überall gleich dicken Überzug aus dem Material der ersten Deckschicht 3 bedeckt.The deposition of the first cover layer 3 is carried out, as in the prior art, by a non-conforming deposition process. This can be seen from the fact that the deposited layer 3 in the intermediate spaces 10 is on average thicker than on the conductor tracks, in the middle of which the layer 3 at most reaches the thickness d. The comparatively higher deposition rate in the interstices gradually fills the interstices. With a conformal deposition, the exposed surfaces of the electrically insulating layer 1 and the conductor tracks 2 would be covered with an equally thick coating of the material of the first cover layer 3 .
Erfindungsgemäß wird die erste Deckschicht 3 nur so dünn ab geschieden, daß das sonst bei einer nicht-konformen Abschei dung vorgegebene Ziel einer völligen Einebnung der Halblei teroberfläche nicht erreicht wird. Stattdessen weist die Oberfläche 3a der ersten Deckschicht 3 immer noch Vertiefun gen zwischen den Leiterbahnen auf. Diese Vertiefungen können gerade bei geringen Abscheidedicken d von weniger als 60 Pro zent der Leiterbahnhöhe D noch bis unter die Höhe der Ober seiten 2a der Leiterbahnen 2 in die Zwischenräume 10 hinein ragen, wie durch die gestrichelt dargestellte Linie verdeut licht ist.According to the invention, the first cover layer 3 is only deposited so thinly that the otherwise predetermined goal of a non-conformal deposition of a complete leveling of the semiconductor surface is not achieved. Instead, the surface 3a of the first cover layer 3 still Vertiefun gen in between the tracks. These recesses can protrude d with less than 60 percent of the conductor track height D even below the height of the upper sides 2 a of the conductor tracks 2 into the spaces 10 , as illustrated by the line shown in dashed lines, especially with small deposition thicknesses.
Die wellenförmig über den Leiterbahnen 2 und den Zwischenräu men 10 verlaufende Oberfläche 3a der ersten Deckschicht 3 bietet aufgrund ihres Profils und ihrer gegenüber der Sub stratfläche größeren Oberfläche bzw. Kontaktfläche eine grö ßere Haftung für eine nachfolgend abgeschiedene zweite Deck schicht.The wavy over the conductor tracks 2 and the Zwischenräu men 10 extending surface 3 a of the first cover layer 3 offers due to their profile and their larger than the substrate surface or contact surface greater adhesion for a subsequently deposited second cover layer.
Fig. 5 zeigt zwei verschiedene, miteinander kombiniert dar gestellte Ausführungsformen des erfindungsgemäßen Verfahrens und der damit hergestellten integrierten Halbleiterschaltun gen. Bei der rechts in Fig. 5 dargestellten Ausführungsform wird auf der Oberfläche 3a die zweite Deckschicht 4 aus einem konventionellen Material in einer solchen Dicke abgeschieden, daß die Oberfläche 4a der zweiten Deckschicht praktisch plan ist. Diese Schicht haftet aufgrund der wellenförmigen Ausbil dung der Grenzfläche 3a sehr gut auf der darunterliegenden ersten Deckschicht 3, obwohl deren Schichtmaterial 5, ein low-k-Material, eine an sich weitaus schlechtere Haftung zu benachbarten Schichten aufweist als das zweite Schichtmateri al 6, nämlich ein Oxid, Nitrid oder Oxinitrid. FIG. 5 shows two different combined represent asked embodiments of the method according to the invention and the integrated Halbleiterschaltun therewith gene. In the right in embodiment of FIG. 5 on the surface 3 a second cladding layer 4 of a conventional material in such a thickness deposited that the surface 4 a of the second cover layer is practically flat. This layer adheres very well to the underlying first cover layer 3 due to the wavy formation of the interface 3 a, although its layer material 5 , a low-k material, has a far poorer adhesion to neighboring layers than the second layer material 6 , namely an oxide, nitride or oxynitride.
Gemäß der in Fig. 5 links dargestellten Ausführungsart wird die zweite Deckschicht 4 nur bis zu einer Schichtdicke abge tragen, bei der die Oberfläche 4a der zweiten Deckschicht 4 noch eine gewisse Restwelligkeit oder Restunebenheit δ zwi schen 5 und 20 Prozent der Leiterbahnhöhe D aufweist. Eine leicht gewellte Oberfläche 4a kann bei ausreichender Maßge nauigkeit weiterer, über ihr abzuscheidender Strukturen vor teilhaft sein, um auf der Schicht 4 wiederum ein schwaches Dielektrikum aus demselben Material wie die erste Deckschicht 3 abzuscheiden, wenn die nächsthöhere Leiterbahnebene herge stellt wird.According to the embodiment shown on the left in FIG. 5, the second cover layer 4 is only worn down to a layer thickness at which the surface 4 a of the second cover layer 4 still has a certain residual ripple or unevenness δ between 5 and 20 percent of the conductor path height D. A slightly corrugated surface 4 a can be geous with sufficient dimensional accuracy further structures to be deposited above it, in order to in turn deposit on the layer 4 a weak dielectric made of the same material as the first cover layer 3 when the next higher interconnect level is produced.
In beiden in Fig. 5 dargestellten Ausführungsformen ist ein CMP-Schritt, d. h. eine chemisch-mechanische Polierung der Oberfläche 4a vorgesehen, bei der ein Polierpad 7 mechanisch in Richtung des Halbleitersubstrats 20 gedrückt wird und in Anwesenheit chemischer Hilfsmittel lateral in Richtung des Doppelpfeiles relativ zum Substrat bewegt wird. Aufgrund der Welligkeit der Grenzfläche 3a zwischen der ersten und der zweiten Deckschicht 3 bzw. 4 halten die erfindungsgemäß abge schiedenen Deckschichten 3 und 4 den angreifenden Scherkräf ten stand.In both of the embodiments shown in FIG. 5, a CMP step, ie a chemical-mechanical polishing of the surface 4 a, is provided, in which a polishing pad 7 is pressed mechanically in the direction of the semiconductor substrate 20 and laterally relative in the presence of chemical aids in the direction of the double arrow is moved to the substrate. Because of the waviness of the interface between the first 3a and the second covering layer 3 and 4 according to the invention abge different cover layers 3 and 4 keep the attacking shear Strengthens th stand.
Claims (15)
auf einer auf einem Halbleitersubstrat (20) angeordneten elektrisch isolierenden Schicht (1) Leiterbahnen (2) einer Metallisierungsebene ausgebildet werden, die sich über die Oberfläche (1a) der isolierenden Schicht (1) erheben, wobei Zwischenräume (10) gleicher Breite (b) wie die Leiterbahnen (2) entstehen, und
bei dem auf den Leiterbahnen (2) und der isolierenden Schicht (1) eine erste Deckschicht (3) durch eine nicht- konforme Abscheidung eines ersten Materials (5) gebildet wird und
auf der ersten Deckschicht (3) eine zweite Deckschicht (4) durch eine Abscheidung eines anderen, zweiten Materials (5) gebildet wird,
dadurch gekennzeichnet, daß
die erste Deckschicht (3) mit einer so geringen Schichtdicke (d) abgeschieden wird, daß ihre Oberfläche (3a) wellenförmig ausgebildet ist und im Bereich der Zwischenräume (10) glei cher Breite wie die Leiterbahnen (2) eine kleineren Abstand zur elektrisch isolierenden Schicht (1) besitzt als im Be reich der Leiterbahnen (2).1. A method of manufacturing an integrated semiconductor circuit in which
on an electrically insulating layer ( 1 ) arranged on a semiconductor substrate ( 20 ), conductor tracks ( 2 ) of a metallization level are formed, which rise above the surface ( 1 a) of the insulating layer ( 1 ), with spaces ( 10 ) of the same width (b ) how the conductor tracks ( 2 ) arise, and
in which a first cover layer ( 3 ) is formed on the conductor tracks ( 2 ) and the insulating layer ( 1 ) by a non-conformal deposition of a first material ( 5 ) and
a second covering layer ( 4 ) is formed on the first covering layer ( 3 ) by deposition of another, second material ( 5 ),
characterized in that
the first cover layer ( 3 ) is deposited with such a small layer thickness (d) that its surface ( 3 a) is wave-shaped and in the area of the spaces ( 10 ) same width as the conductor tracks ( 2 ) a smaller distance from the electrically insulating Layer ( 1 ) has as in the area of the conductor tracks ( 2 ).
einer auf einer isolierenden Schicht (1) ausgebildeten Me tallisierungsebene mit Leiterbahnen (2) und mit Zwischenräu men (10) gleicher Breite (b) wie die Leiterbahnen (2),
mit einer auf die Leiterbahnen (2) und auf die isolierende Schicht (1) aufgebrachten ersten Deckschicht (3) aus einem ersten Material (5) und
mit einer auf die erste Deckschicht (3) aufgebrachten zwei ten Deckschicht (4) aus einem anderen, zweiten Material (6), dadurch gekennzeichnet, daß
die Grenzfläche (3a) zwischen der ersten Deckschicht (3) und der zweiten Deckschicht (4) über die Leiterbahnen (2) und die Zwischenräume (10) hinweg wellenförmig ausgebildet ist.14. Integrated semiconductor circuit with
one on an insulating layer ( 1 ) formed tallization plane with conductor tracks ( 2 ) and with spaces ( 10 ) of the same width (b) as the conductor tracks ( 2 ),
with a first covering layer ( 3 ) made of a first material ( 5 ) and applied to the conductor tracks ( 2 ) and to the insulating layer ( 1 )
with an applied to the first cover layer ( 3 ) two-th cover layer ( 4 ) made of another, second material ( 6 ), characterized in that
the interface ( 3 a) between the first cover layer ( 3 ) and the second cover layer ( 4 ) over the conductor tracks ( 2 ) and the spaces ( 10 ) is wave-shaped.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10134099A DE10134099A1 (en) | 2001-07-13 | 2001-07-13 | Production of an integrated semiconductor circuit comprises forming conducting pathways on an electrically insulating layer arranged on a semiconductor substrate, and successively forming a first and a second covering layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10134099A DE10134099A1 (en) | 2001-07-13 | 2001-07-13 | Production of an integrated semiconductor circuit comprises forming conducting pathways on an electrically insulating layer arranged on a semiconductor substrate, and successively forming a first and a second covering layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE10134099A1 true DE10134099A1 (en) | 2002-10-17 |
Family
ID=7691676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE10134099A Ceased DE10134099A1 (en) | 2001-07-13 | 2001-07-13 | Production of an integrated semiconductor circuit comprises forming conducting pathways on an electrically insulating layer arranged on a semiconductor substrate, and successively forming a first and a second covering layer |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE10134099A1 (en) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697722A2 (en) * | 1994-08-17 | 1996-02-21 | Texas Instruments Incorporated | Method for planarizing the dielectrics a semiconductor devices |
| US5893750A (en) * | 1995-11-13 | 1999-04-13 | Advanced Micro Devices, Inc. | Method for forming a highly planarized interlevel dielectric structure |
| US5969409A (en) * | 1998-03-19 | 1999-10-19 | Winbond Electronics Corp | Combined in-situ high density plasma enhanced chemical vapor deposition (HDPCVD) and chemical mechanical polishing (CMP) process to form an intermetal dielectric layer with a stopper layer embedded therein |
| US6020265A (en) * | 1998-05-26 | 2000-02-01 | Worldwide Semiconductor Manufacturing Corporation | Method for forming a planar intermetal dielectric layer |
| US6028013A (en) * | 1999-05-06 | 2000-02-22 | Vlsi Technology, Inc. | Moisture repellant integrated circuit dielectric material combination |
| US6077784A (en) * | 1998-06-30 | 2000-06-20 | United Microelectronics Corp. | Chemical-mechanical polishing method |
| US6087278A (en) * | 1998-06-16 | 2000-07-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor devices having an HDP-CVD oxide layer as a passivation layer |
| EP1037276A1 (en) * | 1999-03-17 | 2000-09-20 | Canon Sales Co., Inc. | Method for forming a porous silicon dioxide film |
| US6133619A (en) * | 1998-08-31 | 2000-10-17 | Advanced Micro Devices, Inc. | Reduction of silicon oxynitride film delamination in integrated circuit inter-level dielectrics |
| US6218284B1 (en) * | 1999-02-01 | 2001-04-17 | United Microelectronics, Corp. | Method for forming an inter-metal dielectric layer |
| EP1094508A2 (en) * | 1999-10-22 | 2001-04-25 | Lsi Logic Corporation | Void-free low K dielectric composite layer between metal lines in integrated circuit structure |
-
2001
- 2001-07-13 DE DE10134099A patent/DE10134099A1/en not_active Ceased
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697722A2 (en) * | 1994-08-17 | 1996-02-21 | Texas Instruments Incorporated | Method for planarizing the dielectrics a semiconductor devices |
| US5893750A (en) * | 1995-11-13 | 1999-04-13 | Advanced Micro Devices, Inc. | Method for forming a highly planarized interlevel dielectric structure |
| US5969409A (en) * | 1998-03-19 | 1999-10-19 | Winbond Electronics Corp | Combined in-situ high density plasma enhanced chemical vapor deposition (HDPCVD) and chemical mechanical polishing (CMP) process to form an intermetal dielectric layer with a stopper layer embedded therein |
| US6020265A (en) * | 1998-05-26 | 2000-02-01 | Worldwide Semiconductor Manufacturing Corporation | Method for forming a planar intermetal dielectric layer |
| US6087278A (en) * | 1998-06-16 | 2000-07-11 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor devices having an HDP-CVD oxide layer as a passivation layer |
| US6077784A (en) * | 1998-06-30 | 2000-06-20 | United Microelectronics Corp. | Chemical-mechanical polishing method |
| US6133619A (en) * | 1998-08-31 | 2000-10-17 | Advanced Micro Devices, Inc. | Reduction of silicon oxynitride film delamination in integrated circuit inter-level dielectrics |
| US6218284B1 (en) * | 1999-02-01 | 2001-04-17 | United Microelectronics, Corp. | Method for forming an inter-metal dielectric layer |
| EP1037276A1 (en) * | 1999-03-17 | 2000-09-20 | Canon Sales Co., Inc. | Method for forming a porous silicon dioxide film |
| US6028013A (en) * | 1999-05-06 | 2000-02-22 | Vlsi Technology, Inc. | Moisture repellant integrated circuit dielectric material combination |
| EP1094508A2 (en) * | 1999-10-22 | 2001-04-25 | Lsi Logic Corporation | Void-free low K dielectric composite layer between metal lines in integrated circuit structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE10351875B4 (en) | Integrated circuit device with MIM capacitor | |
| DE69730580T2 (en) | Method for producing a semiconductor element with two insulators of different dielectric constant | |
| DE102012207116B4 (en) | Multilayer interconnect structures and processes for integrated circuits | |
| DE19834917A1 (en) | Forming self-aligned vias in a semiconductor device | |
| DE19826031C2 (en) | Method for forming contact elements of a semiconductor device | |
| DE4125221A1 (en) | METHOD FOR FORMING A MULTIPLE LEVEL CONNECTION IN A SEMICONDUCTOR DEVICE | |
| DE10256346A1 (en) | Semiconductor device e.g. digital to analog converter has connection contact plug with copper layer filled in connection contact plug, which is provided on intermediate electrode so as to connect lower and upper electrodes | |
| DE102004008773A1 (en) | Semiconductor device and method of manufacturing the same | |
| DE19626038C2 (en) | Method for producing the connection structure of a semiconductor device | |
| EP1182699B1 (en) | Process for forming a thick dielectric region in a semiconductor substrate | |
| EP1130654A1 (en) | Integrated device including a metal- insulator-metal capacitor | |
| DE10348902B4 (en) | MIM capacitor structure and manufacturing process | |
| DE102013105635A1 (en) | Semiconductor component and method for its production | |
| DE102004005697A1 (en) | Resistant via structure and associated manufacturing process | |
| DE10302377B4 (en) | Method for producing a semiconductor device with metal-insulator-metal capacitors | |
| DE69734465T2 (en) | USE OF A LOCAL INSTALLER IN AN INTEGRATED CIRCUIT FOR MANUFACTURING DISTRIBUTED LADDER CARRIAGES | |
| US20070273005A1 (en) | Mim type capacitor | |
| DE19653614A1 (en) | Connection or interconnection formation method for semiconductor component | |
| DE102004001853B3 (en) | Fabrication of connection contacts of semiconductors for future nanotechnologies including deposition of contact layer on masking layer during later back polishing stage | |
| DE10046915A1 (en) | Semiconductor device and method of manufacturing the same | |
| DE4222584C2 (en) | Process for structuring and manufacturing semiconductor devices | |
| DE10313793A1 (en) | Semiconductor device comprises capacitor dielectric layer interposed between bottom and upper plate electrodes | |
| DE10324055B4 (en) | Method for producing an integrated stacked capacitor | |
| DE19920970C2 (en) | Method for forming contact paths and simultaneously planarizing a substrate surface in integrated circuits | |
| DE102011010362B4 (en) | Semiconductor device with via and manufacturing process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OAV | Publication of unexamined application with consent of applicant | ||
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8131 | Rejection |