DE10313793A1

DE10313793A1 - Semiconductor device comprises capacitor dielectric layer interposed between bottom and upper plate electrodes

Info

Publication number: DE10313793A1
Application number: DE10313793A
Authority: DE
Inventors: Sang-Hoon Park; Ki-Young Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-03-21
Filing date: 2003-03-20
Publication date: 2003-10-16
Also published as: KR20030076246A; CN1453875A; CN1297010C; KR100553679B1; JP2003282728A

Abstract

Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einer MIM-Kondensatorstruktur und auf ein Verfahren zur Herstellung eines solchen Bauelements. DOLLAR A Erfindungsgemäß beinhaltet die MIM-Kondensatorstruktur eine untere Plattenelektrode (56) und eine mit dieser wenigstens teilweise überlappende, obere Plattenelektrode (64a), die aus einem Metall oder einer Metallverbindung gebildet werden, sowie eine zwischenliegende dielektrische Kondensatorschicht (58, 62). Über der unteren und der oberen Plattenelektrode ist eine dielektrische Zwischenschicht (68) aufgebracht, durch die hindurch sich ein Kontaktstift (74) zur Kontaktierung der unteren Elektrode und ein Kontaktstift (76) zur Kontaktierung der oberen Plattenelektrode erstrecken. DOLLAR A Verwendung z. B. für MML-Halbleiterbauelemente mit MIM-Kondensatorstruktur, die auf hohe Betriebsgeschwindigkeit bzw. Betriebsfrequenz ausgelegt sind.The invention relates to a semiconductor component with a MIM capacitor structure and to a method for producing such a component. DOLLAR A According to the invention, the MIM capacitor structure includes a lower plate electrode (56) and an upper plate electrode (64a) at least partially overlapping therewith, which are formed from a metal or a metal compound, and an intermediate dielectric capacitor layer (58, 62). A dielectric intermediate layer (68) is applied over the lower and the upper plate electrode, through which a contact pin (74) for contacting the lower electrode and a contact pin (76) for contacting the upper plate electrode extend. DOLLAR A use e.g. B. for MML semiconductor components with MIM capacitor structure, which are designed for high operating speed or operating frequency.

Description

Die Erfindung bezieht sich auf ein Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Herstellung eines solchen Halbleiterbauelements. The invention relates to a semiconductor device according to the Preamble of claim 1 and a method for manufacturing of such a semiconductor device.

In jüngerer Zeit wurde ein Bauelement in Form einer Verbundspeicherlogik ("Merged Memory Logic"), abgekürzt MML, entwickelt, die ein Bauelement darstellt, bei dem ein Speicherzellenfeldteil, z. B. mit einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM), und ein analoger oder peripherer Schaltkreis in einem einzigen Chip integriert sind. Die Einführung der MML resultiert in einer Verbesserung von Multimediafunktionen und ermöglicht die Erzielung eines hohen Integrationsgrades und einer hohen Betriebsgeschwindigkeit für das Halbleiterbauelement. Für einen Analogschaltkreis, der für hohe Betriebsgeschwindigkeiten tauglich sein soll, wird es jedoch als sehr wesentlich erachtet, ein Halbleiterbauelement mit Kondensatoren hoher Kapazität zu entwickeln. Häufig tritt in dem Fall, dass der Kondensator eine Polysilizium/lsolator/Polysilizium(PIP)-Struktur besitzt; eine Oxidation an der Grenzfläche zwischen der dielektrischen Schicht und der oberen bzw. unteren Elektrode auf, die aus Polysilizium gebildet sind, so dass eine Oxidschicht entsteht. Dies verursacht eine Verringerung der Gesamtkapazität. Außerdem wird die Kapazität eventuell durch eine an der Polysiliziumschicht gebildete Verarmungsschicht herabgesetzt. Die PIP-Struktur ist daher für ein Bauelement, das mit hoher Geschwindigkeit und Frequenz arbeiten soll, wenig geeignet. A component in the form of a Compound memory logic ("Merged Memory Logic"), abbreviated MML, developed the one Component represents in which a memory cell array part, for. B. with a dynamic random access memory (DRAM), and an analog one or peripheral circuitry integrated in a single chip. The Introduction of MML results in an improvement of Multimedia functions and enables a high degree of integration to be achieved and a high operating speed for the semiconductor device. For an analog circuit designed for high operating speeds suitable, it is considered very essential, however Develop semiconductor device with high capacity capacitors. Frequently occurs in the event that the capacitor is a Has polysilicon / insulator / polysilicon (PIP) structure; an oxidation on the Interface between the dielectric layer and the upper or lower On electrode, which are formed from polysilicon, so that a Oxide layer is formed. This causes a decrease in Total capacity. In addition, the capacity may be increased by one Depletion layer formed polysilicon layer reduced. The PIP structure is therefore for a component that is high speed and Frequency should work, unsuitable.

Als Abhilfe wurde eine Kondensatorstruktur aus Metall/Isolator/Silizium (MIS) oder Metall/Isolator/Metall (MIM) vorgeschlagen. Für hochleistungsfähige Halbleiterbauelemente wird üblicherweise der MIM-Kondensatortyp wegen seines niedrigen Widerstands und des Fehlens einer verarmungsschichtbedingten, parasitären Kapazität eingesetzt. Dazu wurden bereits verschiedene Kondensatoren mit MIM-Strukturen vorgeschlagen, für deren Elektroden Kupfer (Cu) verwendet wird, das wegen seines niedrigen Widerstands in jüngerer Zeit auch vermehrt für metallischen Zwischenverbindungen im Halbleiterbauelement benutzt wird. Ein Kondensator mit MIM-Struktur und ein Verfahren zur Herstellung desselben sind in der Patentschrift US 6.025.226 offenbart. Die Patentschrift US 6.081.021 beschreibt einen Kondensator und ein zugehöriges Herstellungsverfahren, bei dem Zwischenverbindungen und Kondensatorstrukturen gleichzeitig erzeugt werden. As a remedy, a capacitor structure made of metal / insulator / silicon (MIS) or metal / insulator / metal (MIM) proposed. For high-performance semiconductor components are usually the MIM capacitor type because of its low resistance and lack of one depletion-related, parasitic capacitance used. To various capacitors with MIM structures have already been developed proposed, for whose electrodes copper (Cu) is used because of of its low resistance more recently for metallic interconnections in the semiconductor device is used. On Capacitor with MIM structure and a method of manufacture the same are disclosed in US Pat. No. 6,025,226. The patent US 6,081,021 describes a capacitor and an associated one Manufacturing process in which interconnections and Capacitor structures are generated simultaneously.

Die Fig. 1 bis 4 veranschaulichen in aufeinanderfolgenden Schritten ein Verfahren zur Herstellung eines herkömmlichen Halbleiterbauelements mit einer MIM-Kondensatorstruktur. Figs. 1 to 4 illustrate successive steps in a method for producing a conventional semiconductor device having a MIM capacitor structure.

Gemäß Fig. 1 werden zunächst eine Zwischenverbindungsschicht 15 und eine untere Elektrode 10 in einem gewünschten Bereich eines Halbleitersubstrats 5 gebildet. Herkömmlicherweise geschieht dies auf einer Isolationsschicht unter Verwendung eines Damaszenerprozesses. Eine dielektrische Zwischenschicht 7 wird dann ganzflächig auf das Halbleitersubstrat 5 mit der Zwischenverbindungsschicht 15 und der unteren Elektrode 10 aufgebracht. Die dielektrische Zwischenschicht 7 wird strukturiert, um eine oder mehrere erste Öffnungen 30 und eine oder mehrere zweite Öffnungen 20 zu erzeugen, die gewünschte Teile der Zwischenverbindungsschicht 15 bzw. der unteren Elektrode 10 freilegen. Auf die so strukturierte, dielektrische Zwischenschicht 7 wird ganzflächig und konform eine dielektrische Schicht 22 aufgebracht, die folglich die Innenwände der ersten und zweiten Öffnungen 30, 20 sowie die Zwischenverbindungsschicht 15 und die untere Elektrode 10 in deren durch die ersten bzw. zweiten Öffnungen 30, 20 freigelegten Bereichen bedeckt. Referring to FIG. 1, an interconnection layer 15 and a lower electrode is first formed in a desired region of a semiconductor substrate 5 10. Traditionally, this is done on an insulation layer using a damascene process. A dielectric intermediate layer 7 is then applied over the entire surface of the semiconductor substrate 5 with the interconnection layer 15 and the lower electrode 10 . The dielectric interlayer 7 is patterned to create one or more first openings 30 and one or more second openings 20 that expose desired portions of the interconnect layer 15 and the lower electrode 10, respectively. A dielectric layer 22 is applied over the entire surface and conformally to the dielectric intermediate layer 7 structured in this way, which consequently has the inner walls of the first and second openings 30 , 20 as well as the interconnection layer 15 and the lower electrode 10 in their through the first and second openings 30 20 exposed areas covered.

Gemäß Fig. 2 werden in einem Bereich der ersten Öffnungen 30 die dielektrische Schicht 22 und ein oberer Teil der dielektrischen Zwischenschicht 7 abgeätzt, um jeweils einen entsprechenden Graben 32 zu erzeugen, wozu ein Photolithographieprozess verwendet wird. Dabei wird die dielektrische Schicht 22 in der jeweiligen ersten Öffnung 30 anisotrop geätzt, so dass dort die Zwischenverbindungsschicht 15 freigelegt wird. According to Fig. 2 of the first openings 30, the dielectric layer 22 and an upper portion of the interlayer dielectric layer 7 is etched in an area to respectively produce a corresponding trench 32, to which a photolithography process is used. The dielectric layer 22 is anisotropically etched in the respective first opening 30 , so that the interconnection layer 15 is exposed there.

Gemäß Fig. 3 werden anschließend die jeweilige erste Öffnung 30, der Graben 32 und die jeweilige zweite Öffnung 20 mit einer Metallschicht gefüllt, wodurch über der Zwischenverbindungsschicht 15 ein jeweiliger, mit dieser verbundener Zwischenverbindungsstift 26 und in der jeweiligen zweiten Öffnung 20 eine obere Elektrode 24 gebildet werden. Herkömmlicherweise können der Zwischenverbindungsstift 25 und die obere Elektrode 24 durch Polieren der Metallschicht, welche die erste Öffnung 30, die zweite Öffnung 20 und den Graben 32 füllt, mittels eines CMP-Prozesses erzeugt werden. Referring to FIG. 3, the respective first opening 30, the trench 32 and the respective second opening 20 are then filled with a metal layer, whereby above the interconnection layer 15, a respective, with this connected between connecting pin 26 and in the respective second opening 20, an upper electrode 24 be formed. Conventionally, the interconnect pin 25 and the top electrode 24 can be formed by polishing the metal layer filling the first opening 30 , the second opening 20 and the trench 32 using a CMP process.

Bei dieser herkömmlichen Technologie kann sich an der freiliegenden Oberfläche der Zwischenverbindungsschicht 15 in der ersten Öffnung 30 während des Zeitraums zwischen dem Erzeugen der ersten Öffnung 30und dem Füllen derselben mit der Metallschicht eine natürliche Oxidschicht bilden. Diese verursacht einen erhöhten parasitären Widerstand und eine erhöhte parasitäre Kapazität, was die Eigenschaften des Halbleiterbauelements, das für hohe Betriebsgeschwindigkeiten und vergleichsweise hohe Betriebsfrequenzen gedacht ist, beeinträchtigen kann. Daher wird, um den Kontaktwiderstand zwischen der Zwischenverbindungsschicht 15 und dem Zwischenverbindungsstift 26 zu verringern, ein Ätzprozess zum Entfernen des natürlichen Oxids vor dem Füllen mit der Metallschicht benötigt. Hierbei besteht jedoch die Gefahr, dass die dielektrische Schicht 22 in der zweiten Öffnung 20 geschädigt wird, bis hin zur Freilegung der unteren Elektrode 10. In this conventional technology, a natural oxide layer may form on the exposed surface of the interconnect layer 15 in the first opening 30 during the period between creating the first opening 30 and filling it with the metal layer. This causes an increased parasitic resistance and an increased parasitic capacitance, which can impair the properties of the semiconductor component, which is intended for high operating speeds and comparatively high operating frequencies. Therefore, in order to reduce the contact resistance between the interconnection layer 15 and the interconnection pin 26 , an etching process for removing the natural oxide before filling with the metal layer is required. Here, however, there is a risk that the dielectric layer 22 in the second opening 20 will be damaged up to the exposure of the lower electrode 10 .

Auf das Halbleitersubstrat mit dem bzw. den Zwischenverbindungsstiften 26 und der jeweiligen oberen Elektrode 24 wird dann ganzflächig eine Gießschicht 9 aufgebracht und strukturiert, um dritte Öffnungen 40 zu erzeugen, welche die jeweilige obere Elektrode 24 und einen gewünschten Teil des jeweiligen Zwischenverbindungsstiftes 26 freilegen. A casting layer is applied to the semiconductor substrate with the or to the interconnection-pin 26 and the respective upper electrode 24 is then blanket deposited 9 and structured to generate third openings 40 that expose the respective upper electrode 24 and a desired part of the respective interconnection pin 26th

Gemäß Fig. 4 wird anschließend eine metallische Zwischenverbindung 42 gebildet, welche die dritten Öffnungen 40 füllt und selektiv den Zwischenverbindungsstift 26 und die obere Elektrode 24 kontaktiert. Die untere Elektrode 10, die obere Elektrode 24 und die zwischenliegende dielektrische Schicht 22 bilden einen jeweiligen Kondensator des Halbleiterbauelements. According to FIG. 4, a metal interconnect 42 is formed subsequently, filling the third openings 40 and selectively contacted by the intermediate connecting pin 26 and the upper electrode 24. The lower electrode 10 , the upper electrode 24 and the intermediate dielectric layer 22 form a respective capacitor of the semiconductor component.

Bei der oben beschriebenen herkömmlichen Technologie weist die obere Elektrode 24 eine vertikale Struktur auf. Dies kann zu Problemen wie erhöhter parasitärer Kapazität führen, wobei die dielektrische Schicht 22 eine relativ große Grenzfläche zur dielektrischen Zwischenschicht 7 und eine deutlich kleinere Grenzfläche zur unteren Elektrode 10 aufweist. In the conventional technology described above, the upper electrode 24 has a vertical structure. This can lead to problems such as increased parasitic capacitance, the dielectric layer 22 having a relatively large interface with the dielectric intermediate layer 7 and a significantly smaller interface with the lower electrode 10 .

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements der eingangs genannten Art, das sich mit relativ geringem Aufwand herstellen lässt und eine MIM-Kondensatorstruktur mit einer sehr gleichmäßigen dielektrischen Kondensatorschicht und mit vergleichsweise geringer parasitärer Kapazität und folglich verbesserten Hochgeschwindigkeits- und Hochfrequenzeigenschaften aufweist, sowie eines zugehörigen Herstellungsverfahrens zugrunde. The invention has the technical problem of providing a Semiconductor component of the type mentioned that deals with relative can be produced with little effort and a MIM capacitor structure with a very uniform dielectric capacitor layer and with comparatively low parasitic capacitance and consequently improved Has high-speed and high-frequency properties, as well an associated manufacturing process.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 21. The invention solves this problem by providing a Semiconductor component with the features of claim 1 and one Manufacturing method with the features of claim 21.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben. Advantageous developments of the invention are in the subclaims specified.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen: Advantageous embodiments of the Invention and that explained above for its better understanding conventional embodiment are shown in the drawings, in show them:

Fig. 1 bis 4 schematische Querschnittansichten eines herkömmlichen Halbleiterbauelements mit einer MIM-Kondensatorstruktur in aufeinanderfolgenden Stufen seiner Herstellung, Figs. 1 to 4 are schematic cross-sectional views of a conventional semiconductor device having a MIM capacitor structure in consecutive stages of its manufacture,

Fig. 5 eine schematische Querschnittansicht eines erfindungsgemäßen Halbleiterbauelements mit einer MIM-Kondensatorstruktur, Fig. 5 is a schematic cross-sectional view of a semiconductor device according to the invention with a MIM capacitor structure,

Fig. 6 bis 17 schematische Querschnittansichten zur Veranschaulichung aufeinanderfolgender Schritte eines erfindungsgemäßen Verfahrens zur Herstellung von Bauelementen nach Art von Fig. 5 und Varianten hiervon, FIGS. 6 to 17 are schematic cross-sectional views of successive steps for illustrating an inventive method for manufacture of devices in accordance with FIG. 5, and variants thereof,

Fig. 18 eine schematische Querschnittansicht eines weiteren erfindungsgemäßen Halbleiterbauelements mit einer MIM- Kondensatorstruktur, Fig. 18 is a schematic cross-sectional view of another semiconductor device according to the invention with a MIM capacitor structure,

Fig. 19 bis 21 schematische Querschnitte zur Veranschaulichung aufeinanderfolgender Schritte eines erfindungsgemäßen Verfahrens zur Herstellung des Halbleiterbauelements von Fig. 18, Figs. 19 to 21 are schematic cross sections of successive illustrating steps of a method according to the invention for the manufacture of the semiconductor device of Fig. 18,

Fig. 22 eine schematische Querschnittansicht eines weiteren erfindungsgemäßen Halbleiterbauelements mit einer MIM- Kondensatorstruktur und Fig. 22 is a schematic cross-sectional view of another semiconductor device according to the invention with a MIM capacitor structure and

Fig. 23 bis 25 schematische Querschnittansichten aufeinanderfolgender Schritte eines erfindungsgemäßen Verfahrens zur Herstellung des Halbleiterbauelements von Fig. 22. 23 to 25 are schematic cross-sectional views of successive steps. A method for manufacturing the semiconductor device according to the invention of Fig. 22,.

Nachfolgend wird näher auf vorteilhafte Ausführungsformen der Erfindung in Verbindung mit den zugehörigen Fig. 5 bis 25 eingegangen, wobei der Übersichtlichkeit halber funktionell gleichartige, nicht zwingend identische Elemente jeweils mit gleichen Bezugszeichen versehen sind. Soweit jeweils beschrieben wird, dass eine Schicht auf oder über einer anderen Schicht liegt, ist dies dahingehend zu verstehen, dass die Schicht direkt oder unter Zwischenfügung einer oder mehrerer weiterer Schichten auf der anderen Schicht liegt. In the following, advantageous embodiments of the invention will be discussed in greater detail in connection with the associated FIGS. 5 to 25, for the sake of clarity, elements that are functionally similar but not necessarily identical are provided with the same reference numerals. Insofar as it is described in each case that one layer lies on or above another layer, this means that the layer lies directly or with the interposition of one or more further layers on the other layer.

Fig. 5 veranschaulicht ein erstes erfindungsgemäßes Halbleiterbauelement mit einer MIM-Kondensatorstruktur. Wie aus Fig. 5 ersichtlich, umfasst die MIM-Kondensatorstruktur dieses Bauelements eine untere Plattenelektrode 56 und eine bereichsweise mit dieser überlappende, obere Plattenelektrode 64a. Die obere und die untere Plattenelektrode 56, 64a bestehen aus metallischen Verbindungen, beispielsweise aus Titannitrid (TiN), Tantalnitrid (TaN) oder Titan-Wolfram (TiW). Sie weisen eine Dicke von nur etwa 20 nm bis etwa 100 nm auf. Die untere Plattenelektrode 56 ist in einem bestimmten Bereich eines Halbleitersubstrats 50 angeordnet, bei dem es sich vorzugsweise um ein Siliziumsubstrat handelt, das optional von einer Isolationsschicht bedeckt sein kann. Außerdem ist in einem bestimmten Teil des Halbleitersubstrats 50 eine Zwischenverbindungsschicht 52 vorgesehen. Bei dieser kann es sich beispielsweise um eine Metallschicht handeln, die unter Verwendung eines Damaszenerprozesses in der Isolationsschicht auf dem Siliziumsubstrat erzeugt wird. Fig. 5 illustrates a first inventive semiconductor device having a MIM capacitor structure. As can be seen from FIG. 5, the MIM capacitor structure of this component comprises a lower plate electrode 56 and an upper plate electrode 64 a overlapping it in some areas. The upper and lower plate electrodes 56 , 64 a consist of metallic compounds, for example titanium nitride (TiN), tantalum nitride (TaN) or titanium tungsten (TiW). They have a thickness of only about 20 nm to about 100 nm. The lower plate electrode 56 is arranged in a specific area of a semiconductor substrate 50 , which is preferably a silicon substrate, which can optionally be covered by an insulation layer. In addition, an interconnection layer 52 is provided in a certain part of the semiconductor substrate 50 . This can be a metal layer, for example, which is produced using a damascene process in the insulation layer on the silicon substrate.

Das Halbleitersubstrat 50 mit der Zwischenverbindungsschicht 52 ist ganzflächig von einer unteren dielektrischen Schicht 54 bedeckt. Die untere Plattenelektrode 56 und die obere Plattenelektrode 64a sind auf einem bestimmten Teil der unteren dielektrischen Schicht 54 angeordnet. Zwischen der unteren Plattenelektrode 56 und der oberen Plattenelektrode 64a befindet sich eine dielektrische Kondensatorschicht, die in diesem Beispiel aus einer mittleren dielektrischen Schicht 58 und einem Oxidmuster 62 besteht. Die mittlere dielektrische Schicht 58 bedeckt die untere Plattenelektrode 56 und außerhalb davon die untere dielektrische Schicht 54, insbesondere auch auf der Zwischenverbindungsschicht 52. Das Oxidmuster 62 befindet sich zwischen der mittleren dielektrischen Schicht 58 und der oberen Plattenelektrode 64a. Die mittlere dielektrische Schicht 58 und die untere dielektrische Schicht 54 bestehen vorzugsweise aus dem gleichen Material. Das Oxidmuster 62 besteht vorzugsweise aus einem Oxid mit hoher Dielektrizitätskonstante, beispielsweise aus Siliziumoxid, Tantaloxid oder Titanoxid. The semiconductor substrate 50 with the interconnection layer 52 is covered over the entire area by a lower dielectric layer 54 . The lower plate electrode 56 and the upper plate electrode 64 a are arranged on a certain part of the lower dielectric layer 54 . Between the lower plate electrode 56 and the upper plate electrode 64 a is a dielectric capacitor layer, which in this example consists of a middle dielectric layer 58 and an oxide pattern 62 . The middle dielectric layer 58 covers the lower plate electrode 56 and outside of it the lower dielectric layer 54 , in particular also on the interconnection layer 52 . The oxide pattern 62 is located between the middle dielectric layer 58 and the upper plate electrode 64 a. The middle dielectric layer 58 and the lower dielectric layer 54 are preferably made of the same material. The oxide pattern 62 preferably consists of an oxide with a high dielectric constant, for example silicon oxide, tantalum oxide or titanium oxide.

Die untere Plattenelektrode 56, die obere Plattenelektrode 64a und die mittlere dielektrische Schicht 58 sind von einer dielektrischen Zwischenschicht 68 bedeckt, die vorzugsweise aus einem Material mit niedriger Dielektrizitätskonstante besteht, um die Betriebsgeschwindigkeit des Halbleiterbauelements zu steigern und dessen Betriebsfrequenz zu verbessern. Beispielsweise kann die dielektrische Zwischenschicht 68 aus fluoriniertem Silicatglas (FSG) oder Siliziumoxicarbid (SiOC) bestehen. Zwischen der oberen Plattenelektrode 64a und der dielektrischen Zwischenschicht 68 befindet sich eine obere dielektrische Schicht 66, die sich zudem über der mittleren dielektrischen Schicht 58 zwischen dieser und der dielektrischen Zwischenschicht 68 erstreckt. Die untere dielektrische Schicht 54, die mittlere dielektrische Schicht 58 und die obere dielektrische Schicht 66 weisen Ätzselektivität bezüglich der dielektrischen Zwischenschicht 68 auf und sind vorzugsweise aus dem gleichen Material gebildet, z. B. aus Siliziumnitrid oder Siliziumcarbid. The lower plate electrode 56 , the upper plate electrode 64 a and the middle dielectric layer 58 are covered by a dielectric intermediate layer 68 , which preferably consists of a material with a low dielectric constant, in order to increase the operating speed of the semiconductor component and to improve its operating frequency. For example, the interlayer dielectric 68 may be made of fluorinated silicate glass (FSG) or silicon oxyarbide (SiOC). Between the upper plate electrode 64 a and the dielectric intermediate layer 68 there is an upper dielectric layer 66 , which also extends over the middle dielectric layer 58 between the latter and the dielectric intermediate layer 68 . The lower dielectric layer 54 , the middle dielectric layer 58 and the upper dielectric layer 66 have etch selectivity with respect to the intermediate dielectric layer 68 and are preferably formed from the same material, e.g. B. from silicon nitride or silicon carbide.

In die dielektrische Zwischenschicht 68 sind ein Kontaktstift 76 für die obere Elektrode, ein Kontaktstift 74 für die untere Elektrode und ein Zwischenverbindungsstift 72 eingebracht. Der Kontaktstift 76 für die obere Elektrode ist mit der oberen Plattenelektrode 64a verbunden, indem er nacheinander die dielektrische Zwischenschicht 68 und die obere dielektrische Schicht 66 durchdringt. Der Kontaktstift 74 für die untere Elektrode ist mit der unteren Plattenelektrode 56 verbunden, indem er nacheinander die dielektrische Zwischenschicht 68, die obere dielektrische Schicht 66 und die mittlere dielektrische Schicht 58 durchdringt. Der Zwischenverbindungsstift 72 ist mit der Zwischenverbindungsschicht 52 verbunden, indem er nacheinander die dielektrische Zwischenschicht 68, die obere dielektrische Schicht 66, die mittlere dielektrische Schicht 58 und die untere dielektrische Schicht 54 durchdringt. A contact pin 76 for the upper electrode, a contact pin 74 for the lower electrode and an interconnection pin 72 are introduced into the dielectric intermediate layer 68 . The contact pin 76 for the upper electrode is connected to the upper plate electrode 64 a by successively penetrating the dielectric intermediate layer 68 and the upper dielectric layer 66 . The lower electrode contact pin 74 is connected to the lower plate electrode 56 by successively penetrating the intermediate dielectric layer 68 , the upper dielectric layer 66 and the middle dielectric layer 58 . The interconnect pin 72 is connected to the interconnect layer 52 by successively penetrating the intermediate dielectric layer 68 , the upper dielectric layer 66 , the middle dielectric layer 58 and the lower dielectric layer 54 .

Der Kontaktstift 76 für die obere Elektrode, der Kontaktstift 74 für die untere Elektrode und der Zwischenverbindungsstift 72 können aus Kupfer oder Aluminium gebildet sein, wobei Kupfer wegen seines niedrigeren Widerstands bevorzugt ist. In nicht gezeigter Weise können optional zusätzlich Barrierenmetallschichten zwischen der dielektrischen Zwischenschicht 68 und dem jeweiligen Kontaktstift 72, 74 bzw. 76 vorgesehen sein. Die Barrierenmetallschicht fungiert jeweils als Haftschicht und zwischenliegende Diffiusionsbarrierenschicht. The upper electrode contact pin 76 , the lower electrode contact pin 74, and the interconnect pin 72 may be formed of copper or aluminum, with copper preferred because of its lower resistance. In a manner not shown, additional barrier metal layers can optionally be provided between the dielectric intermediate layer 68 and the respective contact pin 72 , 74 or 76 . The barrier metal layer acts in each case as an adhesive layer and an intermediate diffusion barrier layer.

Auf der dielektrischen Zwischenschicht 68 mit den Kontaktstiften 72, 74 und 76 ist eine Gießschicht 80 aufgebracht, wobei optional zwischen der dielektrischen Zwischenschicht 68 und der Gießschicht 80 eine Ätzstoppschicht 78 vorgesehen ist. Metallische Zwischenverbindungen 84 sind in Kontakt mit dem jeweiligen Kontaktstift 76, 74 bzw. 72 eingebracht, indem sie nacheinander die Gießschicht 80 und die optionale Ätzstoppschicht 78 durchdringen. Die metallischen Zwischenverbindungen 84 können z. B. aus Kupfer oder Aluminium bestehen. Die Gießschicht 80 kann z. B. aus Siliziumoxid bestehen, wie aus FSG oder Siliziumoxicarbid. Die Ätzstoppschicht 78 kann z. B. aus Siliziumnitrid oder Siliziumcarbid bestehen. A casting layer 80 is applied to the dielectric intermediate layer 68 with the contact pins 72 , 74 and 76 , an etching stop layer 78 optionally being provided between the dielectric intermediate layer 68 and the casting layer 80 . Metallic interconnections 84 are brought into contact with the respective contact pin 76 , 74 or 72 by successively penetrating the casting layer 80 and the optional etching stop layer 78 . The metallic interconnections 84 can e.g. B. consist of copper or aluminum. The casting layer 80 may e.g. B. consist of silicon oxide, such as FSG or silicon oxycarbide. The etch stop layer 78 may e.g. B. consist of silicon nitride or silicon carbide.

Die Fig. 6 bis 17 veranschaulichen in aufeinanderfolgenden Schritten ein erfindungsgemäßes Verfahren zur Herstellung erfindungsgemäßer Halbleiterbauelemente mit MIM-Kondensatorstruktur nach Art von Fig. 5 und von Varianten hiervon. FIGS. 6 through 17 illustrate in successive stages thereof, an inventive method for the preparation according to the invention semiconductor devices having MIM capacitor structure in the manner of Fig. 5 and of variants.

Gemäß Fig. 6 wird hierbei zunächst die Zwischenverbindungsschicht 52 in einem vorgegebenen Bereich des Halbleitersubstrats 50 gebildet. Das Halbleitersubstrat 50 kann z. B. ein Siliziumsubstrat sein, das optional mit einer Isolationsschicht bedeckt sein kann. Auf dem Halbleitersubstrat 50 mit der Zwischenverbindungsschicht 52 wird ganzflächig die untere dielektrische Schicht 54 aufgebracht, vorzugsweise aus Siliziumnitrid oder Siliziumcarbid mit einer Dicke zwischen 20 nm und 100 nm. Auf einem bestimmten Teil der unteren dielektrischen Schicht 54 wird die untere Plattenelektrode 56 gebildet, indem eine untere Elektrodenschicht auf die untere dielektrische Schicht 54 aufgebracht und dann strukturiert wird. Die untere Plattenelektrode 56 kann z. B. aus Titannitrid, Tantalnitrid oder Titan-Wolfram bestehen. Sie weist bevorzugt eine geringe Dicke von etwa 20 nm bis etwa 100 nm auf. Referring to FIG. 6, the interconnection layer in this case is first formed in a predetermined region of the semiconductor substrate 50 52. The semiconductor substrate 50 may e.g. B. be a silicon substrate, which can optionally be covered with an insulation layer. On the semiconductor substrate 50 with the interconnection layer 52 , the lower dielectric layer 54 is applied over the entire surface, preferably made of silicon nitride or silicon carbide with a thickness between 20 nm and 100 nm. On a certain part of the lower dielectric layer 54 , the lower plate electrode 56 is formed by a lower electrode layer is applied to the lower dielectric layer 54 and then patterned. The lower plate electrode 56 may e.g. B. consist of titanium nitride, tantalum nitride or titanium tungsten. It preferably has a small thickness of approximately 20 nm to approximately 100 nm.

Im Verfahrensstadium von Fig. 7 werden die mittlere dielektrische Schicht 58, eine Oxidschicht 60 und eine obere Elektrodenschicht 64 nacheinander ganzflächig auf dem Halbleitersubstrat 50 mit der unteren Plattenelektrode 56 gebildet. Die mittlere dielektrische Schicht 58 ist eine dielektrische Schicht mit Ätzselektivität bezüglich der Oxidschicht 60 und besteht vorzugsweise aus Siliziumnitrid oder Siliziumcarbid. Die mittlere dielektrische Schicht 58 und die Oxidschicht 60 werden bevorzugt in einer Dicke von 10 nm bis 50 nm aufgebracht. Die Oxidschicht 60 besteht vorzugsweise aus Siliziumoxid, Tantaloxid, Titanoxid oder Aluminiumoxid mit hoher Dielektrizitätskonstante. Die obere Elektrodenschicht 64 besteht aus einer Metallverbindung, z. B. aus Titannitrid, Tantalnitrid oder Titan-Wolfram, und ist vorzugsweise in einer geringen Dicke von 20 nm bis 100 nm aufgebracht. In the process stage of FIG. 7, the middle dielectric layer 58 , an oxide layer 60 and an upper electrode layer 64 are successively formed over the entire area on the semiconductor substrate 50 with the lower plate electrode 56 . The middle dielectric layer 58 is a dielectric layer with etch selectivity with respect to the oxide layer 60 and is preferably made of silicon nitride or silicon carbide. The middle dielectric layer 58 and the oxide layer 60 are preferably applied in a thickness of 10 nm to 50 nm. The oxide layer 60 preferably consists of silicon oxide, tantalum oxide, titanium oxide or aluminum oxide with a high dielectric constant. The upper electrode layer 64 consists of a metal compound, e.g. B. from titanium nitride, tantalum nitride or titanium tungsten, and is preferably applied in a small thickness of 20 nm to 100 nm.

Im Verfahrensstadium der Fig. 8 und 9 werden die obere Elektrodenschicht 64 und die Oxidschicht 60 nacheinander strukturiert, um die obere Plattenelektrode 64a, die wenigstens bereichsweise mit der unteren Plattenelektrode 56 überlappt, und das Oxidmuster 62 zwischen der oberen Plattenelektrode 64a und der mittleren dielektrischen Schicht 58 zu erzeugen. Die obere Plattenelektrode 64a weist im Beispiel von Fig. 8 einen sich lateral über den Bereich der unteren Plattenelektrode 56 hinaus erstreckenden Teil auf, während Fig. 9 eine Variante zeigt, bei der sich die obere Plattenelektrode 64a vollständig innerhalb des lateralen Erstreckungsbereichs der unteren Plattenelektrode 56 befindet. Die mittlere dielektrische Schicht 58 verhindert eine Schädigung der unteren Plattenelektrode 56 beim Ätzen der Oxidschicht 60 zur Erzeugung des Oxidmusters 62. Die untere Plattenelektrode 56 und die obere Plattenelektrode 64a, 64b fungieren als Kondensatorelektroden, und die mittlere dielektrische Schicht 58 und das Oxidmuster 62, die zwischen der unteren Plattenelektrode 56 und der oberen Plattenelektrode 64a, 64b liegen, dienen zusammen als dielektrische Kondensatorschicht. In the method stage of Fig. 8 and 9, the upper electrode layer 64 and the oxide layer 60 are patterned in sequence to the upper plate electrode 64 a, the at least partially overlaps with the lower plate electrode 56 and the oxide pattern 62 between the upper plate electrode 64 a and the mean to produce dielectric layer 58 . In the example of FIG. 8, the upper plate electrode 64 a has a part that extends laterally beyond the region of the lower plate electrode 56 , while FIG. 9 shows a variant in which the upper plate electrode 64 a lies completely within the lateral extension region of the lower one Plate electrode 56 is located. The middle dielectric layer 58 prevents damage to the lower plate electrode 56 during the etching of the oxide layer 60 to produce the oxide pattern 62 . The lower plate electrode 56 and the upper plate electrode 64 a, 64 b function as a capacitor electrode, and the middle dielectric layer 58 and the oxide pattern 62, between the lower plate electrode 56 and the upper plate electrode 64 a, 64 lie b, together serve as capacitor dielectric layer ,

Im Verfahrensstadium von Fig. 10 wird die obere dielektrische Schicht 66 ganzflächig auf das Halbleitersubstrat 50 mit der oberen Plattenelektrode 64a aufgebracht. Die obere dielektrische Schicht 66 bedeckt somit ganzflächig die obere Plattenelektrode 64a und die freiliegende Oberfläche der mittleren dielektrischen Schicht 58. Sie besteht vorzugsweise aus dem gleichen Material wie die mittlere dielektrische Schicht 58 und die untere dielektrische Schicht 54, z. B. aus Siliziumnitrid oder Siliziumcarbid. Sie ist bevorzugt mit einer Dicke von 20 nm bis 100 nm aufgebracht. In the process stage of FIG. 10, the upper dielectric layer 66 is applied over the entire surface of the semiconductor substrate 50 with the upper plate electrode 64 a. The upper dielectric layer 66 thus covers the entire surface of the upper plate electrode 64 a and the exposed surface of the middle dielectric layer 58 . It is preferably made of the same material as the middle dielectric layer 58 and the lower dielectric layer 54 , e.g. B. from silicon nitride or silicon carbide. It is preferably applied with a thickness of 20 nm to 100 nm.

Auf der oberen dielektrischen Schicht wird die dielektrische Zwischenschicht 68 gebildet, vorzugsweise aus einem Material mit einer niedrigen Dielektrizitätskonstante. Dies führt zu einer Verringerung der parasitären Kapazität sowie zu einer Steigerung der Betriebsgeschwindigkeit und Betriebsfrequenz des Halbleiterbauelements. Die dielektrische Zwischenschicht 68 ist eine Art von Siliziumoxidschicht, die z. B. aus FSG oder Siliziumoxidcarbid gebildet werden kann. Nach Aufbringen der dielektrischen Zwischenschicht 68 kann diese planarisiert werden. Dieser Vorgang der Planarisierung der dielektrischen Zwischenschicht 68 ist jedoch nicht unbedingt erforderlich, da die erfindungsgemäße MIM- Kondensatorstruktur Plattenelektroden beinhaltet und folglich nur eine relativ geringe Dicke aufweist. The intermediate dielectric layer 68 is formed on the upper dielectric layer, preferably of a material with a low dielectric constant. This leads to a reduction in the parasitic capacitance and to an increase in the operating speed and operating frequency of the semiconductor component. The dielectric interlayer 68 is a type of silicon oxide layer which e.g. B. can be formed from FSG or silicon oxide carbide. After the dielectric intermediate layer 68 has been applied , it can be planarized. However, this process of planarizing the dielectric intermediate layer 68 is not absolutely necessary, since the MIM capacitor structure according to the invention contains plate electrodes and consequently has only a relatively small thickness.

Im Verfahrensstadium von Fig. 11 wird auf der dielektrischen Zwischenschicht 68 ein Photoresistmuster 69 gebildet, das als Ätzmaske zur Strukturierung der dielektrischen Zwischenschicht 68 und zur Erzeugung von Durchkontaktlöchern 70 dient, welche die obere dielektrische Schicht 66 freilegen. Da die dielektrische Zwischenschicht 68 bezüglich der oberen dielektrischen Schicht 66 Ätzselektivität aufweist, kann die obere dielektrische Schicht 66 als Ätzstoppschicht beim Ätzen der dielektrischen Zwischenschicht 68 verwendet werden. In the process stage of FIG. 11, a photoresist pattern 69 is formed on the dielectric intermediate layer 68 , which serves as an etching mask for structuring the dielectric intermediate layer 68 and for producing via holes 70 which expose the upper dielectric layer 66 . Since the intermediate dielectric layer 68 has etch selectivity with respect to the upper dielectric layer 66 , the upper dielectric layer 66 can be used as an etch stop layer in the etching of the intermediate dielectric layer 68 .

Im Verfahrensstadium von Fig. 12 werden die obere dielektrische Schicht 66, die mittlere dielektrische Schicht 58 und die untere dielektrische Schicht 54 in dem durch die Durchkontaktlöcher 70 freigelegten Bereich unter Verwendung des Photoresistmusters 69 geätzt, um entsprechende Bereiche der Zwischenverbindungsschicht 52, der unteren Plattenelektrode 56 und der oberen Plattenelektrode 64a freizulegen. Anschließend wird das Photoresistmuster 69 entfernt. Die obere Plattenelektrode 64a wird durch Ätzen der oberen dielektrischen Schicht 66 freigelegt, während die untere Plattenelektrode 56 durch sequentielles Ätzen der oberen dielektrischen Schicht 66 und der mittleren dielektrischen Schicht 58 freigelegt wird und die Zwischenverbindungsschicht 52 durch sequentielles Ätzen der oberen dielektrischen Schicht 66, der mittleren dielektrischen Schicht 58 und der unteren dielektrischen Schicht 54 freigelegt wird. In the method stage of Fig. 12, the upper dielectric layer 66, the middle dielectric layer 58 and the lower dielectric layer 54 are etched in the exposed through the contact holes 70 region using the photoresist pattern 69 to corresponding portions of the interconnect layer 52, the lower plate electrode 56 and to expose the upper plate electrode 64 a. The photoresist pattern 69 is then removed. The upper plate electrode 64 a is exposed by etching the upper dielectric layer 66 , while the lower plate electrode 56 is exposed by sequential etching of the upper dielectric layer 66 and the middle dielectric layer 58 and the interconnection layer 52 by sequential etching of the upper dielectric layer 66 , the middle dielectric layer 58 and lower dielectric layer 54 is exposed.

Gemäß Fig. 13 wird dann eine Metallschicht 75 auf die dielektrische Zwischenschicht 68 mit den Durchkontaktlöchern 70 aufgebracht, um letztere zu füllen. Die Metallschicht 75 kann z. B. aus Kupfer oder Aluminium bestehen. Optional kann außerdem eine nicht gezeigte Barrierenmetallschicht vor der Bildung der Metallschicht 75 auf die dielektrische Zwischenschicht 68 aufgebracht werden. Die Metallschicht 75 wird durch Sputtern, CVD oder Elektroplattieren aufgebracht. Wenn z. B. die Metallschicht 75 unter Verwendung einer Kupfer-Elektroplattiermethode gebildet wird, wird eine Cu-Kristallkeimschicht 71 auf die dielektrische Zwischenschicht 68 mit den Durchkontaktlöchern 70 aufgebracht, vorzugsweise in einer Dicke von 50 nm bis 200 nm. Die Cu- Kristallkeimschicht 71 kann durch Sputtern von Cu aufgebracht werden. Durch einen Elektroplattiervorgang wird dann eine Cu-Schicht 73 auf der Cu-Kristallkeimschicht 71 gebildet, so dass die Durchkontaktlöcher 70mit der Metallschicht 75 gefüllt werden, die in diesem Fall aus der Cu- Kristallkeimschicht 71 und der Cu-Schicht 73 besteht. Referring to FIG. 13, a metal layer 75 is then deposited on the interlayer dielectric layer 68 having the via holes 70 to fill the latter. The metal layer 75 may e.g. B. consist of copper or aluminum. Optionally, a barrier metal layer, not shown, can also be applied to the dielectric intermediate layer 68 before the metal layer 75 is formed. The metal layer 75 is applied by sputtering, CVD or electroplating. If e.g. For example, if the metal layer 75 is formed using a copper electroplating method, a Cu seed layer 71 is applied to the interlayer dielectric 68 with the via holes 70 , preferably in a thickness of 50 nm to 200 nm. The Cu seed layer 71 can be sputtered be applied by Cu. A Cu layer 73 is then formed on the Cu seed layer 71 by an electroplating process, so that the through holes 70 are filled with the metal layer 75 , which in this case consists of the Cu seed layer 71 and the Cu layer 73 .

Im Verfahrensstadium von Fig. 14 wird die Metallschicht 75 unter Verwendung eines CMP-Prozesses poliert. Hierbei wird gleichzeitig der obere Teil der dielektrischen Zwischenschicht 68 durch Polieren planarisiert. Dies resultiert in der Erzeugung leitfähiger Kontaktstifte in den Durchkontaktlöchern 70, speziell eines Zwischenverbindungsstiftes 72, der durch die dielektrische Zwischenschicht 68 hindurch mit der Zwischenverbindungsschicht 52 verbunden ist, eines Kontaktstiftes 76 für die obere Elektrode und eines Kontaktstiftes 74 für die untere Elektrode, die durch die dielektrische Zwischenschicht 68 hindurch mit der oberen Plattenelektrode 64a bzw. der unteren Plattenelektrode 56 verbunden sind. Wenn zusätzlich vor der Bildung der Metallschicht 75 eine Barrierenmetallschicht aufgebracht wird, kann verhindert werden, dass das Metall der Kontaktstifte 72, 74 und 76 in die dielektrische Zwischenschicht 68 diffundiert und dadurch eine Widerstandserhöhung verursacht. In the method stage of Fig. 14, the metal layer 75 is polished using a CMP process. At the same time, the upper part of the dielectric intermediate layer 68 is planarized by polishing. This results in the creation of conductive contact pins in the via holes 70 , specifically an interconnection pin 72 which is connected to the interconnection layer 52 through the dielectric interlayer 68 , a contact pin 76 for the upper electrode and a contact pin 74 for the lower electrode which pass through dielectric intermediate layer 68 are connected to the upper plate electrode 64 a and the lower plate electrode 56 . In addition, if a barrier metal layer is applied before the metal layer 75 is formed, the metal of the contact pins 72 , 74 and 76 can be prevented from diffusing into the interlayer dielectric 68 and thereby causing an increase in resistance.

Gemäß Fig. 15 wird dann auf der dielektrischen Zwischenschicht 68 mit dem Zwischenverbindungsstift 72, dem Kontaktstift 74 für die untere Elektrode und dem Kontaktstift 76 für die obere Elektrode eine Gießschicht 80 aufgebracht. Vor dem Aufbringen der Gießschicht 80 kann optional eine Ätzstoppschicht 78 auf die dielektrische Zwischenschicht 68 aufgebracht werden. Die Ätzstoppschicht 78 verhindert ein Ätzen der dielektrischen Zwischenschicht 78 während der Strukturierung der Gießschicht 80 in einem nachfolgend durchgeführten Zwischenverbindungs- Metallprozess. Die Gießschicht 80 wird aus einem Material mit niedriger Dielektrizitätskonstante gebildet, z. B. aus FSG oder Siliziumoxicarbid. Die Ätzstoppschicht 78 wird aus einem Material mit Ätzselektivität gegenüber der Gießschicht 80 und der dielektrischen Zwischenschicht 68 gebildet, vorzugsweise aus Siliziumnitrid oder Siliziumoxidcarbid. According to Fig. 15 is then deposited on the interlayer dielectric layer 68 with the intermediate connecting pin 72, the pin 74 for the lower electrode and the contact pin 76 for the upper electrode is a cast layer 80th Before the casting layer 80 is applied , an etching stop layer 78 can optionally be applied to the dielectric intermediate layer 68 . The etch stop layer 78 prevents etching of the interlayer dielectric film 78 during the patterning of the casting layer 80 in a subsequently performed process interconnect metal. The casting layer 80 is formed from a material with a low dielectric constant, e.g. B. from FSG or silicon oxycarbide. The etch stop layer 78 is formed from a material with etch selectivity with respect to the casting layer 80 and the dielectric intermediate layer 68 , preferably from silicon nitride or silicon oxide carbide.

Im Verfahrensstadium von Fig. 16 werden die Gießschicht 80 und die Ätzstoppschicht 78 nacheinander zur Bildung von Vertiefungen 82 strukturiert, welche die Kontaktstifte 72, 74 und 76 freilegen. Hierzu wird die Gießschicht 80 unter optionaler Verwendung der Ätzstoppschicht 78 als Ätzstopp geätzt, wonach die Ätzstoppschicht 78 im freigelegten Bereich entfernt wird. Mit anderen Worten werden die Gießschicht 80 und die Ätzstoppschicht 78 durch einen zweistufigen Prozess geätzt, wodurch verhindert wird, dass die dielektrische Zwischenschicht 68 unnötigerweise geätzt wird. In the process stage of FIG. 16, the casting layer 80 and the etch stop layer 78 are structured in succession to form depressions 82 which expose the contact pins 72 , 74 and 76 . For this purpose, the casting layer 80 is etched with the optional use of the etching stop layer 78 as an etching stop, after which the etching stop layer 78 is removed in the exposed area. In other words, the cast layer 80 and the etch stop layer 78 are etched by a two-step process, thereby preventing the interlayer dielectric 68 from being unnecessarily etched.

Im Verfahrensstadium von Fig. 17, die sich lediglich beispielhaft auf die Bauelementvariante von Fig. 9 bezieht, wird auf der Gießschicht 80 eine Metallschicht 83 aufgebracht, um die Vertiefungen 82 zu füllen. Die Metallschicht 83 besteht vorzugsweise aus Kupfer oder Aluminium. Sie kann z. B. durch ein CVD-Verfahren, ein Sputter-Verfahren oder ein Elektroplattierverfahren gebildet werden. In the process stage of FIG. 17, which relates only by way of example to the component variant of FIG. 9, a metal layer 83 is applied to the casting layer 80 in order to fill the depressions 82 . The metal layer 83 is preferably made of copper or aluminum. You can e.g. B. formed by a CVD process, a sputtering process or an electroplating process.

Die Metallschicht 83 wird anschließend durch einen CMP-Prozess poliert und bildet dann eine metallische Zwischenverbindung 84, wie sie in Fig. 5 gezeigt ist. Die metallische Zwischenverbindung 84 ist selektiv mit dem Zwischenverbindungsstift 72, dem Kontaktstift 74 für die untere Elektrode und dem Kontaktstift 76 für die obere Elektrode abhängig vom Entwurf der Vertiefungen 82 verbunden. The metal layer 83 is then polished by a CMP process and then forms a metallic interconnection 84 , as shown in FIG. 5. The metallic interconnect 84 is selectively connected to the interconnect pin 72 , the lower electrode contact pin 74 and the upper electrode contact pin 76 depending on the design of the recesses 82 .

Fig. 18 veranschaulicht in einer schematischen Querschnittansicht ein weiteres erfindungsgemäßes Halbleiterbauelement mit einer MIM- Kondensatorstruktur. Dieses Ausführungsbeispiel entspricht größtenteils demjenigen von Fig. 5 und beinhaltet dementsprechend die untere Plattenelektrode 56 und die obere Plattenelektrode 64a, welche wenigstens bereichsweise mit der unteren Plattenelektrode 56 überlappt und wie diese aus einer Metallverbindung besteht, z. B. aus Titannitrid (TiN), Tantalnitrid (TaN) oder Titan-Wolfram (TiW). Die untere Plattenelektrode 56 und die obere Plattenelektrode 64a weisen eine Dicke von z. B. 20 nm bis IOOnm auf. In einem gewissen Teil des Halbleitersubstrats 50 ist die Zwischenverbindungsschicht 52 angeordnet, bei der es sich z. B. um eine Metallschicht handeln kann, die an einer Isolationsschicht auf dem Siliziumsubstrat unter Verwendung eines Damaszenerprozesses gebildet sein kann. Die untere dielektrische Schicht 54 bedeckt ganzflächig das Halbleitersubstrat mit der Zwischenverbindungsschicht 52. Die untere Plattenelektrode 56 und die obere Plattenelektrode 64a sind in einem bestimmten Bereich auf der unteren dielektrischen Schicht 54 angeordnet. Die mittlere dielektrische Schicht 58 bedeckt die untere Plattenelektrode 56, die untere dielektrische Schicht 54 und die Zwischenverbindungsschicht 52. Die mittlere dielektrische Schicht 58 zwischen der oberen Plattenelektrode 64a und der unteren Plattenelektrode 56 fungiert in diesem Beispiel allein als dielektrische Kondensatorschicht und besteht vorzugsweise aus dem gleichen Material wie die untere dielektrische Schicht 54. Fig. 18 illustrates in a schematic cross-sectional view of a further inventive semiconductor device having a MIM capacitor structure. This embodiment corresponds largely to that of Fig. 5 and accordingly includes the lower plate electrode 56 and the upper plate electrode 64 a, which overlaps at least in regions with the lower plate electrode 56 and how this consists of a metal compound, for. B. from titanium nitride (TiN), tantalum nitride (TaN) or titanium tungsten (TiW). The lower plate electrode 56 and the upper plate electrode 64 a have a thickness of z. B. 20 nm to IOOnm. In a certain part of the semiconductor substrate 50 , the interconnection layer 52 is arranged, which is e.g. B. can be a metal layer that can be formed on an insulation layer on the silicon substrate using a damascene process. The lower dielectric layer 54 covers the entire area of the semiconductor substrate with the interconnection layer 52 . The lower plate electrode 56 and the upper plate electrode 64 a are arranged in a certain area on the lower dielectric layer 54 . The middle dielectric layer 58 covers the bottom plate electrode 56 , the bottom dielectric layer 54 and the interconnect layer 52 . The middle dielectric layer 58 between the upper plate electrode 64 a and the lower plate electrode 56 in this example acts solely as a dielectric capacitor layer and is preferably made of the same material as the lower dielectric layer 54 .

Auf der mittleren dielektrischen Schicht 58 und der oberen Plattenelektrode 64a ist die dielektrische Zwischenschicht 68 aus einem Material mit niedriger Dielektrizitätskonstante gebildet. Zwischen der oberen Plattenelektrode 64a und der dielektrischen Zwischenschicht 68 befindet sich die obere dielektrische Schicht 66. Die obere dielektrische Schicht 66 erstreckt sich auch über der mittleren dielektrischen Schicht 58 zwischen dieser und der dielektrischen Zwischenschicht 68. In der dielektrischen Zwischenschicht sind der Kontaktstift 76 für die obere Elektrode, der Kontaktstift 74 für die untere Elektrode und der Zwischenverbindungsstift 72 angeordnet. Der Kontaktstift 76 für die obere Elektrode ist mit der oberen Plattenelektrode 64a verbunden, wobei er sich sequentiell durch die dielektrische Zwischenschicht 68 und die obere dielektrische Schicht 66 hindurch erstreckt. Der Kontaktstift 74 für die untere Elektrode ist mit der unteren Plattenelektrode 56 verbunden, wobei er sich sequentiell durch die dielektrische Zwischenschicht 68, die obere dielektrische Schicht 66 und die mittlere dielektrische Schicht 58 hindurch erstreckt. Der Zwischenverbindungsstift 72 ist mit der Zwischenverbindungsschicht 52 verbunden, wobei er sich sequentiell durch die dielektrische Zwischenschicht 68, die obere dielektrische Schicht 66, die mittlere dielektrische Schicht 58 und die untere dielektrische Schicht 54 hindurch erstreckt. On the middle dielectric layer 58 and the upper plate electrode 64 a, the dielectric intermediate layer 68 is formed from a material with a low dielectric constant. The upper dielectric layer 66 is located between the upper plate electrode 64 a and the dielectric intermediate layer 68 . The upper dielectric layer 66 also extends over the middle dielectric layer 58 between it and the intermediate dielectric layer 68 . The upper electrode contact pin 76 , the lower electrode contact pin 74 and the interconnection pin 72 are arranged in the interlayer dielectric. The contact pin 76 for the upper electrode is connected to the upper plate electrode 64 a, wherein it extends sequentially through the dielectric intermediate layer 68 and the upper dielectric layer 66 . The lower electrode contact pin 74 is connected to the lower plate electrode 56 , sequentially extending through the intermediate dielectric layer 68 , the upper dielectric layer 66, and the middle dielectric layer 58 . The interconnect pin 72 is connected to the interconnect layer 52 , sequentially extending through the intermediate dielectric layer 68 , the upper dielectric layer 66 , the middle dielectric layer 58, and the lower dielectric layer 54 .

In nicht näher gezeigter Weise kann außerdem eine Barrierenmetallschicht zwischen der dielektrischen Zwischenschicht 68 und dem jeweiligen Kontaktstift 76, 74 bzw. 72 vorgesehen sein. Die Barrierenmetallschicht fungiert als Haftschicht und Diffusionsbarrierenschicht zwischen der dielektrischen Zwischenschicht 78 und den Kontaktstiften 72, 74 und 76. Die Gießschicht 80 bedeckt ganzflächig die dielektrische Zwischenschicht 68 mit den Kontaktstiften 76, 74 und 72. Außerdem kann zwischen der dielektrischen Zwischenschicht 68 und der Gießschicht 80 die Ätzstoppschicht 78 vorgesehen sein. Metallische Zwischenverbindungen 84 können am Kontaktstift 76 für die obere Elektrode, am Kontaktstift 74 für die untere Elektrode bzw. am Zwischenverbindungsstift 72 vorgesehen sein, wobei sie sich durch die Gießschicht 80 und ggf. die Ätzstoppschicht 78 hindurch erstrecken. Alternativ zur nur teilweisen Überlappung der oberen Plattenelektrode 64a mit der unteren Plattenelektrode 56 gemäß Fig. 18 kann die obere Plattenelektrode 64b gemäß Fig. 9 vollständig über der unteren Plattenelektrode 56 angeordnet sein, wobei dann wie in Fig. 9 der Kontaktstift 76 für die obere Elektrode die obere Plattenelektrode 64b im lateralen Bereich der unteren Plattenelektrode 56 über letzterer kontaktiert, analog zum Ausführungsbeispiel von Fig. 17. In a manner not shown, a barrier metal layer can also be provided between the dielectric intermediate layer 68 and the respective contact pin 76 , 74 or 72 . The barrier metal layer functions as an adhesive layer and a diffusion barrier layer between the dielectric intermediate layer 78 and the contact pins 72 , 74 and 76 . The casting layer 80 covers the entire surface of the dielectric intermediate layer 68 with the contact pins 76 , 74 and 72 . In addition, the etch stop layer 78 can be provided between the dielectric intermediate layer 68 and the casting layer 80 . Metallic interconnections 84 can be provided on the contact pin 76 for the upper electrode, on the contact pin 74 for the lower electrode or on the interconnection pin 72 , whereby they extend through the casting layer 80 and optionally the etching stop layer 78 . As an alternative to the only partial overlap of the upper plate electrode 64 a with the lower plate electrode 56 according to FIG. 18, the upper plate electrode 64 b according to FIG. 9 can be arranged completely above the lower plate electrode 56 , the contact pin 76 for that then being shown in FIG Upper electrode contacts the upper plate electrode 64 b in the lateral region of the lower plate electrode 56 via the latter, analogously to the exemplary embodiment from FIG. 17.

Das vorstehend beschriebene, zweite erfindungsgemäße Ausführungsbeispiel von Fig. 18 weist eine zum ersten Ausführungsbeispiel von Fig. 5 ähnliche Struktur auf, wobei für die verschiedenen Schichtkomponenten dieselben Materialien wie beim ersten Ausführungsbeispiel verwendet werden können. Während beim ersten Ausführungsbeispiel die dielektrische Mehrfachkondensatorschicht mit der mittleren dielektrischen Schicht 58 und dem Oxidmuster 62 zwischen der unteren und der oberen Plattenelektrode 56, 64a vorgesehen ist, ist beim zweiten Ausführungsbeispiel das Oxidmuster 62 von Fig. 5 nicht vorgesehen, d. h. zwischen der unteren und der oberen Plattenelektrode 56, 64a liegt nur die mittlere dielektrische Schicht 58. The above-described second exemplary embodiment according to the invention from FIG. 18 has a structure similar to the first exemplary embodiment from FIG. 5, wherein the same materials as in the first exemplary embodiment can be used for the different layer components. While in the first exemplary embodiment the dielectric multiple capacitor layer with the central dielectric layer 58 and the oxide pattern 62 is provided between the lower and the upper plate electrodes 56 , 64 a, in the second exemplary embodiment the oxide pattern 62 from FIG. 5 is not provided, ie between the lower and the upper plate electrode 56 , 64 a is only the middle dielectric layer 58 .

Die Fig. 19 bis 21 veranschaulichen eine erfindungsgemäße Erzeugung dieser vom ersten Ausführungsbeispiel unterschiedlichen Struktur des zweiten Ausführungsbeispiels in aufeinanderfolgenden Herstellungsstufen. Figs. 19 to 21 illustrate a production according to the invention these different from the first embodiment structure of the second embodiment in successive stages of manufacture.

Gemäß Fig. 19 wird hierbei die Zwischenverbindungsschicht 52 in einem bestimmten Bereich des Halbleitersubstrats 50 gebildet, das wiederum ein Siliziumsubstrat sein kann, welches optional mit einer Isolationsschicht bedeckt ist. Auf dem Halbleitersubstrat 50 mit der Zwischenverbindungsschicht 52 wird die untere dielektrische Schicht 54 gebildet, vorzugsweise aus Siliziumnitrid oder Siliziumcarbid mit einer Dicke von 20 nm bis 100 nm. Auf einem vorgegebenen Teil der unteren dielektrischen Schicht 54 wird die untere Plattenelektrode 56 aus Titannitrid, Tantalnitrid oder Titan-Wolfram gebildet, vorzugsweise mit einer geringen Dicke von 20 nm bis 100 nm. Auf das Halbleitersubstrat 50 mit der unteren Plattenelektrode 56 wird ganzflächig die mittlere dielektrische Schicht 58 aufgebracht, auf der dann die obere Plattenelektrode 64a gebildet wird. Die mittlere dielektrische Schicht 58 wird vorzugsweise aus Siliziumnitrid oder Siliziumcarbid mit einer Dicke von 10 nm bis 50 nm aufgebracht. Die obere Plattenelektrode 64a wird bevorzugt mit einer geringen Dicke von 20 nm bis 100 nm gebildet. Die untere Plattenelektrode 56 und die obere Plattenelektrode 64a stellen wiederum Kondensatorelektroden dar, und die zwischenliegende, mittlere dielektrische Schicht 58 fungiert als dielektrische Kondensatorschicht. Referring to FIG. 19, the interconnection layer 52 of the semiconductor substrate 50 is formed here in a certain area, which in turn may be a silicon substrate, which is optionally covered with an insulating layer. The lower dielectric layer 54 is formed on the semiconductor substrate 50 with the interconnection layer 52 , preferably made of silicon nitride or silicon carbide with a thickness of 20 nm to 100 nm. On a predetermined part of the lower dielectric layer 54 , the lower plate electrode 56 is made of titanium nitride, tantalum nitride or Titanium-tungsten is formed, preferably with a small thickness of 20 nm to 100 nm. The middle dielectric layer 58 is applied over the entire surface of the semiconductor substrate 50 with the lower plate electrode 56 , on which the upper plate electrode 64 a is then formed. The middle dielectric layer 58 is preferably applied from silicon nitride or silicon carbide with a thickness of 10 nm to 50 nm. The upper plate electrode 64 a is preferably formed with a small thickness of 20 nm to 100 nm. The lower plate electrode 56 and the upper plate electrode 64 a in turn represent capacitor electrodes, and the intermediate, middle dielectric layer 58 acts as a dielectric capacitor layer.

Im Verfahrensstadium von Fig. 20 werden nacheinander die obere dielektrische Schicht 66 und die dielektrische Zwischenschicht 68 ganzflächig auf dem Halbleitersubstrat 50 mit der oberen Plattenelektrode 64a gebildet. Die obere dielektrische Schicht 66 besteht z. B. aus dem gleichen Material wie die mittlere dielektrische Schicht 58 und die untere dielektrische Schicht 54, wie aus Siliziumnitrid oder Siliziumcarbid. Sie wird bevorzugt mit einer Dicke von 20 nm bis 100 nm aufgebracht. Die dielektrische Zwischenschicht 68 kann z. B. aus FSG oder SiOC bestehen. Anschließend werden unter Verwendung der gleichen Vorgehensweise, wie oben unter Bezugnahme auf die Fig. 11 bis 14 zum ersten Ausführungsbeispiel beschrieben, der mit der Zwischenverbindungsschicht 52 verbundene Zwischenverbindungsstift 72, der mit der unteren Plattenelektrode 56 verbundene Kontaktstift 74 und der mit der oberen Plattenelektrode 64a verbundene Kontaktstift 76 gebildet. Jeder Kontaktstift 72, 74, 76 wird durch Füllen der Durchkontaktlöcher 70 in der dielektrischen Zwischenschicht 68 erzeugt. In the process stage of FIG. 20, the upper dielectric layer 66 and the dielectric intermediate layer 68 are formed over the entire area on the semiconductor substrate 50 with the upper plate electrode 64 a. The top dielectric layer 66 is e.g. B. of the same material as the middle dielectric layer 58 and the lower dielectric layer 54 , such as silicon nitride or silicon carbide. It is preferably applied with a thickness of 20 nm to 100 nm. The dielectric intermediate layer 68 may e.g. B. consist of FSG or SiOC. Then, using the same procedure as described above with reference to FIGS. 11 to 14 for the first embodiment, the interconnection pin 72 connected to the interconnection layer 52 , the contact pin 74 connected to the lower plate electrode 56 , and the one connected to the upper plate electrode 64 a connected contact pin 76 formed. Each contact pin 72 , 74 , 76 is produced by filling the via holes 70 in the dielectric intermediate layer 68 .

Gemäß Fig. 21 wird dann auf der dielektrischen Zwischenschicht 68 mit den Kontaktstiften 72, 74, 76 die Gießschicht 80 mit den Vertiefungen 82 erzeugt. Die Gießschicht 80 kann durch die gleichen Schritte gebildet werden, wie sie oben zum ersten Ausführungsbeispiel unter Bezugnahme auf die Fig. 15 und 16 beschrieben wurden, d. h. die Gießschicht 80 wird auf die dielektrische Zwischenschicht 68 mit den Kontaktstiften 72, 74 und 76 aufgebracht und dann strukturiert, um die Vertiefungen 82 einzubringen, welche die Kontaktstifte 72, 74 und 76 freilegen. Vor der Bildung der Gießschicht 80 kann optional die Ätzstoppschicht 78 auf die dielektrische Zwischenschicht 68 aufgebracht werden, um letztere vor einem Ätzen während der Strukturierung der Gießschicht 80 zu schützen. Anschließend wird auf der Gießschicht 80 eine die Vertiefung 82füllende Metallschicht aufgebracht und unter Verwendung eines CMP- Prozesses poliert, um die metallische Zwischenverbindung 84 zu erzeugen, wie sie in Fig. 18 gezeigt ist. Referring to FIG. 21 is then formed on the interlayer dielectric layer 68 with the contact pins 72, 74, 76, the cast layer 80 having the recesses 82nd The casting layer 80 can be formed by the same steps as described above for the first exemplary embodiment with reference to FIGS . 15 and 16, ie the casting layer 80 is applied to the dielectric intermediate layer 68 with the contact pins 72 , 74 and 76 and then structured to provide the recesses 82 that expose the contact pins 72 , 74 and 76 . Before the formation of the casting layer 80 , the etching stop layer 78 can optionally be applied to the dielectric intermediate layer 68 in order to protect the latter from etching during the structuring of the casting layer 80 . Subsequently, a metal layer filling the depression 82 is applied to the casting layer 80 and polished using a CMP process to produce the metallic interconnection 84 , as shown in FIG. 18.

Fig. 22 veranschaulicht in einer schematischen Querschnittansicht ein drittes erfindungsgemäßes Halbleiterbauelement mit einer MIM- Kondensatorstruktur. Dieses Ausführungsbeispiel entspricht wiederum weitgehend demjenigen von Fig. 5, unterscheidet sich von diesem aber darin, dass die mittlere dielektrische Schicht 58 fehlt. Speziell fungiert bei diesem dritten Ausführungsbeispiel allein das Oxidmuster 62 unter der oberen Plattenelektrode 64a als dielektrische Kondensatorschicht der MIM-Kondensatorstruktur. Des weiteren ist der Zwischenverbindungsstift 72 mit der in einem bestimmten Teil des Halbleitersubstrats 50 angeordneten Zwischenverbindungsschicht 52 verbunden, indem er nacheinander die dielektrische Zwischenschicht 68, die obere dielektrische Schicht 66 und die untere dielektrische Schicht 54 durchdringt. Der Kontaktstift 74 für die untere Elektrode ist mit der unteren Plattenelektrode 56 verbunden, indem er nacheinander die dielektrische Zwischenschicht 68 und die obere dielektrische Schicht 66 durchdringt. Der Kontaktstift 76 für die obere Elektrode ist mit der oberen Plattenelektrode 64a verbunden, indem er nacheinander die dielektrische Zwischenschicht 68 und die obere dielektrische Schicht 66 durchdringt. Die Ätzstoppschicht 78, die Gießschicht 80 und die metallische Zwischenverbindungsschicht 84, welche die dielektrische Zwischenschicht 68 bedecken, sind von gleicher Struktur wie im ersten Ausführungsbeispiel. Alternativ kann die obere Plattenelektrode auch in der Struktur der oberen Plattenelektrode 64b von Fig. 9 realisiert sein. In diesem Fall ist der Kontaktstift 76 für die obere Elektrode mit der oberen Plattenelektrode 64b im Bereich über der unteren Plattenelektrode 56 verbunden, wie in den Fig. 9 und 17 veranschaulicht. Die Schichtkomponenten des dritten Ausführungsbeispiels können aus den gleichen Materialien wie die entsprechenden Schichtkomponenten des ersten Ausführungsbeispiels gebildet werden. Fig. 22 illustrates in a schematic cross-sectional view of a third inventive semiconductor device having a MIM capacitor structure. This exemplary embodiment again largely corresponds to that of FIG. 5, but differs from this in that the central dielectric layer 58 is absent. Specifically, only the oxide pattern 62 acts in this third embodiment under the upper plate electrode 64 as a capacitor dielectric layer of the MIM capacitor structure. Furthermore, the interconnect pin 72 is connected to the interconnect layer 52 disposed in a certain part of the semiconductor substrate 50 by successively penetrating the dielectric interlayer 68 , the upper dielectric layer 66 and the lower dielectric layer 54 . The lower electrode contact pin 74 is connected to the lower plate electrode 56 by successively penetrating the intermediate dielectric layer 68 and the upper dielectric layer 66 . The contact pin 76 for the upper electrode is connected to the upper plate electrode 64 a by successively penetrating the dielectric intermediate layer 68 and the upper dielectric layer 66 . The etching stop layer 78 , the casting layer 80 and the metallic interconnection layer 84 , which cover the dielectric intermediate layer 68 , are of the same structure as in the first exemplary embodiment. Alternatively, the upper plate electrode can also be implemented in the structure of the upper plate electrode 64 b of FIG. 9. In this case, the contact pin 76 for the upper electrode is connected to the upper plate electrode 64 b in the region above the lower plate electrode 56 , as illustrated in FIGS. 9 and 17. The layer components of the third exemplary embodiment can be formed from the same materials as the corresponding layer components of the first exemplary embodiment.

Die Fig. 23 bis 25 veranschaulichen in aufeinanderfolgenden Herstellungsstufen eine erfindungsgemäße Bildung der MIM-Kondensatorstruktur gemäß dem dritten Ausführungsbeispiel von Fig. 22. The Figs. 23 to 25 illustrate in successive stages of manufacture according to the invention, formation of the MIM capacitor structure according to the third embodiment of Fig. 22.

Zunächst wird gemäß Fig. 23 die Zwischenverbindungsschicht 52 in einem vorgegebenen Bereich des Halbleitersubstrats 50 gebildet, und die untere dielektrische Schicht 54 wird ganzflächig auf das Halbleitersubstrat 50 mit der Zwischenverbindungsschicht 52 aufgebracht. Anschließend wird die untere Plattenelektrode 56 auf einem bestimmten Teil der unteren dielektrischen Schicht 54 erzeugt. Das Oxidmuster 62 und die obere Plattenelektrode 64a werden sequentiell gestapelt, wobei sie einen Überlappungsbereich mit der unteren Plattenelektrode 56 aufweisen. Dazu werden eine Oxidschicht und eine obere Elektrodenschicht ganzflächig auf die untere dielektrische Schicht 54 mit der unteren Plattenelektrode 56 aufgebracht und anschließend strukturiert, um das Oxidmuster 62 und die obere Plattenelektrode 64a zu bilden. First, 23, the interconnection layer as shown in FIG. Formed in a predetermined region of the semiconductor substrate 50 52, and the lower dielectric layer 54 is blanket deposited on the semiconductor substrate 50 with the interconnection layer 52. Subsequently, the lower plate electrode 56 is formed on a certain part of the lower dielectric layer 54 . The oxide pattern 62 and the upper plate electrode 64 a are sequentially stacked, wherein they have an overlap area with the lower plate electrode 56 . For this purpose, an oxide layer and an upper electrode layer are applied over the entire area to the lower dielectric layer 54 with the lower plate electrode 56 and then structured to form the oxide pattern 62 and the upper plate electrode 64 a.

Im Verfahrensstadium von Fig. 24 wird die obere dielektrische Schicht 66 ganzflächig und konform auf das Halbleitersubstrat 50 mit der oberen Plattenelektrode 64a aufgebracht, und auf die obere dielektrische Schicht 66 wird die dielektrische Zwischenschicht 68 aufgebracht. Die leitfähigen Kontaktstifte 72, 74, 76 werden durch die dielektrische Zwischenschicht 68 hindurch erzeugt. Dazu werden zunächst die dielektrische Zwischenschicht 68, die obere dielektrische Schicht 66 und die untere dielektrische Schicht 54 sequentiell strukturiert, um die Durchkontaktlöcher 70 zu erzeugen. Durch dieselbe Vorgehensweise wie im ersten Ausführungsbeispiel können dann der mit der Zwischenverbindungsschicht 52 verbundene Zwischenverbindungsstift 72, der mit der unteren Plattenelektrode 56 verbundene Kontaktstift 74 für die untere Elektrode und der mit der oberen Plattenelektrode 64a verbundene Kontaktstift 76 für die obere Elektrode gebildet werden. In the method stage of Fig. 24, the upper dielectric layer 66 over the entire surface and conformally deposited on the semiconductor substrate 50 to the upper plate electrode 64 a, and on the upper dielectric layer 66, the interlayer dielectric layer 68 is applied. The conductive contact pins 72 , 74 , 76 are produced through the dielectric intermediate layer 68 . For this purpose, the dielectric intermediate layer 68 , the upper dielectric layer 66 and the lower dielectric layer 54 are first structured sequentially in order to produce the via holes 70 . By the same procedure as in the first exemplary embodiment, the interconnection pin 72 connected to the interconnection layer 52 , the contact pin 74 connected to the lower plate electrode 56 for the lower electrode and the contact pin 76 connected to the upper plate electrode 64 a can then be formed.

Gemäß Fig. 25 wird anschließend die Gießschicht 80 mit den Vertiefungen 82 auf der dielektrischen Zwischenschicht 68 mit den Kontaktstiften 72, 74 und 76 aufgebracht, und zwar vorzugsweise durch die gleichen Prozesse wie oben zu den Fig. 15 und 16 beschrieben. Mit anderen Worten wird die Gießschicht 80 auf die dielektrische Zwischenschicht 68 mit den Kontaktstiften 72, 74 und 76 aufgebracht und dann zur Bildung der Vertiefungen 82 strukturiert, welche die Kontaktstifte 72, 74 und 76 freilegen. Vor der Bildung der Gießschicht 80 kann die Ätzstoppschicht 78 auf der dielektrischen Zwischenschicht 68 gebildet werden, um ein Ätzen der dielektrischen Zwischenschicht 68 während der Strukturierung der Gießschicht 80 zu verhindern. According to FIG. 25, the casting layer 80 with the depressions 82 is then applied to the dielectric intermediate layer 68 with the contact pins 72 , 74 and 76 , and preferably by the same processes as described above for FIGS. 15 and 16. In other words, the casting layer 80 is applied to the dielectric intermediate layer 68 with the contact pins 72 , 74 and 76 and then structured to form the depressions 82 which expose the contact pins 72 , 74 and 76 . Before the formation of the casting layer 80 , the etch stop layer 78 can be formed on the dielectric intermediate layer 68 in order to prevent etching of the dielectric intermediate layer 68 during the structuring of the casting layer 80 .

Danach wird eine Metallschicht aufgebracht, um die Vertiefungen 82 in der Gießschicht 80 zu füllen. Durch Polieren der Metallschicht unter Verwendung eines CMP-Prozesses wird die metallische Zwischenverbindung 84 in den Vertiefungen 82 erzeugt, wie in Fig. 18 gezeigt. Die sich entsprechenden Schichtkomponenten können in allen drei oben erläuterten Ausführungsbeispielen der Erfindung jeweils aus dem gleichen Material hergestellt werden. A metal layer is then applied to fill the depressions 82 in the casting layer 80 . By polishing the metal layer using a CMP process, the metal interconnect 84 is created in the recesses 82 , as shown in FIG. 18. In all three exemplary embodiments of the invention explained above, the corresponding layer components can each be produced from the same material.

Wie aus der obigen Beschreibung vorteilhafter Ausführungsbeispiele deutlich wird, sieht die Erfindung in einem Halbleiterbauelement für hohe Betriebsgeschwindigkeit und Betriebsfrequenz Kondensatorelektroden vor, die in einer flachen Struktur gebildet sind, um die Gleichmäßigkeit der dielektrischen Kondensatorschicht zu verbessern und die parasitäre Kapazität zu verringern. Außerdem werden im Fall eines Halbleiterbauelements mit einer Kupfer-Zwischenverbindung die obere Elektrode und die untere Elektrode des jeweiligen Kondensators vorzugsweise nicht aus Kupfer gebildet, sondern aus einer Metallverbindung wie Titannitrid, Tantalnitrid oder Titan-Wolfram, wodurch eine Verschlechterung der Eigenschaften der dielektrischen Schicht durch Kupferdiffusion vermieden wird. Des weiteren kann ein Oxidmuster als dielektrische Kondensatorschicht fungieren, wodurch sich ein Halbleiterbauelement mit verbesserter Betriebsfrequenz herstellen lässt. As from the above description of advantageous exemplary embodiments becomes clear, the invention sees in a semiconductor device for high Operating speed and operating frequency capacitor electrodes before, which are formed in a flat structure to ensure uniformity to improve the dielectric capacitor layer and the parasitic Reduce capacity. In addition, in the case of a Semiconductor device with a copper interconnection, the upper electrode and the lower electrode of the respective capacitor is preferably not formed from copper, but from a metal compound such as titanium nitride, Tantalum nitride or titanium tungsten, causing deterioration of the Properties of the dielectric layer avoided by copper diffusion becomes. Furthermore, an oxide pattern can be dielectric Capacitor layer act, whereby a semiconductor device with can produce improved operating frequency.

Die dielektrische Kondensatorschicht und die obere Kondensatorelektrode können sequentiell ohne Zeitabstand gebildet werden, wodurch eine dielektrische Kondensatorschicht mit verbesserten Eigenschaften ohne jede Prozessschädigung bereitgestellt werden kann, auch wenn die Zwischenverbindungsstruktur und die Kondensatorstruktur gleichzeitig gebildet werden. The dielectric capacitor layer and the top Capacitor electrodes can be formed sequentially with no interval, thereby a dielectric capacitor layer with improved properties can be provided without any process damage, even if the interconnect structure and the capacitor structure be formed at the same time.

Zudem können leitfähige Kontaktstifte zur Kontaktierung einer Zwischenverbindungsschicht, einer unteren Plattenelektrode und einer oberen Plattenelektrode mit einer metallischen Zwischenverbindung gleichzeitig erzeugt werden, was die Herstellungsdauer verringert. In addition, conductive contact pins for contacting a Interconnection layer, a lower plate electrode and one upper plate electrode with a metallic interconnection can be generated at the same time, which reduces the production time.

Claims

1. Semiconductor component with a MIM capacitor structure, with
a lower electrode ( 56 ), which consists of a metal or a metal compound and is arranged on a specific part of a semiconductor substrate ( 50 ),
pure upper electrode ( 64 a), which consists of a metal or a metal compound and overlaps at least in regions with the lower electrode,
a dielectric capacitor layer ( 58 , 62 ) between the lower and upper plate electrodes and
a dielectric intermediate layer ( 68 ),
characterized in that
the lower electrode ( 56 ) and the upper electrode ( 64 a) are designed as plate electrodes under the dielectric intermediate layer ( 68 ) and
a contact pin ( 74 ) for the lower electrode and a contact pin ( 76 ) for the upper electrode are provided, which are connected to the lower and the upper plate electrode through the dielectric intermediate layer.

2. The semiconductor component according to claim 1, further characterized by a lower dielectric layer ( 54 ) formed on the semiconductor substrate and on which the lower plate electrode is located.

3. The semiconductor device according to claim 1 or 2, further characterized by a central dielectric layer ( 58 ) which extends at least between the lower plate electrode and the upper plate electrode as part of the dielectric capacitor layer.

4. The semiconductor device according to claim 3, further characterized characterized in that the middle dielectric layer made of silicon nitride or silicon carbide.

5. Semiconductor component according to one of claims 1 to 4, further characterized by an upper dielectric layer ( 66 ) which is arranged conformally at least between the upper plate electrode and the dielectric intermediate layer, wherein the contact pin for the upper electrode also penetrates the upper dielectric layer.

6. The semiconductor device according to claim 5, further characterized characterized in that the top dielectric layer is etch selectivity with respect to the dielectric intermediate layer.

7. The semiconductor device according to claim 5 or 6, further characterized characterized in that the middle dielectric layer and the upper dielectric layer also in a lateral area outside the top plate electrode between the bottom Extend plate electrode and the interlayer dielectric.

8. The semiconductor device according to one of claims 5 to 7, further characterized in that the middle dielectric layer and the upper dielectric layer made of the same material consist.

9. The semiconductor device according to one of claims 1 to 8, further characterized in that the dielectric capacitor layer comprises an oxide pattern ( 62 ).

10. The semiconductor device according to one of claims 5 to 9, further characterized in that the contact pin for the lower Electrode also through the top dielectric layer and the middle dielectric layer extends through and / or the Contact pin for the upper electrode also through the upper one dielectric layer extends through.

11. The semiconductor device according to one of claims 1 to 10, further characterized in that the dielectric interlayer made of fluorinated silicate glass (FSG) or silicon oxycarbide (SiOC) consists.

12. The semiconductor device according to one of claims 5 to 11, further characterized in that:
an interconnection layer ( 52 ) is provided in a certain part of the semiconductor substrate, which is covered by the lower dielectric layer,
the top dielectric layer also extends laterally outside the top plate electrode over the bottom dielectric layer on the interconnect layer and
an interconnection pin ( 72 ) is provided for contacting the interconnection layer, the interconnection pin extending through the dielectric interlayer, the upper dielectric layer and the lower dielectric layer.

13. The semiconductor device according to one of claims 1 to 12, further characterized in that the top plate electrode and / or the lower plate electrode made of titanium nitride (TiN), Tantalum nitride (TaN) or titanium tungsten (TiW) exist.

14. The semiconductor device according to one of claims 1 to 13, further characterized in that the contact pin for the upper Electrode, the contact pin for the lower electrode and / or the Interconnect pin made of copper or aluminum.

15. The semiconductor device according to one of claims 12 to 14, further characterized in that the mean dielectric Layer also in a lateral area outside the lower one Plate electrode between the lower dielectric layer and the upper dielectric layer and the Interconnect pin also through the middle dielectric layer extends through.

16. The semiconductor device according to one of claims 1 to 15, further characterized by
an etch stop layer ( 78 ) and a cast layer ( 80 ) successively formed on the intermediate dielectric layer, and
one or more metallic interconnections ( 84 ) for contacting the contact pin for the upper electrode, the contact pin for the lower electrode and / or the interconnection pin, the respective metallic interconnection extending through the casting layer and the etching stop layer.

17. The semiconductor device according to claim 16, further characterized characterized that the pouring layer made of fluorinated silicate glass (FSG) or silicon oxycarbide (SiOC).

18. Semiconductor component according to one of claims 1 to 17, further characterized in that the upper plate electrode with one overlying the lower dielectric layer Section extends laterally beyond the lower plate electrode and in this section with the contact pin for the upper electrode is contacted.

19. The semiconductor device according to one of claims 1 to 17, further characterized in that the upper plate electrode by the contact pin for the upper electrode in a lateral area is contacted over the lower plate electrode.

20. The semiconductor device according to one of claims 1 to 19, further characterized by a barrier metal layer between the dielectric intermediate layer on the one hand and the contact pin for the upper electrode, the contact pin for the lower electrode and / or the interconnect pin on the other hand.

21. A method for producing a semiconductor component with an MI M capacitor structure, characterized by the following steps:

Forming a lower plate electrode ( 56 ) from a metal or a metal compound in a specific region of a semiconductor substrate ( 50 ),

- Forming an upper plate electrode ( 64 a) from a metal or a metal compound, the upper plate electrode at least partially overlapping with the lower plate electrode, and an intermediate dielectric capacitor layer ( 58 , 62 ),

- Applying a dielectric intermediate layer ( 68 ) over the entire surface of the semiconductor substrate with the upper plate electrode and

- Generating a contact pin ( 74 ) for contacting the lower plate electrode and a contact pin ( 76 ) for contacting the upper plate electrode, wherein the contact pins for the lower and the upper plate electrode extend through the dielectric intermediate layer.

22. The method of claim 21 further characterized in that
before the lower plate electrode is formed, an interconnection layer ( 52 ) is formed in a specific region of a semiconductor substrate ( 50 ) and a lower dielectric layer ( 54 ) is formed over the entire surface of the semiconductor substrate with the interconnection layer,
the lower plate electrode ( 56 ) is formed on the lower dielectric layer,
before the application of the dielectric intermediate layer, an upper dielectric layer ( 66 ) is applied conformally over the whole area to the semiconductor substrate with the upper plate electrode and
with the contact pin ( 74 ) for contacting the lower plate electrode and the contact pin ( 76 ) for contacting the upper plate electrode, an interconnection pin ( 72 ) for contacting the interconnection layer is produced, which is formed by the interlayer dielectric, the upper dielectric layer and the lower dielectric layer extends through.