DE10120917C1 - Anordnung mit wenigstens zwei zentrierten gestapelten Halbleiterchips - Google Patents

Abstract

Die Erfindung betrifft eine Anordnung aus gestapelten Halbleiterchips (2), die jeweils eine aktive Vorderseite (4) mit Halbleiterstrukturen und eine passive Rückseite (6) aufweisen. Auf der aktiven Vorderseite jedes Halbleiterchips sind erhabene Stellen (20) vorgesehen, die mit Vertiefungen (22) auf der Rückseite eines unmittelbar angrenzenden Halbleiterchips korrespondieren, wobei die erhabenen Stellen mit den korrespondierenden Vertiefungen verklebt und/oder verlötet sind. Die Erfindung betrifft zudem ein Verfahren zur Herstellung der Anordnung.

Description

Die Erfindung betrifft eine Anordnung mit wenigstens zwei ge­ stapelten Halbleiterchips und ein zugehöriges Verfahren zu deren Herstel­ lung.

Um zu möglichst kompakten elektronischen Halbleiterbausteinen zu gelangen, können einzelne oder eine Vielzahl von Halblei­ terchips übereinander gestapelt werden. Diese Stapelung kann auf Waferebene erfolgen, wobei die Halbleiterwafer nach dem Stapeln in einzelne Baugruppen von gestapelten Halbleiter­ chips vereinzelt werden. Ebenso möglich ist jedoch auch die Stapelung von bereits vereinzelten Halbleiterchips. Bei jeder dieser Stapelvarianten ist es unumgänglich, die Halbleiterwa­ fer bzw. -chips exakt zueinander auszurichten und zu zentrie­ ren, damit Umverdrahtungen und Anschlüsse, die in der Mitte oder am Rand der Chips angeordnet sind, möglichst genau über einander zum liegen kommen. Als derartige Verbindungen kommen bspw. metallisierte Bohrungen bzw. Durchbrüche (sog. Vias) in Frage.

Beim Stapeln der Halbleiterwafer bzw. -chips kann für die elektrische und mechanische Kontaktierung der Kapillareffekt eines Lotes ausgenutzt werden, das aufgrund der Benetzungs­ wirkung auf dem Metall entlang der Hülsen nach oben fließen soll. Stehen die metallisierten Hülsen allerdings versetzt zueinander, so kann das Lot nicht über alle Stapelebenen hin­ weg die Hülsen benetzen. Dies hat im ungünstigsten Fall feh­ lerhafte oder völlig fehlende Verbindungen zur Folge. Um die exakte Positionierung zu gewährleisten, können die Halblei­ terchips bzw. -wafer mit Hilfe von optischen Zentriermarken zueinander ausgerichtet werden. Nach dem Aufeinandersetzen können sie mittels Klebeverbindungen fixiert und anschließend miteinander verlötet werden.

Aus der JP 20 01 060 654 AA ist es bekannt, Halbleiterchips miteinander elektrisch zu verbinden, ohne Drähte zu verwen­ den. Dabei ist ein Halbleiterbaustein aus mehreren übereinander geschichtete Halbleiterchips, deren Elektroden gegeneinander ausgerichtet sind, aufgebaut.

In diesen Halbleiterchips sind Verbindungslöcher vorgesehen, welche die Elemente des Stapels durchdringen und die sich bis zu den Unterseiten der Elektroden erstrecken. Die aneinander in vertikaler Richtung angrenzenden Elektroden der Halbleiter­ chips sind gegenseitig miteinander mittels einer Lötmasse verbunden, die in die Verbindungslöcher eingefüllt ist.

Die EP 0 700 088 B1 offenbart ein Halbleiterbauelement und ein Verfahren zum Herstellen eines Halbleiterbauelements, insbesondere eine Technik zum Bonden von Halbleitersubstra­ ten.

Dabei werden zunächst eine erste Elektrode auf einer Haupt­ oberfläche eines ersten Halbleitersubstrats und eine zweite Elektrode auf einer Hauptoberfläche eines zweiten Halbleiter­ substrats gebildet. Danach werden auf je einer der Hauptober­ fläche entgegengesetzten Oberfläche des ersten und des zwei­ ten Halbleitersubstrats je eine Isolationsschicht gebildet, wobei diese Isolationsschichten die Hauptoberflächen der Halbleitersubstrate jeweils in eine konkave Form bringen. Ab­ schließend werden die beiden Halbleitersubstrate so ausge­ richtet, daß die erste und die zweite Elektrode einander ge­ genüber liegen und gebondet, indem die Halbleitersubstrate gegeneinander gepreßt und erhitzt werden.

Die Aufgabe der Erfindung besteht darin, eine einfache und kostengünstige Anordnung, sowie ein zugehöriges Herstellungsverfahren zur mechanischen Zentrierung von mindestens zwei zu stapelnden Halbleiterwafern bzw. -chips zur Verfügung zu stellen.

Diese Aufgabe wird mit einer Anordnung gemäß dem Patentanspruch 1, sowie einem entsprechenden Verfahren gemäß dem Anspruch 15 gelöst. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Erfindungsgemäß umfasst eine Anordnung wenigstens zwei gesta­ pelte Halbleiterchips, die jeweils eine aktive Vorderseite mit Halbleiterstrukturen und eine passive Rückseite ohne Halbleiterstrukturen aufweisen. Dabei sind auf der aktiven Vorderseite jedes Halbleiterchips wenigstens zwei erhabene Stellen vorgesehen, die mit wenigstens zwei Vertiefungen auf der Rückseite eines unmittelbar angrenzenden Halbleiterchips korrespondieren. Erfindungsgemäß ist vorgesehen, dass die er­ habenen Stellen mit den korrespondierenden Vertiefungen ver­ klebt und/oder verlötet sind.

Diese erfindungsgemäße Anordnung hat den Vorteil, dass damit auf mechanischem Wege eine sehr exakte und zuverlässige Posi­ tionierung der zu stapelnden Halbleiterchips aufeinander ge­ währleistet werden kann, so dass auch die nachfolgenden Ver­ arbeitungsschritte wie bspw. das Herstellen von Kontaktver­ bindungen zuverlässig und mit geringster Fehlerrate durchge­ führt werden können. Die miteinander korrespondierenden je­ weils wenigstens zwei Vertiefungen und erhabenen Stellen je­ des Halbleiterchips sorgen sowohl für eine exakte Positionie­ rung der Chips übereinander wie auch für einen exakt defi­ nierten räumlichen Abstand, der allerdings ggf. auch bei Null liegen kann. D. h. die Halbleiterchips können auch im Berühr­ kontakt übereinander gestapelt sein. Das anschließende Ver­ kleben bzw. Verlöten der Verbindungs- bzw. Zentrierstellen miteinander sorgt für eine mechanisch stabile Verbindung von einer gewünschten Anzahl von gestapelten Halbleiterchips, die anschließend problemlos weitere Verfahrensschritte durchlau­ fen können. Es können bei jeden Halbleiterchip auch mehr als zwei solcher Zentrierstellen vorgesehen sein, bspw. drei oder vier. In diesem Fall läßt sich auch ein ggf. gewünschter Ab­ stand zwischen zwei Halbleiterchips besser einstellen.

Bei einer Ausführungsform der Erfindung ist vorgesehen, dass sich die Vertiefungen, ausgehend von der Oberfläche der pas­ siven Rückseite hohlkegelartig verjüngen und einen flachen Boden aufweisen. Diese Ausführungsform hat den Vorteil eines Zentrierungseffekts, da sich die erhabenen Stellen auf der Gegenseite mittig in den hohlkegelartigen Vertiefungen aus­ richten können und so für eine optimale Positionierung der Halbleiterchips zueinander sorgen.

Bei einer Ausführungsform der Erfindung weisen die erhabenen Stellen eine halbkugelförmige oder kegelstumpfförmige Kontur auf, womit der Vorteil einer noch besseren Zentrierung der zu stapelnden Halbleiterchips zueinander verbunden ist. Die er­ habenen Stellen gleiten auch bei nicht exakt übereinander ausgerichteten Halbleiterchips schließlich dennoch in exakt die richtige Lage, da sie aufgrund ihrer halbkugel- bzw. ke­ gelstumpfförmigen Kontur in der hohlkegelartigen Vertiefung zwangsgeführt werden und auf diese Weise exakt mittig in die­ ser zum Liegen kommen.

Bei einer weiteren erfindungsgemäßen Ausführungsform sind die Kegelwinkel der hohlkegelartigen Vertiefungen und der kegel­ stumpfförmigen erhabenen Stellen annähernd gleich. Damit ist der Vorteil einer optimal zueinander passenden mechanischen Formschlussverbindung verbunden. Bei gleichen Kegelwinkeln liegen die erhabenen Stellen exakt formschlüssig in den Ver­ tiefungen und führen zu einer sehr genauen Ausrichtung der Halbleiterchips zueinander.

Eine weitere Erfindungsgemäße Ausführungsform sieht vor, dass ein Halbleiterchip jeweils wenigstens drei Verbindungsstellen aus Vertiefungen und korrespondierenden erhabenen Stellen zu jedem angrenzenden weiteren Halbleiterchip aufweist. Diese Ausführungsform hat den Vorteil einer noch besseren Führung der Halbleiterchips zueinander. Zudem kann auf diese Weise auch ein ggf. gewünschter räumlicher Abstand der zu stapeln­ den Halbleiterchips eingestellt werden.

Gemäß einer Ausführungsform der Erfindung sind die Vertiefun­ gen in der passiven Rückseite jedes Halbleiterchips durch Ät­ zen eingebracht, was den Vorteil einer einfachen Herstellbar­ keit, ggf. gleichzeitig mit einem weiteren Ätzschritt bei der Herstellung der Halbleiterchips bzw. -wafer, hat. Zudem kön­ nen die durch einen Ätzvorgang hergestellten Vertiefungen sehr präzise und maßhaltig hergestellt werden, was für eine optimale Passung einer Vielzahl von gestapelten Halbleiter­ chips unbedingt notwendig ist.

Gemäß einer weiteren Ausführungsform der Erfindung sind die erhabenen Stellen auf der aktiven Vorderseite jedes Halblei­ terchips durch einen Druckprozess aufgebracht, womit der Vor­ teil einer sehr genauen Maßhaltigkeit und einer guten Wieder­ holbarkeit des Prozesses verbunden ist.

Eine erfindungsgemäße Ausführungsform sieht vor, dass die er­ habenen Stellen auf der aktiven Vorderseite jedes Halbleiter­ chips durch Ausentwickeln von Filmschichten aufgebracht sind. Diese Ausführungsform hat den Vorteil einer einfachen und schnellen Herstellbarkeit der erhabenen Stellen, da diese ggf. in einem Verarbeitungsschritt gleichzeitig mit weiteren Strukturen auf dem Halbleiterchip hergestellt werden können.

Bei einer alternativen Ausführungsform der Erfindung sind die erhabenen Stellen auf der aktiven Vorderseite jedes Halblei­ terchips als Lotdepots ausgebildet. Diese alternative Ausfüh­ rungsform hat den Vorteil einer äußerst einfach und schnell herstellbaren Verbindung, da die Lotdepots auf einfache Weise aufgebracht werden können und da keine festen erhabenen Stel­ len auf den aktiven Vorderseiten der Halbleiterchips herge­ stellt werden müssen. Durch Aufschmelzen der Lotdepots werden diese in den korrespondierenden Vertiefung selbständig zen­ triert.

Eine Ausführungsform der Erfindung sieht vor, dass die hohl­ kegelartigen Vertiefungen jeweils im Durchmesser größer sind als die Lotdepots. Dadurch werden beim Aufeinandersetzen der Halbleiterchips die Lotpastendepots etwas auseinander ge­ drückt und ein Kontakt zu einem metallisierten Boden der Ver­ tiefung des darüber liegenden Halbleiterchips hergestellt. Beim Verflüssigen des Lots werden die Verbindungsstellen selbständig gegeneinander zentriert.

Bei einer erfindungsgemäßen Ausführungsform sind die Lotde­ pots jeweils auf Kontaktflächen aufgebracht, womit der Vor­ teil einer guten und hoch belastbaren mechanischen Verbin­ dungsstelle verbunden ist.

Bei einer weiteren erfindungsgemäßen Ausführungsform ist der Boden jeder hohlkegelartigen Vertiefung metallisiert. Dies hat den Vorteil einer guten mechanischen Verbindungsstelle. Zudem können diese Verbindungsstellen ggf. zusätzlich zur elektrischen Verbindung von übereinander gestapelten Halblei­ terchips genutzt werden. So können insbesondere größere Stromstärken durch diese Verbindungen mit ihren relativ gro­ ßen Querschnitten geleitet werden.

Eine erfindungsgemäße Ausführungsform sieht vor, dass wenig­ stens zwei Halbleiterchips durch Aufschmelzen der in die je­ weils korrespondierenden Vertiefungen positionierten Lotde­ pots fest aneinander gefügt sind. Diese erfindungsgemäße Aus­ führungsform hat den Vorteil einer stabilen mechanischen Ver­ bindung zwischen zwei Halbleiterchips, die zur Stapelung ei­ ner Vielzahl von Halbleiterchips geeignet ist. Auch eine gro­ ße Anzahl von gestapelten Halbleiterchips wird sehr stabil zusammen gehalten.

Schließlich sieht eine Ausführungsform der Erfindung vor, dass die gestapelten Halbleiterchips auf Waferebene zusammen­ gefügt sind. Damit ist der Vorteil einer einfachen Handhab­ barkeit der noch unzerteilten Halbleiterwafer verbunden, die bereits in diesem Zustand zu größeren Baueinheiten von gesta­ pelten Wafer verbunden werden können. Die gestapelten Wafer können dann anschließend zu elektronischen Bauteilen aus ge­ stapelten Halbleiterchips vereinzelt werden. Diese Vorgehens­ weise hat den Vorteil einer schnellen und damit kostengünsti­ gen Möglichkeit der Verarbeitung, da die Handhabung auf Wa­ ferebene einen wesentlich höheren Durchsatz der Verarbei­ tungsmaschinen ermöglicht.

Ein zugehöriges Verfahren zur Herstellung einer solchen Anord­ nung weist dabei zumindest folgende Verfah­ rensschritte auf. Nach dem Bereitstellen von Halbleiterwafern mit in Zeilen und Spalten angeordneten Halbleiterchips und dazwischen vorgesehenen Sägespurbereichen, werden erhabene Stellen auf den aktiven Vorderseiten jedes Wafers aufge­ bracht. Davor oder danach werden in die passiven Rückseiten jedes Halbleiterwafers Vertiefungen eingebracht. Nach dem Stapeln von wenigstens zwei Halbleiterwafern erfolgt die Her­ stellung von festen Verbindungen zwischen den erhabenen Stel­ len und den jeweils damit korrespondierenden Vertiefungen.

Dieses Verfahren hat den Vorteil einer sehr exakten Positionierung der zu stapelnden Halbleiterwafer zu­ einander, so dass die in nachfolgenden Verarbeitungsschritten auszuführenden elektrischen Verbindungen der Wafer unterein­ ander eine hohe Genauigkeit bei sehr geringer Fehlerrate er­ reichen können. Aufgrund der mechanischen Zentrierungen mit­ tels der erhabenen Stellen und der damit korrespondierenden Vertiefungen sind keinerlei weitere Zentner- und Fixiermaß­ nahmen mehr erforderlich.

Gemäß einer erfindungsgemäßen Ausführungsform des Verfahrens werden die Halbleiterwafer vor ihrer Vereinzelung in Halblei­ terchips gestapelt und zusammengefügt. Dieses Verfahren hat den Vorteil einer schnellen und damit kostengünstigen Verar­ beitbarkeit auf Waferebene, die einen wesentlich höheren Durchsatz ermöglicht als eine Handhabbung von bereits verein­ zelten Halbleiterchips.

Gemäß einer alternativen Ausführungsform des erfindungsgemä­ ßen Verfahrens werden die Halbleiterwafer zunächst in Halb­ leiterchips vereinzelt und diese anschließend gestapelt. Die­ ses alternative Verfahren hat den Vorteil einer individuellen Stapelbarkeit von verschiedenen Halbleiterchips. Die Verar­ beitbarkeit der bereits vereinzelten Halbleiterchips ermög­ licht eine wesentlich flexiblere Herstellung von unterschied­ lichsten elektronischen Bauteilen aus gestapelten Halbleiter­ chips.

Bei einer weiteren erfindungsgemäßen Ausführungsform des Ver­ fahrens werden die Halbleiterwafer bzw. die Halbleiterchips durch Verkleben der erhabenen Stellen in den korrespondieren­ den Vertiefungen gestapelt. Damit ist der Vorteil einer sehr einfach herstellbaren mechanischen Fixierung der Stapel ver­ bunden. Klebeverbindungen können entweder nach einer gewissen Zeit oder bspw. durch leichtes Erwärmen ausgehärtet werden. Gegenüber einem Verlöten der Verbindungsstellen ist das Kle­ ben ein schonenderes Verfahren.

Ein weiteres erfindungsgemäßes Ausführungsbeispiel des Ver­ fahrens sieht vor, dass die Halbleiterwafer bzw. die Halblei­ terchips durch Verlöten der erhabenen Stellen in den korre­ spondierenden Vertiefungen gestapelt werden. Dieses Verfahren hat den Vorteil einer sehr stabilen mechanischen Verbindung, die sich zudem zum Übertragung von elektrischen Signalen eig­ net. Ggf. können somit die mechanischen Verbindung als zu­ sätzliche elektrische Verbindungen zwischen den gestapelten Halbleiterchips genutzt werden.

Bei einem Ausführungsbeispiel des Verfahrens werden die als erhabene Stellen fungierenden Lotdepots bei gestapelten Halb­ leiterwafern bzw. Halbleiterchips in den Vertiefungen aufge­ schmolzen. Dieses Verfahren hat den Vorteil, dass die Lotde­ pots, die bspw. aus Lotpaste gebildet sind, auf einfache Wei­ se auf die Kontaktstellen aufgebracht werden können und beim anschließenden Aufschmelzen für eine stabile zentrierte Ver­ bindung sorgen.

Schließlich sieht ein erfindungsgemäßes Durchführungsbeispiel des Verfahrens vor, dass die Fügestellen beim Aufschmelzen des Lots gegeneinander zentriert werden. Damit ist der Vor­ teil verbunden, dass keine weiteren zentrierungsmaßnahmen er­ forderlich sind. Zudem müssen die erhabenen Stellen nicht ex­ akt ausgeführt sein, sondern die Lotpastendepots müssen sich nur ungefähr in die Vertiefungen senken, wo sie beim an­ schließenden Aufschmelzen für eine Ausfüllung dieser Vertie­ fungen und für eine selbständige Zentrierung darin sorgen.

Zusammenfassend ergeben sich die folgenden Aspekte der Erfin­ dung. Eine erste Variante zur Positionierung der Wafer bzw. der vereinzelten Halbleiterchips zueinander sieht eine Zen­ trierung mittels eines "Stecker-Sockel"-Prinzips. Dazu wird auf der Seite der aktiven Strukturen des Halbleiterchips eine Erhöhung aufgebracht, bspw. mittels eines Druckprozesses oder durch Ausentwickeln von Filmschichten. Auf der Rückseite des zu stapelnden Wafers wird an den entsprechenden Stellen jweils eine Kerbe bzw. eine Vertiefung erzeugt, was bspw. mittels eines Ätzvorganges erfolgen kann. Diese Vertiefung korrespondiert sowohl von ihrer Position als auch von ihrer Kontur her mit der entsprechenden Erhöhung. Werden nun zwei Wafer bzw. zwei Halbleiterchips aufeinander gesetzt, so tritt ein mechanischer Selbstzentrierungseffekt ein, wobei die Po­ sitioniergenauigkeit vor allem bei der Verwendung von Photo­ prozessen zur Erzeugung der Verbindungsstellen außerordent­ lich hoch ist.

Eine zusätzliche mechanische Fixierung der gefügten Einzel­ teile kann ggf. entfallen, wenn direkt im Anschluss an das Stapeln die Kontaktierung durch Lot in weiteren Verbindungs­ stellen, bspw. in Hülsen, erfolgt, da dann das Lot die Wafer bzw. die Halbleiterchips aufeinander hält. Andernfalls kann eine Fixierung bspw. mittels einer Klebeverbindung erfolgen, die erst nach der Zentrierung durch geeignete Prozessschritte aktiviert wird.

Eine zweite Variante der Verbindung sieht vor, dass auf den aktiven Seiten der Halbleiterchips auf entsprechenden Kon­ taktflächen Lotpastendepots aufgebracht werden. Die zu sta­ pelnden Halbleiterchips bzw. -wafer weisen an ihren passiven Rückseiten entsprechende Vertiefungen auf, deren Boden metal­ lisiert ist. Zweckmäßigerweise sind diese Vertiefungen ge­ ringfügig breiter als das Lotdepot, dafür jedoch etwas nied­ riger. Die Halbleiterchips bzw. -wafer können dann aufeinan­ der gesetzt werden, wobei das Lotpastendepot breitgedrückt und ein Kontakt zum metallisierten Boden in der Vertiefung des angrenzenden Chips oder Wafers hergestellt wird. Da die Vertiefung breiter ist als das Lotdepot, kann die Lotpaste beim Andruck entsprechend ausweichen. Wird danach die Lotpa­ ste aufgeschmolzen, so tritt ein Selbstzentrierungseffekt zwischen der Kontaktfläche, der Lotpaste und dem metallisie­ ren Boden der Vertiefung ein. Gleichzeitig dient das Lot als Fixierung der gestapelten Bauteile.

Der Vorteil beider Varianten liegt in der selbständigen und exakten Zentrierung der zu stapelnden Halbleiterwafer bzw. - chips.

Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert.

Fig. 1 zeigt eine schematische Schnittdarstellung zweier zu stapelnder Halbleiterchips in einer ersten er­ findungsgemäßen Variante.

Fig. 2 zeigt eine schematische Schnittdarstellung der ge­ stapelten Halbleiterchips entsprechend Fig. 1.

Fig. 3 zeigt eine schematische Schnittdarstellung zweier zu stapelnder Halbleiterchips in einer zweiten er­ findungsgemäßen Variante.

Fig. 4 zeigt die zwei Halbleiterchips entsprechend Fig. 3 im aufeinander gelegten Zustand.

Fig. 5 zeigt die zwei Halbleiterchips entsprechend Fig. 4 im Zustand einer festen Verbindung.

Fig. 6 zeigt eine schematische Schnittdarstellung zweier nach herkömmlichem Verfahren aufeinander gefügter Halbleiterchips.

Fig. 1 zeigt eine schematische Schnittdarstellung zweier zu stapelnder Halbleiterchips 2 in einer ersten erfindungsgemä­ ßen Variante. Ein oberer und ein unterer Halbleiterchip 2a, 2b sind so übereinander angeordnet, dass ihre metallisierten Durchbrüche 8 deckungsgleich übereinander angeordnet sind und in diesem Zustand mittels geschmolzenem Lot verbunden werden können. Die Durchbrüche 8 weisen vorzugsweise eine zylindri­ sche Kontur auf und sind in der Lage, geschmolzenes Lot mit­ tels eines Kapillareffekts von unten nach oben zu befördern. D. h. es können auch eine Vielzahl von aufeinander gefügten Halbleiterchips 2 mittels dieses Verfahrens über ihre Durch­ brüche 8 miteinander verbunden werden.

Auf einer aktiven Vorderseite 4, die mit Halbleiterstrukturen versehen ist, weist jeder Halbleiterchip 2 wenigstens zwei erhabene Stellen 20 auf, die in der gezeigten Darstellung ei­ ne halbkugelförmige Kontur aufweisen. Die erhabenen Stellen können bspw. aus einem Metall bestehen, das sich zum Verlöten eignet. Ebenso können sie aber auch nichtmetallisch ausge­ führt sein und können dann bspw. verklebt werden. In ihren passiven Rückseiten 6 sind die Halbleiterchips 2 mit Vertie­ fungen 22 versehen, die bspw. durch Rückseitenätzen herge­ stellt sind. Die Vertiefungen 22 sind vorzugsweise so tief ausgeführt, dass die erhabenen Stellen 20 darin Platz finden können. Die erhabenen Stellen 20 und die Vertiefungen 22 kor­ respondieren derart miteinander, dass jede erhabene Stelle 20 in genau einer Vertiefung 22 Platz findet, und zwar derart, dass die Halbleiterchips 2a und 2b exakt übereinander posi­ tioniert sind, so dass die Durchbrüche 8 deckungsgleich über­ einander liegen.

Fig. 2 zeigt ein Ausführungsbeispiel, bei dem die Vertiefun­ gen 22 hohlkegelartig mit einem flachen Boden geformt sind. Ebenso möglich ist jedoch auch eine andere, bspw. eine hohl­ kugelartige Kontur. Die erhabenen Stellen 20 sind im gezeig­ ten Ausführungsbeispiel mit halbkugelförmiger Kontur ausge­ führt. Ebenso möglich und vorteilhaft kann jedoch auch eine kegelstumpfförmige Kontur sein, die exakt in die hohlkegelar­ tige Vertiefung 22 passt.

Die erhabenen Stellen 20 können in den Vertiefungen 22 ver­ klebt oder verlötet werden, so dass insgesamt eine mechanisch stabile Verbindung zwischen den Halbleiterchips 2 entsteht. Es können auf diese Weise eine Vielzahl von Verbindungen zwi­ schen Halbleiterchips 2 hergestellt werden, so dass auch grö­ ßere Stapel und damit hoch integrierte elektronische Halblei­ terbauelemente herstellbar sind.

Die dargestellten Verbindungen können sowohl zwischen einzel­ nen Halbleiterchips bestehen als auch auf Waferebene herge­ stellt sein. Verbindungen zwischen ganzen Halbleiterwafern, die erst nach dem Stapeln zu elektronischen Baugruppen ver­ einzelt werden, haben den Vorteil einer schnellen Verarbeit­ barkeit, da auf diese Weise ein relativ hoher Durchsatz er­ reicht werden kann.

Fig. 3 zeigt eine schematische Schnittdarstellung zweier zu stapelnder Halbleiterchips 2 in einer zweiten erfindungsgemä­ ßen Variante. Ein oberer Halbleiterchip 2a ist wie in den vorstehenden Figuren dargestellt mit Vertiefungen 22 in sei­ ner passiven Rückseite 6 versehen. Diese Vertiefungen 22 wei­ sen in ihrem flachen Grund jeweils eine Metallschicht 24 auf. Die Vertiefung 22 selbst sind vorzugsweise hohlkegelartig ausgeführt, wie dies in den Fig. 3 bis 5 dargestellt ist. An ihren aktiven Vorderseiten 4 sind die Halbleiterchips 2 jeweils mit Lotdepots 26 versehen, die vorzugsweise jeweils auf einer metallischen Kontaktfläche 18 aufgebracht sind. Diese Lotdepots 26 können bspw. als Lotpaste aufgebracht sein und befinden sich an solchen Stellen, die exakt mit entspre­ chenden Vertiefungen 22 korrespondieren.

Die Lotdepots 26 entsprechen in ihrem Durchmesser ungefähr dem mittleren Durchmesser der Vertiefungen 22, sind vorzugs­ weise jedoch geringfügig höher als diese, so dass sie beim Aufeinanderfügen von zwei Halbleiterchips verformt und die Vertiefung 22 eingedrückt werden, wie dies in Fig. 4 erkenn­ bar ist. Wie auch in der Fig. 4 verdeutlicht, befinden sich der untere und der obere Halbleiterchip 2b, 2a nicht unbe­ dingt exakt deckungsgleich übereinander, so dass die Durch­ gangsverbindungen 8 miteinander fluchten. Sie fluchten erst dann, wenn die Lotdepots 26 durch Erwärmen aufgeschmolzen werden und für eine feste Lötverbindung 28 zwischen dem unte­ ren und dem oberen Halbleiterchip 2b, 2a sorgen (Fig. 5). Durch seine Oberflächenspannung sorgt das flüssige Lot in diesem Fall für eine mittige Ausrichtung in der Vertiefung 22 und damit für einen Selbstzentrierungseffekt, der die Halb­ leiterchips 2 so verschiebt, dass sie exakt übereinander po­ sitioniert sind.

Auch diese zweite erfindungsgemäße Variante kann sowohl zwi­ schen einzelnen Halbleiterchips 2 hergestellt werden wie auch zwischen kompletten Halbleiterwafern.

Anhand der Fig. 1 bis 5 wird im folgenden ein erfindungs­ gemäßes Verfahren zur Herstellung der gezeigten Anordnung aus gestapelten Halbleiterchips erläutert. Die Halbleiterchips 2 weisen jeweils eine aktive Vorderseite 4 mit Halbleiterstruk­ turen und darauf aufgebrachte erhabenen Stellen 20 bzw. Lot­ depots 26 auf. Sie weisen zudem jeweils eine passive Rücksei­ te 6 mit darin eingebrachten Vertiefungen 22 auf, die ggf. mit einer Metallschicht 24 in ihrem Grund versehen sein kön­ nen. Erfindungsgemäß ist vorgesehen, dass jeweils die erhabe­ nen Stellen 20 bzw. die Lotdepots 26 eines Halbleiterchips 2b mit den Vertiefungen 22 eines angrenzenden weiteren Halblei­ terchips 2a korrespondieren und mit diesen zusammengefügt sind. Erfindungsgemäß weist das Verfahren zumindest folgende Verfahrensschritte auf. Nach dem Bereitstellen von Halblei­ terwafern mit in Zeilen und Spalten angeordneten Halbleiter­ chips 2 und dazwischen vorgesehenen Sägespurbereichen, werden erhabene Stellen 20 auf den aktiven Vorderseiten 4 jedes Wa­ fers aufgebracht. Davor oder danach werden in die passiven Rückseiten 6 jedes Halbleiterwafers Vertiefungen 22 einge­ bracht. Nach dem Stapeln von wenigstens zwei Halbleiterwafern erfolgt die Herstellung von festen Verbindungen zwischen den erhabenen Stellen 20 und den jeweils damit korrespondierenden Vertiefungen 22. Anschließend können die Durchgangsverbindun­ gen 8 mit Lot aufgefüllt werden, dass aufgrund eines Kapilla­ reffekts von unten nach oben über mehrere Halbleiterchips 2 hinweg aufsteigen kann.

Das Verfahren ist einerseits bei der Verbindung von Halblei­ terwafern anwendbar, die anschließend zu Baugruppen aus ge­ stapelten Halbleiterchips 2 vereinzelt werden. Ebenso möglich ist die Vereinzelung der Halbleiterwafer in Halbleiterchips 2, die anschließend zur größeren elektronischen Baugruppen gestapelt werden.

Fig. 6 zeigt schließlich eine schematische Schnittdarstel­ lung zweier nach herkömmlichem Verfahren aufeinander gefügter Halbleiterchips 2. Diese weisen keinerlei Zentrierhilfen auf, so dass sie bei ungünstigen Bedingungen leicht gegeneinander verschoben sein können. In diesem Fall fluchten die Durch­ gangsverbindungen 8 nicht mehr exakt miteinander, so dass von einem Träger 10 für zweite Lotdepots 12 aufsteigendes flüssi­ ges Lot aufgrund des gestörten Kapillareffekts ggf. nicht mehr in der Lage ist, die Durchgangsverbindungen 8 des nächst höheren Halbleiterchips 2 zu erreichen. Damit wird jedoch auch eine Verbindung der Chips beim Löten verhindert. Der Träger 10 kann bspw. eine Produktplatine oder ein Opfersub­ strat sein.

Bezugszeichenliste

2

Halbleiterchip

2

a oberer Halbleiterchip

2

b unterer Halbleiterchip

4

aktive Vorderseite

6

passive Rückseite

8

Durchgangsverbindung

10

Träger

12

zweites Lotdepot

14

-

16

-

18

Kontaktfläche

20

erhabene Stelle

22

Vertiefung

24

Metallschicht

26

Lotdepot

28

Lötverbindung

Claims (21)

1. Anordnung mit wenigstens zwei gestapelten Halbleiter­ chips (2), die jeweils eine aktive Vorderseite (4) mit Halbleiterstrukturen und eine passive Rückseite (6) ohne Halbleiterstrukturen aufweisen, wobei auf der aktiven Vorderseite (4) jedes Halbleiterchips (2) wenigstens zwei erhabene Stellen (20) vorgesehen sind, die mit we­ nigstens zwei Vertiefungen (22) auf der Rückseite (6) eines unmittelbar angrenzenden Halbleiterchips (2) kor­ respondieren, und wobei die erhabenen Stellen (20) mit den korrespondierenden Vertiefungen (22) verklebt und/ oder verlötet sind.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass sich die Vertiefungen (22), ausgehend von der Oberfläche der passiven Rückseite (6) hohlkegelartig verjüngen und einen flachen Boden aufweisen.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die erhabenen Stellen (20) eine halbkugelförmige oder kegelstumpfförmige Kontur aufweisen.

4. Anordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Kegelwinkel der hohlkegelartigen Vertiefungen (22) und der kegelstumpfförmigen erhabenen Stellen (20) annä­ hernd gleich sind.

5. Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass ein Halbleiterchip (2) jeweils wenigstens drei Verbin­ dungsstellen aus Vertiefungen (22) und korrespondieren­ den erhabenen Stellen (20) zu jedem angrenzenden weite­ ren Halbleiterchip (2) aufweist.

6. Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Vertiefungen (22) in der passiven Rückseite (6) je­ des Halbleiterchips (2) durch Ätzen eingebracht sind.

7. Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die erhabenen Stellen (20) auf der aktiven Vorderseite (4) jedes Halbleiterchips (2) durch einen Druckprozess aufgebracht sind.

8. Anordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die erhabenen Stellen (20) auf der aktiven Vorderseite (4) jedes Halbleiterchips (2) durch Ausentwickeln von Filmschichten aufgebracht sind.

9. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die erhabenen Stellen (20) auf der aktiven Vorderseite (4) jedes Halbleiterchips (2) als Lotdepots (26) ausge­ bildet sind.

10. Anordnung nach einem der Ansprüche 1, 2 oder 9, dadurch gekennzeichnet, dass die hohlkegelartigen Vertiefungen (22) jeweils im Durch­ messer größer sind als die Lotdepots (26).

11. Anordnung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Lotdepots (26) jeweils auf Kontaktflächen (18) auf­ gebracht sind.

12. Anordnung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass der Boden jeder hohlkegelartigen Vertiefung (22) metal­ lisiert ist.

13. Anordnung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass wenigstens zwei Halbleiterchips (2) durch Aufschmelzen der in die jeweils korrespondierenden Vertiefungen (22) positionierten Lotdepots (26) fest aneinander gefügt sind.

14. Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die gestapelten Halbleiterchips (2) auf Waferebene zu­ sammengefügt sind.

15. Verfahren zur Herstellung einer Anordnung nach einem der vorhergehenden Ansprüche mit den folgenden Verfahrens­ schritten:

• - Bereitstellen von Halbleiterwafern mit in Zeilen und Spalten angeordneten Halbleiterchips (2) und dazwischen vorgesehenen Sägespurbereichen,
• - Aufbringen von, erhabenen Stellen (20) auf den akti­ ven Vorderseiten (4) jedes Wafers,
• - Einbringen von Vertiefungen (22) in die passiven Rückseiten (6) jedes Halbleiterwafers,
• - Stapeln von wenigstens zwei Halbleiterwafern,
• - Herstellen von festen Verbindungen zwischen erhabe­ nen Stellen (20) und jeweils damit korrespondieren­ den Vertiefungen (22).

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Halbleiterwafer vor ihrer Vereinzelung in Halblei­ terchips (2) gestapelt und zusammengefügt werden.

17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Halbleiterwafer zunächst in Halbleiterchips (2) ver­ einzelt und diese anschließend gestapelt werden.

18. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass die Halbleiterwafer bzw. die Halbleiterchips (2) durch Verkleben der erhabenen Stellen (20) in den korrespon­ dierenden Vertiefungen (22) gestapelt werden.

19. Verfahren nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass die Halbleiterwafer bzw. die Halbleiterchips (2) durch Verlöten der erhabenen Stellen (20) in den korrespondie­ renden Vertiefungen (22) gestapelt werden.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die als erhabene Stellen (20) fungierenden Lotdepots (26) bei gestapelten Halbleiterwafer bzw. Halbleiter­ chips (2) in den Vertiefungen (22) aufgeschmolzen wer­ den.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Fügestellen beim Aufschmelzen des Lots gegeneinander zentriert werden.