DE10115291C1 - Dynamischer Halbleiterspeicher mit Refresh - Google Patents

Abstract

Ein dynamischer Halbleiterspeicher weist Speicherbänke (1, 2, 3, 4) mit zeilenweise angeordneten Speicherzeilen (115, 116, 117) auf sowie den Speicherbänken (1, 2, 3, 4) zugeordnete Register (131), um eine Adresse einer geöffneten, aktivierten Wortleitung (121) zu speichern. Eine Steuerungseinrichtung (6) veranlaßt bei einem externen Refresh-Befehl, daß im Anschluß an den Refresh-Vorgang der Zustand der Speicherbänke (1, 2, 3, 4) wiederhergestellt wird, insbesondere die Wortleitung (121), deren Adresse im Register (131) gespeichert war, erneut aktiviert wird. Durch diese rein chipinterne Maßnahme wird die Arbeitsgeschwindigkeit erhöht.

Description

Die Erfindung betrifft einen Halbleiterspeicher mit Speicher­ bänken, die dynamische Speicherzellen umfassen; die Speicher­ zellen sind in Zeilen angeordnet und über eine Wortleitung ansteuerbar; bei einem Zugriff auf eine Speicherzelle wird die jeweilige Wortleitung aktiviert; eine Steuerungseinrich­ tung sorgt für einen Wiederauffrischungsvorgang.

Dynamische Halbleiterspeicher enthalten Speicherzellen, die bekanntlich einen Auswahltransistor sowie einen Speicherkon­ densator umfassen. Die Speicherzellen sind in mehreren Spei­ cherbänken angeordnet. Eine Speicherbank enthält sämtliche Funktionseinheiten, um einen Zugriff auf eine Speicherzelle auszuführen. Die Speicherbänke sind unabhängig voneinander betreibbar. Innerhalb einer Speicherbank sind die Speicher­ zellen zeilenweise angeordnet. Sämtliche Speicherzellen einer Zeile sind von einer Wortleitung ansteuerbar. Bei einer Akti­ vierung der Wortleitung werden die Auswahltransistoren der Speicherzelle leitend geschaltet, so daß jeweils der Spei­ cherkondensator mit einer Bitleitung verbunden wird. Auf der Bitleitung steht der gespeicherte Datenwert nach Verstärkung durch einen Leseverstärker auslesebereit zur Verfügung.

Aufgrund von unvermeidbaren Leckströmen im Halbleiterchip wird die im Speicherkondensator gespeicherte Ladungsmenge, die entweder eine logische "1" oder eine logische "0" reprä­ sentiert, abgebaut. Der Ladungsinhalt der Speicherzelle ist daher von Zeit zu Zeit wieder aufzufrischen. Das Wiederauf­ frischungsintervall beträgt typischerweise 64 Millisekunden. Beim Wiederauffrischungsvorgang wird für alle Wortleitungen und die daran angeschlossenen Speicherzellen einer Speicher­ bank jeweils nach Aktivierung der Wortleitung der Dateninhalt der Speicherzellen im Leseverstärker verstärkt. Anschließend wird der verstärkte Pegel in die Speicherzelle zurückge­ schrieben. Schließlich wird die Wortleitung deaktiviert, so daß die Auswahltransistoren der daran angeschlossenen Spei­ cherzellen gesperrt werden.

In Systemanwendungen mit dynamischen Halbleiterspeichern, beispielsweise bei Personal Computern, ist ein Speichercon­ troller als separater Halbleiterchip vorgesehen, um die Zu­ griffe auf den dynamischen Halbleiterspeicher zu steuern. Be­ kannte Speichercontroller speichern für eine der geöffneten Speicherbänke eines angesteuerten Halbleiterspeicher die Adresse der jeweils geöffneten Zeile. Da bei der Abarbeitung von im Halbleiterspeicher gespeicherten Programmen oder Daten mit hoher Wahrscheinlichkeit davon auszugehen ist, daß nach­ folgende Speicherzugriffe auf aufeinanderfolgende Speicher­ adressen und somit benachbarte Speicherzellen erfolgen, kann wegen der Zwischenspeicherung der Adresse der bereits akti­ vierten Zeile einer Speicherbank der Zugriff auf diese Spei­ cherbank grundsätzlich beschleunigt werden.

In heutigen Systemanwendungen liegt jedoch ein Bestreben da­ hingehend vor, daß bei einem Lesezugriff auf den Halbleiter­ speicher meist größere Datenblöcke ausgelesen und in einem schnellen Zwischenspeicher, einem sogenannten Cache-Speicher zwischengespeichert werden. Beispielsweise wird eine ausrei­ chend kurze Schleife eines Arbeitsprogramms vollständig aus dem dynamischen Halbleiterspeicher in den demgegenüber we­ sentlich schnelleren Cache-Speicher geladen und mehrfach durchlaufen. Auch wenn der nachfolgende Zugriff auf den dyna­ mischen Halbleiterspeicher verglichen mit einem vorhergehen­ den Zugriff auf benachbarte, räumlich beieinanderliegende Speicherzellen erfolgt, ist bereits so viel Zeit durch Abar­ beitung der Programmschleife des Arbeitsspeichers verstri­ chen, daß inzwischen ein Wiederauffrischungs- oder Refresh- Vorgang erforderlich war. Da während des Refresh-Vorganges sämtliche Wortleitungen durchlaufen werden, ist ohne weitere Maßnahmen die Information über die vorher zugriffsbereite, aktivierte Wortleitung auf dem Halbleiterspeicher nicht mehr vorhanden. Sofern der Speichercontroller die Adresse der bis­ her aktivierten Wortleitung gespeichert hat, muß diese erneut an den Halbleiterspeicher übertragen werden, um dort die vor dem Refresh-Vorgang aktivierte Zeile erneut zu aktivieren. Dies liegt daran, daß gemäß der Spezifikation für synchron arbeitende dynamische Halbleiterspeicher, sogenannten SDRAMs, bevor ein Refresh-Befehl an den SDRAM angelegt werden kann, sämtliche Speicherbänke in den vorgeladenen Zustand, den so­ genannten Precharge all-Zustand versetzt werden müssen, so daß sämtliche Wortleitungen deaktiviert und auf Bezugspoten­ tial gesetzt werden. Nur wenn der Speichercontroller entspre­ chende Register aufweist, in denen die Adresse der aktivier­ ten Zeile zwischengespeichert worden ist und diese Adresse mit einem entsprechenden Activate-Befehl nach einem Refresh- Vorgang für die betreffende Speicherbank an den dynamischen Halbleiterspeicher überträgt, dann wird diese Speicherbank und darin die betreffende Zeile bzw. Wortleitung aktiviert. Dies hat einerseits den Nachteil, daß die Zugriffsgeschwin­ digkeit verringert ist, da auf dem Halbleiterspeicher selbst durch den Refresh-Vorgang die Information über die geöffnete Zeile verloren geht und diese Information vom Speichercon­ troller nach dem Refresh-Vorgang erneut übertragen werden muß. Andererseits wird zusätzlicher Datenverkehr erzeugt, der den Speicher-Bus im System belastet und daher auch die Ar­ beitsgeschwindigkeit beeinträchtigt.

In der US 6,175,535 B1 ist ein Halbleiterspeicher mit Spei­ cherbänken beschrieben, die in Zeilen angeordnete dynamische Speicherzellen aufweisen. Die Speicherzellen sind zeilenweise von je einer Wortleitung ansteuerbar. Jeder der Speicherbänke ist ein Adreßregister zugeordnet, in dem die Adresse der un­ mittelbar zuvor aktivierten Wortleitung zwischengespeichert wird. Bei einem nachfolgenden Speicherzugriff wird die neue Adresse mit der zwischengespeicherten Adresse verglichen. Wenn ein Zugriff auf eine Speicherzelle der gleichen Wortleitung erfolgen soll, wird die den Zugriffsablauf steuernde Steuereinrichtung derart umgeschaltet, daß ein Rücksetzen dieser Wortleitung unterdrückt wird und der laufende Zu­ griffszyklus um eine vorbestimmte Anzahl von Zyklen verlän­ gert wird.

Die Aufgabe der Erfindung ist darin zu sehen, einen dynami­ schen Halbleiterspeicher der eingangs genannten Art dahinge­ hend zu verbessern, daß Speicherzugriffe schneller erfolgen können. Insbesondere soll durch einen Refreshvorgang die Zu­ griffsbereitschaft des dynamischen Halbleiterspeichers nicht mehr als notwendig beeinträchtigt werden.

Gemäß der Erfindung wird diese Aufgabe durch einen Halblei­ terspeicher gelöst, der umfaßt: mindestens zwei Speicherbän­ ke, die in Zeilen angeordnete dynamische Speicherzellen um­ fassen, wobei die Speicherzellen einer Zeile von einer Wort­ leitung ansteuerbar sind und wobei für einen Zugriff auf eine Speicherzelle die Wortleitung, an welche diese Speicherzelle angeschlossen ist, aktiviert wird; je ein den mindestens zwei Speicherbänken zugeordnetes erstes Speicherelement, um eine einer aktivierten Wortleitung zugeordnete Adresse zu spei­ chern; eine Steuerungseinrichtung, um einen Wiederauffri­ schungsvorgang für eine der mindestens zwei Speicherbänke durchzuführen, bei dem alle Wortleitungen der einen Speicher­ bank aktiviert werden und anschließen alle Wortleitungen die­ ser Speicherbank rückgesetzt werden, und um im Anschluß an den Wiederauffrischungsvorgang diejenige Wortleitung zu akti­ vieren, deren Adresse im ersten Speicherelement gespeichert ist.

Beim dynamischen Halbleiterspeicher nach der Erfindung ist auf dem Halbleiterspeicher selbst zugeordnet zu jeder Spei­ cherbank ein Speicherelement, zweckmäßigerweise ein Register, vorgesehen, um diejenige Adresse zwischenzuspeichern, die der gerade aktivierten Wortleitung zugeordnet ist. Prinzipiell genügt es, wenn nur vor einem Refresh-Vorgang die Adresse der aktivierten Speicherzelle zwischengespeichert wird. Bisher wurde diese Information allenfalls im Speichercontroller zwi­ schengespeichert. Die den Wiederauffrischungs-(Refresh-)Vor­ gang steuernde Steuerungseinrichtung setzt während des Re­ freshs sämtliche Wortleitungen einer Speicherbank zurück, um anschließend wiederum diejenige Wortleitung automatisch zu aktivieren, deren Adresse in dem hierfür vorgesehenen Regi­ ster gespeichert ist. Darüber hinaus ist es zweckmäßig, ein weiteres je einer Speicherbank zugeordnetes Speicherelement, zweckmäßigerweise als 1-Bit-Register, vorzusehen, in dem der Aktivierungszustand der zugeordneten Speicherbank gespeichert ist.

Bei einem von extern an den Halbleiterspeicher angelegten Re­ fresh-Befehl werden bei allen Speicherbänken die Wortleitun­ gen deaktiviert und auf Bezugspotential gezogen (Befehl: Precharge all). Anschließend wird für alle Speicherbänke wie eingangs erläutert der Refresh-Vorgang ausgeführt, indem in jeder Speicherbank die Speicherzellen sämtlicher Zeilen je­ weils zeilenweise ausgelesen, verstärkt und wieder zurückge­ schrieben werden. Dann erfolgt die Wiederherstellung des Bankzustandes wie vor dem Refresh-Vorgang für alle Speicher­ bänke. Dies bedeutet, daß dort, wo das sogenannte Open-Bit des zweiten einer Speicherbank zugeordneten Speicherelements gesetzt war, die Bank als solche aktiviert wird und außerdem diejenige Zeile aktiviert wird, deren Adresse im ersten der Speicherbank zugeordneten Speicherelement gespeichert war (Befehl: Activate all mit Wiederherstellung des Speicherzu­ standes). Die Funktionalität für jede Speicherbank umfaßt al­ so, daß mit einem an die Bank gerichteten Activate-Befehl die Zeilenadresse im ersten Speicherelement gespeichert wird und das Open-Bit gesetzt wird. Die Bank ist nunmehr als aktiviert gekennzeichnet, ebenso eine Zeile innerhalb dieser Bank. Mit einem Precharge-Befehl wird das Open-Bit zurückgesetzt. Die Adresse der vorher aktivierten Speicherzelle bleibt weiterhin im ersten Speicherelement gespeichert und kann mit dem näch­ sten Activate-Befehl wieder aktiviert werden. Verglichen mit der herkömmlichen, den Speichercontroller einbeziehenden Lö­ sung wird kein zusätzlicher Datenverkehr auf dem Speicher-Bus erzeugt. Die chipinterne Zwischenspeicherung des Open-Bits und der Adresse der zuletzt aktivierten Zeile sorgt für wei­ tere automatische und schnelle Wiederherstellung des vor dem Refresh-Vorgang vorliegenden Bankzustands.

Die Aktivierung einer Wortleitung bedeutet, daß deren Pegel soweit angehoben wird, daß die Auswahltransistoren der daran angeschlossenen Speicherzellen vollständig leitend geschaltet sind. Der Pegel liegt meist noch oberhalb der von außen zuge­ führten Versorgungsspannung und wird durch eine Spannungspum­ pe erzeugt. Dadurch sind die Speicherkondensatoren der inner­ halb einer Zeile angeordneten Speicherzellen über den voll­ ständig leitend geschalteten Auswahltransistor mit je einer Bitleitung verbunden. Eine nicht aktivierte Wortleitung wird mit Bezugspotential verbunden. Bezugspotential ist meist Mas­ se. In anderen Anwendungen kann die deaktivierte Wortleitung auch mit einem negativen Potential verbunden werden, um si­ cherzustellen, daß die Auswahltransistoren der Zeile voll­ ständig gesperrt sind.

Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Die ein­ zige Figur zeigt einen Ausschnitt mit für die Erfindung rele­ vanten Funktionseinheiten eines dynamischen Halbleiterspei­ chers (DRAM).

Das in der Figur dargestellte DRAM weist vier Speicherbänke 1, 2, 3, 4 auf. Jede der Speicherbänke enthält eine Vielzahl von Speicherzellen mit sämtlicher Ansteuerungslogik, die es den Speicherbänken ermöglicht, unabhängig voneinander zu ar­ beiten. So weist die Speicherbank 1 beispielhaft dargestellt drei Speicherzellen 115, 116, 117 auf. Diese Speicherzellen sind in einer Zeile der Speicherbank 1 angeordnet und sämt­ lich an die gleiche Wortleitung 121 angeschlossen. Die Wort­ leitung 121 kann entweder physikalisch eine einzige Leitung sein oder aus mehreren Segmenten bestehen und logisch als ei­ ne Wortleitung zugesehen werden. Jede der Speicherzellen ist identisch aufgebaut. Beispielsweise umfaßt die Speicherzelle 115 einen Auswahltransistor 119, der Gate-seitig von der Wortleitung 121 ansteuerbar ist und an einem der Anschlüsse des gesteuerten Strompfads mit einem Speicherkondensator 120 verbunden ist. Der Speicherkondensator 120 speichert eine La­ dungsmenge, die entweder einer logischen "1" oder einer logi­ schen "0" entspricht. Der andere Anschluß der gesteuerten Strecke des Auswahltransistors 119 ist mit einer Bitleitung 120 verbunden. Zum Zugriff auf die Speicherzelle 115 wird die Wortleitung 121 aktiviert, so daß der Auswahltransistor 119 leitend geschaltet ist und den Kondensator 120 mit der Bit­ leitung 112 verbindet. Ein Leseverstärker 118 verstärkt die relativ geringe Pegelveränderung auf der Bitleitung 112. Mit Aktivierung der Wortleitung 121 werden auf diese Weise die Daten in sämtlichen an die Wortleitung angeschlossenen Spei­ cherzellen in Leseverstärkern verstärkt bereitgehalten.

Leckströme sorgen dafür, daß die im Speicherkondensator 120 gespeicherte Ladungsmenge im Laufe der Zeit abgebaut wird. Daher ist, standardgemäß etwa alle 64 Millisekunden, ein Wie­ derauffrischungsvorgang durchzuführen, indem für alle Spei­ cherzellen der Speicherbank 1 nacheinander die jeweiligen Wortleitungen aktiviert werden, die von den Speicherzellen auf die Bitleitungen ausgegebenen Datenwerte in zugeordneten Leseverstärkern verstärkt werden und anschließend in die Speicherzellen zurückgeschrieben werden, so daß schließlich die Wortleitung wieder deaktiviert wird und der gleiche Wie­ derauffrischungsvorgang auf die nächste Zeile angewandt wird. Die Wortleitung 121 wird von einem Wortleitungstreiber 111 angesteuert, der entweder das Aktivierungspotential VPP ab­ gibt oder Bezugspotential (Masse) VSS. Der Wortleitungstrei­ ber 111 wird seinerseits von einem Zeilendecoder 110 ange­ steuert, der in Abhängigkeit von einer ihm zugeführten Zei­ lenadresse eine der Vielzahl der Wortleitungen aktiviert. Das Speicherzellenfeld umfaßt parallel zur Wortleitung bzw. der Zeile der Speicherzellen 115, 116, 117 verlaufende weitere Wortleitungen, ebenso parallel zu den dargestellten Bitlei­ tungen 112, 113, 114 verlaufende weitere Bitleitungen. Die anderen Speicherbänke sind dementsprechend aufgebaut, um gleiche Funktionalität bereitstellen zu können.

Dem Halbleiterspeicher werden von extern über Außenanschlüsse 51, 52 Befehle CMD und Adressen ADR zugeführt. Ein Befehlsde­ coder 5 decodiert die Befehle und veranlaßt eine Steuerungseinrichtung 6 dazu, die betroffenen Funktionseinheiten im Halbleiterspeicher derart mit Steuersignalen zu versorgen, daß der von außen angelegte und decodierte Befehl abgearbei­ tet wird. Beispielsweise werden von der Steuerungseinrichtung 6 entsprechende Steuerungssignale erzeugt, um Lese- oder Schreibanfragen auszuführen. Hier interessiert das Umfeld beim Ausführen eines extern angelegten Refresh-Befehls. Die Steuerungseinrichtung 6 steht mit jeweiligen, den Speicher­ bänken 1, 2, 3, 4 zugeordneten Steuerschnittstellen 13, 23, 33, 43 in Verbindung. Jede der Schnittstellen, beispielsweise die der Speicherbank 1 zugeordnete Schnittstelle 13, weist zwei Speicherelemente auf.

Ein erstes Speicherelement oder Register 131 dient dazu, die Adresse der gerade geöffneten oder aktivierten Wortleitung in der Speicherbank, z. B. die Adresse der Wortleitung 121, zu speichern. Ein zweites Speicherelement oder Register 132 speichert, ob die Speicherbank 1 geöffnet oder nicht geöffnet ist. Während des geöffneten Zustands ist eine der Wortleitun­ gen aktiviert, während des geschlossenen Zustands sind alle Wortleitungen innerhalb der Speicherbank deaktiviert. Erste­ rer Zustand wird als Activate-Zustand bezeichnet, letzter Zu­ stand als Precharge-Zustand. Das Register 132 speichert das sogenannte Open-Bit. Wenn beispielsweise in der Speicherbank 1 die Wortleitung 121 aktiviert ist und die zugeordneten Le­ severstärker die Datenwerte der Speicherzellen 115, 116, 117 für einen Zugriff bereithalten, dann wird dieser Zustand in der Schnittstelle 13 im Speicherelement 132 durch ein gesetz­ tes Open-Bit signalisiert, wobei außerdem die Adresse der Wortleitung 121 im Register 131 gespeichert ist. Diese Adres­ se dient im Zeilendecoder 110 dazu, um über den Treiber 111 das hohe Wortleitungspotential VPP an die Wortleitung 121 weiterzuleiten.

Ein extern veranlaßter Refresh-Vorgang läuft unter Anwendung der beschriebenen Funktionseinheiten wie folgt ab. Die Re­ fresh-Anforderung wird über die Anschlüsse 51, 52 dem Halbleiterspeicher mitgeteilt und im Befehlsdecoder 5 decodiert. Dieser weist die Steuerungseinrichtung 6 an, zuerst die Steu­ ersignale für einen Precharge all-Befehl abzusetzen. Es wer­ den nunmehr in allen Speicherbänken 1, 2, 3, 4 sämtliche Wortleitungen in den Precharge-Zustand gebracht, d. h. mit Bezugspotential VSS verbunden. Das den Speicherbänken jeweils zugeordnete Open-Bit, z. B. gespeichert im Register 132 für die Speicherbank 1, wird zurückgesetzt. Die Adresse der un­ mittelbar vor dem Anlegen der Refresh-Anforderung geöffneten Wortleitung der jeweiligen Speicherbänke ist bereits gespei­ chert oder wird anläßlich des Precharge all-Befehls gespei­ chert, beispielsweise im Register 131 für die Speicherbank 1. In einem zweiten Schritt der Refresh-Anforderung wird nun der tatsächliche Refresh innerhalb aller Speicherbänke infolge der von der Steuerungseinrichtung 6 abgesetzten Steuerbefehle durchgeführt. Schließlich wird von der Steuerungseinrichtung 6 die Steuersequenz für einen Activate all-Befehl mit Wieder­ herstellung des jeweiligen Bankzustands abgesetzt. Dies be­ deutet, daß für alle Bänke das Open-Bit wiederum gesetzt wird und automatisch innerhalb der Bank diejenige Wortleitung wie­ der aktiviert wird, deren Adresse im entsprechenden Register, beispielsweise im Register 131 für die Speicherbank 1, ge­ speichert ist.

Die Precharge all-/Refresh-/Activqte all-Befehle werden in Form jeweiliger Steuersignale parallel den Schnittstellenein­ richtungen 13, 23, 33, 43 zugeführt.

Durch die beschriebenen Schaltungs- und Steuerungsmaßnahmen wird gewährleistet, daß automatisch nach einem Refresh durch rein interne Maßnahmen des Halbleiterspeichers die vor dem Refresh vorliegenden Bankzustände wiederhergestellt werden. Dies hat den Vorteil, daß eine Zeile einer Bank bereits akti­ viert ist und für einen weiteren Speicherzugriff sofort zur Verfügung steht. Dem liegt die Erfahrung zugrunde, daß ein erneuter Speicherzugriff mit hoher Wahrscheinlichkeit wieder auf die gleiche Zeile an verglichen mit dem vorhergehenden Speicherzugriff benachbarte Speicherzellen erfolgt. Die Ar­ beitsgeschwindigkeit des Gesamtsystems wird durch diese Maß­ nahmen erhöht. Durch einen Refresh-Vorgang geht die Bankzu­ standsinformation auf dem Halbleiterspeicherchip selbst nicht mehr verloren.

Bezugszeichenliste

1

,

2

,

3

,

4

Speicherbänke

110

Zeilendecoder

111

Wortleitungstreiber

112

,

113

,

114

Bitleitungen

115

,

116

,

117

Speicherzellen

118

Leseverstärker

119

Auswahltransistor

120

Speicherkondensator

121

Wortleitung

13

,

23

,

33

,

43

Schnittstelleneinrichtungen

131

,

132

Register

5

Befehlsdecoder

51

,

52

Anschlüsse

6

Steuerungseinrichtung
VPP Wortleitungsspannung
VSS Bezugspotential
CMD Befehlssignale
ADR Adreß-Signale

Claims (7)

1. Halbleiterspeicher, umfassend:
mindestens zwei Speicherbänke (1, 2, 3, 4), die in Zeilen angeordnete dynamische Speicherzellen (115, 116, 117) umfas­ sen, wobei die Speicherzellen (115, 116, 117) einer Zeile von einer Wortleitung (121) ansteuerbar sind und wobei für einen Zugriff auf eine Speicherzelle die Wortleitung (121), an wel­ che diese Speicherzelle angeschlossen ist, aktiviert wird,
je ein den mindestens zwei Speicherbänken (1, 2, 3, 4) zu­ geordnetes erstes Speicherelement (131), um eine einer akti­ vierten Wortleitung (121) zugeordnete Adresse zu speichern,
eine Steuerungseinrichtung (6), um einen Wiederauffri­ schungsvorgang für eine der mindestens zwei Speicherbänke (1, 2, 3, 4) durchzuführen, bei dem alle Wortleitungen der einen Speicherbank aktiviert werden und anschließend alle Wortlei­ tungen dieser Speicherbank rückgesetzt werden, und um im An­ schluß an den Wiederauffrischungsvorgang diejenige Wortlei­ tung (121) zu aktivieren, deren Adresse im ersten Spei­ cherelement (131) gespeichert ist.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß je ein den mindestens zwei Speicherbänken (1, 2, 3, 4) zuge­ ordnetes zweites Speicherelement (132) vorgesehen ist, um den Zustand, daß eine Wortleitung innerhalb der jeweiligen Spei­ cherbank geöffnet ist, zu speichern, und daß die Steuerungs­ einrichtung (6) ausgebildet ist, um in Anschluß an den Wie­ derauffrischungsvorgang diejenige Wortleitung (121) zu akti­ vieren, deren Adresse im ersten Speicherelement (131) gespei­ chert ist, und im zweiten Speicherelement (132) den genannten Zustand einzustellen.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuerungseinrichtung (6) ausgebildet ist, um in Abhän­ gigkeit von einem von extern an den Halbleiterspeicher ange­ legten Steuerbefehl (CMD, ADR) bei einer der mindestens zwei Speicherbänke (1, 2, 3, 4) zuerst sämtliche Wortleitungen zu deaktivieren, anschließend für alle Speicherzellen dieser Speicherbank eine Wiederauffrischung durchzuführen und an­ schließend diejenige Wortleitung zu aktivieren, deren Adresse im ersten Speicherelement (131) gespeichert ist.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speicherzellen (115, 116, 117) einen Auswahltransistor (119) aufweisen und einen mit der gesteuerten Strecke des Auswahltransistors (119) verbundenen Kondensator (120), wobei der Steueranschluß des Auswahltransistors (119) mit einer der Wortleitungen (121) gekoppelt ist.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, gekennzeichnet durch einen Wortleitungstreiber (111), der ausgangsseitig mit einer der Wortleitungen (121) gekoppelt ist und der derart steuer­ bar ist, daß eine aktivierte Wortleitung mit einem hohen Pe­ gel (VPP) versorgt wird und eine nicht aktivierte Wortleitung mit einem niedrigen Pegel, insbesondere Bezugspotential (VSS), versorgt wird.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Adresse einer aktivierten Wortleitung jeder der Speicher­ bänke (1, 2, 3, 4) gespeichert wird, daß der Ladungsinhalt sämtlicher Speicherzellen (115, 116, 117) der Speicherbänke (1, 2, 3, 4) wieder aufgefrischt wird und daß nach dem Wie­ derauffrischen die den gespeicherten Adressen zugeordnete Wortleitung (121) innerhalb jeder der Speicherbänke (1, 2, 3, 4) wieder aktiviert wird.

7. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß ein erster Zustand eines Kennzeichens zugeordnet zu einer Speicherbank gespeichert wird, wenn in der zugeordneten Spei­ cherbank eine Wortleitung (121) aktiviert worden ist, und daß ein zweiter Zustand des Kennzeichens gespeichert wird, wenn keine Wortleitung in der zugeordneten Speicherbank aktiviert ist, und daß nach dem Wiederauffrischen die den gespeicherten Adressen zugeordneten Wortleitungen aktiviert werden und das Kennzeichen vom zweiten in den ersten Zustand gesetzt wird.