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Ausführungsbeispiele
der Erfindung beziehen sich auf ein Schreiben zu Speicherzellen.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betreiben
einer integrierten Schaltung, eine integrierte Schaltung und ein
Datenverarbeitungssystem mit verbesserten Charakteristika zu schaffen.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1, eine Schaltung
gemäß Anspruch 17,
Anspruch 34 und Anspruch 35 und ein System gemäß Anspruch 39 gelöst.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert.
Es zeigen:
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1 ein
schematisches Flussdiagramm eines Verfahrens zum Schreiben zu einer
Speicherzelle gemäß einem
Ausführungsbeispiel;
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2 ein
Zeitdiagramm für
einen versteckten Schreibzugriff für einen Leitfähige-Überbrückung-Direktzugriffsspeicher
(CBRAM, CBRAM = Conductive-Bridging-Random-Access-Memory) gemäß einem
Ausführungsbeispiel;
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3 ein
Zeitdiagramm für
einen versteckten Schreibzugriff für einen Phasenänderung-Direktzugriffsspeicher
(PCRAM, PCRAM = Phase-Change-Random-Access-Memory) gemäß einem Ausführungsbeispiel;
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4 ein
schematisches Blockdiagramm eines Speichergeräts gemäß einem Ausführungsbeispiel;
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5 eine
schematische elektrische Schaltung eines Speichergeräts zum Schreiben
zu Speicherzellen gemäß einem
Ausführungsbeispiel;
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6 ein
simuliertes Zeitdiagramm für
einen versteckten Schreibzugriff auf einen CBRAM gemäß einem
Ausführungsbeispiel;
und
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7 eine
schematische Zeichnung eines Computersystems gemäß einem Ausführungsbeispiel.
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Unter
Bezugnahme auf die zugehörigen 1–7 werden
Erläuterungen
und Ausführungsbeispiele
bezüglich
des Verfahrens zum Betreiben einer integrierten Schaltung einschließlich des Schritts
eines Schreibens zu einer Speicherzelle und einer integrierten Schaltung
mit einer Speicherzelle zum Schreiben zu der Speicherzelle beschrieben.
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1 zeigt
ein Flussdiagramm eines Verfahrens zum Betreiben einer integrierten
Schaltung einschließlich
des Schritts eines Schreibens zu einer Speicherzelle. Das Verfahren
betrifft eine Speicherzelle bei einem Schritt 1, die einen
ersten und einen zweiten logischen Zustand annehmen kann, wobei eine Änderung
von dem zweiten logischen Zustand zu dem ersten logischen Zustand
länger
dauert als eine Änderung
von dem ersten logischen Zustand zu dem zweiten logischen Zustand.
Zuerst wird bei einem Schritt 3 der logische Zustand der
Speicherzelle gelesen. Abhängig
von dem gelesenen logischen Zustand der Speicherzelle wird der logische
Zustand der Speicherzelle bei einem Schritt 5 zu dem ersten logischen
Zustand geändert
oder in dem ersten logischen Zustand gehalten. Abhängig von
den Daten, die geschrieben werden sollen, wird der logische Zustand
dann bei einem Schritt 7 zu dem zweiten logischen Zustand
geändert
oder in dem ersten logischen Zustand gehalten.
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Die
in 1 gezeigten Schritte konzentrieren sich auf eine
Speicherzelle. Die Schritte können jedoch
parallel für mehrere
Speicherzellen durchgeführt
werden. Bei dem Schritt 3 beispielsweise wird eine vorbestimmte
Mehrzahl von Speicherzellen gelesen, wie beispielsweise ein Feld
von Speicherzellen, und der Inhalt derselben wird gespeichert oder gesichert,
um bei dem Schritt 7 verfügbar zu sein. Beispielsweise
wird der anfängliche
Zustand derselben, der gelesen wird, in einem flüchtigen Speicherelement gepuffert.
Bei dem Schritt 5 wird die vorbestimmte Mehrzahl von Speicherzellen „vorbereitet". Das heißt, diese
Speicherzellen, die sich bereits in dem ersten logischen Zustand
befinden, werden in demselben gehalten, und die anderen werden in
den ersten logischen Zustand schaltet. Die Daten, die bei dem Schritt 7 geschrieben
werden sollen, können dann
beispielsweise neue Daten oder die alten Daten, die bei dem Schritt 3 ausgelesen
wurden, und einige der Daten oder alle Daten sein, die durch neue Daten überschrieben
werden. Das heißt,
vor dem Schritt 7 können
neue Daten in einen Puffer geschrieben worden sein, in den die Daten,
die bei dem Schritt 3 ausgelesen werden, gesichert worden
sein können.
Dieses Überschreiben
kann logische Zustände
aller Speicherzellen oder lediglich einen Teil derselben beeinflussen.
Bei dem Schritt 7 werden somit einige der Speicherzellen
zurück
in den anfänglichen
Zustand derselben schaltet, während
andere den Zustand derselben relativ zu dem Schritt 3 nicht ändern.
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Durch
die Vorbereitung der Speicherzellen bei dem Schritt 5 können Daten,
die geschrieben werden sollen, zu den Speicherzellen schneller geschrieben
werden, weil lediglich die Zeit betrachtet werden muss, die zum
Schalten von dem ersten in den zweiten logischen Zustand nötig ist.
Das langsamere Schalten von dem zweiten in den ersten logischen
Zustand kann in einer Zeit versteckt sein, die dem Empfang der Daten
vorangeht, die geschrieben werden sollen. Leistung kann eingespart
werden durch ein Schalten lediglich dieser Speicherzellen in den
ersten logischen Zustand, die sich nicht bereits in diesem Zustand
befinden. Durch ein Sichern und Puffern der Daten, die vor dem Vorbereitungs schritt ausgelesen
werden, wird zusätzlich
lediglich zu einem Abschnitt der Mehrzahl von Speicherzellen geschrieben,
ohne die Informationen der anderen Speicherzellen zu verlieren.
Zudem kann der Puffer als ein flüchtiger
Speicher implementiert sein und kann schnell sein, so dass mehrere
Schreibvorgänge
bzw. Schreiboperationen an den gepufferten Daten mit einer hohen
Frequenz durchgeführt
werden, bevor der Schritt 7 durchgeführt wird.
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Die
Speicherzelle oder die Mehrzahl von Speicherzellen kann ein Teil
eines Speicherarrays sein oder in demselben angeordnet sein. Beispielsweise
kann die Speicherzelle oder die Mehrzahl von Speicherzellen ein
Speicherarray bilden, um wie ein dynamischer Direktzugriffsspeicher
(DRAM, DRAM = Dynamic-Random-Access-Memory) zu erscheinen, zu agieren
und zu reagieren. Jede Speicherzelle kann mit einer Auswahl- oder Wortleitung
und mit einer Erfassungs- oder Bitleitung verbunden sein. Die Speicherzellen
können
in einer Matrix angeordnet sein, die Zeilen und Spalten aufweist,
wobei eine Mehrzahl von Speicherzellen, die mit einer Wortleitung
verbunden sind, eine Zeile bilden und Speicherzellen, die mit einer
Bitleitung verbunden sind, eine Spalte bilden (siehe auch 5).
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Die
Speicherzelle oder die Mehrzahl von Speicherzellen kann in einer
integrierten Schaltung (IC, IC = integrated circuit) angeordnet
sein, die eine Logikschaltungsanordnung aufweisen kann. Die Schaltungsanordnung
kann beispielsweise einen oder mehrere Prozessoren umfassen. Allgemeiner gesagt
kann die Schaltungsanordnung eine Datenverarbeitungseinheit aufweisen.
Bei der Einheit kann es sich beispielsweise um eine Zentralprozessoreinheit
(CPU, CPU = central-processor-unit)
oder einen Digitalsignalprozessor (DSP) handeln. Die Schaltungsanordnung
kann beispielsweise auch eine kundenspezifische Logik, anwendungsspezifische
integrierte Schaltungen (ASIC, ASIC = application-specific-integrated
circuits) und/oder Logikgatterarrays umfassen. Es ist ferner möglich, dass
die integrierte Schaltung zusätzliche
her kömmliche
Speichergeräte umfasst,
beispielsweise DRAM-Speicher
oder einen herkömmlichen
Flash-Speicher.
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Eine
Speicherzelle kann durch ein Speicherelement gebildet sein, das
an einer Seite mit einem ersten Anschluss eines schaltbaren Weges
eines Auswahltransistors und an der anderen Seite mit einem bestimmten
Potential verbunden ist, wie beispielsweise Masse. Bei dem Auswahltransistor
wiederum kann ein zweiter Anschluss des schaltbaren Wegs desselben
mit einer Erfassungsleitung verbunden sein, während ein Steueranschluss des
Auswahltransistors mit einer Auswahlleitung verbunden sein kann.
Das Speicherelement kann durch ein Widerstandselement gebildet sein.
Die hier interessierenden Speicherzellen jedoch sind nicht auf Widerstandselemente
begrenzt. Vielmehr kann der logische Zustand einer Speicherzelle
durch den Widerstandswert eines Widerstandselements, durch die Magnetisierung
eines Magnetelements, durch die Kapazität eines Kondensators oder irgendeines
Elements dargestellt sein, das zum Bilden von zumindest zwei stabilen
logischen Zuständen
geeignet ist. Die Speicherzelle kann eine nichtflüchtige Speicherzelle
sein.
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Speicher,
bei denen die Speicherzelle als ein schaltbarer oder änderbarer
Widerstand gebildet ist, beispielsweise ein Leitfähige-Überbrückung-Direktzugriffsspeicher
(CBRAM) oder Phasenänderung-Direktzugriffsspeicher
(PCRAM), weisen typischerweise eine relativ lange Schaltzeit zum Ändern des
logischen Zustands der Speicherzelle auf. Bei einem PCRAM beispielsweise
kann die Schaltzeit von dem hochohmigen in den niederohmigen Zustand,
ein SETZEN-Prozess bzw. SET-Prozess
genannt, mehr als 150 ns betreffen und kann länger als der umgekehrte Prozess
dauern. Bei einem CBRAM kann die Schaltzeit von dem niederohmigen
in den hochohmigen Zustand, ein LÖSCHEN-Prozess bzw. ERASE-Prozess
genannt, ebenfalls relativ lang sein, d. h. länger als der umgekehrte Vorgang.
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Bei
Anwendungen, bei denen diese Speichertypen als ein Ersatz für einen
herkömmlichen
dynamischen Direktzugriffsspeicher (DRAM) betrieben werden sollen,
kommt es zu Problemen, weil die Spezifikation von herkömmlichen
DRAMs vorschreibt, dass eine Speicherzelle innerhalb eines Spaltenzugriffs
beschrieben werden sollte. Für
eine typische DRAM-Betriebsfrequenz von etwa 200 MHz wäre beispielsweise
eine Schaltzeit zwischen den logischen Zuständen der Speicherzellen von
weniger als 5 Nanosekunden erwünscht.
Die folgenden Ausführungsbeispiele
sprechen dieses Problem zum Teil an. Diese Ausführungsbeispiele jedoch können ohne weiteres
auf andere Anwendungen als einem DRAM-Ersatz übertragen werden und folglich
sind diese Ausführungsbeispiele
weder auf einen PCRAM noch auf einen CBRAM begrenzt und sind nicht
auf DRAM-Zeitverläufe
bzw. DRAM-Zeitsteuerungen (DRAM-Timings)
begrenzt.
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Um
einen DRAM mit einem Speicher zu ersetzen, der derartige Speicherzellen
aufweist, wäre eine
DRAM-ähnliche
Operation nötig.
Eine DRAM-ähnliche
Operation bedeutet beispielsweise, dass bei dem Speicher auf eine
Aktivierung einer Zeile hin durch ein Anlegen eines Aktivieren-Befehls bzw.
Aktivierungsbefehls eine vollständige
Seite ausgelesen wird. Gemäß folgenden
Ausführungsbeispielen
wird das Lesen durch Leseschaltungen realisiert, wie beispielsweise
On-Pitch-Spannungsverstärker oder
-Erfassungsverstärker. „On-Pitch" bedeutet, dass jede
Spaltenadresse einen eigenen Spaltenverstärker aufweist, der derselben
zugeordnet ist, d. h. bei einer Seitenlänge von n gibt es n Verstärker, die
parallel arbeiten. Zum Lesen von Speicherzellen, die ein Widerstandselement
mit der Hilfe von Spannungsverstärkern
aufweisen, kann eine Spannungsdifferenz an einer aktiven Bitleitung
und einer benachbarten Bitleitung, die als eine Referenz verwendet
wird, zu der Differenz zwischen der Speicherbereichsbetriebsspannung
und Masse verstärkt
werden.
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Bei
der nachfolgenden Beschreibung der Zeitdiagramme in 2 und 3 wird
angenommen, dass das Speichergerät
in dem Fall von 2 ein CBRAM bzw. in dem Fall
von 3 ein PCRAM ist. Ferner wird angenommen, dass
das Speichergerät
Erfassungsverstärker
aufweist, die Gruppen von Speicherzellen zugewiesen sind, die beispielsweise durch
einen Schalter mit/von den Speicherzellen verbunden oder abgetrennt
werden können.
Zudem beruht die folgende Beschreibung von 2 und 3 auf
der Annahme, dass das Speichergerät eine Steuerschaltung aufweist,
die konfiguriert ist, um den Schalter zu steuern und um Steuerbefehle
zum Lesen und Schreiben zu den Speicherzellen einzuleiten. Die Steuerschaltung
kann ferner konfiguriert sein, um den Schalter zu öffnen, um
die Speicherzelle elektrisch von dem Erfassungsverstärker abzutrennen,
und um den Schalter auf einen Vorladebefehl hin erneut zu schließen, um
die Speicherzelle und den Erfassungsverstärker zu verbinden. Obwohl diese
Annahmen das Verständnis
der folgenden Beschreibung erleichtern, ist zu beachten, dass andere Implementierungen
ebenfalls möglich
sind.
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Unter
Bezugnahme auf 2 wird ein Verfahren zum Betreiben
einer integrierten Schaltung einschließlich des Schrittes eines Schreibens
zu einer Speicherzelle eines CBRAM mit einem Zeitdiagramm erläutert, das
ein Differenztaktsignal 10 mit einem positiven Takt und
einem jeweiligen negativen Takt aufweist. Das Zeitdiagramm weist
10 Perioden des Differenztaktsignals 10 auf, die mit 0–10 aufgezählt sind.
Ferner ist eine Befehlssequenzzeile 12 gezeigt, die einen
Aktivierungsbefehl (ACT, ACT = activate = aktivieren) 12a,
einen Nichtoperationsbefehl (NOP, NOP = non-Operation command) 12b,
einen Schreibbefehl (WR, WR = write = schreiben) 12c und einen
Vorladebefehl (PRE, PRE = precharge = vorladen) 12d aufweist.
Die Daten, die zu der Speicherzelle geschrieben werden sollen, sind
in der Datenzeile 14 gezeigt. Zeile 16 zeigt die
Schlüsselwörter der
jeweiligen Operationen und zeigt die Dauer derselben. Im Detail
sind die Leseoperation 16a, das simultane Erfassen und
Löschen 16b von
Zellen, das Programmieren 16c von Zellen auf einen PRE-Befehl 12c hin und
schließlich
das Schließen 16d der
aktivierten Wortleitung gezeigt. Der Spannungs- oder Signalpegel
der Bitleitung ist für
zwei Fälle
gezeigt. Fall 18a bezieht sich auf den Fall, bei dem abhängig von
den Daten 32, die geschrieben werden sollen, der logische
Zustand der Speicherzelle in den zweiten logischen Zustand geändert 33 wird – d. h.,
in dem Fall des CBRAM zu dem niederohmigen Zustand, und bei dem
eine so genannte SET-Operation
durchgeführt wird.
Kurve 18b zeigt den Bitleitungspegel für den anderen Fall, falls abhängig von
den Daten, die geschrieben werden sollen, der logische Zustand des Speicherzustands
in dem ersten logischen Zustand gehalten wird. Für sowohl den Fall 18a,
bei dem die Speicherzelle in den zweiten logischen Zustand geändert wird,
als auch 18b, bei dem die Speicherzelle in dem ersten logischen
Zustand gehalten wird, ist die Situation an dem Erfassungsverstärker (SA;
SA = sense amplifier) in den Kurven 20a bzw. 20b gezeigt. Die
Kurve 20a zeigt den Spannungspegel an dem Erfassungsverstärker, falls
der logische Zustand, der zu der Speicherzelle geschrieben werden
soll, der niederohmige Zustand ist. Die Kurve 21b zeigt
den Spannungspegel an dem Erfassungsverstärker, falls der logische Zustand,
der zu der Speicherzelle geschrieben werden soll, der hochohmige
Zustand ist. Das Zeitintervall tRAS 26 zeigt
die so genannte Zeilenzugriffsübernahmezeit
bzw. Zeilenzugriff-Strobe-Zeit (RAS
= row access strobe = Zeilenzugriffsübernahme), die hinsichtlich
DRAM-Zeitcharakteristika die Zeit zwischen einem Aktivierungsbefehl
und einem Vorladebefehl angibt. Ferner kann das Zeitintervall tRP 28 die Zeilenvorladezeit genannt
werden (RP = row precharge) und gibt hinsichtlich DRAM-Zeitverläufen die
Zeit an, die benötigt
wird, um die Bitleitungen vorzuladen. Die Zeitintervalle tRAS 26 und tRP 28 bilden
das Zeitintervall tRC 30, die so
genannte Zeilenzykluszeit (RC = row cycle), die hinsichtlich DRAM-Zeitverläufen die
minimale Zeit zwischen zwei Aktivierungsbefehlen angibt.
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Bei
dem CBRAM kann der hochohmige Zustand den oben erwähnten ersten
Zustand darstellen, dessen jeweiliger Spannungspegel schwieriger und
zeitraubender zu erreichen ist als der niederohmige Zustand, der
wiederum dem zweiten logischen Zustand zugeordnet sein kann. Die
LÖSCHEN-Operation,
d. h. die Änderung
des logischen Zustands des CBRAM von dem niederohmigen Zustand in
den hochohmigen Zustand, ist aufgrund einer hohen Spannung, die
an eine niederohmige Zelle angelegt sein kann, schwieriger anzunehmen.
Die Änderung ist
deshalb pegelkritisch.
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Ein
DRAM-ähnliches
Schreiben zu einer derartigen CBRAM-Zelle kann von Außen betrachtet erreicht werden,
wie es im Folgenden beschrieben ist. Nach einem Anlegen eines ACT-Befehls 12a wird eine
Speicherzelle oder eine Mehrzahl von Speicherzellen, die mit einer
Wortleitung verbunden sind, wie beispielsweise eine Seite, ausgewählt und
wird der vorliegende logische Zustand der jeweiligen Speicherzellen über die
jeweiligen Bitleitungen ausgelesen, die mit den zugeordneten Erfassungsverstärkern verbunden
sind. Der logische Zustand kann nun in dem Erfassungsverstärker verstärkt werden,
wobei nach dem Verstärken
des vorliegenden logischen Zustands der Erfassungsverstärker und
die Bitleitung abgetrennt werden. Bei einer herkömmlichen DRAM-Technologie stellen
hohe Spannungen, die an den Speicherzellen anliegen, die Ladungen
der Speicherzellen wieder her. Hohe Spannungen an Widerstandsspeicherzellen,
wie dieselben beispielsweise bei dem vorliegenden Ausführungsbeispiel
betrachtet werden, bewirken jedoch eine Belastung für die Zellen,
d. h. beschädigen
die Speicherzellen. Folglich ermöglicht
ein Abtrennen des Verstärkers
von der Bitleitung nach dem Verstärkungsprozess ein Verringern
der Belastung, die an die Zellen angelegt wird. Gemäß einigen
Ausführungsbeispielen
wird diese Wirkung zum Realisieren des Schreibzugriffs ausgenutzt.
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Bei
einer DRAM-Technologie wird mit einem Anlegen eines AKTIVIEREN-Befehls
eine Zeilenadresse ausgewählt
und werden die jeweiligen Speicherzellen in die jeweiligen Verstärker ausgelesen. Da
das Verstärken
der kleinen Signale der DRAM-Speicherzellen
etwas Zeit benötigt,
ist die Zeilenzugriffszeit herkömmlicherweise
länger
als die Spaltenzugriffszeit. Nach einem Anlegen eines ACT-Befehls 12a können ein
NOP-Befehl 12b und ein
WR-Befehl 12c folgen. Gerade nach einem Einsetzen des Schreib-
oder jeweiligen Lesebefehls wird die Spaltenadresse vorgelegt und
kann deshalb die Spaltenadresse starten.
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Gemäß einem
Ausführungsbeispiel
wird die obige Anforderung, eine DRAM-Leistungsfähigkeit durch eine Verwendung
eines nichtflüchtigen
Speichers zu emulieren, auf die folgende Weise kopiert. Alle Speicherzellen
einer ausgewählten
Seite werden nach einem Empfangen eines ACT-Befehls in den zugeordneten
Erfassungsverstärkern
ausgelesen. Danach können
die Erfassungsverstärker
elektrisch von der Bitleitung und den Speicherzellen abgetrennt werden.
Nach der Abtrennung wird der Spaltenzugriff, der in einer kurzen
Zeitperiode durchgeführt werden
muss, mit den Daten, die zu bestimmten Spaltenadressen der aktivierten
Seiten geschrieben werden sollen, durch ein Zugreifen auf die abgetrennten
Erfassungsverstärker
und nicht die Speicherzellen selbst durchgeführt. Die Daten, die aus den
Speicherzellen gelesen werden, auf die kein Schreibzugriff stattfindet,
können
unverändert
in dem jeweiligen Erfassungsverstärker verbleiben. Die Bitleitungen, und
daher die Speicherzellen, bleiben abgetrennt, wie es erforderlich
ist. Somit können
sowohl Lese- als auch Schreibzugriffe auf bestimmte Adressen auf
der aktivierten Seite in genau der gleichen Weise und insbesondere
mit der gleichen Frequenz wie bei einem DRAM durchgeführt werden.
Anders ausgedrückt
werden bei dieser Stufe des Schreibzugriffs die Daten 14,
die geschrieben werden sollen, lediglich zu den jeweiligen Erfassungsverstärkern der
aktivierten Seite geschrieben. Die Speicherzellen werden durch die
Daten nicht beeinflusst. Dies ist durch die Kurven 20a und 20b gezeigt,
die die Logikzustandsänderung
innerhalb der Erfassungsverstärker darstellen.
Die Kurven 20a und 20b zeigen den Spannungspegel
an dem Erfassungsverstärkerknoten
abhängig
von dem logischen Zustand, der zu der jeweiligen Speicherzelle geschrieben
werden soll. Die genaue Spaltenadresse für einen nachfolgenden Schreibzugriff,
der durch einen Schreibbefehl 12c ausgelöst wird,
ist dann bekannt.
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Innerhalb
des Vorbereitungsschritts werden alle Speicherzellen der aktivierten
Seite in dem Fall des CBRAM in den niederohmigen Zustand geändert. Dies
wird durch ein Übertragen
dieser Speicherzellen in den niederohmigen Zustand vorgenommen. Abhängig von
dem vorliegenden logischen Zustand derselben, der ausgelesen und
temporär
gesichert wurde, werden jedoch lediglich derartige Speicherzellen
zu dem ersten logischen Zustand geändert, die sich nicht bereits
in dem ersten logischen Zustand befanden. Speicherzellen, die bereits
den ersten logischen Zustand aufweisen, werden in dem ersten logischen
Zustand gehalten, d. h. es wird keine Schreiboperation zu derartigen
Speicherzellen durchgeführt,
und dadurch wird keine Leistung für diese Zellen verbraucht.
Das heißt,
direkt nach dem Trennen des Erfassungsverstärkers und der Bitleitung voneinander,
um die Speicherzellen abzutrennen, werden alle Speicherzellen der
aktivierten Seite, die den ersten Zustand nicht aufweisen, überschrieben,
so dass dieselben den ersten logischen Zustand annehmen. Derartige
Speicherzellen einer aktivierten Seite, die bereits den ersten logischen
Zustand aufweisen, werden in dem ersten logischen Zustand gehalten. Aufgrund
der Trennung des Erfassungsverstärkers von
der Speicherzelle, die mit der Bitleitung verbunden ist, die zum
Erfassungsverstärker
führt,
kann der versteckte Schreibzugriff auf die Speicherzellen parallel
zu dem Erfassen des Erfassungsverstärkers und dem jeweiligen Schreibzugriff
auf den Erfassungsverstärker
durchgeführt
werden, wie es bei 16 beschrieben ist. Dieses parallele Wirksamsein
ist in dem Zeitintervall 16b schematisch gezeigt, das ein
Erfassen und Löschen
zu der gleichen Zeit zeigt. Nach dem Durchführen dieser Operation werden
alle Speicherzellen der aktivierten Seite „gelöscht" und weisen deshalb den ersten logischen
Zustand auf. Die verfügbare
Zeit zum Lesen und Löschen
der Speicherzellen, die nicht bereits den ersten logischen Zustand aufweisen,
beträgt
tRAS 26. Das Ergebnis des Lesens des
ersten logischen Zustands kann verwendet werden, um zu entscheiden,
welche der Speicherzellen von dem aktuellen logischen Zustand in
den ersten logischen Zustand geändert
werden sollen, und welche unverändert
belassen werden können,
weil dieselben bereits den ersten logischen Zustand aufweisen. Um
zu entscheiden, welche Speicherzellen bereits den ersten logischen
Zustand aufweisen, kann das Auslesen einen Vergleich des Speicherzellenzustands
mit einem Referenzsignal betreffen. Das Referenzsignal kann äquivalent
zu einem ersten oder einem zweiten logischen Zustand sein. Der Vergleich kann
beispielsweise mit einer Komparatoreinheit durchgeführt werden,
die unterscheiden kann, ob ein logischer Zustand in einer Speicherzelle
von einem Referenzzustand unterschiedlich ist.
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Nach
dem Abschluss aller Spaltenoperationen kann ein Zeilenvorladebefehl 12d (PRE-Befehl) durchgeführt werden,
um die aktivierte Seite zu schließen. Während des jeweiligen Zeitintervalls
tRP 28, das kürzer als das Zeitintervall
tRAS 26 ist, kann der zweite Teil
der Schreiboperation eingefügt
sein. Man erinnert sich, dass die Daten, die am Beginn des Schreibzugriffs
in die Erfassungsverstärker
ausgelesen wurden, Daten, die immer noch in denselben gespeichert
sind, oder Daten sein können,
die aus den jeweiligen Speicherzellen gelesen wurden und durch neue
Daten überschrieben
wurden, die zu den Speicherzellen geschrieben werden sollen. Bevor
der Auswahltransistor geschlossen wird, wird die Verbindung zwischen
dem Erfassungsverstärker
und der Bitleitung mit der gekoppelten Speicherzelle wieder eingerichtet,
wodurch sich die folgende Situation für den CBRAM ergeben kann.
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Eine
Seite der Speicherzelle, wie beispielsweise die Anode, weist eine
Spannung VPL > 0 auf. Wie
es oben beschrieben ist, wird nach dem Anlegen des AKTIVIEREN-Befehls
eine LÖSCHEN-Operation durchgeführt, an
deren Ende die Zelle hochohmig ist. Die Bitleitung wird am Ende
des LÖSCHEN-Prozesses
auf VPL gesetzt (siehe Kurve 18a, b in 2).
Die Spannungsdifferenz bei dem zugeordneten Differenz-Erfassungsverstärker beläuft sich
auf VPL-Masse-Spannung. Falls sich die Daten, die schließlich zu
den Speicherzellen geschrieben werden sollen, in dem hochohmigen
Zustand befinden, d. h. die Zelle nach dem VORLADEN-Befehl gelöscht werden
soll, beträgt
die Bitleitungsspannung VPL, entsprechend dem Zustand des Erfassungsverstärkers nach
dem letzten Schreibprozess. Deshalb beträgt die Spannung über die
Zelle 0 Volt und es wird keine LÖSCHEN-Operation
ausgelöst.
Somit wird die Speicherzelle nicht belastet. Mittels des ersten Schreibvorgangs
am Anfang befindet sich die Zelle bereits in einem gelöschten Zustand,
so dass das Ziel durch den vorhergehenden versteckten Schreibzugriff
erreicht wurde.
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Wenn
gemäß den Daten,
die geschrieben werden sollen, die Speicherzelle programmiert werden
soll (SETZEN-Operation), d. h. die Zelle den niederohmigen oder
den zweiten Zustand annehmen soll, dann beträgt die Bitleitungsspannung,
die durch den Zustand des Erfassungsverstärkers nach dem letzten Schreibprozess 20a gegeben
ist, Masse. Deshalb beträgt
die Spannung über
die Speicherzelle VPL und es wird eine Programmieroperation ausgelöst, um den
logischen Zustand der Speicherzelle von dem ersten in den zweiten
logischen Zustand zu ändern.
Es werden lediglich notwendige Speicherzellen überschrieben.
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Der
Puffer oder Erfassungsverstärker
ist in der Lage, die Daten, die am Anfang des Schreibzugriffs gelesen
werden, zumindest so lange zu speichern, bis ein Vorladebefehl durchgeführt wird,
so dass der logische Zustand einer Speicherzelle, zu der kein neuer
logischer zustand ge schrieben werden musste, nach einem Verbinden
des Puffers mit der jeweiligen Speicherzelle und einem Zurückschreiben
des jeweiligen logischen Zustands abhängig von dem gespeicherten
logischen Zustand erneut den korrekten logischen Zustand derselben
aufweist. Das heißt,
Speicherzellen von Spaltenadressen einer Seite, auf die kein externer
Schreibzugriff stattfindet, weisen nach einem Fertigstellen des
vollständigen Schreibzugriffs
wieder den anfänglichen
logischen Zustand derselben auf.
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Wie
es oben beschrieben ist, kann der Spaltenzugriff, der innerhalb
eines kleines Zeitbudgets bzw. Zeitrahmens durchgeführt werden
kann, auf einen Schnittstellenabschnitt beschränkt sein, der sich bis einschließlich zu
dem Erfassungsverstärker
erstreckt. Nach einem Lesen des vorliegenden logischen Zustands
einer Speicherzelle können
der Erfassungsverstärker
und die Bitleitungen abgetrennt worden sein. Somit können sowohl
Lese- als auch Schreibzugriffe auf die aktivierte Seite auf genau
die gleiche Weise durchgeführt
werden, d. h. durch ein Zugreifen auf den Puffer des Erfassungsverstärkers und
insbesondere mit der gleichen Frequenz wie bei einem DRAM.
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Zu
der gleichen Zeit, d. h. während
des oben erwähnten
Lese- oder Schreibzugriffs auf den Puffer des Erfassungsverstärkers oder
direkt nachdem die Bitleitungen abgetrennt wurden, kann ein Schreibzugriff
ausgelöst
oder vorbereitet werden. Zum Beispiel werden alle Speicherzellen
in einen vorbestimmten Zustand geschaltet, der eine schnellere Änderung
zu dem anderen Zustand ermöglicht
als umgekehrt. Insbesondere sind eventuell bloß diese Zellen bei dem Auslöse- oder
Vorbereitungsprozess betroffen, die nicht bereits den ersten logischen
Zustand aufweisen. Die zuletzt genannten Speicherzellen können durch
eine Verwendung des Ergebnisses des Auslesens bestimmt werden, das
den Abtrennungen der Bitleitung von dem Erfassungsverstärker vorangeht, wie
beispielsweise durch einen Vergleich der logi schen Zustände des
Ausleseergebnisses der Speicherzelle durch eine Verwendung von zugeordneten Komparatoreinheiten.
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Die
Speicherzellen, die bei der Vorbereitung betroffen sind, werden
von einem aktuellen Zustand in den vorbestimmten Zustand geschaltet,
ein Prozess, der zeitraubender und/oder pegelkritischer zu erzielen
ist als der umgekehrte Prozess eines Schaltens der Zellen von dem
vorbestimmten Zustand in den anderen Zustand. Für einen CBRAM ist die zeitraubendere
Zustandsänderung
LÖSCHEN,
gemäß der ein
hoher Spannungspegel an eine niederohmige Zelle angelegt werden
muss, was schwierig sein kann, den jeweiligen Spannungspegel anzunehmen.
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Bei
einem PCRAM lautet dieser zeitraubendere Prozess SETZEN, der beispielsweise
mehr als 150 Nanosekunden benötigen
kann, was zeitkritisch sein kann. In 3 ist ein
Verfahren zum Schreiben zu einer Speicherzelle für einen PCRAM gezeigt. Das Zeitdiagramm
in 3 zeigt ähnlich 2 einen
Differenztakt 10 und eine Befehlszeile 12 mit
dem jeweiligen ACT-Befehl 12a, NOP-Befehl 12b,
WR-Befehl 12c und einem PRE-Befehl 12d. Ferner
ist der Spannungspegel an der Bitleitung für beide oben erwähnten Fälle 22a und 22b gezeigt.
Der Spannungspegel der Erfassungsverstärkerknoten ist mit den jeweiligen
zwei Kurven 24a und 24b angegeben, die den zwei
möglichen
Zuständen
entsprechen, die zu der Speicherzelle geschrieben werden sollen.
Abgesehen davon sind das Zeitintervall tRAS 26,
das Zeitintervall tRP 28 und das
Zeitintervall tRC 30 gezeigt. Die Zeitlinie 17 mit
den Schlüsselwörtern beschreibt
die tatsächliche
durchgeführte
Operation und die Dauer derselben, d. h. die Leseoperation 17a,
das simultane Erfassen und Setzen 17b von Zellen, das Rücksetzen 17c von
Zellen auf einen PRE-Befehl 12d hin und das Schließen 17d der
Wortleitung.
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Für den PCRAM
gibt es wiederum zwei Schreibzugriffe, SETZEN und RÜCKSETZEN,
wobei die SETZEN-Operation zeitraubender ist, d. h. es dauert eine
längere
Zeit, um den PCRAM in einen niederohmigen, z. B. kristallinen, Zustand
zu bringen, als die umgekehrte RÜCKSETZEN-Operation.
Nach einem Anlegen einer SETZEN-Operation kann eine PCRAM-Speicherzelle einen
niederohmigeren Zustand als nach dem Anlegen der RÜCKSETZEN-Operation
aufweisen, was wiederum zu einem hochohmigen Zustand der Speicherzelle
führen kann.
Das heißt,
in dem Fall des PCRAM entspricht der oben erwähnte erste logische Zustand
dem niederohmigen Zustand, der durch ein Anlegen einer SETZEN-Operation
an die Speicherzelle erreicht werden kann.
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Wie
es in 3 beschrieben ist, werden nach dem Anlegen eines
ACT-Befehls 12a, der von einem NOP-Befehl 12b und
einem nachfolgenden WR-Befehl 12c gefolgt sein kann, die
Speicherzellen zu einem Puffer ausgelesen, der wiederum ein Differenz-Erfassungsverstärker sein
kann. Nach dem Lesen des Inhalts der Speicherzellen werden die Erfassungsverstärker von
den zugeordneten Bitleitungen abgetrennt. Folglich kann einerseits
der Spaltenzugriff, der innerhalb einer kleinen Zeitperiode durchgeführt werden
kann und deshalb zeitkritisch ist, auf einen Schnittstellenabschnitt
des PCRAM begrenzt sein, der sich bis einschließlich zu dem Erfassungsverstärker erstreckt,
und alle Speicherzellen können durch
ein Anwenden einer SETZEN-Operation parallel in den vorbestimmten,
d. h. in dem Fall des PCRAM den niederohmigen Zustand geschaltet
werden. Dies ist bei 17b schematisch gezeigt. Insbesondere
kann der Vorbereitungsschritt auf Speicherzellen beschränkt sein,
die den ersten logischen Zustand nicht bereits aufweisen. Das heißt, der
erste logische Zustand wird lediglich zu diesen Speicherzellen geschrieben,
die wiederum durch diese SETZEN-Operation
zu dem ersten logischen Zustand geändert werden. Die Speicherzellen,
die so vorbereitet werden sollen, können durch eine Verwendung
des Ergebnisses des Auslesens vor der Abtrennung der Bitleitungen
von dem Erfassungsverstärker
bestimmt werden, wie beispielsweise durch einen Vergleich der logischen
Zustände
der Speicherzelle, die in zugeordneten Analysierschaltungen oder
Komparatoreinheiten ausgelesen werden. Die anderen Speicherzellen,
d. h. diese, die bereits den ersten Zustand annehmen, können unverändert belassen
werden und es wird keine überflüssige Schreiboperation
an diesen Speicherzellen durchgeführt. Wie es bereits oben beschrieben
ist, kann dieser erste versteckte Schreibzugriff auf die Speicherzellen
parallel zu dem zeitkritischen Spaltenzugriff vorgenommen werden, der
auf die Erfassungsverstärker
begrenzt ist. Nach der Vorbereitungsoperation befinden sich die
gesamten Speicherzellen einer Seite in einem „monochromen" Zustand, d. h. dem
vorbestimmten Zustand. Das heißt,
der Inhalt aller Speicherzellen der Seite weist den gleichen logischen
Zustand auf. Die relevante Zeit für diese Operation ist durch
tRAS 26 angegeben.
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Nach
dem Abschluss aller Spaltenoperationen kann ein Zeilenvorladebefehl 12d,
der die aktivierte Seite schließt,
ausgelöst
werden. Dann kann der zweite, weniger zeitraubende oder einen weniger schwierig
anzunehmenden Spannungspegel aufweisende Schreibzugriff gestartet
werden. Bevor ein Auswahltransistor für die Speicherzellen eventuell
an der Seite geschlossen wird, wird die Verbindung zwischen dem
Erfassungsverstärker
und der Bitleitung erneut wieder eingerichtet. Die Anode der Speicherzellen
kann bei Masse liegen. Nach dem ACT-Befehl 12a wurde eine
SETZEN-Operation durchgeführt, möglicherweise
für die
gesamte Seite. Die Bitleitung wird nach einem Abschluss des SETZEN-Prozesses zu
Masse gesetzt. Deshalb beträgt
die Spannungsdifferenz der zwei Erfassungssignale bei dem Differenz-Erfassungsverstärker V-Masse,
wobei V > 0 gelten
kann.
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Wenn
eine SETZEN-Operation nach dem VORLADEN-Befehl 12d durchgeführt werden
soll, beträgt
die Bitleitungsspannung, die durch den Zustand des Erfassungsverstärkers nach
dem letzten Schreibprozess gegeben ist, Masse. Die Spannung über die
Zelle beträgt
somit 0 Volt und es wird keine SETZEN-Operation ausgelöst und die
Zelle wird ebenfalls nicht belastet. Durch den ersten Schreibvorgang
am Anfang befindet sich die Zelle bereits in einem SETZEN-Zustand,
dem ersten logischen Zustand oder dem Zustand, der zeitraubender
zu erreichen oder bei dem es schwieriger ist, den jeweiligen Spannungspegel
zu erreichen, und das Ziel wurde erreicht. Wenn eine RÜCKSETZEN-Operation 17c an
der Zelle durchgeführt
werden soll, beläuft
sich die Bitleitungsspannung, die durch den Zustand des Erfassungsverstärkers nach
dem letzen Schreibprozess 24a gegeben ist, auf V. Folglich
beträgt
die Spannung über
die Speicherzellen V und kann ein RÜCKSETZEN-Strom während eines
RÜCKSETZEN-Pulses 19 fließen, um
die Speicherzellen von dem ersten logischen Zustand, d. h. dem SETZEN-Zustand,
zu dem zweiten logischen Zustand, d. h. dem RÜCKSETZEN-Zustand, zu ändern. Die
Zeit, die für
den zweiten Schreibzugriff verfügbar
ist, beträgt
tRP 28.
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Der
beschriebene Schreibzugriff kann ein Ändern lediglich von Zellen,
die den ersten Zustand nicht aufweisen, zu dem zweiten Zustand aufweisen, wodurch
ein Schreibbefehl vorbereitet wird. Die Speicherzellen werden eventuell
weniger belastet, weil kein Spannungs-/Stromfluss für diese
vorhanden ist, die bereits den ersten Zustand aufweisen. Zudem ist es
machbar, dass ein Spaltenzugriff zu 100 kompatibel mit einer DRAM-Spezifikation
durchgeführt
werden kann. Insbesondere können
die Zeitgebungen gleichermaßen
kritisch mit Bezug auf jeweilige Zeitgebungsperioden gewählt werden.
Das zeitraubendere Schreiben, d. h. SETZEN, in dem Fall eines PCRAM
und LÖSCHEN
in dem Fall eines CBRAM kann in Zeilenzeitbereiche verlagert werden,
die typischerweise weniger kritisch mit Bezug auf bestimmte Zeitgebungen
als Spaltenzeitbereiche spezifiziert sind. Anders ausgedrückt kann
durch die Unterteilung des Schreibzugriffs die zeitraubendere oder spannungspegelkritischere
Operation der längeren Zeit
(tRAS) zugeordnet werden, die weniger zeitraubende
oder spannungskritischere der kürzeren
(tRP). Es gibt beispielsweise bei einem
CBRAM zwei Schreibzugriffe, nämlich
LÖSCHEN
und PROGRAMMIEREN, und bei einem PCRAM gibt es SETZEN und RÜCKSETZEN.
In jedem Fall ist eine der zwei schwieriger durchzuführen, bzw.
zeitraubender zu erreichen und/oder weist einen Spannungspegel auf, der
schwierig anzunehmen ist. Während
des tatsächlichen
Schreibzugriffs nach der Vorbereitung der Speicherzellen befinden
sich Speicherzellen, die nicht beschrieben werden sollen, weil dieselben nämlich bereits
den richtigen Wert aufweisen, in dem vorbestimmten Zustand derselben
und müssen
nicht belastet werden. Das heißt,
es liegt kein Spannungsabfall/Stromfluss vor. Da der Erfassungsverstärker während des
Spaltenzugriffs kippt bzw. flipt, ist eventuell jedes Bit in dem
Erfassungsverstärker
automatisch korrekt, wenn die Seite geschlossen wird. Der Erfassungsverstärker kann
ohne Änderung
verwendet werden, um den Wert desselben in die Zelle zu schreiben.
Einerseits kann ein Seitenzugriff irgendeine Anzahl von Spaltenadressen
bis zu einer Spaltenadresse umfassen. Andererseits kann jede Zelle
maximal zweimal innerhalb eines Seitenzugriffs beschrieben werden,
was die Lebensdauer der Speicherzellen erhöht bzw. die Schreibbeständigkeit
erhöht.
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Anders
ausgedrückt
betrifft ein Ausführungsbeispiel
zum Betreiben einer integrierten Schaltung einschließlich des
Schritts des Schreibens eine Verlagerung der zeitraubenderen Schreiboperation
beispielsweise in Widerstandsspeicherzellen mit Spannungserfassungsverstärkern in
den weniger zeitraubenden Zeilenzeitbereich. Zudem kann verglichen mit
einem DRAM bei einem Trennen des Erfassungsverstärkers und der Bitleitung und
einem Verwenden der Erfassungsverstärker als einem Pufferspeicher ein
unveränderter
Spaltenzugriff möglich
sein. Die gelesenen Daten einer Speicherzelle können verglichen werden, ob
der gespeicherte logische Zustand der zeitraubend zu erreichende
ist oder nicht, und der Schreibzugriff kann durch ein Schreiben,
basierend auf einem Vergleich des ersten logischen Zustands, lediglich
zu derartigen Zellen der aktivierten Zelle, die den zweiten logischen
Zustand aufweisen, vorbereitet werden. Ein Ausführungsbeispiel für einen Schreibzugriff
betrifft ferner ein Unterteilen des Schreibzugriffs in unterschiedlich zeitraubende und/oder
spannungspegelkritische Zugriffe, die temporär getrennt sind, d. h. der
Vorbereitungsprozess und der folgende Umkehrprozess. Ferner werden
die Speicherzellen aufgrund geringerer Belastung und einer verbesserten
Beständigkeit
durch ein Schreiben am Ende des Seitenzugriffs geschützt. Wie
es oben beschrieben ist, kann der versteckte Schreibvorgang eine
Auswertung des gelesenen Werts einer Zelle nach dem Lesen derselben
betreffen, um zu entscheiden, ob der LÖSCHEN- oder SETZEN-Prozess
für diese
Speicherzelle durchgeführt
werden muss. Durch diese Maßnahme
müssen
Zellen, die sich bereits in dem LÖSCHEN- oder SETZEN-Zustand
befinden, nicht erneut beschrieben werden, wodurch sich Strom-/Leistungseinsparungen
und eine geringere Belastung für
die Speicherzellen ergeben können.
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Das
bedeutet, ein Ändern
lediglich derartiger Speicherzellen zu dem ersten logischen Zustand,
die nicht bereits den ersten logischen Zustand aufweisen, kann dazu
führen,
dass die Speicherzellen durchschnittlich weniger belastet werden.
Um den logischen Zustand der Speicherzelle zu ändern, kann beispielsweise
eine hohe Spannung an die Speicherzelle angelegt werden, was eine
Belastung für
die Speicherzelle bewirken kann. Dies bedeutet, dass die Beständigkeit
der Speicherzelle verlängert
werden kann. Zusätzlich
kann der Leistungsverbrauch des Zugriffs verringert werden, da abhängig von
dem anfänglichen
Speicherinhalt der Speicherzellen nicht alle Zellen geändert werden
müssen.
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Gemäß einem
weiteren Ausführungsbeispiel wird
ein Schreiben eines logischen Zustands in eine Mehrzahl von Speicherzellen
einer Speichervorrichtung, die mit einer Auswahlleitung bzw. einer
Erfassungsleitung verbunden ist, auf die folgende Weise erzielt.
Jede Speicherzelle kann einen von zwei oder mehr logischen Zuständen einnehmen,
wobei ein Schreiben eines ersten Zustands zu einer Speicherzelle
eine Zeit t1 benötigt,
was länger
als eine Zeit t2 ist, die benötigt
wird, um einen anderen logischen Zustand in die Speicherzelle zu
schreiben. Der Schreibprozess weist ein Auslesen des logischen Zustands einer
Mehrzahl von Speicherzellen, ein Vergleichen des logischen Zustands
jeder Speicherzelle mit einem logischen Referenzzustand in zugeordneten Komparatoren,
ein Schreiben des ersten Zustands zu Speicherzellen, die sich nicht
bereits in diesem Zustand befinden, basierend auf dem Ergebnis des Vergleichs
und ein Schreiben von Speicherzellen zu einem anderen logischen
Zustand als dem ersten Zustand basierend auf den Daten, die geschrieben
werden sollen, und/oder dem Ergebnis des Vergleichs auf.
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Gemäß einem
weiteren Ausführungsbeispiel kann
eine Speicherzelle einen von zwei logischen Zuständen, einen ersten und einen
zweiten logischen Zustand, annehmen, wobei eine Änderung von dem zweiten logischen
Zustand zu dem ersten logischen Zustand in der Speicherzelle eine
längere
Zeit benötigt
als die Änderung
von dem ersten logischen Zustand zu dem zweiten logischen Zustand.
Das Lesen kann mittels Leseschaltungen, wie beispielsweise Erfassungsverstärkern, durchgeführt werden,
von denen jeder mit/von einem jeweiligen Teilsatz der Speicherzellen
mittels eines jeweiligen Schalters, wie beispielsweise einem Transistor,
verbindbar und abtrennbar ist und als ein Speicherpuffer dient.
Nach einem Lesen der logischen Zustände einer Mehrzahl von Speicherzellen
werden die Ergebnisse dieses Lesens verwendet, um zu entscheiden,
welche der Speicherzellen von dem aktuellen logischen Zustand zu
dem ersten logischen Zustand geändert
werden sollen und welche unverändert
belassen werden, weil dieselben bereits den ersten logischen Zustand annehmen,
und die Änderung
der jeweiligen Speicherzelle wird durchgeführt. Dies kann ein Öffnen der zuvor
erwähnten
Schalter betreffen, um die Speicherzellen elektrisch von den Leseschaltungen
während Zustandsänderungen
abzutrennen. Anders ausgedrückt
nehmen abhängig
von dem logischen Zustand, der bereits in der Speicherzelle gespeichert ist,
wie derselbe bei dem Lesen der Speicherzellen erhalten wird, alle
Speicherzellen den ersten Zustand an. Nachdem die Speicherzellen
derart vorbereitet wurden, können
neue Daten, die geschrieben werden sollen, verwendet werden, um Daten,
die außerhalb
der Speicherzellen gepuffert sind, zu ändern oder zu überschreiben,
wie dieselben aus den Speicherzellen ausgelesen werden und in den
zuvor erwähnten
ausgelesenen Zellen resident sind. Die Daten, die geschrieben werden
sollen, können
bei mehreren Schreibbefehlen gesammelt werden. Innerhalb der gepufferten
Daten kann sich ferner der gepufferte Zustand einer bestimmten Speicherzelle
mehr als einmal ändern,
bevor die gepufferten Daten zurück zu
den Speicherzellen geschrieben werden. Die Änderung oder Überschreibung
kann durch ein Schreiben der geänderten
oder überschriebenen
Daten zu den Speicherzellen auf die Speicherzellen übertragen
werden. Erneut kann eine Auswertung der geänderten oder überschriebenen
Daten oder der Daten, die verwendet werden, um die ungeänderten,
gelesenen und gespeicherten Daten zu ändern oder zu überschreiben,
verwendet werden, um gemäß den Daten,
die aktuell außerhalb
der Speicherzellen gepuffert sind, den zweiten Schreibprozess auf
diese Speicherzellen zu beschränken,
die einen anderen Speicherzustand als den ersten Speicherzustand
annehmen müssen.
Erneut kann der zweite Schreibprozess ein Verbinden der Speicherzellen
mit den jeweiligen Ausleseschaltungen betreffen.
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Gemäß einem
anderen Ausführungsbeispiel kann
eine Mehrzahl von Speicherzellen in einer Seite angeordnet sein,
wobei diese Seite wiederum aus mehreren Segmenten mit einer bestimmten
Anzahl von Speicherzellen bestehen kann und wobei ein Schreiben
zu den Speicherzellen durchgeführt
werden kann, so dass jedes Segment der Seite nacheinander beschrieben
wird. Bis ein Segment beschrieben wurde, kann ein Signal, beispielsweise
ein Belegt-Signal, zu einer jeweiligen Steuerschaltung geliefert
werden, um anzugeben, dass der Schreibprozess für das Segment noch im Gang
ist. Dies kann für die
verschiedenen Segmente in Folge vorgenommen werden. Falls alle Speicherzellen
eines Segments bereits den ersten logischen Zustand zu der Zeit
aufweisen, zu der die Speicherzellen vorbereitet werden müssen, muss
keine derselben zu dem ersten logischen Zustand geändert werden
und das Signal kann unmittelbar angeben, dass das nächste Segment
beschrieben werden kann. Aufgrund dessen kann die Gesamtzeit zum
Schreiben dieses ersten Zustands zu den Speicherzellen einer Seite,
die eine Mehrzahl von Segmenten aufweist, verringert werden.
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Es
ist auch machbar, eines der versteckten Schreibkonzepte, die hierin
beschrieben sind, auch für
so genannte Strommodus-Erfassungsverstärker zu verwenden. Stromerfassungsverstärker weisen ein
wesentlich größeres Layout
als Spannungserfassungsverstärker
auf. Dies führt
zu der Tatsache, dass dieselben eventuell nicht on-pitch platziert
werden können
und die Bitleitungen, die zu einem Erfassungsverstärker gehören, sequentiell
eine nach der anderen ausgelesen werden. Das versteckte Schreibkonzept
kann jedoch immer noch wie beschrieben nach diesem sequentiellen
Lesen verwendet werden. Aber die DRAM-Zeitgebung, die den zeitlichen
Abstand zwischen dem Aktivierungsbefehl und dem ersten möglichen
Spaltenzugriff bestimmt, sollte entspannt werden.
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Es
ist ferner machbar, das versteckte Schreibkonzept für andere
Erfassungskonzepte zu verwenden, wie beispielsweise ein Stromverschiebungskonzept.
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4 zeigt
ein schematisches Blockdiagramm eines Speichergeräts zum Schreiben
zu einer Speicherzelle. Das Speichergerät kann eine Speicherzelle 120,
die in der Lage ist, einen ersten und einen zweiten logischen Zustand
anzunehmen, wobei eine Änderung
von dem zweiten logischen Zustand zu dem ersten logischen Zustand
länger
dauert als eine Änderung
von dem ersten logischen Zustand zu dem zweiten logischen Zustand,
und eine Leseschaltung 124 aufweisen, die beispielsweise
durch einen Schalter 122 mit der Speicherzelle 120 verbunden sein
kann. Zudem kann dasselbe eine Steuerschaltung 126 aufweisen,
die konfiguriert ist, um auf ein Aktivierungssignal hin eine Änderung
des logischen Zustands der Speicherzelle zu dem ersten logischen Zustand
einzuleiten oder dieselbe in dem ersten logischen Zustand zu halten,
abhängig
von dem gelesenen logischen Zustand der Speicherzelle 120.
Die Steuerschaltung kann ferner den logischen Zustand der Speicherzelle
zu dem zweiten logischen Zustand ändern oder dieselbe in dem
ersten logischen Zustand halten, abhängig von dem logischen Zustand, der
geschrieben werden soll. Die Leseschaltung 120 oder die
Steuerschaltung 126 können
eine Komparatoreinheit aufweisen, um den logischen Zustand des Speichers 120 zu
analysieren, und basierend auf dem Ergebnis kann die Steuerschaltung 126 den
logischen Zustand der Speicherzelle 120 zu dem ersten logischen
Zustand ändern
oder dieselbe in dem ersten logischen Zustand halten. Die Steuerschaltung 126 kann
ferner konfiguriert sein, um beispielsweise auf ein Aktivierungssignal
hin den Schalter 122 zu öffnen, um die Speicherzelle
elektrisch von der Leseschaltung abzutrennen, und um den Schalter
erneut zu schließen,
um die Speicherzelle und die Leseschaltung zu verbinden. Es ist
auch machbar, dass eine Rücksetzschaltung
(in 4 nicht gezeigt), die durch die Steuerschaltung 126 angewiesen
wird, den logischen Zustand der Speicherzelle zu dem ersten logischen
Zustand ändert
oder denselben in dem ersten logischen Zustand hält, abhängig von dem logischen Zustand
der gelesenen Speicherzelle.
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In 5 ist
exemplarisch ein Blockschaltungsdiagramm dargestellt, das ein Speichergerät zum Durchführen des
Verfahrens zum Betreiben einer integrierten Schaltung zeigt.
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Das
exemplarische Speichergerät
weist ein Speicherarray 50 auf, das eine Matrix aufweist,
die durch Wortleitungen 55a; 55b und Bitleitungen 60a; 60b; 60c; 60d gebildet
ist. Die Größe oder
ein Abschnitt des Arrays 50, das in 5 gezeigt
ist, ist lediglich ein Beispiel und kann verändert werden. Jede Speicherzelle 52a; 52b; 52c; 52d ist
mit einer Wortleitung und mit einer Bitleitung verbunden. Wie es
exemplarisch für
die Speicherzelle 52a gezeigt ist, kann jede Speicherzelle
einen Auswahltransistor 53a und ein Speicherelement 54a aufweisen.
Das Speicherelement 54b kann durch ein Widerstandsspeicherelement
gebildet sein, das auf einer Seite mit einem Anschluss eines schaltbaren
Wegs eines Auswahltransistors 53a und auf der anderen Seite
mit einem bestimmten Potential, wie beispielsweise Masse verbunden
ist. Der Auswahltransistor 53a wiederum kann einen zweiten
Anschluss eines schaltbaren Wegs aufweisen, der mit der Erfassungsleitung,
d. h. der Bitleitung 60a, verbunden ist, wobei ein Steueranschluss
des Auswahltransistors 53a mit der jeweiligen Auswahlleitung
oder Wortleitung 55a verbunden ist. Unter zusätzlicher
Bezugnahme auf 2 und 3 wird im
Folgenden der Betrieb des Speichergeräts erläutert. Nach einem Aktivieren 12a einer
Wortleitung wird der logische Zustand von jeder der Speicherzellen,
die mit dieser Wortleitung verbunden sind, zu den jeweiligen Differenz-Erfassungsverstärkern 66a; 66b ausgelesen 16a; 17a und
in denselben gespeichert. Durch ein Aktivieren der Wortleitung 0
(WL0) 55a beispielsweise wird der logische Zustand der
Speicherzellen 52a und 52c über die Bitleitungen 60a bzw. 60c zu
den jeweiligen Erfassungsverstärkern 66a und 66b ausgelesen 16a; 17a.
Zum Erfassen 16b; 17b benötigt der Differenz-Erfassungsverstärker zwei
Erfassungssignale, wobei z. B. ein Signal das Bitleitung-Wahr-Signal (BLT,
BLT = bit line true) 60a; 60c ist und das andere das
Bitleitung-Komplementär
(BLC, BLC = bit line complementary) 60b; 60d ist.
Bei dem oben beschriebenen Beispiel wird der Speicherzustand der Speicherzelle 50a durch
den Erfassungsverstärker 66a,
der mit der Speicherzelle 52a verbunden ist, über das
BLT 60a ausgelesen. Das BLC des Differenz-Erfassungsverstärkers 66a ist
mit der Speicherzelle 52b verbunden, die nicht aktiviert
ist. Die Differenz-Erfassungsverstärker 66a; 66b können von
den Bitleitungen des Speicherarrays durch Trennschalter 70a; 70b abgetrennt
werden. Eine Steuerschaltung 71 kann die Trennschalter 70a; 70b steuern.
Nach dem Lesen der Speicherzellen der aktivierten Seite und dem
Abtrennen der Erfassungsverstärker
von den Bitleitungen kann simultan zu dem Erfassen in den Erfassungsverstärkern der
versteckte Schreibvorgang 16b; 17b, um den logischen
Zustand der Speicherzellen zu dem ersten logischen Zustand zu ändern, ebenfalls
durch eine Steuerschaltung durchgeführt werden. Dies ist schematisch
durch die Kästen 75a; 75b dargestellt,
die angeben, dass für
einen PCRAM ein SETZEN-Puls 17b durchgeführt wird und
für einen
CBRAM eine Operation LÖSCHEN 16b durchgeführt wird.
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Die
Erfassungsverstärker 66a; 66b können herkömmliche
Erfassungsverstärker
sein, die kreuzgekoppelte p- und n-Kanal-Feldeffekttransistoren (p- und
n-Kanal-FET; FET = Field-Effect-Transistor) sowie einen Knoten 68a und 68b aufweisen.
Der Knoten 68a ist mit einer Steuerpegelpotentialquelle 96 (PCS)
verbunden, die Schaltungen und Verstärker 96a aufweisen
kann, um eine bestimmte Spannung zu erzeugen. Für den PCRAM kann der SETZEN-Puls
erzeugt werden und für
den CBRAM die notwendige Spannung V. Der Knoten 68b ist
mit einer Steuerbar-Potential-Quelle 94 (NCS) für das Erfassungssignal
gekoppelt, die beispielsweise einen Invertierer bzw. Inverter 94a aufweist.
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Ein
externer Schreibzugriff 90; 12b mit jeweiligen
Daten 92; 14 kann mit einer Schreiblogik 87 durchgeführt werden,
die einen Schreibtreiber 85 aufweist, der die Daten, die
geschrieben werden sollen, die zwei möglichen logischen Zustände, über zwei
verbindbare Wege 86a und 86b an Schalter 81a, 81b zu
den Erfassungsverstärkern 66a und 66b weiterleitet.
Die Schalter 81a und 81b können Transistoren sein, wobei
die Datenleitungen 86a und 86b mit einem Anschluss
des schaltbaren Wegs des Transistors 81a, 81b verbunden
sind und bei denselben ein zweiter Anschluss des schaltbaren Weges desselben
mit den jeweiligen Erfassungsverstärkern 66a, 66b verbunden
sein kann. Ein Steueranschluss der Transistoren 81a bis 81b kann
mit der so genannten Chipauswahlleitung 80 verbunden sein,
die die Datenleitung 86a und 86b mit den jeweiligen
Erfassungsverstärkern
verbindet, falls die Daten zu der zugeordneten Speicherzelle geschrieben
werden sollen. Das bedeutet, dass die Chipauswahlleitung als eine
Adressauswahlleitung wirkt.
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Während eines
Schreibzugriffs 12c können die
Daten, die zu einer bestimmten Adresse geschrieben werden sollen,
verwendet werden, um Daten, die in dem Erfassungsverstärker gepuffert
sind, zu ändern
oder zu überschreiben 32,
und die Daten, die geschrieben werden sollen, können in mehreren Schreibbefehlen
gesammelt werden. Die Daten, die am Anfang des Schreibzugriffs gelesen
und in dem Erfassungsverstärker
gespeichert werden, können nach
dem Anwenden des ACT-Befehls
in diesen Erfassungsverstärkern
gehalten werden, falls dieselben nicht durch Daten eines externen
Schreibzugriffs überschrieben
werden. Ferner kann sich innerhalb der gepufferten Daten der gepufferte
Zustand einer bestimmten Speicherzelle mehr als einmal ändern, bevor
die gepufferten Daten in dem Erfassungsverstärker zurück zu den Speicherzellen geschrieben werden.
Die Änderung
oder Überschreibung
kann nach einem Anwenden eines Vorladebefehls 12d und erneutem
Verbinden des Erfassungsverstärkers und
der Bitleitungen durch den Trennschalter auf die Speicherzellen
durch ein Schreiben der geänderten oder überschriebenen
Daten zu den Speicherzellen übertragen
werden. Die Daten von unveränderten Speicherzellen
können
ebenfalls zu den Speicherzellen zurück geschrieben werden. Wiederum
kann eine Auswertung der geänderten
oder überschriebenen Daten
oder der Daten, die verwendet werden, um die ungeänderten
Daten, die immer noch in dem Puffer gespeichert sind, zu ändern oder
zu überschreiben, verwendet
werden, um gemäß den Daten,
die aktuell in dem Erfassungsverstärker gepuffert sind, den zweiten
Schreibprozess auf diese Speicherzellen einzuschränken, die
einen anderen Speicherzustand als den ersten logischen Speicherzustand
angenommen haben. Der zweite Schreibprozess kann erneut ein Verbinden
der Speicherzellen mit den jeweiligen Ausleseschaltungen und ein Überschreiben,
wie es oben beschrieben ist, von lediglich notwendigen Speicherzellen
betreffen. Danach kann die Wortleitung, beispielsweise 55a,
geschlossen werden 16d; 17d.
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Das
Auslesen der Speicherzellen einer aktivierten Seite am Anfang kann
einen Vergleich des logischen Zustands der Speicherzellen mit dem
Referenzsignal betreffen. Das Referenzsignal kann äquivalent
zu einem ersten oder einem zweiten logischen Zustand sein. Der Vergleich
kann beispielsweise mit einer Komparatoreinheit oder einer Analysatorschaltung
durchgeführt
werden, die unterscheiden kann, ob ein logischer Zustand in einer
Speicherzelle sich von einem Referenzzustand unterscheidet. Die
Komparatoreinheit ist in 5 nicht gezeigt, aber kann mit
einer Steuereinheit 71 verbunden sein, die den ersten versteckten
Schreibzugriff durchführt,
dargestellt durch die Kästen 75a; 75b.
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Gemäß einem
Ausführungsbeispiel
kann ein Speichergerät
oder eine Speichervorrichtung Halbleiterelemente oder Schaltungen,
Ausleseschaltungen, aufweisen, die zum Vergleichen oder Auswerten
des logischen Zustands einer Mehrzahl von zugeordneten Speicherzellen
in der Lage sind. Basierend auf dem Ergebnis dieses Vergleichs oder
dieser Auswertung wird der erste Zustand bzw. der erste logische Zustand
lediglich zu Speicherzellen geschrieben, die den ersten logischen
Zustand nicht bereits aufweisen. Die Speichervorrichtung kann eine
Mehrzahl von Speicherzellen aufweisen, die zum Annehmen und Speichern
eines ersten und eines zweiten logischen Zustands in der Lage sind,
wobei eine Änderung
von dem zweiten logischen Zustand zu dem ersten logischen Zustand
eine längere
Zeit benötigt
als eine Änderung
von dem ersten logischen Zustand zu dem zweiten logischen Zustand.
Trennungsschalter können
zwischen die Ausleseschaltungen und die zugeordneten Speicherzellen
geschaltet sein. Eine Steuerschaltung kann die Trennschalter sowie
das Überschreiben
der gepufferten Daten in den Ausleseschaltungen durch eine Verwendung
der Daten, die geschrieben werden sollen, steuern, um die oben erwähnte Schreibprozedur
zu steuern.
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5 ist
ein exemplarischen Blockschaltungsdiagramm, das vier Speicherzellen
darstellt, die mit Spannungsverstärkern durch vier Bitleitungen verbunden
sind, die als zwei Bitleitungspaare organisiert sind. Die Spannungsversorgungen
sind mit PCS und NCS bezeichnet. Trennschalter können mit Spannungsverstärkern von
der Bitleitung gekoppelt sein. Die Schaltungen für den ersten Schreibzugriff können in
dem Bitleitungsbereich angeordnet sein, der zweite Schreibzugriff
kann global gesteuert sein.
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Das
Speichergerät
mit der Speicherzelle oder der Mehrzahl von Speicherzellen kann
in einer integrierten Schaltung (IC) angeordnet sein, die eine Logikschaltungsanordnung
aufweisen kann. Die Schaltungsanordnung kann beispielsweise einen oder
mehrere Prozessoren umfassen. Der Prozessor kann eine Zentralprozessoreinheit
(CPU) oder ein Digitalsignalprozessor (DSP) sein. Die Schaltungsanordnung
kann ferner eine kundenspezifische Logik umfassen, was beispielsweise
anwendungsspezifische integrierte Schaltungen (ASIC) und/oder eine programmierbare
Gatterlogik (PAL, PAL = programmable gate logic), ein feldprogrammierbares
Gatterarray (FPGA, FPGA = field-programmable-gate-array), ein komplex
programmierbares Logikbauelement oder eine Speichersteuerung bedeutet. Es
ist auch machbar, dass die integrierte Schaltung zusätzliche
herkömmliche
Speichergeräte
umfasst, beispielsweise DRAM-Speicher oder einen herkömmlichen
Flash-Speicher.
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6 zeigt
exemplarisch eine Simulation des oben erwähnten versteckten Schreibkonzepts
für einen
CBRAM. Die Spannungspegel für
das Bitleitung-Komplementär 100a,
das Bitleitung-Wahr 100b und über eine Speicherzelle, die
mit einer „0" als einem logischen
Zustand 105a und einer „1" als einem anderen logischen Zustand 105b beschrieben
werden soll, sind gezeigt. Die jeweiligen Operationen lauten Lesen 107,
Erfassen 108, paralleles Löschen von Zellen 111,
Kippen des Erfassungsverstärkers durch
Schreiben 109 und Vorladen 110.
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7 zeigt
ein schematisches Blockdiagramm eines Computers 200 oder
eines Computersystems, das eine Zentralverarbeitungseinheit (CPU) 210,
ein Speichergerät 220,
ein Ausgabegerät 240, ein
Eingabegerät 230 und
möglicherweise
ein Peripheriegerät 250 aufweist.
Das Speichergerät 220 kann
eine Speicherzelle aufweisen, die in der Lage ist, einen ersten
und einen zweiten logischen Zustand anzunehmen, wobei eine Änderung
von dem zweiten logischen Zustand zu dem ersten logischen Zustand
länger
dauert als eine Änderung
von dem ersten logischen Zustand zu dem zweiten logischen Zustand.
Ferner eine Leseschaltung, die mit der Speicherzelle verbindbar
ist, und eine Steuerschaltung, die konfiguriert ist, um abhängig von
dem logischen Zustand der gelesenen Speicherzelle eine Änderung
des logischen Zustands der Speicherzelle zu dem ersten logischen
Zustand oder ein Halten des logischen Zustands der Speicherzelle
in dem ersten logischen Zustand zu bewirken, und abhängig von
dem logischen Zustand, der geschrieben werden soll, eine Änderung
des logischen Zustands der Speicherzelle zu dem zweiten logischen
Zustand oder ein Halten des logischen Zustands der Speicherzellen
in dem ersten logischen Zustand zu bewirken.
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Es
ist zu beachten, dass in einem typischen Fall ein Ausführungsbeispiel
der Erfindung Leistungs- oder Zeiteinsparungen oder eine erhöhte Beständigkeit
oder eine Kombination derselben erreichen kann.
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Die
Ausführungsbeispiele,
die mit Bezug auf die Figuren umrissen sind, können auch auf Technologien
angewandt werden, bei denen eine erste Menge an Energie für eine Änderung
von dem zweiten logischen Zustand zu dem ersten logischen Zustand verwendet
wird und ein Aufwenden dieser ersten Menge an Energie zu einer Änderung
führt,
die längere
Zeit dauert als eine Änderung
von dem ersten logischen Zustand zu dem zweiten logischen Zustand.
Aber die Technologien können
eine unterschiedliche Konfiguration ermöglichen, wobei die Zeit für eine Änderung
von dem zweiten logischen Zustand zu dem ersten logischen Zustand,
die eine zweite Menge an Energie aufwendet, die gleiche Zeit wie
eine Änderung
von dem ersten logischen Zustand zu dem zweiten logischen Zustand
dauern kann. Ähnliche
Betrachtungen gelten für
ein Austauschen des ersten und des zweiten Zustands.
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Während das
Vorhergehende insbesondere mit Bezug auf spezielle Ausführungsbeispiele
desselben gezeigt und beschrieben wurde, wird Fachleuten auf dem
Gebiet ersichtlich, dass verschiedene andere Änderungen an der Form und an
Einzelheiten vorgenommen werden können, ohne von der Wesensart
und dem Schutzbereich derselben abzuweichen. Es ist zu erkennen,
dass verschiedene Änderungen
bei einem Anpassen an unterschiedliche Ausführungsbeispiele vorgenommen
werden können,
ohne von den breiter gefassten Konzepten abzuweichen, die hierin
offenbart und durch die folgenden Ansprüche eingeschlossen sind.