DE69121925T2

DE69121925T2 - Multitor-RAM und Datenverarbeitungseinheit

Info

Publication number: DE69121925T2
Application number: DE69121925T
Authority: DE
Inventors: Kenji Sakaue
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-01-30
Filing date: 1991-01-30
Publication date: 1997-02-20
Anticipated expiration: 2011-01-31
Also published as: DE69121925D1; KR950000502B1; KR910014943A; JPH03224197A; EP0440191B1; EP0440191A3; US5276837A; EP0440191A2

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Mehrfachparallelschnittstellen/Mehrfachparallelschnittstellen -RAM-Speicher, bei dem sich der Lese/Schreibbetrieb selbst dann durchführen läßt, wenn ein Taktsignal zum Festlegen eines Lesezeitablaufs keine Beziehung mit einem anderen Taktsignal zum Festlegen eines Schreibzeitablaufs im Hinblick auf die Frequenz und die Synchronisierung aufweist, und eine Informationsverarbeitungseinheit, in der Daten über den Mehrfachparallelschnittstellen-RAM-Speicher zwischen zwei Geräten übertragen werden.
Allgemein wird der Betrieb, bei dem Daten aus einem Gerät A in einem Mehrfachparallelschnittstellen-RAM-Speicher gespeichert werden und die gespeicherten Daten ausgelesen werden und an ein Gerät B weitergeleitet werden, oft dann ausgeführt, wenn die Datenübertragung zwischen dem Gerät A und dem Gerät B in der Informationsverarbeitungseinheit erfolgt.
Beispielsweise wird eine bekannte Struktur zum Durchführen der oben erläuterten Datenübertragung unter Bezug auf die Fig. 1 wie folgt erläutert.
Die Fig. 1 zeigt einen Fall, in dem Daten, die in einem Gerät unter Betrieb mit einem Taktsignal CK1 gespeichert sind, an ein anderes Gerät B übertragen werden, das mit einem Taktsignal CK2 betrieben wird, das keine Beziehung zu dem Signal CK1 aufweist, und diese in einem Doppel- Parallelschnittstellen-RAM-Speicher 1 gespeichert werden, damit die Daten für die Verarbeitung in dem Gerät B benützt werden. Weiterhin zeigt die Fig. 2 ein Zeitablaufdiagramm für die in Fig. 1 gezeigten Signale.
Wie in Fig. 1 gezeigt ist, ist das Gerät A mit einem Register RA versehen, damit 16-Bit-Daten dem Gerät B synchron mit dem Taktsignal CK1 zugeführt werden. Weiterhin weist das Gerät B den Doppel-Parallelschnittstellen-RAM-Speicher 1 auf, der aus einem Feld mit 32 Bit und 16 Worten als Registergruppe gebildet ist. Der Doppel-Parallelschnittstellen-RAM-Speicher 1 verarbeitet 32 Bitdaten synchron mit dem Taktsignal CK2, das durch Untersetzen des Taktsignals CK1 auf eine halbe Frequenz in einem Frequenzteiler 2 gebildet wird. Anders ausgedrückt, werden die 32-Bitdaten mit zweifacher Breite im Vergleich zu den 16-Bitdaten in dem Gerät A mit halber Verarbeitungsgeschwindigkeit im Vergleich zu einer Verarbeitungsgeschwndigkeit in dem Gerät A verarbeitet.
Zum Abgleichen des Zeitablaufs bei der Datenübertragung zwischen dem Gerät A und dem Gerät B weist das Gerät B weiterhin die Pufferregister R1, R2 auf, die parallel zueinander zum Abgleichen der Datenbreite und des Betriebszeitablaufs verbunden sind. Die in dem Register RA gespeicherten 16-Bitdaten werden in dem Pufferregister R1, R2 in Stufen sychron zu dem Taktsignal CK1 zugeführt.
Zusätzlich ist in dem Gerät B ein Steuerabschnitt 3 zum Steuern der 16-Bitdaten-Übertragung von den Registern R1, R2 zu dem Doppel-Parallelschnittstellen-RAM-Speicher 1 vorgesehen, sowie der 32-Bitdaten-Übertragung von dem Zweifachanschluß-RAM-Speicher 1 zu dem Gerät B. Der Steuerabschnitt erzeugt ein Schreibsignal W1 sychron zu dem Taktsignal CK2 für das Pufferregister RA1 und erzeugt auch ein invertiertes Signal W2 des Schreibsignals W1 für das Pufferregister R2. Demnach werden die ersten vorgeschriebenen 16 Bitdaten zu D1, die in dem Register RA gespeichert sind, zunächst dem Pufferregister R1 synchron mit einer führenden Flanke des Schreibsignais W1 zugeführt. Anschließend wird der Schreibbetrieb synchron mit der ersten fallenden Flanke des Startsignals W1 abgeschlossen, nach der führenden Flanke, wobei die in dem Register RA gespeicherten zweiten 16- Bitdaten D2 dem Pufferregister R2 synchron mit der führenden Flanke des invertierten Schreibsignals W2 zugeführt werden.
Die jeweils in dem Pufferregister R1, R2 gespeicherten Daten werden synchron mit dem Schreibsignal W1 und dem invertierten Schreibsignal W2 stufenweise ausgelesen und miteinander zun Bilden der 32-Bitdaten gekoppelt, die dem Eingangsanschluß des Doppel-Parallelschnittstellen-RAM-Speichers 1 zugeführt werden. Anschließend werden die 32-Bitdaten in dem Doppel- Parallelschnittstellen-RAM-Speicher 1 synchron mit dem Taktsignal CK2 gespeichert, sowie unter Steuerung eines Lesefreigabesignals RE und eines Leseadressensignals RA für den Einsatz bei der Verarbeitung in dem Gerät B.
Jedoch sind für den Aufbau des oben erläuterten Systems Elemente wie beispielsweise die Pufferregister R1, R2 erforderlich, damit der Zeitablauf der Datenübertragung abgestimmt wird, wenn die Datenübertragung über den Doppel Parallelschnittstellen-RAM-Speicher 1 zwischen den Geräten A, B durchgeführt wird, die jeweils gemäß den Taktsignalen CK1, CK2 betrieben werden, die keine Beziehung zueinander aufweisen.
Die Fig. 3 zeigt ein der Fig. 1 entsprechendes Blockschaltbild zum Darstellen eines anderen bekannten Systems, bei dem die Datenübertragung mit Hilfe eines Doppel- Parallelschnittstellen-RAM-Speichers 1 zwischen den Geräten A, B ausgeführt wird, die jeweils gemäß den Taktsignalen CKA, CKB betriegben werden, die dieselbe Frequenz und keine Synchronisierung zueinander aufweisen. Auch die Fig. 4 und 3 zeigen jeweils ein Zeitablaufdiagramm der in Fig. 3 gezeigten Signale.
Wie in Fig. 3 gezeigt ist, werden in einem Register RA des Geräts A gespeicherte 32-Bitdaten zu dem Gerät B übertragen. Zum Abgleichen des Zeitablaufs der Datenübertragung zwischen den Geräten A, B weist das Gerät B Vorpuffer PB1, PB2 auf, die in Serie zueinander vor dem Doppel- Parallelschnittstellen-RAM-Speicher 1 angeordnet sind, und die Datenübertragung wird mit dem sogenannten Handshake- Verfahren durchgeführt.
In dem Gerät A wird ein Schreibausläsesignal WG zum Anfordern des Schreibbetriebs bei dem Vorpuffer PB1 einem Steuerabschnitt 5 des Geräts B durch einen Steuerabschntit 6 in dem Gerät A synchron mit einer führenden Flanke des Taktsignals CK1 zugeführt, und zwar zum Übertragen von in einem Register RA des Geräts B gespeicherten 32-Bitdaten.
In dem Steuerabschnitt 5 wird das Schreibauslösesignal WG synchron mit dem Zeitpunkt T1 einer führenden Flanke eines Hochfrequenz-Taktsignals CKB4 abgetastet, das eine im Vergleich zu dem Taktsignal CKA oder CKB vierfache Frequenz aufweist, damit eine Phasenverschiebung zwischen den Taktsignalen CKA, CKB bestimmt wird. Anschließend wird ein Schreibsignal W1 dem Vorpuffer PB1 zugeführt, wenn die Ausgabe des Schreibauslösesignals WG erfaßt wird.
In dem Vorpuffer PB1 werden die 32-Bitdaten D1 dem Register RA synchron zum Zeitpunkt C2 einer führenden Flanke des nächsten Impulses des Taktsignals CKB4 in Übereinstimmung mit dem Schreibauslösesignal W1 entnommen. Weiterhin wird ein Bestätigungssignal AK dem Steuerabschnitt A durch den Steuerabschntit B zugeführt, damit die Ausgabe des Schreibauslösesignais WG mit festgelegtem Zeitablauf beendet wird, nachdem das Schreibsignal W1 dem Vorpuffer PB1 durch den Steuerabschnitt 5 zugeführt wird. Zusätzlich wird ein Schreibfreigabesignal WE dem Doppel-Parallelschnittstellen- RAM-Speicher 1 durch den Steuerabschnitt 5 zugeführt, und zwar mit einem festgelegten Zeitablauf, nachdem das Schreibsignal W1 dem Vorpuffer PB1 zugeführt wird. Demanach werden die Daten D1 dem Vorpuffer PB2 zugeführt, nachdem sie in dem Vorpuffer PB1 gehalten werden, damit sie dem Eingangsanschluß des Doppel-Parallelschnittstellen-RAM- Speichers 1 synchron mit dem Taktsignal CKB zugeführt werden, und anschließend werden die in dem Doppel- Parallelschnittstellen-RAM-Speicher 1 gespeicherten Daten D1 in Übereinstimmung mit einem Schreibadressensignal WA des Steuerabschnitts 5 gespeichert.
Der Zeitablauf, bei dem das Schreibfreigabesignal WE dem Doppel-Parallelschnittstellen-RAM-Speicher zugeführt werden, ist veränderlich, in Abhängigkeit von dem Zeitablauf, mit dem das Schreibauslösesignal WG abgetastet und erfaßt wird, so daß zwei Arten von Zeitabläufen, bei denen das Schreibauslösesignal WG abgetastet und erfaßt wird, in der Fig. 4 und der Fig. 5 gezeigt sind. Wie in Fig. 4 gezeigt ist, wird hier das Schreibauslösesignal WG im Zeitpunkt der ersten ansteigenden Flanke des Taktsignals CKB4 abgetastet, nach dem Zeitpunkt des Auftretens einer steigenden Flanke bei dem Taktsignal CKB. Andererseits wird das Schreibauslösesignal WG im Zeitpunkt der dritten ansteigenden Flanke des Takstsignals CKB4 abgetastet, nach dem Auftreten des Zeitpunkts einer steigenden Flanke des Taktsignals CKB, wie in Fig. 5 gezeigt ist.
Demnach sind beim Durchführen der Datenübertragung über den Doppel-Parallelschnittstellen-RAN-Speicher 1 jeweils zwischen den Geräten A, B, die mit den Taktsignalen CKA, CKB, die keine Beziehung zueinander aufweisen, betrieben werden, Elemente wie die Vorpuffer PB1, PB2 für den Aufbau des oben erläuterten Systems erforderlich, damit die Zeitabläufe bei der Datenübertragung abgeglichen werden, selbst dann, wenn die Daten in dem Gerät A dieselbe Bitzahl wie die Daten in dem Gerät B aufweisen.
Wie oben erwähnt, sind Elemente, beispielsweise Puffer, zum Abgleichen des Zeitablaufs bei der Datenübertragung am Eingangsanschluß eines Mehrfachparallelschnittstellen-RAM- Speichers erforderlich, wenn die Datenübertragung über den Mehrfachparal lelschnittstellen-RAM-Speicher durchgeführt wird, zwischen Geräten, die jeweils mit Taktsignalen betrieben werden, die keine Beziehung zueinander aufweisen. Dies bedeutet, daß der Zeitablauf der Verarbeitung der Ausgangsgrößen von dem Zeitablauf der Eingangsgrößenverarbeitung in dem Mehrfachparallelschnittstellen-RAM-Speicher abhängt.
Andererseits ist es nicht möglich, die Eingangsverarbeitung (den Schreibbetrieb) und die Ausgangsverarbeitung (den Lesebetrieb) unabhängig voneinander zu steuern, da der Zeitablauf der Eingabe/Ausgabe nicht frei festgelegt werden kann.
Demnach erhöht sich bei der Informationsverarbeitungseinheit, in der der Mehrfachparallelschnittstellen-RAM-Speicher für eine sogenannte Pipeline-Verarbeitung als Registergruppe eingesetzt wird, die Stufenzahl der Pipeline-Verarbeitung um die Zahl der Elemente, die zum Abgleichen des Zeitablaufs für die Datenübertragung hinzugefügt werden. Demnach nimmt die Struktur des Systems eine großen Umfang an, während die Verarbeitungsgeschwindigkeit herabgesetzt ist, und der Entwurf zum Abgleichen der Zeitabläufe ist kompliziert.
Demnach eignet sich der bekannte Mehrfachparallelschnittstellen-RAM-Speicher, der durch die Eingangs/Ausgangs-Verarbeitung mit einem einzigen Taktsignal gesteuert wird, nicht für die Datenübertragung bei der oben erwähnten Informationsverarbeitungseinheit.
In EP-A-0 178 163 ist eine digitale Speichereinrichtung mit Doppelzugriff offenbart, bei der ein zweifacher Lese/Schreibzugriff entweder über eine "A"-Seite oder eine "B"-Seite eines Einfacharrays mit adressierbaren Registern gebildet wird. Die der offenbarten Struktur zugrundeliegende Problemstellung besteht darin, auf bestimmte Register ausgehend von zwei unterschiedlichen Seiten unabhängig voneinander Lese- oder Schreibzugriffe durchzuführen. Dieses Dokument betrifft demnach eine für Prozessoren eingesetzte Registergruppe, die gleichzeitig von einer arithmetischen Logik mit zwei Eingangen und einem Multiplizierer mit zwei Eingängen eingesetzt wird. Das in EP-A-0 178 163 beschriebene Feld ist ein Einfachfeldspeicher.
In DE-A-38 38 942 ist eine dynamische Halbleitereinrichtung beschrieben, die aus zwei Transistorzellen besteht. Dieses Dokument beschreibt einen FIFO-Speicher, dessen Zellen lediglich zwei Transistoren und eine Kapazität enthalten, im Gegensatz zu typischen Einrichtungen, die drei Transistoren enthalten. Eine vollständige Speichereinrichtung gemäß diesem Dokument enthält einen Speicherabschnitt mit m Zeilen x m Spalten, eine Schreibsteuerschaltung, und eine Lesesteuerschaltung, einen Schreibringzähler sowie einen Schreibringzähler.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung besteht in der Schaffung eines Mehrfachparallelschnittstellen-RAM-Speichers, der sich für die Datenübertragung zwischen Geräten eignet, die jeweils mit Taktsignalen betrieben werden, die keine Beziehung zueinander aufweisen.
Eine zweite Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Informationsverarbeitungseinheit, in der sich die Datenübertragung ohne einem System mit großem Umfang durchführen läßt, sowie ohne Verschlechterung der Verarbeitungsgeschwindigkeit und ohne einem komplizierten Entwurf zum Abgleichen der Zeitabläufe.
Diese Aufgaben werden durch einen Mehrfachparallelschnittstellen-RAM-Speicher mit den Merkmalen des Patentanspruchs 1 gelöst.
Mit der oben beschriebenen Struktur gemäß der Erfindung werden Eingangsdaten in die Einheitsspeicherzellen über eine oder mehrere festgelegte Zeilen beschrieben, die durch den Schreibadressenbestimmungsabschnitt synchron mit einem Schreibsondertaktsignal festgelegt sind, wenn der Schreibbetrieb bei dem Mehrfachparallelschnittstellen-RAM- Speicher durchgeführt wird. Weiterhin werden dann, wenn der Lesebetrieb bei dem Mehrfachparallelschnittstellen-RAM- Speicher durchgeführt wird, Ausgangsdaten aus den Einheitsspeicherzellen über eine oder mehrere festgelegte Zeilen ausgelesen, die durch den Leseadressenbestimmungsabschnitt festgelegt sind, synchron mit einem Lesesondertaktsignal, das keine Beziehung zu dem Schreibsondertaktsignal aufweist.
Demnach sind Elemente, beispielsweise eine Verzögerungsschaltung, zum Abgleichen des Zeitablaufs der beiden Sondertaktsignale miteinander nicht erforderlich, da es möglich ist, den Eingabe/Ausgabebetrieb selbst dann durchzuführen, wenn das Lesesondertaktsignal keine Beziehung zu dem Schreibsondertaktsignal im Hinblick auf die Frequenz und die Synchronisierung aufweist.
Gemäß einer bevorzugten Ausführungsform der Erfindung für die Lösung der ersten Aufgabe wird ein Mehrfachparallelschnittstellen-RAM-Speicher mit dem in Patentanspruch 7 angegebenen ergänzenden Merkmal geschaffen.
Mit der obigen bevorzugten Ausführungsform gemäß der Erfindung ist/sind eine oder mehrere Einheitsspeicherzellen dadurch festgelegt, daß die Spalten und Zeilen in dem Speicherabschnitt gemäß den Schreibadressensignalen bestimmt werden, wenn der Schreibbetrieb bei dem Mehr fachparal lelschnittstellen-RAM-Speicher durchgeführt wird. Anschließend werden Eingangsdaten in die festgelegten Einheitsspeicherzellen synchron mit dem Schreibtaktsignal geschrieben. Weiterhin ist/sind dann, wenn der Lesebetrieb bei dem Mehrfachparallelschnittstellen-RAM-Speicher durchgeführt wird, eine oder mehrere Einheitsspeicherzeller: dadurch festgelegt, daß die Spalte und Zeile des Speicherabschnitts in Übereinstimmung mit den Leseadressensignalen bestimmt werden. Anschließend werden Ausgangsdaten aus den festgelegten Einheitsspeicherzellen synchron mit dem Lesetaktsignal ausgelesen, das keine Beziehung zu dem Schreibtaktsignal aufweist.
Demnach sind keine Elemente wie eine Verzögerungsschaltung zum Abstimmen des Zeitablaufs beider Taktsignale miteinander erforderlich, da es möglich ist, den Schreib/Lesebetrieb selbst dann durchzuführen, wenn das Lesetaktsignal keine Beziehung zu dem Schreibtaktsignal im Hinblick auf die Frequenz und die Synchronisierung aufweist.
Da weiterhin eine oder mehrere Einheitsspeicherzellen durch Bestimmung sowohl der Spalte und der Zeile in dem Speicherabschnitt festgelegt ist/sind, ist es möglich, die in zwei Dimensionen angeordneten Einheitsspeicherzellen wirksam einzusetzen, und zwar im Vergleich zu dem Schreib/Lesebetrieb in dem Fall, in dem entweder die Spalte oder die Zeile in einer Dimension bestimmt wird.
Gemäß der Erfindung werden Eingangsdaten aus dem Register übertragen und in den Einheitsspeicherzellen des Mehrfachparallelschnittstellen-RAM-Speichers gespeichert, die durch ein Schreibadressensignal synchron mit einem Taktsignal bei Durchführen des Schreibbetriebs des Mehrfachparallelschnittstellen-RAM-Speichers bestimmt sind. Weiterhin werden dann, wenn der Lesebetrieb des Mehrfachparallelschnittstellen-RAM-Speichers durchgeführt wird, Ausgangsdaten aus den Einheitsspeicherzellen des Mehrfachparallelschnittstellen-RAM-Speichers ausgelesen, die durch ein Leseadressensignal synchron mit einem Lesetaktsignal bestimmt sind, das keine Beziehung zu dem Schreibtaktsignal aufweist.
Demnach ist es möglich, den Lese/Schreibbetrieb frei durchzuführen, ohne einen Abgleich der Zeitabläufe zwischen dem Schreibtaktsignal und dem Lesetaktsignal, und zwar durch Einsatz des Mehrfachparallelschnittstellen-RAM-Speichers, der durch beide Taktsignale betreibbar ist, die keine Beziehung zueinander im Hinblick auf die Frequenz und die Synchronisierung aufweisen. Dies bedeutet, daß Elemente wie eine Verzögerungsschaltung zum Abgleichen der Zeitabläufe zwischen dem Schreibbetrieb und dem Lesebetrieb nicht erforderlich sind.

KURZE BESCHREIBUNG DER ZEICHNUNG

Fig. 1 zeigt ein Blockschaltbild einer bekannten Informationsverarbeitungseinheit;
Fig. 2 zeigt ein Zeitablaufdiagramm der in Fig. 1 gezeigten Signale;
Fig. 3 zeigt ein Blockschaltbild einer anderen bekannten Informationsverarbeitungseinheit;
Fig. 4 und Fig. 5 zeigen jeweils ein Zeitablaufdiagramm der in Fig. 3 gezeigten Signale;
Fig. 6 zeigt ein Blockschalbild eines Doppel- Parallelschnittstellen-RAM-Speichers gemäß einer ersten Ausführungsform eines ersten Aspekts der Erfindung;
Fig. 7 zeigt ein Zeitablaufdiagramm der in Fig. 6 gezeigten Signale;
Fig. 8 zeigt ein Blockschaltbild eines anderen Doppel- Parallelschnittstellen-RAM-Speichers gemäß einer zweiten Modifikation des ersten Aspekts der Erfindung;
Fig. 9 zeigt ein Zeitablaufdiagramm der Signale für den Schreibbetrieb, die in Fig. 8 gezeigt sind;
Fig. 10 zeigt ein Zeitablaufdiagramm der Signale für den Lesebetrieb, die in Fig. 8 gezeigt sind;
Fig. 11 zeigt ein Blockschaltbild einer Informationsverarbeitungseinheit, die den in Fig. 6 gezeigten Doppel-Parallelschnittstellen-RAM- Speicher gemäß einer ersten Ausführungsform eines zweiten Aspekts der Erfindung enthält;
Fig. 12 zeigt ein Zeitablaufdiagramm der in Fig. 11 gezeigten Signale;
Fig. 13 zeigt ein Blockschaltbild eines anderen Doppel- Parallelschnittstellen-RAM-Speichers gemäß einer dritten Ausführungsform des ersten Aspekts der Erfindung;
Fig. 14 zeigt ein Blockschaltbild einer Informationsverarbeitungseinheit mit dem in Fig. 6 gezeigten Doppel-Parallelschnittstellen-RAM- Speicher gemäß einer zweiten Ausführungsform eines zweiten Aspekts der Erfindung;
Fig. 15 zeigt ein Zeitablaufdiagramm der in Fig. 14 gezeigten Signale;
Fig. 16 zeigt ein Blockschaltbild eines zusätzlichen weiteren Mehrfachparallelschnittstellen-RAM- Speichers gemäß einer vierten Ausführungsform eines ersten Aspekts der Erfindung.

BESCHREIBUNG DER SPEZIFISCHEN AUSFÜHRUNGSFORM

Eine erste bevorzugte Ausführungsform gemäß der Erfindung wird unter Bezug auf die Zeichnung wie folgt beschrieben.
Fig. 6 zeigt ein Blockschaltbild eines Doppel- Parallelschnittstellen-RAM-Speichers gemäß einer ersten Ausführungsform eines ersten Aspekts der Erfindung.
Wie in Fig. 6 gezeigt ist, weist der Doppel- Parallelschnittstellen-RAM-Speicher 30 einen Speicherabschnitt 9 auf, der mit Einheitsspeicherzellen 10 gebildet ist, die in 32 Spalten und 16 Zeilen angeordnet sind, sowie einen Eingangs/Ausgangsabschnitt 11, Schreib/Lese-Aufladeschaltungen 12, 13. Bei dem Doppel- Parailelschnittstellen-RAM-Speicher 30 wird der Schreibbetrieb synchron mit einem Schreibsondertaktsignal WCK gesteuert, und der Lesebetrieb wird synchron mit einem Lesesondertaktsignai RCK gesteuert.
Die Einheitsspeicherzellen 10 sind gemäß einer regulären Matrix so angeordnet, daß sie 32 Bit breite Daten in Spaltenrichtung empfangen und daß sie 16 Wortdaten (ein Wort entspricht 32 Bitbreiten Daten) in Zeilenrichtung empfangen. Weiterhin sind die Einheitsspeicherzellen 10 in Spaltenrichtung in einen unteren Rang von 16 Bit und einen oberen Rang von 16 Bit unterteilt.
In der Einheitsspeicherzelle 10 werden Eingangsdaten in einer Schaltung gespeichert, die durch Inverter 11, 12 gebildet ist, die über ihren Eingangs/Ausgangsanschluß miteinander verbunden sind. An mit den Invertern 11, 12 verbundenen Punkten D1, D2 sind jeweils Sonderbitleitungen WB1, WB2 über N-Kanal FET-Transistoren NT1, NT2 angeschlossen, deren Anschalt/Abschaltbetrieb in derselben Reihe gemeinsam durch ein Schreibsignal gesteuert wird, das an einer Schreibsonderwortleitung WW vorliegt.
Die Schreibsonderbitleitungen WB1, WB2 werden jeweils auf einen hohen Pegel über P-Kanal-Vorlade-FET-Transistoren PP1, PP2 in dem Schreibaufladeabschnitt 12 vor dem Schreibbetrieb aufgeladen, und der Anschalt/Abschaltbetrieb der FET- Transistoren PP1, PP2 wird durch das invertierte Schreibsondertaktsignal WCK gesteuert. Die Eingangsdaten werden den Schreibsonderbitleitungen WB1, WB2 über N- Kalauswahl FET-Transistoren NS1, NS2 zugeführt, und zwar zum Auswählen einer festgelegten Spalte des Speicherabschnitts 1, und sie werden in einer ausgewählten Einheitsspeicherzelle 10 gespeichert.
Die N-Kanal Auswahl-FET-Transistoren NS1, NS2 sind jeweils gemäß den Schreibsonderbitleitungen WB1, WB2 angeordnet. In den N-Kanal-Auswahl-FET-Transistoren NS1, NB2 gemäß einer 16- Bitleitung des unteren Rangs wird der Anschalt/Abschaltbetrieb jeweils durch ein Schreibsignal für den niedrigeren Rang W1 gesteuert, das an einer Bitauswahlleitung für einen niedrigeren Rang LS zugeführt wird. Andererseits wird bei dem N-Kanalauswahl-FET- Transistoren NS1, NS2 gemäß den anderen 16-Bitleitungen des höheren Rangs der Anschalt/Abschaltbetrieb jeweils durch ein Schreibsignal höheren Rangs WA gesteuert, das einer Auswahileitung HL für den höheren Rang zugeführt wird. Demnach wird der Anschalt/Abschaltbetrieb bei jeder Schreibeinheit für 16 rangniedrigere Bits oder 16 ranghöhere Bits unter Steuerung der Schreibisgnale WL, WH für den niedrigeren/höheren Rang während des Schreibbetriebs gesteuert.
Bei den Einheitsspeicherzellen 10 werden in einer Einheitsspeicherzelle 10 (in anderen Worten, Datenvorrichtung mit dem elektrischen Potential an den angeschlossenen Punkten D1, D2) gespeicherte Daten zu einem Paar von Lesesonderbitleitungen RB1, RB2 ausgelesen, und zwar über P- Kanal FET-Transistoren PT3, PT4 und P-Kanal FET-Transistoren PT1, PT2. Die P-Kanal FET-Transistoren PT3, PT4 werden durch das elektrische Potential an den angeschlossenen Punkten D1, D2 gesteuert. Die P-Kanal FET-Transistoren PT1, PT2 werden jeweils durch ein Lesesignal gesteuert, das an einer Lesesonderwortleitung RW vorliegt, die mit der gleichen gemeinsamen Zeile verbunden ist.
Jedes der 32 Paare der Lesesonderbitleitungen RB1, RB2, die gemeinsam mit den Speicherzellen 10 an derselben Spalte vorgesehen sind, werden jeweils mit einem Leseverstärker S/A verbunden, der im Zusammenhang mit jeder Spalte der Speicherzelle 1 vorgesehen ist. Demnach wird jedes Paar der Lesesonderbitleitungen RB1, RB2 auf den Massepegel über durch ein Lesesondertaktsignal RCK gesteuerte N-Kanal FET- Transistoren NP1, NP2 vor dem Lesebetrieb entladen. Anschließend werden die an dem entsprechenden Paar der Lesesonderbitleitungen RB1, RB2 vorliegenden Daten über den zugeordneten Leseverstärker S/A als Ausgangsdaten D0 des Lesebetriebs ausgelesen.
Nun wird die Struktur der Peripherieschaltung des Speicherabschnitts 1 in dem Doppel-Parallelschnittstellen- RAM-Speicher 30 erläutert.
Jede der Schreibsonderwortleitungen WW ist mit einem Ausgangsanschluß eines zugeordneten UND-Gatters 14 verbunden. Das UND-Gatter 14 empfängt ein Schreibfreigabesignal WE, ein 16-Bit-Schreibadressensignal WA, das von einem Schreibdekoder WD gebildet wird, und das invertierte Signal des Schreibsondertaktsignals WCK. In dem Schreibdekodierer WD wird ein 4-Bit-Schreibadressensignal WA dekodiert, damit das 16-Bit-Schreibadressensignal WA gebildet wird. Das 16-Bit- Schreibadressensignals WA wird den UND-Gattern 14 zugeführt, die jeweils im Zusammenhang mit der Zeile des Speicherabschnitts 9 vorgesehen sind, damit eine festgelegte Zeile ausgewählt wird, die aus 16 Einheitsspeicherzellen 10 besteht. Die UND-Gatter 14 und der Schreibdekoder WD bilder den Schreibadressen-Bestimmungsabschnitt.
Jede Lesesonderwortleitung RW ist mit einem Ausgangsanschluß eines zugeordneten NAND-Gatters 15 verbunden. Das NAND-Gatter 15 empfängt ein Lesefreigabesingal RE, ein 16-Bit- Leseadreßsignal RA, das durch einen Lesedekoder RD gebildet wird, und das invertierte Signal des Lesesondersignals RCK. In dem Lesedekoder RD wird ein 4-Bit-Leseadressensignal RA dekodiert, damit das 16-Bit-Leseadressensignal RA gebildet wird. Das 16-Bit-Leseadresensignal RA wird den NAND-Gattern 15 zugeführt, die jeweils im Zusammenhang mit der Zeile des Speicherabschnitts 9 vorgesehen sind, damit eine festgelegte Reihe ausgewählt wird, die aus 16 Einheitsspeicherzellen 10 gebildet ist. Die NAND-Gatter 15 und der Lesedekoder RD bilden den Leseadressen-Bestimmungsabschnitt.
Die Eitauswahileitung LS des niedrigeren Rangs ist mit einem Ausgangsanschluß eines UND-Gatters 16 verbunden, das das invertierte Signal des Schreibsondertaktsignals WCK empfängt, sowie ein Schreibauswahlsignal WS zum Auswählen des Bits gemäß dem niedrigeren oder höheren Rang. Die Bitauswahileitung HS für den höheren Rang ist mit einem Ausgangsanschluß eines UND-Gatters 17 verbunden, das das invertierte Signal des Schreibsondertaktsignals WCK empfängt, sowie das invertierte Signal des Schreibauswahlsignals WS. Die UND-Gatter 16, 17 und die N-Kanalauswahl-FET-Transistoren NS1, NS2 bilden einen Spaltenauswahlabschnitt.
Nun wird der Betrieb des Doppel-Parallelschnittstellen-RAM- Speichers 30, der in Fig. 6 gezeigt ist, unter Bezug auf ein in Fig. 7 gezeigtes Zeitablaufdiagramm erläutert.
Zunächst wird der Schreibbetrieb erläutert.
Liegt das invertierte Signal des Schreibsondertaktsignals WCK auf einem niedrigen Pegel, so liegen die Schreibsignale WL, WH für den niedrigeren und höheren Rang auf dem niedrigen Pegel, damit die N-Kanal FET-Transistoren NS1, NS2 zum Steuern der Übertragung der Eingangsdaten DI an die Schreibsonderbitleitungen WB1, WB2 abgeschaltet sind, und damit die P-Kanal Auflade-FET-Transistoren PP1, PP2 jeweils angeschaltet sind. Durch Anschalten der P-Kanal Auflade-FET- Transistoren PP1, PP2 werden alle 32 Paare der Schreibsonderbitleitungen WB1, WB2 auf die Versorgungsspannung aufgeladen.
Verändert sich das invertierte Signal des Schreibsondertaktsignals WCK auf den hohen Pegel, so ist der Aufladebetrieb abgeschlossen. In diesem Zeitpunkt wird das Schreibsignal WL für den niedrigeren Rang, das durch das UND- Gatter 16 bereitgestellt wird, auf den hohen Pegel verändert, damit die N-Kanal FET-Transistoren NS1, NS2 angeschaltet werden, gemäß dem niedrigeren Rang der Einheitsspeicherzellen 10, wenn das Schreibauswahlsignal WS, das durch Untersetzen des Schreibsondertaktsignals WCK auf eine halbe Frequenz erhalten wird, auf dem hohen Pegel liegt. Dies bedeutet, daß die Spaltenrichtung des Speicherabschnitts 9 zum Speichern der Eingangsdaten DI festgelegt wird.
Andererseits bildet dann, wenn das Schreibfreigabesignal W auf dem hohen Pegel liegt, damit die Eingangsdaten DI in den festgelegten Einheitsspeicherzellen 10 gespeichert werden können und das 4-Bit-Schreibadressensignal WA dem Schreibdekoder WD zum Bilden des 16-Bit- Schreibadressensignals WA, indem lediglich ein festgelegtes Bit auf dem hohen Pegel liegt, zugeführt wird, das ausgewählte UND-Gatter 14 in Abhängigkeit von dem spezifizierten Bit ein Schreibsignal auf dem hohen Pegel für die zugeordneten Einheitsspeicherzellen 10, da das Schreibfreigabesignal SB und das Schreibsignal WL für den niedrigem Rang auf dem hohen Pegel liegt. Dies bedeutet, daß die mit dem ausgewählten UND-Gatter 14 über die Schreibwortleitung WW verbundenen N-Kanal FET-Transistoren NT1, NT2 angeschaltet werden. Dies bedeutet, daß die Zeilenrichtung des Speicherabschnitts 9 zum Speichern der Eingangsdaten DI mit dem Bit gemäß dem niedrigeren Rang festgelegt ist.
Bei der oben erläuterten Bedingung werden dann, wenn die Eingangsdaten DI an dem Eingangsanschluß des Doppel- Parallelschnittstellen-RAM-Speichers 30 anliegen, die Eingangsdaten DI zu den Schreibsonderbitleitungen WB1, WB2 über die N-Kanal FET-Transistoren NS1, NS2 übertragen, die durch das Schreibsignal WL gemäß dem niedrigeren Rang angeschaltet sind, damit diese bei den angeschlossenen Punkten D1, D2 der festgelegten Einheitsspeicherzellen 10 über die angeschalteten N-Kanal FET-Transistoren NT1, NT2 gespeichert werden. In diesem Zeitpunkt werden im Vergleich zu den Eingangsdaten DI invertierte Daten bei dem verbundenen Punkt D2 gespeichert, während die in dem verbundenen Punkt D1 gespeicherten Daten dieselben sind, wie die Eingangsdaten DI.
Die Invertierer I1, I2 und die angeschlossenen Punkte D1, D2 bilden eine Latch-Schaltung, die in statischen RAM-Speichern vorgesehen ist, um die Eingangsdaten DI ohne den Verbrauch von Leistung zu halten.
Nach dem Speichern der Eingangsdaten DI in den Einheitsspeicherzellen 10, die den 16 Bit gemäß dem niedrigeren Rang entsprechen, gemäß dem durch das 16-Bit- Schreibadressensignal WA festgelegten Wort, wird das Schreibauswahlsignal WS von dem niedrigen Pegel zu dem hohen Pegel verändert, damit das Schreibsignal gemäß dem höheren Rang WH auf den hohen Pegel verändert wird. Demnach werden die N-Kanal FET-Transistoren NS1, NS2 gemäß den 16 Bit vom höheren Rang angeschaltet, damit die Einheitsspeicherzellen 10 gemäß den 16 Bit vom höheren Rang desselben Worts ausgewählt werden.
Bei der oben erläuterten Bedingung werden dann, wenn andere Eingangsdaten DI an dem Eingansanschluß des Doppel- Parallelschnittstellen-RAM-Speichers 30 anliegen, die Eingangsdaten DI in den Einheitsspeicherzellen 10 der 16 Bit vom höheren Rang und gemäß dem wie oben erwähnt spezifizierten Wort gespeichert.
Demnach können die Daten bei dem festgelegten Wort des Speicherabschnitts 9 jeder 16-Biteinheit während zwei Zyklen des Schreibsondertaktsignals WCK und während eines Zyklus des Schreibauswahlsignals WS gespeichert werden, da das Wort durch das 16-Bit-Schreibadressensignal festgelegt ist und die Spaltenrichtung durch die 16 Bit vom niedrigeren/höheren Rang unterteilt ist.
Demnach ist es möglich, die gewünschten Daten in der gewünschten Adresse in Stufen unter Steuerung des Schreibsondertaktsignals WCK und des Schreibadressensignais WA zu speichern. Anders ausgedrückt, werden zwei 16 Bitdaten als ein Wort mit 32 Bit gespeichert.
Nun wird der Lesebetrieb erläutert.
Der Lesebetrieb wird ausgeführt, indem das Lesesondertaktsignal RCK, das durch Untersetzen des Schreibsondertaktsignals WBK auf eine halbe Frequenz erhalten wird, eingesetzt wird. Das Lesesondertaktsignal RCK wird bei dieser Ausführungsforrn aus Gründen der Einfachheit aus dem Schreibsondertaktsignal WCK gebildet. Jedoch ist es zulässig, das Signal RCK ohne eine Beziehung zu dem Signal WCK zu bilden, beispielsweise im Zusammenhang mit der Frequenz und der Synchronisierung.
Liegt das Lesesondertaktsignal RCK auf dem hohen Pegel, so werden die N-Kanal FET-Transistoren NP1, NP2, die mit den Lesesonderbitleitungen RB1, RB2 verbunden sind, angeschaltet, und die Leitungen RE1, RB2 werden vor dem Lesebetrieb auf Massepegel entladen Anschließend wird dann, wenn das Lesesondertaktsignal RCK auf den niedrigen Pegel verändert wird, der Vorladebetrieb abgeschlossen.
Anschließend erfolgt beim Zuführen eines 4-Bit- Leseadressensignals RA zu dem Lesedekoder RD synchron mit dem zu dekodierenden Lesesondertaktsignal RCK eine Veränderung zu einem 16-Bit-Leseadressensignal RA. Ein festgelegtes Bit des 16-Bit-Leseadressensignals liegt auf dem hohen Pegel.
Demnach liegt dann, wenn ein Lesefreigabesignal RE auf dem hohen Pegel synchron mit dem Lesesondertaktsignal RCK liegt und ein invertiertes Signal des Lesesondertaktsignals RCK auf den hohen Pegel nach dem Vorentladebetrieb liegt, eines der durch die NAND-Gatter 15 gebildeten Lesesignale selektiv verändert auf dem niedrigen Pegel, da dem ausgewählten NAND- Gatter 15 lediglich das Bit mit dem hohen Pegel von dem 16 Bit-Leseadressensignal RA zugeführt wird.
Demnach verändern sich die Lesesonderwortleitungen RW, die mit dem ausgewählten NAND-Gatter 15 verbunden sind, auf dem niedrigen Pegel, derart, daß die festgelegten P-Kanal FET- Transistoren PT1, PT2 angeschaltet werden, die mit der Sonderwortleitung RW verbunden sind. Dies bedeutet, daß zu 32 Bit (einem Wort) äquivalente Speicherzellen 10 zum Auslesen von Ausgangsdaten D0 gemäß einem Wort ausgelesen werden.
Sind die P-Kanal FET-Transistoren PT1, PT2 angeschaltet, so wird der Zustand der P-Kanal FET-Transistoren PT3, PT4 in Abhängigkeit von der in den verbundenen Punkten D1, D2 der Speicherzellen 10 gespeicherten Daten festgelegt. Beispielsweise wird dann, wenn die in den angeschlossenen Punkten D1 gespeicherten Daten "0" sind (gemäß dem hohen Pegel) und die in den angeschlossenen Punkten D2 gespeicherten Daten "0" sind (gemäß dem niedrigen Pegel) ; der P-Kanal FET-Transistor PT3 abgeschaltet und der P-Kanal-FET- Transistor PT4 angeschaltet. Demnach wird die Sonderbitleitung RB2 auf eine Versorgungsspannung zwischen den P-Kanal FET-Transistoren PT3, PT4 aufgeladen, damit eine Veränderung auf den hohen Pegel erfolgt, und die Lesesonderbitleitung RB1 wird auf dem niedrigen Pegel gehalten. In anderen Worten ausgedrückt, werden die in dem angeschlossenen Punkt D1 gespeicherten Daten der Lesesonderbitleitung RB2 zugeführt, und die in dem angeschlossenen Punkt D2 gespeicherten Daten werden der Lesesonderbitleitung RB1 zugeführt. Entsprechend werden dann, wenn die in den angeschlossenen Punkten D1 gespeicherten Daten "0" sind (gemäß dem niedrigen Pegel) und die in den angeschlossenen Punkten D2 gespeicherten Daten "0" sind (gemäß dem hohen Pegel), die bei den verbundenen Punkten D1, D2 gespeicherten Daten jeweils der Lesesonderbitleitung RB2, RB1 zugeführt.
Alle auf der Lesesonderbitleitung RB1, RB2 bereitgestellten Daten werden dem Leseverstärker S/A zum Verstärken zugeführt, und es erfolgt ein Auslesen aus dem Ausgangsanschluß des Doppel-Parallelschnittstellen-RAM-Speichers 30.
Wie oben erläutert, wird der Lesebetrieb synchron zu und ausschließlich gemäß dem Lesesondertaktsignal RCK durchgeführt, und er weist keine Beziehung zu irgendeinem Steuersignal für den Schreibabschnitt auf. Demnach ist es dann, wenn das Schreibadressensignal und das Leseadressensignal jeweils unabhängig dem Doppel- Parallelschnittstellen-RAM-Speicher 30 gemäß der Erfindung zugeführt werden, möglich, den Schreibbetrieb und den Lesebetrieb in Übereinstimmung mit jedem Sondertaktsignal unabhängig und simultan durchzuführen. Demach ist die Eingangs/Ausgangsverarbeitung im Vergleich mit dem bekannten Doppel-Parallelschnittstellen-RAM-Speicher, bei dem sowohl die Eingangs- als auch die Ausgangsverarbeitung durch ein einziges Taktsignal gesteuert wird, deutlich flexibler.
Nun wird ein Doppel-Parallelschnittstellen-RAM-Speicher gemäß einer zweiten Modifikation des ersten Aspekts der Erfindung unter Bezug auf die Fig. 8 wie folgt beschrieben.
Wie in Fig. 8 gezeigt ist, enthält der Doppel- Parallelschnittstellen-RAM-Speicher einen Speicherabschnitt 20, einen Schreibsteuersignal-Erzeugungsabschnitt 21 zum Empfangen von Schreibadressensignalen WA0, WA1, eines Schreibfreigabesignals WEN und eine Schreibtakstsignals WCK und zum Erzeugen von Schreibsteuer/Adressensignalen für die Einheitsspeicherzellen 20, und einen Lesesteuersignal- Erzeugungsabschnitt 22 zum Empfangen von Leseadressensignalen RA0, RA1, eines Lesefreigabesignais REN und eines Lesetaktsignals RCK und zum Erzeugen eines Lesesteuer/Adressensignals für die Einheitsspeicherzellen 20.
Der Speicherabschnitt 20 ist mit vier Einheitsspeicherzellen bis 3 ausgebildet, entsprechend der Einheitsspeicherzelle 10, die in Fig. 6 gezeigt ist, mit zwei Spalten und zwei Reihen, sowie einem Dateneingabeabschnitt 23 zum Empfangen von Eingabedaten DI, einem Schreibspalten-Auswahlabschnitt 24 zum Auswählen einer der beiden Spalten in dem Speicherabschnitt 20 während des Schreibbetriebs, einem Lesespalten-Auswahlabschnitt 25 zum Auswählen einer der beiden Spalten in dem Speicherabschnitt 20 während des Lesebetriebs, einem Leseverstärker 26 zum Verstärken von Signalen auf den Lesesonderleitungen, und einen Aufladeabschnitt 27 zum Aufladen von Schreibsonderleitungen und von Lesesonderleitungen.
Die durch den Schreibsteuersignal-Erzeugungsabschnitt 21 gebildeten Schreibsteuer/Adressensignale werden als Schreibspalten-Auswahlsignale WCS0, WCS1 zum Auswählen einer Spalte in dem Speicherabschnitt während des Schreibbetriebs gebildet, sowie als Schreibzeilen-Auswahlsignale WRS0, WRS1, zum Auswählen einer Zeile in dem Speicherabschnitt 20 während des Schreibbetriebs, als Schreibaufladesignal WPRE zum Aufladen der Schreibsonderleitungen, ein Schreibentzerrsignal WEQ zum wechselseitigen Ausgleichen der elektrischen Potentiale auf den Schreibsonderleitungen, und als ein Schreibdateneingabe-Freigabesignal WDIN zum Steuern des Schreibzeitpunkts für die Eingabedaten DI, die an dem Speicherabschnitt 20 anliegen.
Die durch den Lesesteuersignal-Erzeugungsabschnitt 22 gebildeten Lesesteuer/Adressensignale werden als Lesespalten- Auswahlsignale RC0, RC1 zum Auswählen einer Spalte in dem Speicherabschnitt 20 während des Lesebetriebs gebildet, sowie als Lesezeilen-Auswahlsignale RRS0, RRS1 zum Auswählen einer Zeile in dem Speicherabschnitt 20 während des Lesebetriebs, als Leseaufladesignal RPRE zum Aufladen der Lesesonderleitungen und als Leseverstärkerbetriebs- Freigabesignal SAEN zum Steuern des Betriebs des Leseverstärkers 26.
Der Schreibspalten-Auswahlabschnitt 24 in dem Speicherabschnitt 20 wird durch N-Kanal FET-Transistoren N1 bis N4 gebildet, die jeweils entlang der Schreibsonderleitungen angeordnet sind. Das Schreibspalten- Auswahlsignal WCS1 wird den Gattern der N-Kanal FET- Transistoren N1, N2 zugeführt, während das Schreibspalten- Auswahlsignal WCS0 den Gattern der N-Kanal FET-Transistoren N3, N4 zugeführt wird.
Der Lesespalten-Auswahlabschnitt 25 in dem Speicherabschnitt 20 wird durch N-Kanal FET-Transistoren N5 bis N8 gebildet, die jeweils entlang der Lesesonderleitungen angeordnet sinc. Das Lesespalten-Auswahlsignal RCS1 wird den Gattern der N- Kanal FET-Transistoren N5, N6 zugeführt, während das Lesespalten-Auswahlsignal RCS0 den Gattern er N-Kanal FET- Transistoren N7, N8 zugeführt wird.
Der Dateneingabeabschnitt 23 in dem Speicherabschnitt 20 wird durch einen N-Kanal FET-Transistor N9 gebildet, zum Verbinden eines Paars von Schreibsonderleitungen miteinander, und zwar in jeder Einheitsspeicherzelle, in dem das Schreibfreigabesignal WEQ dem Gatter von diesem und N-Kana] FET-Transistoren N10, N11 zugeführt wird, zum Steuern des Betriebs, bei dem Eingangsdaten zu den Schreibsonderleitungen dadurch zugeführt werden, daß das Schreibdateneingabe- Freigabesignal WDIN den Gattern von diesen zugeführt wird.
Anhand der obigen Struktur erfolgt nun die Beschreibung des Betriebs des Doppel-Parallelschnittstellen-RAM-Speichers gemäß der Erfindung unter Bezug auf die in Fig. 9 und in Fig. 10 gezeigten Zeitablaufdiagramme.
Zunächst werden bei einem zeitlichen Zusammenhang zwischen den Signalen während des Schreibbetriebs, wie in Fig. 9 gezeigt ist, dann, wenn das Schreibtaktsignal WCK im Zeitpunkt T1 ansteigt, die Schreibadressensignale WA0, WA1 zum Bestimmen der Adresse "0" an den Schreibsteuersignal- Erzeugungsabschnitt 21 synchron mit der steigenden Flanke des Schreibfreigabesignals WEN in dem Zeitpunkt C2 übertragen. Weiterhin werden die Eingangsdaten DI zum Übertragen in den Speicherabschnitt 20 bereitgehalten, und das elektrische Potential auf den Dateneingangsleitungen wird wechselseitig über das Schreibentzerrsignal WEQ ausgeglichen, damit die elektrische Potentialdifferenz zwischen den Leitungen verschwindet, die in dem vorhergehenden Zyklus aufgetreten ist. Anschließend wird das Schreibaufladesignal WPRE zu dem Aufladeabschnitt 29 übertragen, damit die Schreibsonderleitungen in den hohen Pegel synchron mit dem Schreibtaktsignal WCK überführt werden.
Anschließend werden dann, wenn sich das Schreibtaktsignal WCK auf den niedrigen Pegel verändert, die Zeilen/Spaltenauswahlsignale WRS0, WRS1, WCS0 und WCS1 in Übereinstimmung mit den Schreibadressensignalen WA0, WA1 zu dem Speicherabschnitt 20 übertragen, damit eine festgelegte Einheitsspeicherzelle, die für die Eingangsdaten DI vorzusehen ist, bestimmt wird. Dies bedeutet, daß die Einheitsspeicherzelle 0 bestimmt wird, da bei dieser bevorzugten Ausführungsform die Signale WRS0, WCS0 jeweils auf dem hohen Pegel liegen. Im gleichen Zeitpunkt werden die Eingangsdaten DI an die Einheitsspeicherzelle 0 in dem Speicherabschnitt 20 zum Speichern übertragen, da das Signal WDIN auf dem hohen Pegel liegt.
Nun wird der Lesebetrieb unter Bezug auf die Fig. 10 erläutert.
Wenn das Lesetaktsignal RCK in dem Zeiptpunkt T3 angehoben wird, so werden die Leseadressensignale RA0, RA1 zum Bestimmen der Adresse 0 zu dem Lesesteuersignal- Erzeugungsabschnitt 22 synchron mit der führenden Flanke des Lesefreigabesignals REN in dem Zeitpunkt T4 übertragen. Anschließend wird in dem Lesesteuersignal-Erzeugungsabschnitt 22 das Leseaufladesignal RPRE zu dem Aufladeabschnitt 27 übertragen, damit die Lesesonderleitungen auf den hohen Pegel synchron mit dem Lesetaktsignal RCK verändert werden. Weiterhin wird im selben Zeitpunkt der Leseverstärker 26 in den Betriebszustand versetzt, da das Leseverstärker- Betriebsfreigabesignal SAEN auf dem hohen Pegel liegt.
Anschließend werden dann, wenn das Lesetaktsignal RCK auf den niedrigen Pegel verändert wird, die Zeilen/Spaltenauswahlsignale RRS0, RRS1, RCS0 und RCS1 in Abhängigkeit von den Leseadressensignalen RA0, RA1 an den Speicherabschnitt 20 zum Bestimmen einer festgelegten Einheitsspeicherzelle übertragen. Dies bedeutet, daß bei dieser bevorzugten Ausführungsform die Einheitsspeicherzelle 0 bestimmt wird, da die Signale RRS0, RCS0 jeweils auf dem hohen Pegel liegen. Anschließend werden die in der Einheitsspeicherzelle 0 gespeicherten Daten über den Lesespalten-Auswahlabschnitt 25 und den Leseverstärker 26 ausgelesen.
Demnachist die Einheitsspeicherzelle dadurch festgelegt, daß sowohl die Zeilen- als auch die Spaltennummern in dem Speicherabschnitt 20 festgelegt werden, ohne daß eine Beziehung zwischen dem Schreibtaktsignal WCK und dem Lesetaktsignal RCK bei dieser Ausführungsform besteht, während die bei der in Fig. 6 gezeigten Ausführungsform enthaltenen Einheitsspeicherzellen dadurch festgelegt werden, daß lediglich die Zeilennummer bestimmt wird. Kurz gesagt, lassen sich die Einheitsspeicherzellen in zwei Dimensionen einsetzen. Dies bedeutet, daß sich der elektrische Verbrauch des Doppel-Parallelschnittstellen-RAM-Speichers verringern läßt und daß sich die Zugriffszeit verkürzen läßt.
Nun wird eine Informationsverarbeitungseinheit unter Bezug auf die Fig. 11 und die Fig. 12, die einen Betriebszeitablauf zeigt, beschrieben.
Die Fig. 11 zeigt ein Blockschaltbild einer Informationsverarbeitungseinheit mit dem Doppel- Parallelschnittstellen-RAM-Speicher, der in Fig. 6 gezeigt ist, und die Fig. 12 zeigt ein Zeitablaufdiagramm für die in Fig. 11 gezeigte Informationsverarbeitungseinheit.
Die in Fig. 11 gezeigte Informationsverarbeitungseinheit ist für einen Vergleich mit der in Fig. 1 gezeigten Informationsverarbeitungseinheit gezeigt.
Wie in Fig. 11 gezeigt ist, enthält die Informationsverarbeitungseinheit ein Register RA zum Umsetzen von 16-Bitdaten eines Geräts A für ein Gerät B synchron mit dem Schreibtaktsignal WCK, den Doppel-Parallelschnittstellen- RAM-Speicher 30 zum Empfangen der Daten von dem Register RA als Eingangsdaten DI synchron mit dem Schreibtaktsignal WCK, einen Schreib/Lesesteuerabschnitt 31 zum Steuern des Doppel- Parallelschnittstellen-RAM-Speichers 30, in dem die Steuer/Adressensignale gebildet werden, beispielsweise das Schreibauswahlsignal WS, die Schreib/Lesefreigabesignale WE, RE und die Schreib/Leseadressensignale WA, RA, und einen Frequenzteiler 32 zum Bilden des Lesetaktsignals RCK für den Doppel-Parallelschnittstellen-RAM-Speicher 30.
Das Lesetaktsignal RCK wird aus dem Schreibtaktsignal WCK durch Untersetzen auf die halbe Frequenz bei dieser Ausführungsform aus Gründen der Einfachheit abgeleitet. Jedoch läßt sich das Lesetaktsignal RCK in einer geigneten außenliegenden Taktschaltung bilden. In diesem Fall ist keine Abgleichschaltung, beispielsweise eine Verzögerungsschaltung, zwischen dem Lesetaktsignal RCK und dem Schreibtaktsignal WCK erforderlich.
Bei der oben beschriebenen Struktur werden sämtliche 16- Bitdaten, die an dem Eingangsanschluß des Doppel- Parallelschnittstellen-RAM-Speichers 30 synchron mit jedem Schreibtaktsignal WCK anliegen, in den Einheitsspeicherzellen 10 gemäß den niedrigeren und höheren Rängen in einer festgelegten Zeile stufenweise gemäß dem Schreibauswahlsignal WS gespeichert. Kurz ausgedrückt, werden zwei 16-Bitdaten in einer festgelegten Reihe aus 32-Bitdaten während des Schreibbetriebs gespeichert, und die 32-Bitdaten werden während des Lesebetriebs ausgelesen.
Demnach sind keine Pufferregister Rl, R2, wie in Fig. 1 gezeigt, für die Informationsverarbeitungseinheit gemäß der Erfindung erforderlich, und die Stufenzahl bei der Pipeline- Verarbeitung wird um einen Schritt verringert. Zusätzlich läßt sich aufgrund der Verringerung um eine Stufe der Betrieb zum Speichern der Daten in dem Doppel-Parallelschnittstellen- RAM-Speicher 30 im Vergleich zu dem in Fig. 2 gezeigten bekannten Betrieb um einen Zyklus schneller durchführen, wie in Fig. 12 gezeigt ist. Dies bedeutet, daß die Verarbeitungszeit verkürzt ist.
Die Fig. 13 zeigt ein Blockschaltbild gemäß der Fig. 6 zum Darstellen eines anderen Doppel-Parallelschnittstellen-RAM Speichers 40 gemäß der Erfindung.
Weist ein in den folgenden Abbildungen gezeigtes Element dieselbe Funktion wie ein Element auf, das in den vorhergehenden Abbildungen gezeigt ist, so wird das in den folgenden Abbildungen gezeigte Element anhand derselben Bezugszeichen wie das in den vorhergehenden Abbildungen gezeigte Element gekennzeichnet.
Der in Fig. 13 gezeigte Doppel-Parallelschnittstellen-RAM- Speicher 40 ist im Vergleich zu dem in Fig. 6 gezeigten Doppel-Parallelschnittstellen-RAM-Speicher 40 nicht mit den UND-Gattern 16, 17 ausgebildet, während der Doppel- Parallelschnittstellen-RAM-Speicher 40 mit den anderen in Fig. 6 gezeigten Elementen ausgebildet ist. Dies bedeutet, daß die Eingangsdaten DI zu sämtlichen Schreibsonderbitleitungen WE1, WB2 übertragen werden, da sämtliche N-Kanal Auswahl-FET-Transistoren S1, S2 beim Empfang des invertierten Signals des Schreibsondertaktsignals WCK im gleichen Zeitpunkt angeschaltet werden. In anderen Worten ausgedrückt, werden die 32-Bit-Eingangsdaten DI in den Einheitsspeicherzellen 10 als ein Wort von 32 Bit in einer Gesamtsumme gespeichert.
Bei der oben erläuterten Struktur wird der Eingabe/Ausgabebetrieb jeweils unabhängig voneinander ausgeführt, wie bei dem in Fig. 6 gezeigten Doppel- Parallelschnittstellen-RAM-Speicher 30.
Die Fig. 14 zeigt ein Blockschaltbild einer Informationsverarbeitungseinheit gemäß der Erfindung mit dem in Fig. 13 gezeigten Doppel-Parallelschnittstellen-RAM- Speicher 40, und die Fig. 15 zeigt ein Zeitablaufdiagramm für die in Fig. 14 gezeigte Informationsverarbeitungseinheit.
Die in Fig. 14 gezeigte Informationsverarbeitungseinheit wird für einen Vergleich mit der in Fig. 3 gezeigten Informationsverarbeitungseinheit gezeigt, und das in Fig. 15 gezeigte Zeitablaufdiagramm enspricht den in den Fig. 4 und 5 gezeigten Zeitablaufdiagrammen.
Wie in Fig. 14 gezeigt ist, enthält die Informationsverarbeitungseinheit ein Register RA zum Bilden von 32-Bitdaten für ein Gerät B, ausgehend von einem Gerät A, sychron mit einem Schreibtaktsignal WCK, den Doppel- Parallelschnittstellen-RAM-Speicher 40 zum Empfangen der 32- Bitdaten aus dem Register RA als Eingangsdaten DI synchron mit dem Schreibtakstsinal WCK, und einen Schreib/Lesesteuerabschnitt 41 zum Steuern des Doppel- Parallelschnittstellen-RAM-Speichers 40 durch Bilden der Steuer/Adressensignale, beispielsweise der Schreib/Lesefreigabesignale WE, RE und der Schreib/Leseadressensignale WA, RA.
Das Schreibsondertaktsignal WCK und ein Lesesondertaktsignal RCK werden dem Schreib/Lesesteuerabschnitt 41 zugeführt, für den Einsatz als ein Steuersignal, das dem Doppel-Parallelschnittstellen-RAM-Speicher 40 zugeführt wird, und als Betriebstaktsignal für die Schreib/Leseadressensignale.
Bei der oben erläuterten Struktur werden 32-Bitdaten dem Eingangsanschluß des Doppel-Parallelschnittstellen-RAM- Speichers 40 ausgehend von dem Register RA in dem Gerät A synchron mit einem Schreibsondertaktsignal WCK zugeführt, das einen Betriebstakt in dem Gerät A bildet. Anschließend werden in dem Doppel-Parallelschnittstellen-RAM-Speicher 40 gespeicherte 32-Bitdaten über den Ausgangsanschluß des Doppel-Parallelschnittstellen-RAM-Speichers 40 ausgelesen, damit sie in dem Gerät B synchron mit dem Lesesondertaktsignal RCK verarbeitet werden, der einen Betriebstakt in dem Gerät B bildet.
Wie in Fig. 15 gezeigt ist, wird das Schreibfreigabesignal WE im Zeitpunkt der steigenden Flanke des Lesesondertaktsignals RCK detektiert, und der Lesebetrieb beginnt ab dem Zeitpunkt der nächsten steigenden Flanke des Signais RCK.
Demnach werden beispielsweise nach dem Abschließen des Schreibbetriebs mit der Adresse "1" die Ausgangsdaten D0 anhand der Adresse VILIT ausgelesen. Dies bedeutet, daß der Schreibbetrieb und der Lesebetrieb nicht mit derselben Adresse zum selben Zeitpunkt durchgeführt werden.
Demnach ist kein Vorpuffer PB1, PB2, wie in Fig. 3 gezeigt ist, zum Abgleichen des Schreibbetriebs und des Lesebetriebs erforderlich, lund die Struktur zum Durchführen des Handshake-Verfahrens und das hochfrequente Taktsignal CK4Bzum detektieren der Phasenverschiebung zwischen dem Taktsignal CK4 und dem Taktsignal CKB sind nicht erforderlich. Dies bedeutet, daß es möglich ist, die Informationsverarbeitungseinheit erheblich zu vereinfachen.
Die Fig. 16 zeigt ein Blockschaltbild eines anderen Mehrfachparallelschnittstellen-RAM-Speichers gemäß der Erfindung.
Wie in Fig. 16 gezeigt ist, ist der Mehrfachparallelschnittstellen-RAM-Speicher im Vergleich zu dem in Fig. 13 gezeigten Doppel-Parallelschnittstellen-RAM- Speicher 40 nicht mit dem Leseverstärker S/A ausgebildet, während der in Fig. 16 gezeigte Mehrfachparallelschnittstellen-RAM-Speicher mit den anderen in der Fig. 13 gezeigten Elementen ausgebildet ist, sowie zwei Serienschaltungen von Leseadressen- Bestimmungsabschnitren.
Dies bedeutet, daß der in Fig. 16 gezeigte Mehrfachparallelschnittstellen-RAM-Speicher zwei Ausgangsanschlüsse für zwei Ausgangsdaten D01, D02 aufweist., sowie einen Eingangsanschluß für einen Satz von Eingangsdaten DI.
Jeder der Leseadressen-Bestimmungsabschnitte ist mit einem Lesedekoder RD1 (RD2) zum Empfangen eines 4-Bit- Leseadressensignals RA1 (RA2) ausgebildet, sowie einer NAND- Schaltung 15A (15B) zum Empfangen eines 15-Bit- Leseadressensignals RA1 (RA2), eines Lesefreigabesignais RE1 (RE2) und ienes Lesesondertaktsignals RCK. Die NAND-Schaltung 15A (15B) bildet ein Ausgangssignal an einer Lesewortleitung RW1 (RW2), die mit einem Gatter eines N-Kanal FET-Transistors PT1 (PT2) verbunden ist.
Zwei Serienschaltungen der Leseadressen-Bestimmungsabschnitte werden jeweils unabhängig voneinander parallel betrieben.
Demnach wird der Schreib/Lesebetrieb jeweils unabhängig und parallel voneinander durchgeführt, in derselben Weise, wie bei dem in Fig. 13 gezeigten Mehrfachparallelschnittstellen- RAM-Speicher. Zusätzlich werden zwei Sätze von Ausgangsdaten D01, D02 unabhängig voneinander und parallel während des Lesebetriebs ausgelesen. Demnach lassen sich zahlreiche Datenübertragungen durch Einsatz des in Fig. 16 gezeigten Mehrfachparallelschnittstellen-RAM-Speichers durchführen.
Obgleich die Prinzipien der Erfindung anhand einer bevorzugten Ausführungsform von dieser dargestellt und beschrieben wurden, ist für die mit dem Stand der Technik Vertrauten leicht zu erkennen, daß sich die Erfindung im Hinblick auf den Aufbau und Details ohne ein Abweichen von diesen Prinzipien leicht modifizierbaren läßt. Es sind alle Modifikationen innerhalb des Schutzbereichs der beiliegenden Patentansprüche beansprucht.

Claims

1. Mehrfachparallelschnittstellen-RAM-Speicher, enthaltend:

einen Speicherabschnitt (20);

Schreibadressensignale (WA0, WA1) zum Bestimmen einer oder mehrerer Einheitsspeicherzellen (10) in einer oder mehreren festgelegten Zeilen des Speicherabschnitts (20) als Schreibadresse;

ein Schreibtaktsignal (WCK), mit dem Eingangsdaten (DI) während dem Schreibbetrieb synchronisierbar sind, während dem die Daten in die Einheitsspeicherzellen (10) bei den durch die Schreibadressensignale (WA0, WA1) festgelegten Zeilen schreibbar sind;

einen Schreibsteuersignal-Erzeugungsabschnitt (21) zum Erzeugen von Schreibsteuersignalen (WSC0, WSC1, WRS0, WRS1, WEQ, WPRE, WDIN), mit denen die Eingangsdaten (DI) in die Einheitsspeicherzellen (10) entlang der durch die Schreibadressensignale (WR0, WR1) festgelegten Zeilen synchron mit dem Schreibtaktsignal (WCK) schreibbar sind;

Leseadressensignale (RA0, RA1) zum Bestimmen einer oder mehrerer Einheitsspeicherzellen (10) entlang einer der mehrerer festgelegter Zeilen in dem Speicherabschnitt (20) in der Form einer Leseadresse; ein Lesetaktsignal (RCK) mit den Ausgangsdaten (D0) während dem Lesebetrieb synchronisiert werden, währenct dem die Daten aus den Einheitsspeicherzellen (10) der durch die Leseadreßsignale (RA0, RA1) bestimmten Zeilen auslesbr sind; und

einen Lesesteuersignal-Erzeugungsabschnitt (22) zum Erzeugen von Lesesteuersignalen (RCS0, RCS1, TTS0, RRS1, RPRE, SAEN), mit denen die Ausgangsdaten (D0) aus den Einheitsspeicherzellen (10) auslesbar sind, bei den Zeilen, die durch die Leseadressensignale (RA0, RA1) festgelegt sind, synchron zu den Lesetaktsignalen (RCK), die keine Beziehung zu dem Schreibtaktsignal (WCK) aufweisen;

gekennzeichnet durch

die Ausbildung des Speicherabschnitts (20) in einer regulären Matrix als Einheitsspeicherzellen (10) gemäß M x N mit M und N als natürliche Zahlen;

eine Schreibaufladeschaltung zum Aufladen von Datenschreibleitungen, über die Eingangsdaten übertragen werden synchron mit dem Schreibtaktsignal (WCK) vor dem Schreibbetrieb; und

eine Leseaufladeschaltung (27) zum Aufladen von Datenleseleitungen, über die Eingangsdaten übertragen werden, synchron mit dem Lesetaktsignal (RCK), und zwar vor dem Lesebetrieb.

2. Mehrfachparallelschnittsellen-RAM-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibadressensignale (WA, WA1, WA2) durch einen Schreibadressen-Bestimmungsabschnitt (14, WD) gebildet sind und daß die Leseadressensignale (RA, RA0, RA1) durch einen Leseadressen-Bestimmungsabschnitt (15, RD) gebildet sind.

3. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der Schreibadressen-Bestimmungabschnitt (14, WD) mit N logischen Gatterschaltungen ausgebildet ist, gemäß den N Reihen des Speicherabschnitts (20), und daß jede logische Gatterschaltung das Schreibtaktsignal (WCK) und ein Schreibadressensignal (WA) bestehend aus N Bits gemäß den N Zeilen des Speicherabschnitts (20) empfängt und ein Schreibsignal für die Einheitsspeicherzellen (10) gemäß der zugeordneten Zeile derart bildet, daß die Einheitsspeicherzellen (10) jeweils mit den Datenschreibleitungen verbunden sind, über die die Eingangsdaten übertragen werden.

4. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 3, dadurch gekennzeichnet, daß das Schreibsignal zu Transistoren der Einheitsspeicherzellen (10) derart übertragen werden, daß die Transistoren angeschaltet werden, und daß die Transistoren jeweils zwischen den Datenschreibleitungen und den Einheitsspeicherzellen (10) angeordnet sind.

5. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der Leseadressen-Bestimmungsabschnitt (15, RD) mit N logischen Gatterschaltungen ausgebildet ist, gemäß den N Zeilen des Speicherabschnitts (20), und daß jede logische Gatterschaltung das Lesetaktsignal (RCK) und ein Leseadressensignal (RA) bestehend aus N Bits gemäß den N Zeilen des Speicherabschnitts empfängt und ein Lesesignal für die Einheitsspeicherzellen (10) der zugeordneten Zeile derart bildet, daß die Einheitsspeicherzellen (10), die jeweils mit den Datenleseleitungen, über die die Ausgangsdaten übertragen werden, verbunden sind.

6. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 5, dadurch gekennzeichnet, daß das Lesesignal an die Transistoren der Einheitsspeicherzellen (10) so übertragen wird, daß die Transistoren angeschaltet werden, und daß die Transistoren jeweils zwischen den Datenleseleitungen und den Einheitsspeicherzellen (10) angeordnet sind.

7. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 2, dadurch gekennzeichnet, daß er einen Spaltenauswahlabschnitt (24, 25) enthält, zum Auswählen einer oder mehrerer Spalten aus M Spalten des Speicherabschnitts (20), in Übereinstimmung mit einem Schreibauswahlsignal (WS) derart, daß die Datenschreibleitungen, auf denen die Eingangsdaten übertragen werden, mit den ausgewählten Spalten, die durch das Schreibauswahlsignal (WS) bestimmt sind, verbunden sind.

8. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 7, dadurch gekennzeichnet, daß der Spaltenauswahlabschnitt (24, 25) Bits eines höheren Rangs oder eines niedrigeren Rangs auswählt, wenn in dem Speicherabschnitt (20) N Spalten in zwei Ränge unterteilt sind.

9. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 8, dadurch gekennzeichnet, daß der Spaltenauswahlabschnitt (24, 25) aus einem logischen Gatterabschnitt gebildet ist.

10. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 8, dadurch gekennzeichnet, daß der Spaltenauswahlabschnitt (24, 25) mit einer ersten logischen Gatterschaltung und einer zweiten logischen Gatterschaltung ausgebildet ist, und daß ein Schreibsignal eines niedrigeren Rangs an den Speicherabschnitt (20) ausgehend von der ersten logischen Gatterschaltung übertragen wird, zum Auswählen des niedrigeren Rangs, wenn das Schreibauswahlsignal mit einem hohen Pegel der ersten logischen Gatterschaltunc zugeführt wird, und daß ein Schreibsignal eines höheren Rangs an den Speicherabschnitt (20) von der zweiten logischen Gatterschaltung zugeführt wird, und zwar zum Auswählen des höheren Rangs dann, wenn das Schreibauswahlsignal mit niedrigem Pegel der zweiten logischen Gatterschaltung zugeführt wird.

11. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 10, dadurch gekennzeichnet, daß der Spaltenauswahlabschnitt (24, 25) Transistoren an den Datenschreibleitungen aufweist, und daß jeder Transistor durch Empfang des Schreibsignals vom niedrigem oder höheren Rang angeschaltet wird.

12. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der Speicherabschnitt (20) Einheitsspeicherzellen (10) mit 32 Spalten und 16 Zeilen aufweist, also 32 Bits und 16 Wörtern.

13. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibadressensignale (WA0, WA1) und die Leseadressensignale (RA0, RA1) zum Bestimmen einer oder mehrerer Einheitsspeicherzellen (10) auch eine oder mehrere festgelegte Spalten in dem Speicherabschnitt (20) jeweils als Schreibadresse oder Leseadresse bestimmen.

14. Mehrfachparallelschnittstellen-RAM-Speicher nach Anspruch 13, dadurch gekennzeichnet, daß der Speicherabschnitt (20) mit einem Dateneingabeabschnitt (23) ausgebildet ist, sowie einem Schreibspalten- Auswahlabschnitt (24) zum Verbinden des Dateneingabeabschnitts (23) mit den Einheitsspeicherzellen (10) entlang der festgelegten Spalten, die durch Empfang des Schreibspalten- Auswahlsignals bestimmt sind.

15. Mehrfachparallelschnittstellen-RAM-Süeicher nach Anspruch 13, dadurch gekennzeichnet, daß der Speicherabschnitt einen Lesespalten-Auswahlabschnitt (25) aufweist, zum Verbinden der Einheitsspeicherzellen (10) entlang der festgelegten Spalte, die durch Empfang des Lesespalten-Auswahlsignals festgelegt sind, mit den Datenleseleitungen, über die die Ausgangsdaten übertragen werden.

16. Informationsverarbeitungseinheit, enthaltend:

ein Register (16, 32), in dem Eingangsdaten gespeichert sind, zum Zuführen der Daten zu einem Datenempfangsabschnitt synchron mit einem Schreibtaktsignal (WCK) ; und

wobei der Datenempfangsabschnitt einen Mehrfachparallelschnittstellen-RAM-Speicher (30, 40) gemäß einem der Ansprüche 1 bis 15 enthält.