KR960006284B1 - 듀얼 포트 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

듀얼 포트 반도체 기억장치

제1도는 종래 기술의 듀얼 포트 RAM의 블럭도.

제2도는 제1도에 도시하는 RAM의 시리얼 액세스포트 관련부분의 블럭도

제3도는 본 발명의 제 1 실시예의 블럭도.

제4도는 본 발명의 제2실시예의 블럭도.

제5도는 본 발명의 제3실시예의 블럭도.

제 6도는 본 발명의 제 1 실시예의 일부분의 회로도.

제7도는 본 발명의 제1실시예의 다른 부분의 회로도.

제8도는 본 발명의 제2실시예의 일부분의 회로도.

제9도는 본 발명의 제 2 실시예의 다른 일부분 회로도.

제10도는 본 발명의 제1, 제2 및 제3의 각각의 일부 회로도.

제11도는 본 발명의 제1, 제2 및 제3의 실시예의 각각 다른 일부의 회로도.

제12도는 본 발명의 제1실시예의 시리얼 판독 출력을 설명하는 타이밍 챠트.

제13도는 본 발명의 제2실시예의 시리얼 판독 출력을 설명하는 타이밍 챠트.

* 도면의 주요 부분에 대한 부호의 설명

101 : 메모리 셀 어레이 113 : 리던던시 메모리 셀 어레이

117 : 리던던시 시리얼 선택 회로 120 : 리던던시 제어 회로

121 : 시리얼 데이타 출력부 209 : 데이타 레지스터

211 : 불량 어드레스 기억 회로 212 : 카운터

213 : 일치검출회로 221 : 시리얼출력부

314 : 판독데이타버스 선택 발생회로 322 : 선택회로

601, 614 : 퓨즈 회로.

본 발명은 반도체 기억 장치 특히 고속 시리얼 액세스가 가능한 듀얼 포트(dual port) 반도체 기억 장치에 관한 것이다.

퍼스널 컴퓨터 등의 소형 컴퓨터에 있어서, CPU와 데이타 디스플레이 장치 사이에 설치되어, CPU의 제어하에 디스플레이 표시용 데이타를 기록/판독을 하는 화상 처리용의 듀얼 포트메모리가 시판되어 널리 사용되고 있다. 이와같은 듀얼 포트메모리는 랜덤 액세스 포트 및 시리얼 액세스 포트를 갖고 있으며, 예를들자면 1986년 12월 30일 발행한 미합중국 특허 제 4,633,441호(발명자 : 이시모또, 양도인 : NEC)에 개시되어 있다. 통상의 듀얼 포트메모리의 시리얼 액세스 포트는, 복수의 행 및 복수의 열의 교점에 각각 설치된 다수의 메모리 셀로 형성되어 메모리 셀 어레이와, 행 어드레스 신호에 응답하여 상기 행의 1개를 선택하는 수단과, 상기 선택된 1개의 행에 접속되는 메모리 셀의 기억 정보 각각을 전송 제어 신호에 동기해서 전송하는 수단과, 이들 전송되는 정보를 일시 기억하는 데이타 레지스터를 구비한다. 다시 이 시리얼 액세스 포트는, 상기 데이타 레지스터에 일시 기억된 데이타를 연속적으로 판독하기 위해, 시리얼 데이타 출력 버퍼와, 시리얼 데이타 출력 단자와, 제1의 제어 신호에 동기하여 데이타를 차례로 시프트 업(shift up)하는 데이타 시프트 수단과, 상기 데이타 시프트 수단의 출력에 응답하여 상기 데이타 레지스터에서 판독 출력되는 데이타중 1개를 선택하는 스위치 수단과, 이 스위치 수단을 경유하여 상기 데이타 레지스터의 출력과 상기 시리얼 데이타 출력 버퍼를 접속하는 판독 버스 라인과, 상기 복수의 열중 1개를 선택하는 열 어드레스신호를 디코드하는 수단과, 이 디코드 수단의 출력을 상기 전송 제어 신호에 동기하여 상기 데이나 시프트수단의 초기값으로 설정하는 초기값 설정 수단을 구비하여, 상기 데이타 레지스터의 출력을 차례로 시리얼데이타 출력 버퍼에서 출력하는 구성을 구비한다.

한편, 반도체 가공 기술의 진보에 따라 반도체 칩 상의 회로 소자의 미세화가 진행되어, 메모리 셀 1비트당의 반도체 칩상의 소오 면적을 축소하고, 기억 용량의 증대, 즉 수년전의 256K비트에서 1M비트를 거쳐 현대의 4M비트로의 증대가 가능해졌다.

그러나, 1991년 1월 29일 발행의 미합중국 툭허 제4,989,181호(발명자 : 하라다. 양도인 : NEC) 명세서에 기재되어 있는 바와같이 회로 소자의 미세화는 반도체 칩당 불량결함의 수를 증대시켜, 상술한 듀얼 포트반도체 기억 장치의 동작 불량을 초래, 이 반도체 기억 장치의 제조 제품성의 저하를 초래하고 있나. 이 제조 제품성의 저하를 회피하기 위해, 리던던시 회로(redundancy circuit) 기술이 채용된다.

이러한 '181 특허 명세서에 기재된 종래 기술에 의한 듀얼 포트메모리의 시리얼 액세스 포트의 리던던시회로는, 외부로 부터의 어드레스 신호 코드 워드를 초기 값으로 한 카운트 값을 인크리멘트하는 제1의 제어 신호를 수신하는 카운터 회로와, 메모리 셀, 비트 라인 및 시리얼 레지스터중 어느 것에 결함이 포함될때는 그 결함의 소재점의 어드레스를 기억하는 불량 어드레스 기억 회로와, 상기 카운터 회로의 출력과 불량 어드레스 기억 회로의 출력을 비교하는 일치 검출 회로와, 상기 일치 검출 회로가 상기 양 출력의 일치에 의해 발생하는 제2의 제어 신호에 응답하여 상기 결함을 포함하고 있는 메모리 셀, 비트 라인 및 시리얼 레지스터를 리던던시 회로의 리던던시 메모리 셀, 리던던시 비트 라인 및 리던던시 시리얼 레지스터로 각각 치환하는 구성을 구비한다.

이러한 선행 기술의 리던던시 회로를 갖는 듀얼 포트 반도체 기억 장치는, 그 시리얼 판독 출력 동작에 있어서 시프트 레지스터 및 카운터 회로에 외부로부터의 어드레스 신호 코드 워드를 그 초기값으로 세트한다. 다음에 외부 클럭에 동기한 상기 제1의 제어 신호를 클럭 신호로 하여 상기 시프트 레지스터는 상기초기값의 어드레스로 부터 증가 방향으로 1어드레스씩 시프트한다. 동시에 상기 카운터 회로도 상기 제1의 제어 신호에 의해 1만큼 카운트업되어, 다시 이 카운터 회로의 출력과 상술한 불량 어드레스 기억 회로의 출력이 비교된다.

이 비교의 결과가 양자의 일치를 표시할 때는 상술한 제2의 제어 신호가 활성화하여, 결함을 가진 메모리 셀, 비트 라인 및 데이타 레지스터를 리던던시 회로의 대응 어드레스의 메모리 셀, 비트 라인 및 데이타레지스터로 각각 치환하여, 이 러던던시 회로의 데이타 레지스터에 기억된 출력값을 시리얼 포트의 출력부로 판독 출력한다. 한편, 상기 비교 결과가 양자의 불일치를 표시할 때는 상술한 제2의 제어 신호는 불활성으로 되고 시프트 레지스터의 출력에 응답하여 상술한 주메모리 셀로부터 전송되어 기억된 데이타 레지스터의 출력값을 시리얼 포트의 출력부로 판독 출력한다. 이들의 동작에 의해 이 시리얼 판독 출력 동작의 1싸이클이 완료되고, 상기 제1의 제어 신호는 다음의 판독 출력 싸이클로 시프트된다. 이러한 동작 사이클을 반복함에 의해, 데이타 레지스터의 출력은 시프트 레지스터의 출력에 응답하여 시리얼 포트의 출력부로 연속하여 판독 출력한다.

그러나, 상술한 선행 기술에 의한 리던던시 회로를 갖는 듀얼 포트메모리에서, 시리얼 포트로부터의 판독출력에 요하는 시간(이하, 시리얼 판독 출력 시간)은, 제1의 제어 신호에 의한 시프트 레지스터의 시프트동작에 응답해서 데이타 레지스터의 출력값을 시리얼포트 출력으로 출력하는 시프트 동작 시간과 상기 카운터회로의 제1의 제어 신호에 의한 카운트업 동작에서 이 카운터 회로의 출력과 불량 어드레스 기억 회로의 출력값과의 일치 검출까지의 카운트업 일치 검출 시간과의 합계시간으로 된다. 이러한 시프트 동작 시간과 카운트 업 일치 검출 시간을 비교하면 후자의 편이 길다. 즉, 리던던시 회로를 갖는 듀얼 포트메모리의 시리얼 판독 출력시간이 길어지게 되어, 이듀얼 포트 반도체 기억장치를 사용한 화상 처리의 속도가 저하하게 된다.

또한, 상술한 선행 기술에 의한 듀얼 포트메모리의 상기 시리얼 판독출력동작에 있어서, 상기 카운터회로는 제1의 제어 신호에 의해 1만큼씩 카운트 업 되어, 이 카운터 회로의 출력과 상기 결함 소재점 어드레스의 값이 비교된다. 따라서, 초기값으로 세트된 외부로 부터의 어드레스 코드워드에 이온 1어드레스 이후의 이드레스가 비교된다. 즉, 초기값의 어드레스에 결함이 있는 경우는 이 리던던시 회로로의 치환이 행해지지 않는다. 이러한 문제를 회피하기 위해서는 초기값의 어드레스에 대응하는 칩 상의 어드레스만을 별도의 제어 신호에 의한 카운터 회로 구동에 의해 액세스 할 필요가 있으며, 그 만큼 시리얼 판독 출력의 제어가 복잡하게 된다.

따라서, 본 발명의 목적은 시리얼 판독 출력시간에 악 영향을 수반하지 않고서 리던던시 회로를 갖는 듀얼 포트메모리를 제공하는데 있다.

또한 본 발명의 다른 목적은, 외부로 부터의 어드레스 신호가 지정하는 초기값의 어드레스에 대응하는 칩상의 어드레스에 결함이 있는 경우라도 그 초기값의 어드레스 이후 어드레스의 시리얼 판독 출력에 악 영향을 수반하지 않는 듀얼 포트메모리를 제공하는데 있다.

본 발명의 듀얼 포트메모리는 행 및 열의 양방향으로 어레이 상으로 배치된 복수의 메모리 셀끝 이들 메모리셀을 열마다에 공통으로 각각 접속하는 복수의 비트 라인 및 행마다 공통으로 각각 접속하는 복수의 워드 라인을 포함하는 메모리 셀 어레이와, 열 어드레스 신호에 응답하여 상기 복수의 비트 라인중 1개를 선택하는 열 어드레스 디코더와, 행 어드레스 신호에 응답하여 상기 복수의 워드 라인중 1개를 선택하는 행어드레스 디코더와, 최소한 1개의 러던던시 메모리 셀과, 제1의 제어신호에 동기해서 상기 메모리 셀을 연속적으로 선택하는 시리얼 선택회로와, 상기 메모리 셀에 포함하는 결함 메모리 셀의 메모리 칩 상의 위치를 기억하는 불량 어드레스 기억회로와, 불량 어드레스 기억 회로의 출력이 상기 시리얼 선택 회로에 의해 선댁된 메모리 셀의 어드레스에 일치할 때 상기 제l의 제어 신호에 응답하여 인크리멘트되는 카운터와, 상기 카운터의 입력신호와 상기 불량 어드레스 기억 회로의 출력을 비교하여 양자가 일치하였을때는 상기 선택된 메모리셀을 상기 리던던시 메모리셀로 치환하는 제2의 제어 신호를 출력하는 수단 및 상기 제2의 제어 신호를 보유(holding)하는 수단을 갖는 일치 검출회로와, 어드레스 신호 크드 워드에 대응하는 초기 어드레스를 수신하는 수단으로 구성된다.

상기 시리얼 선택회로는, 복수의 기억부를 갖는 데이타 레지스터와, 상기 메모리 셀과 상기 데이타 레지스터를 접속하는 데이타 전송회로와, 복수개의 판독 데이타 버스와, 상기 데이타 레지스터와 상기 판독 버스를 접속하는 열선택 회로와, 상기 열선택 회로를 제어하기 위해 사용되는 복수의 출력을 가지며 상기 초기 어드레스가 사전 세트되는 시프트 레지스터로 구성될 수가 있다. 또한, 일치 검출 회로의 출력 보유 수단은 D-F/F 회로로 구성할 수도 있다. 다시, 상기 복수개의 판독 데이타 버스는, 상기 카운터의 출력을 수신하는 판독 데이타 버스 선택 회로를 갖는 구성으로 할 수도 있다.

또한, 본 발명의 다른 실시예의 의하면, 이-듀얼 포트메모리는, 행 및 열의 양방향으로 어레이 형태로 배치된 복수의 메모리 셀과 이들 메모리 셀을 열마다 공통으로 각각 접속하는 복수의 비트 라인 및 행마다 공통으로 각각 접속하는 복수의 워드라인을 포함하는 메모리 셀 어레이와, 열 어드레스 신호에 응답해서 상기복수의 비트 라인중 1개를 선택하는 일 어드레스 디코더와, 행 어드레스 신호에 응답해서 상기 복수의 워드라인중 1개를 선택하는 행 어드레스 디코더와, 최소한 1개의 리던던시 메모리 셀과, 제1의 제어 신호에 동기해서 상기 메모리 셀을 연속적으로 선택하는 시리얼 선택 회로와, 상기 메모리 셀에 포함되는 결함 메모리 셀의 메모리 칩 상의 위치를 기억하는 불량 어드레스 기억 회로와, 외부에서 공급된 어드레스 신호 코드워드에 대응하는 초기 어드레스를 전송 제어 신호에 동기해서 사전 세트하여 상기 불량 어드레스 기억 회로의 출력을 비교하여 양자가 일치하였을때는 상기 메모리 셀을 상기 리던던시 메모리 셀로 치환하는 제2의 제어 신호를 출력하는 수단 및 상기 제2의 제어 신호를 보유하는 보유 수단을 갖는 일치 검출 회로로 구성된다.

본 발명에 따라, 제1의 제어 신호에 응답하여 시리얼 판독 출력이 행해지는 기간중에 러던던시 회로에 의한 치환 여부의 판정을 카운터의 입력에서 실행하고 그 판정 결과를 제2의 제어 신호로서 출력하여 보유하는 수단을 구비하고 있으므로, 대응하는 리던던시 회로로의 치환 여부의 판정은 종래 기술에 의한 시리얼판독 출력에 비하여 한 판독 출력 싸이클 앞서 실행된다. 또한, 복수개의 판독 데이타 버스를 구비하고 있으므로 인터리브 방식의 판독 출력이 가능해진다. 따라서, 리던던시 회로로의 치환 여부의 판정에서 치환까지의 소요시간도 한 시리얼 판독 출력 싸이클 만큼 빨라져 시리얼 판독 출력의 고속화를 달성할 수 있다.

본 발명의 상기한 다른 실시예에 의하면, 초기 어드레스에 불량 결함이 존재하였을 때 전송 제어 신호에 동기해서 사전세트된 초기 어드레스와 불량 어드레스 기록 회로의 출력을 비교할 수 있으므로 제1의 제어신호에 의한 카운터 동작에 앞서 리던던시 회로로의 치환 여부의 판정이 가능하다.

상기 언급한 목적과 다른 목적, 그리고 본 발명의 특징 및 장점은 첨부된 도면과 관련하여 다음의 본 발명에 대한 상세한 설명을 통해 보다 명백해질 것이다.

종래 기술에 의한 제1도를 참조하면, 이 도면에 도시한 듀얼 포트 RAM은, 복수의 메모리 셀(106)의 매트릭스로 형성되는 메모리 셀 어레이(101)와, 이 메모리 셀 어레이(101)의 행방향으로 각각 설치된 복수의 워드 라인(104)중 한 라인(도면에는 1개의 라인으로 표시)을 행 어드레스 신호 AR에 응답하여 선택하는 행 어드레스 디코더(102)와, 일 방향으로 각각 설치된 복수의 비트 라인쌍(105)(도면에는 1개의 라인으로 표시)를 열 어드레스 신호 AC에 응답하여 선택하는 열 어드레스 디코더(103)와, 시리얼 선택 회로(107)와, 복수의 리던던시 메모리 셀(116)을 포함하는 리던던시 메모리 셀 어레이(113)와, 리던던시 시리얼 선택회로(1l7)와, 리던던시 제어 회로(120), 및 시리얼 데이타 출력부(l21)를 구비한다.

시리얼 선택 회로(107)는, 선택된 1개의 워드 라인(104)에 집속된 메모리 셀(106)의 기억 정보 각각을 전송 제어 신호 ΦT에 동기해서 전송하는 데이타 전송 회로(108)와, 비트 라인쌍(105)으로부터 상기 데이타전송 회로(108)를 경유하여 상기 전숭 제어 신호 ΦT의 콜럭 동작에 의해 전송된 데이타를 일시 기억하는N(N은 정수)비트 구성의 데이타 레지스터(109)와, 데이타 레지스터(109)의 기억 내용을 시리얼 출력부(121) 및 시리얼 출력 단자(130)로의 판독 버스 라인(119)에 선택적으로 전송하기 위한 출력을 발생하는 N비트 시프트 레지스터(111)와, 이 시프트 레지스터(111)의 출력에 응답해서 상기 데이타 레지스터(109)의 1비트를 선택하는 열 선택 스위치 회로(110)와, 상기 전송 제어 신호 ΦT에 응답해서 상기 복수의 열중 1개를 선택하는 열 어드레스 신호 AC를 디코더(113)에 의해 디코드하여 상기 N비트의 시프트 레지스터(111)의 초기값으토서 설정하는 어드레스 리세트 회로(112)를 구비한다

제2도를 병행해서 참조하면, 이 도면에 도시한 리던던시 메모리 셀 어레이(113)는, 메모리 셀 어레이(101)의 행 방향으로 각각 설치된 복수의 리던던시 워드 라인(114)과, 어레이(113)의 열 방향으로 각각 설치된 복수의 리던던시 비트 라인쌍(115)(도면에는 1개만이 표시)와, 상기 리던던시 워드 라인(114) 및 상기 리던던시 비트 라인쌍(115)에 각각 접속된 메모리 셀(106)과 동일한 구성의 복수의 리던던시 메모리 셀(116)을 포함한다. 또한 상기 리던던시 시리얼 선택 회로(117)는 상기 전송 제어 신호 ΦT에 동기해서 상기 셀(116)의 데이타를 전송하는 리던던시 전송 회로(208)와, 상기 리던던시 비트 라인쌍(115)으로부터 상기 리던던시 전송 회로(208)를 경유하여 상기 전송제어 신호 ΦT의 클럭 동작에 의해 전송된 셀(1l6)로 부터의 데이타를 일시 기억하는 K(K<N의 정수)비트 구성의 리던던시 데이타 레지스터(209)와, 그 출력에 응답해서 레지스터(209)의 1비트를 선택하는 리던던시 열 선택 스위치 회로(210)와, 레지스터(209)에 기억되는 데이타를 선택적으로 시리얼 출력부(121)에 접속하는 리던던시 판독 버스 라인(118)을 구비한다. 또한, 리던던시 제어 회로(120)는, 결합의 소재점의 어드레스를 기억하는 불량 어드레스 기억 회로(211)와,시프트 레지스터(111)에 의해 지시된 어드레스를 표시하고 제1의 제어 신호 Φ1에의 의해 1어드레스 씩 인크리멘트되는 카운터(212)와, 불량 어드레스 기억 회로(211)의 출력이 나타내는 결함 소재점과 상기 카운터(212)의 출력이 일치되었을 때 제2의 제어 신호 Φ2를 발생하는 일치 검출 회로(213)를 구비한다. 다시, 시리얼 출력부(121)는, 제2의 제어 신호 Φ2의 불활성 상태에 응답해서 판독 데이타 버스(119)를 출력 데이타 라인(124)에 접속하여 데이타 레지스터(109)의 1비트를 출력 버퍼(123)를 경유해서 시리얼 출력 단자(130)토 출력하고, 동신호 Φ2의 활성 상태에 응답하여 리던던시 데이타 버스(118)를 출력 데이타 라인(124)에 접속하여 리던던시 데이타 레지스터(209)의 1비트를 출력하는 스위치 회로(122)를 구비한다.

상술한 회로 구성으로부터 명백한 바와같이, 이 종래의 기술에 의한 듀얼 포트 RAM은, 그 시리얼 판독출력 동작에 있어서, 전송 제어 신호 ΦT에 응답하여 시프트 레지스터(111) 및 카운터(212)에 외부로부터의 어드레스 신호 AC를 초기값으로 하여 세트한다. 다음에 외부 클럭에 동기한 제1의 제어 신호 Φ1를 클럭 신호로 하여 시프트 레지스터(111)에 공급한다. 그 결과, 시프트 레지스터(111)에 기억된 격납 데이타는 초기값 어드레스로부터 큰편으로 1 어드레스 씩 시프트된다, 동시에 카운터(212)도 제1의 제어 신호 Φ1 이에의해 1만큼 카운토 업되어 이 카운터(212)의 출력과 불량 어드레스 기억 회로(211)의 출력이 비교된다. 이 비교의 결과가 양자의 일치를 표시할 때는 일치 검출 회로(213)가 제2의 제어 신호 Φ2를 활성화 한다. 즉, 결함을 갖는 메모리 셀, 비트 라인 및 데이타 레지스터를 리던던시 회로의 대응 어드레스의 메모리 셀(116), 비트 라인(115) 및 데이타 레지스터(209)로 각각 치환하여 데이타 레지스터(209)의 기억된 데이타를 시리얼 출력부(121)로 판독 출력한다. 한편, 상기 비교한 결과가 양자의 불일치를 표시할 때는 제2의 제어신호 Φ2는 불활성으로 되어, 시프트 레지스터(111)의 출력에 응답하여 열선택 스위치 회로(110-1 내지110-N)중 1개가 온(ON)되어 데이타 레지스터(109)의 기억된 데이타를 시리얼 출력부(121)로 판독 출력한다.

다음으로, 본 발명의 제1의 실시예를 제3도에 도시하며, 제2도와 공통인 블럭에는 동일한 참조 번호를 붙여서 동일한 블럭으로 표시한다. 이 실시예의 듀럴포트 RAM의 리던던시 메모리 셀 어레이(313)는, 행방향으로 2열의 어드레스 몫의 비트 라인쌍(115)을 구비하며, 리던던시 시리얼 선택 회로(317)는 리던던시열 선택 스위치 회로(210-0 및 210-1)와 리던던시 판독 버스 라인 RBS0 및 RBS1을 갖는다.

이 실시예의 듀얼 포트 RAM의 리던던시 제어 회로(320)는, 전송 제어 신호 ΦT에 동기된 열 어드레스신호 AC를 그 초기값으로 세트하여 그 제1의 제어 신호 Φ1에 의해 1어드레스씩 인크리멘트 되는 카운터(312)와, 불량 어드레스 기억 회로(211)의 기억 내용이 표시하는 결함 소재점과 상기 카운터(312)의 입력이 일치하였을 때 제2의 제어 신호 Φ2를 발생시키는 일치 검출 회로(213)의 출력을 보유하는 D 타입 플립플롭(DFF)(3l3)과, 이 DFF(313)에 클럭 신호로서 공급되는 RCK를 발생하는 판독 데이타 버스 선택 밭생회로(314)를 구비한다. 또한, N상태의 시프트 레지스터(111)의 출력에 의해 제어되는 데이타 레지스터(109)의 데이타를 선택하는 열 선택 스위치 회로(310-0 내지 310-3)와 이들 열선택 스위치 회로(310-0 내지310-3)에 접속되는 4개의 판독 데이타 버스 라인 LBS0-LBS3을 갖는다. 시리얼 출력부(321)는, 상기 판독데이타 버스 라인 LBS0 내지 LBS3을 러던던시 데이타 버스 라인 RBS0 및 RBS1으로 제2의 제어 신호 Φ2에 응답하여 절환함과 함께 판독 데이타 버스 선택 발생 회로(314)의 출력(316)에 응답하여 판독 데이타버스 라인 LBS0 내지 LBS3 중 1개를 출력버퍼(123)를 경유하여 시리얼 출력단자(130)에 선택적으로 접속하는 선택 회로(322)를 구비한다. 상기한 구성이외에는 제2도에 도시하는 종래 기술의 듀얼 포트 RAM와 동일한 구성이다.

이 제1의 실시예에 있어서 카운터(312)의 회로도를 도시하는 제11도를 참조하면, 이 카운터(312)에 병렬8비트 AY0 내지 AY7의 외부 어드레스 코드 워드를 전송 제어 신호 ΦT를 클럭으로 하여 초기값으로 세트한다. 최값이 세트되면 이 카운터(312)의 병렬 8비트 입력 CD1 I 내지 CD7 I는, 상기 초기값 어드레에 1을 더한값이 된다. 이 카운터(312)의 출력 CD0 및 CD1은 최하위 2비트로하여 카운트된다. 제1의 제어신호 Φ1의 활성화에 응답해서 카운터(312)는 1어드레스씩 카운트 업된다.

이 실시예에 있어서 불량 어드레스 기억 회로(211) 및 일치 검출 회로(213)의 회로도를 도시하는 제6도를 참조하면, 불량 어드레스 기억 회로(211)는 복수개의 퓨즈 회로(601 내지 614)를 가지며, 칩상의 대응결함 소재점의 어드레스 위치와 대응하는 퓨즈 회로중 하나를 절단함으로써 결함을 표시한다. 한편, 일치검출 회로(213)의 입력에는 상기 입력 신호(CDlI 내지 CD7I)가 공급되어 이들 입력 신호에 따라 클럭된 인버터(620)를 통과하해서 퓨즈 회로(601 내지 614)가 나타내는 2진수와 비교되어 양자가 일치하였을 때 그출력 JRE를 활성화시킨다.

상기 일치 검출 회로(213)의 출력 JRE를 D입력에서 수신하는 DFF(313)는 제7도 및 제8도에 도시하는바와같이 난자간 접속을 구비한다.

카운터(312)의 출력 신호 CD0 및 CD1를 수신하는 판독 데이타 버스 선택 발생 회로(314)의 회로도를 도시하는 제10도를 참조하면, 이 판독 데이타 버스 선택 발생 회로(314)는 이들 신호 CD0 및 CD1로부터 판독 데이타 버스 LBS0 내지 LBS3 대응하는 출력 신호 BS0 내지 BS3과 DFF(313) 구동용의 클럭 신호RCK를 발생한다.

다음에, 제1의 실시예의 동작 설명용의 타임 챠트의 제12도를 참조하면, 이 도면에 도시한 기간 T1 에있어서 전송 제어 신호 ΦT가 활성화되어 외부 열 어드레스 신호 AC의 어드레스 코드 워드를 초기값으로 하여 시프트 레지스터(111) 및 카운터(312)가 초기 설정된다. 이 기간 T1에 있어서는 (제12도의 경우 카운터(312)에는 3번째 어드레스에 해당하는 카운트 값 "3"이 설정되어 있다)판독 데이타 버스 LBS0에는 데이타 레지스터(109)의 4번째 어드레스 데이타가 판독 출력되어 있다. 동일하게, 판독 데이터 버스 LBS1, LBS2 및 LBS2는 데이타 레지스터(109)의 5번깨, 2번깨 및 3번째 어드레스 데이타가 각각 판독 출력된 상태에서 각각 초기화 되어 있다. 또한, 버스 선택 발생 회로(314)의 버스 선택 신호 BS0 내지 BS3중 신호BS3이 활성화되어 다른 신호 BS0, BS1, BS2는 비활성 상태에서 초기화 되어 있다. 다시, 리던던시 회로로의 치환 여부의 판정을 위한 데이타는 카운터(312)의 입력 신호이기 때문에 외부 열 어드레스 신호 AC에 1어드레스 가해진 상태 즉 "4"의 값으로 초기화 되어 있다.

다음에 기간 T2로 이동하면 제1의 제어 신호 Φ1가 활성학된다. 제1의 제어 신호 Φ1를 클럭 입력으로서 시프트 레지스터(111)는 l어드레스 큰편으로 시프트 업되며, 열선택 스위치 회로(310-0 내지 310-3)는 스위치 오프되고 열선택 스위치 회로(310-4 내지 310-7)는 스위치 온된다.

따라서, 판독 데이타 버스 LBS0, LBS1, LBS2 및 LBS에는 데이타 레지스터(109)의 4번째, 5번째, 6번째 및 7번째 어드레스의 데이타가 각각 판독 출력된다. 버스 선택 신호 BS0 내지 BS4중 버스 선택 신호BS0가 활성화되어 판독 데이타 버스 LBS0의 데이타 즉, 데이타 레지스터(109)의 4번째 어드레스 데이타가 연속적으로 판독 출력된다. 한편 카운터의 입력신호는 "4"에서 "5"로 이동하지만 버스 선택 발생 회로(314)로 부터 러던던시 치환 여부 판정의 DFF(313)로 공급되는 클럭 RCK는 활성화 되지 않고, DFF(313)의 출력인 제2의 제어 신호 Φ2는 변화하지 않는다. 다시, 제어 신호 Φ1를 클럭 입력으로한 시프트 레지스터(111)의 제어에 의한 연선택 스위치 회로(310-0 내지 310-7)는 온상태로 되어 판독 데이타 버스 LBS0, LBS1, LBS2 및 LBS3에는 데이타 레지스터(109)의 4번째, 5번째, 6번째 및 7번째 어드레스 데이타가 각각 판독 출력되고, 카운터(312)의 출력값 "4"과 "5"는 변화하지 않는다. 그러나, DFF(313)의 출력인 제2의 제어 신호 Φ2는 콜럭 신호 RCK로 활성화되어 리던던시 치환 여부 판정이 실행된다 즉, 카운터(312)의출력값이 "5"인때는, 열 어드레스 신호 AC의 2열몫의 리던던시 치환을 실행하기 위하여, 6번째 및 7번째 어드레스의 러던던시 치환 여부 판정이 행해진다. 이상의 설명과 같이, 이 제1의 실시예에 있어서 리던던시 치환 여부 판정은 시프트 레지스터(111)에 의한 시리얼 판독 출력에 1싸이클 앞서 완료된다.

다음에, 제4도에 도시한 본 발명의 제2의 실시예에 있어서, 리던던시 제어 회로(420)는, 외부 어드레스신호 AC의 초기값 AY1 내지 AY7을 그 입력에 수신하여 불량 어드레스 기억회로(211)의 기억 내용과 비교하는 일치 검출 회로(412)와, 이 일치 검출 회로(412)의 출력 신호 JRE가 상기 양자의 일치를 나타내는 경우는 제2의 제어 신호를 활성화하여 출력하는 DFF(413)를 구비한다. 그것 이외는 이 제2의 실시예는 상술한 제1의 실시예와 동일한 구성 요소에는 동일한 참조 부호가 붙여져 있다.

제2의 실시예의 동작 설명용의 타이밍 챠트인 제13도를 참조하면, 이 도면에 도시한 상술한 외부열 어드레스 신호 AC의 초기값을 제1의 실시예와 동일하게 카운터(312)에 초기 설정하여 리던던시 치환 여부를 판정하면, 판정 어드레스는 카운터(312)의 입력 신호 이므로 어드레스 신호 AC의 초기 어드레스에 1어드레스 진행한 어드레스 값으로되어, 어드레스 값이 초기 결함점 대응 어드레스인 경우는 판정이 불가능하다. 이 제2의 실시예에서는, 전송 제어 신호 ΦT에 동기하여 일치 검출 회로(412)의 입력 단자로 초기 어드레스 AY1 내지 AY7를 입력하여, 불량 어드레스 기억 회로(2ll)와 비교한다. 이 비교 결과가 양자의 일치를 표시할때 일치 검출 회로(412)의 출력 JRE는 활성화되어 DFF(413)의 세트 단자에 입력되고 DFF(413)는활성화된 제2의 제어 신호 Φ2를 출력한다. 한편, 이 비교결과가 양자의 불일치를 표시할때는, 출력 JRE는 활성화 되지 않고 DFF(413)에 리세트 되어 제2의 제어 신호 Φ2는 비활성 상태로 멈춘다. 상술하는대로, 이 제2의 실시예의 리던던시 제어 회로(420)에 의해 외부열 어드레스 신호 AC의 초기 어드레스 AY1 내지 AY7에 대해서도 리던던시 치환 여부 판정이 가능해진다.

다음에, 제5도를 참조하면, 이 도면에 도시한 본 발명의 제3의 실시예에 있어서는, 제2실시예의 열 선택 스위치 회로(310-0 내지 310-3)를 대신하여 열선택 스위치 회로(510-0/510-0',510-1/510-1',…510-3/510-3')로 각각 치환한 인터리브 방식을 채용한 시리얼 선택 회로(507)을 갖고 있다. 그 이외는 제1의 실시예와 동일한 구성 요소로 형성되므로 그들에 동일 참조 부호를 붙이며 더이상 상술하지 않는다. 이 인터리브 방식은 시프트 레지스터(511)의 출력을 짝수와 홀수의 2개의 페어로 실행하는 구성이며 종래 기술을 그대로 적용할 수 있다.

상술한대로, 본 발명에 있어서는, 제1의 제어 신호에 응답해서 시리얼 판독 출력이 행해질때 리던던시치환 여부의 판정을 카운터의 입력으로 행하여 그 판정 결과를 제2의 제어 신호로하여 출력하고 보유하는수단을 구비하고 있으므로, 리던던시 치환 여부의 판정이 종래기술에 의한 시리얼 판독 출력 싸이클보다 1개 앞선 판독 출력 싸이클로 가능해진다. 또한 본 발명에 의한 듀얼 포트 RAM은 복수개의 판독 데이타버스를 구비하고 있으므로, 인터리브 방식에 의한 시리얼 포트 판독 출력 속도의 개선도 가능해진다. 따라서 리던던시 치환 여부 판정에서 실제의 치환까지의 시간도 단축되어, 종래 기술에 의한 경우보다도 1싸이클 만큼 판독 출력 동작을 앞으로 진전시킬 수 있으므로 시리얼 판독 출력의 고속화를 달성할 수 있다.

비록 본 발명이 특정한 실시예와 관련하여 설명되었지만, 이 설명은 한정하는 의미로 해석되도록 의도된것이 아니다. 본 발명의 설명을 참조하게 되면 본 발명의 다른 실시예는, 물론, 공개된 실시예에 대한 여러가지 변경이 당기술분야에 숙달된 사람들에게 명백해질 것이다 첨부된 청구범위는 본 발명의 영역안에 포함되는 것으로 어떤 변경이나 실시예도 커버한다는 것을 알아야 한다.

Claims (2)

1. 듀얼 포트 반도체 기억 장치에 있어서: 행 열 방향으로 배치된 복수의 메모리 셀(106)과, 이들 메모리 셀을 한 행에 대해 공통으로 각각 접속하는 복수의 비트 라인(105)과 이들 메모리 셀을 한 열에 대해 공통으로 각각 접속하는 복수의 워드 라인(104)을 포함하는 메모리 셀 어레이(101)와; 행 어드레스 신호에 응답하여 상기 복수의 비트 라인중 한 라인을 선택하는 행 어드레스 디코더(103)와; 일 어드레스 신호에 응답하여 상기 복수의 워드 라인중 한 라인을 선택하는 열 어드레스 디코더(102)와; 적어도 2개의 리던던시 메모리 셀(116)과, 제1의 제어 신호(Φ1)와 동기하여 상기 메모리 셀을 연속하여 선택하는 시리얼 선택 회로(307)와; 상기 메모리 셀중에서 결합 메모리 셀의 위치를 기억하는 불량 어드레스 메모리 회로(211)와, 상기 시리얼 선택 회로에 의해 선택된 메모리 셀 어드레스에 대응하는 출력을 가지며, 상기 제1의 제어 신호에 응답하여 인크리멘트되도록 적합된 카운터(312)와: 상기 카운터의 입력 신호와 상기 불량 어드레스 기억 회로의 출력을 비교하여, 상기 카운터의 입력 신호가 상기 불량 어드레스 메모리 회로의 출력과 일치하는 경우 적어도 두개의 상기 비트 라인에 대응하는 상기 메모리 셀을 상기 두 리던던시 메모리셀로 치환하는 제2의 제어 신호를 출력하는 일치 검출 회로(213)와, 외부 어드레스 신호 코드 워드에 상응하는 초기 어드레스를 수신하는 수단(312)과: 상기 일치 검출 회로의 상기 출력을 보유하는 DFF 회로(313); 및 상기 카운터에 응답하여 복수의 판독 데이타 버스중 한 버스를 선택하는 판독 데이타 버스 선택회로(322)로서, 그 출력이 상기 DFF 회로의 클럭 신호가 되는 상기 판독 데이타 버스 선랙 회로를 구비하며, 상기 시리얼 선택 회로(307)는 복수의 메모리 스테이지를 갗는 데이타 레지스터(109)와, 메모리 셀을 데이타 레지스터에 접속하는 데이타 전송 회로(108)와, 복수의 판독 데이타 버스(LBS0∼LBS3)와, 데이타레지스터를 판독 데이타 버스에 접속하는 열 선택 회로(310), 및 상기 열 선택 회로를 제어하도록 복수의 출력을 가지여 초기 어드레스로 인크리멘트되는 시프트 레지스터(111)를 구비하게 되는 것을 특징으로 하는 듀얼 포트 반도체 기억장치.
2. 듀얼 포트 반도체 기억 장치에 있어서: 행 열 방향으로 배치된 복수의 메모리 셀(106)과, 이들 메모리 셀을 한 행에 대해 공통으로 각각 접속하는 복수의 비트 라인(105)과 이들 메모리 셀을 한 열에 대해 공통으로 각각 접속하는 복수의 워드 라인(104)을 포함하는 메모리 셀 어레이(101)와; 열 어드레스 신호에 응답하여 상기 복수의 비트 라인중 한 라인을 선택하는 열 어드레스 디코더(103)과; 행 어드레스 신호에 응답하여 상기 복수의 워드 라인중 한 라인을 선택하는 행 어드레스 디코더(102)와; 적어도 2개의 리던던시 메모리 셀(116)과; 제1의 제어 신호(Φ1)와 동기하여 상기 메모리 셀을 연속하여 선택하는 시리얼 선택 회로(307)와; 메모리 칩상의 메모리 셀중에서 결함 메모리 셀의 위치를 기억하는 불량 어드레스 메모리회로(211)와; 외부 어드레스 신호 코드 워드에 상응하는 초기 어드레스를 수신하는 수단(312)과; 전송 신호에 동기하여 상기 어드레스 신호의 어드레스 신호 코드 워드에 대응하는 초기 어드레스를 인크리멘트하고, 인크리멘트된 어드레를 상기 불량 어드레스 메모리 회로(211)와 비교하여 인크리멘트된 어드레스가 불량 어드레스 메모리 회로의 출력과 일치하는 경우 상기 한 비트 라인에 대응하는 메모리 셀을 리던던시 메모리 셀로 치환하는 제2의 제어 신호를 출력하는 일치 검출 회로(213)와; 상기 일치 검출 회로의 상기 출력을 부유하는 DFF 회로(313) 및, 상기 인크리멘트된 초기 어드레스에 응답하여 복수의 판독 데이타 버스중 한 버스를 선택하는 판독 데이타 버스 선택 회로(322)로서, 그 출력이 상기 DFF 회로의 클럭 신호가되는 상기 판독 데이타 버스 선택 회로를 구비하며, 상기 시리얼 선택 회로(307)는 복수의 메모리 스테이지를 갖는 데이타 레지스터(109)와, 메모리 셀을 데이타 레지스터에 접속하는 데이타 전송 회로(108)와, 복수의 판독 데이타 버스(LBS0∼LBS3)와, 데이타 레지스터를 상기 판독 데이타 버스에 접속하는 열 선택 회로(310), 및 상기 열 선택 회로를 제어하도록 복수의 출력을 가지며 상기 초기 어드레스로 인크리멘트되도록 적합되는 시프트 레지스터(111)를 구비하게 되는 것을 특징으로 하는 듀얼 포트 반도체 기억 장치.