CN1961379A - 用于嵌入式非易失性存储器的双电源供电的方法和设备 - Google Patents

Abstract

本发明涉及一种嵌入式非易失性存储器，其包括：一电荷泵(407)，所述电荷泵经构造以接收外部电压电平(405)且产生一高电压电平(415)，其中所述高电压电平高于所述外部电压电平；一存储器控制电路(420)，所述存储器控制电路经构造以接收所述外部电压电平和所述高电压电平，且选择所述电压电平中的一个电压电平；一具有一字线及一位线的存储器阵列(430)，所述存储器阵列经构造以在所述字线处接收所述外部和高电压电平及在所述位线处接收所述高电压电平；一字线驱动器(440)，所述字线驱动器经构造以将所述外部和高电压电平提供至所述字线；一位线选择器(455)，所述位线选择器经构造以选择所述位线及接收所述高、外部和经调节的电压电平；一位线驱动器(450)，所述位线驱动器经构造以将所述外部电压电平提供至所述位线选择器(455)。

Description

用于嵌入式非易失性存储器的双电源供电的方法和设备

技术领域

本发明通常涉及管理收缩晶体管技术与非易失性存储器读取/写入要求之间的电压差。具体而言，本发明涉及用于诸如电可擦可编程唯读存储器(EEPROM)及FLASH存储器的嵌入式非易失性存储器的电源管理。

背景技术

为借助先进技术维持可接受的电源消耗和可靠性，已将电源电压从使用1prn技术的5V降低至使用0.18um技术的1.8V。然而，在系统电平上，电源电压并未减小。使用0.18[xm技术的多数芯片上系统(SOC)具3.3V依从性、及5V依从性或容许性。

图1是一图解说明用于一存储器的一现有技术电源管理系统的示意图。SOC 5图解说明如何分配电力的一个实例。将外部电压电平10(例如，3.3V或5V)施加至电压调节器15、模拟电路20及输入/输出焊垫25。电压调节器15产生经调节的电压电平30，例如，用于一0.18um逻辑的1.8V电压电平。将经调节的电压电平30施加至存储器40(例如，嵌入式EEPROM及FLASH存储器)、及先进逻辑35(例如，微控制器、CMOS存储器、胶合逻辑等)。

当给存储器40供以经调节的电压电平30时，可在存储器40中使用先进CMOS逻辑，从而形成改进的密度和速度。然而，在存储器写入和读取期间将经调节的电压电平30用于存储器40会导致数个问题。存储器写入和读取使用比经调节的电压电平30所供应的高的电压，且所述较高电压通常是通过较大的电荷泵所达到。由于存储器读取期间的存储器单元电流取决于字线电压，因此在读取期间将所述字线增压至经调节的电压电平30以上通常用于提供良好的功能性。然而，增压作业既耗时又消耗电流。

图2是一图解说明用于一存储器的另一现有技术电源管理系统的示意图。SOC200图解说明如何分配电力的一个实例。将外部电压电平210施加至电压调节器215、模拟电路220、及输入/输出焊垫225。电压调节器215产生经调节的电压电平230。将经调节的电压电平230施加至先进逻辑235，例如，微控制器、CMOS存储器、胶合逻辑等。

当给存储器240供以外部电压电平210时，可减小电荷泵尺寸，且通常在读取期间实施增压。然而，存储器240的逻辑部分通常使用厚氧化物装置，因为薄氧化物装置在外部电压电平210下不运作。与图1中图解说明的较低电压实施例相比，控制逻辑、预解码及输出数据路径既较大又较慢。另外，电平移位器245与存储器240的输入及输出面接，以允许与被供以经调节的电压电平230的先进逻辑235连通。

需要一种用于存储器的电源管理系统，所述电源管理系统允许在存储器中使用先进CMOS逻辑，从而形成改进的密度和速度，同时还减小电荷泵的尺寸，并减少读取期间对增压的需要。本发明应能减小存储器所需的面积、提高速度、减少电力消耗、使用可用电源资源、且是改变的。

发明内容

本发明由一双电源存储器管理系统构成，所述管理系统给存储器提供一外部电压电平以及内部产生的电压电平。所述存储器的低电压逻辑部分可使用薄氧化物装置且被供以经调节的电压电平，同时所述外部电压电平是直接供应至所述电荷泵用于存储器写入，而在存储器读取期间则直接供应至所述字线和位线。本发明允许高速装置进行解码和读出，同时避免存储器读取期间的内部增压延迟，及避免所述写入电荷泵超尺寸。

本发明是一种可以一外部电压电平及以一经调节的电压电平驱动的嵌入式非易失性存储器。所述外部电压电平高于所述经调节的电压电平。本发明包括以下装置。一电荷泵，其经构造以接收所述外部电压电平并产生一高电压电平，其中所述高电压电平高于所述外部电压电平。一存储器控制电路，其耦合至所述电荷泵且经构造以接收所述外部电压电平及所述高电压电平。所述存储器控制电路经进一步构造以在所述外部与高电压电平之间进行选择并提供所述外部及高电压电平。一存储器阵列，其具有一字线及一位线且耦合至所述存储器控制电路。所述存储器阵列经构造以存储数据、在所述字线处接收所述外部及高电压电平、及在所述位线处接收所述高电压电平。一字线驱动器，其耦合至所述存储器阵列且经构造以将所述外部及高电压电平提供至所述字线。一位线选择器，其耦合至所述存储器阵列且经构造以选择所述位线并接收所述高、外部及经调节的电压电平。一位线驱动器，其耦合至所述位线选择器且经构造以将所述外部及经调节的电压电平提供至所述位线选择器。

附图说明

图1是一图解说明一用于一存储器的现有技术电源管理系统的示意图。

图2是一图解说明一用于一存储器的现有技术电源管理系统的示意图。

图3是一图解说明于一芯片上系统(SOC)中用于存储器的一电源管理系统的一实施例的示意图。

图4是一图解说明来自图3的存储器的一实施例的示意图。

图5是一图解说明一存储器控制电路的一实施例的示意图。

图6是一图解说明一字线驱动器的一实施例的示意图。

图7是一图解说明一位线选择器的一实施例的示意图。

图8是一图解说明一位线驱动器的一实施例的示意图。

图9是一图解说明一驱动一嵌入式非易失性存储器的方法的流程体。

图10是一图解说明一存储器控制电路的一实施例的示意图。

具体实施方式

图3是一图解说明一芯片上系统(SOC)中用于存储器的一电源管理系统的一实施例的示意图。SOC 300图解说明如何分配电力的一个实例。将外部电压电平310(例如，3.3V或5V)施加至电压调节器315、模拟电路320、及输入/输出焊垫325。电压调节器315产生经调节的电压电平330，例如，对于一0.18μm逻辑为1.8V。将经调节的电压电平330施加至存储器340(例如，嵌入式EEPROM及FLASH存储器)、及先进逻辑335(例如，微控制器、CMOS存储器、胶合逻辑等)。外部电压电平310还施加至存储器340。

图4是一图解说明来自图3的存储器340的一个实施例的示意图。存储器400接收外部电压电平405及经调节的电压电平410(从图3的电压调节器315)。电荷泵407接收外部电压电平405并产生高电压电平415，所述高电压电平415用于在存储器写入期间编程存储器单元。由于电荷泵407被供以所述较高外部电压电平405，因此电荷泵407可比一被供以经调节的供应电压410的常规存储器电荷泵小。

存储器控制电路420接收来自电荷泵407的高电压电平415及外部电压电平420。存储器控制电路420向可变电压线425供应高电压电平415或外部电压电平420。在存储器读取期间，存储器控制电路420向可变电压线425供应外部电压电平420。在存储器写入期间，存储器控制电路420向可变电压线425供应高电压电平415。

存储器400包括具有存储器单元、字线及位线(未显示)的存储器阵列430。X预解码器435接收并解码一地址且以经调节的电压电平410供电。X预解码器435通过一字选择输入线连接至字线驱动器440(参见图6)。字线驱动器440从可变电压线425接收电力并接收一指示一拟供电的字线的字选择。在存储器读取期间，字线驱动器440为所述字线供应外部电压电平405。在存储器写入期间，字线驱动器440为所述字线供应高电压电平415。

Y预解码器445接收及解码一地址并以经调节的电压电平410供电。Y预解码器445连接至选择驱动器450。选择驱动器450接收外部电压电平405及一来自Y预解码器445的位选择信号，所述位选择信号因所述电平移位器而移位至外部电压电平405。

位线选择器455连接至选择驱动器450并在经调节的电压电平及外部电压电平405下自选择驱动器450接收一双电源供电信号。位线选择器455在存储器阵列430内选择位线用于存储器读取。

具有一数据输出的读出放大器460连接至位线选择455。读出放大器460接收经调节的电压电平410。

列锁存器465连接至存储器阵列430且存储将平行于存储器阵列430编程的数据并驱动对应于正被写入的位线的所述单元。

控制逻辑470以经调节的电压电平运作且管理存储器400中的功能性模式、测试模式，及写入延迟。

图5是一图解说明存储器控制电路500的一个实施例的示意图。可变电压线505从电荷泵407接收高电压电平415(参见图4)。晶体管510係一(例如)PMOS晶体管，其具有一连接至可变电压线505的漏极及一连接至外部电压电平405的源极。晶体管510的栅极连接至晶体管515的源极及晶体管520的漏极。晶体管515的漏极连接至可变电压线505。晶体管520的源极连接至接地。晶体管515及520两者的栅极连接在一起且连接至电平移位器525。电平移位器525连接至可变电压线505、反相器530及读取信号线535。

在一实施例中，电平移位器525从读取信号线535接收一指示存储器读取的读取信号。电平移位器525将一高输出发送至节点540。给晶体管520的栅极一高输出会使其导通(将其置高)而给晶体管515的栅极一高输出会使其关断(将其置低)。晶体管520将节点545拉至接地，因此导通或置高晶体管510。可变电压线505(现在通过有效晶体管510连接至外部电压电平405)处于外部电压电平405下。

在存储器写入期间，电平移位器525从读取信号线535接收一指示存储器写入的读取信号。电平移位器525将一低输出发送至节点540。给晶体管520的栅极一低输出会使其关断(将其置低)而给晶体管515的栅极一低输出会使其导通(将其置高)。晶体管515将节点545拉至高电压电平415、因此关断晶体管510。可变电压线505(现在通过无效晶体管510与外部电压电平405隔绝)处于高电压电平415下。

图5中图解说明电平移位器525的一个实施例。晶体管550是一(例如)PMOS晶体管，其具有一连接至可变电压线505的漏极。晶体管555是一(例如)PMOS晶体管，其具有一连接至可变电压线505的漏极及一连接至晶体管550的源极的栅极及一连接至晶体管550的栅极的源极。晶体管560是一(例如)NMOS晶体管，其具有一连接至晶体管555的栅极、晶体管550的源极及节点540的漏极，一连接至接地的源极及一连接至反相器530的栅极。晶体管565是一(例如)NMOS晶体管，其具有一连接至晶体管555的源极及晶体管550的栅极的漏极、一连接至接地的源极及一连接至读取信号线535的栅极。

电平移位器525接收一指示存储器读取的读取信号，于此情况下节点535设置至经调节的电压电平410。反相器530反转所述信号，因此关断晶体管560而导通晶体管565。晶体管550的栅极被拉低，因此使其导通。晶体管555的栅极被拉高，因此使其关断。晶体管550将节点540拉高，以使其导通。

电平移位器525接收一指示存储器写入的读取信号，于此情况下节点535设置至接地电平。反相器530反转所述信号，因此导通晶体管560而关断晶体管565。晶体管550的栅极被拉高，因此使其导通。晶体管555的栅极被拉低，因此使其关断。晶体管560将节点540拉低，以使其导通。

当开始存储器写入时，如果在节点505处形成一电势负尖峰，则可将晶体管510处的体电势切换成低于其源电势，其直接连接至外部电压电平405。这样可产生一扰乱所述电荷泵正确功能性的衬底寄生电流。

为解决所述衬底电流的问题，如图10中所图解说明，添加晶体管511。图10是一图解说明存储器控制电路500的一个实施例的示意图，晶体管511是一(例如)PMOS晶体管，其具有一连接至晶体管510的源极的漏极，其源极和体连接至外部电压电平405，且其栅极连接至电平移位器526的输出。在存储器写入期间，节点535设置至接地，电平移位器526的输入设置至经调节的电压电平410而电平移位器526的输出为外部电压电平405，以关断晶体管511。连接至节点547的晶体管510的源极现在正漂移、避免衬底寄生电流，甚至在其漏极的负尖峰期间也是如此。

在一存储器读取期间，节点535设置至经调节的电压电平410。电平移位器526的输入和输出均接地，以导通晶体管511并将节点547驱动至外部电压电平405。由于晶体管510也导通，因此可变电压线505通过晶体管510和511连接至外部电压电平405。

图6是一图解说明字线驱动器440的一个实施例的示意图。字线驱动器440通过反相器501直接连接至X预解码器435。X预解码器435接收经调节的电压电平410及存储器地址位置。反相器601提供其输入的一反转输出。字线驱动器接收一来自X预解码器435的经反转且正规信号及一指示一存储器读取的控制信号。

字线驱动器600是字线驱动器440的一个实施例。晶体管605是一(例如)PMOS晶体管，其具有一连接至可变电压线610的漏极、一连接至字线615的源极。晶体管620是一(例如)NMOS晶体管，其具有一连接至X预解码器435的输出的漏极、一连接至字线615的源极、及一接收一控制信号的栅极。电平移位器625连接至可变电压线610并接收反相器601的输出及X预解码器435的输出。电平移位器625具有一连接至晶体管605的栅极的输出。

如果X预解码器435选择字线615，则输入630为高而输入635为低。在此实例中，高是处于经调节的电压电平410而低是处于接地。电平移位器625将晶体管605的栅极拉至接地，因此使其导通并将可变电压线610连接至字线615。假设选择字线615，则将发生存储器读取或存储器写入。

在存储器写入期间，存储器控制电路420在可变电压线610上提供高电压电平415。晶体管620在其栅极处接收一控制信号并关断，因为正发生存储器写入且字线615连接至高电压电平415。在存储器读取期间，存储器控制电路420在可变电压线610上提供外部电压电平405。晶体管620在其栅极处接收一控制信号且导通，因为正发生存储器读取。晶体管620是一可在存储器读取期间减小所述字线提高延迟的低临限电压晶体管。晶体管620和605将字线充电至经调节的电压电平410减去晶体管620的临限电压。在字线615达到经调节的电压电平410减去晶体管620的临限电压后，晶体管620关断而将字线带至外部电压电平405的剩余电荷由晶体管605供应。

图6中图解说明电平移位器625的一个实施例。晶体管650是一(例如)PMOS晶体管，其具有一连接至可变电压线610的漏极。晶体管655是一(例如)PMOS晶体管，其具有一连接至可变电压线610的漏极及一连接至晶体管650的源极的栅极及一连接至晶体管650的栅极的源极。晶体管660是一(例如)NMOS晶体管，其具有一连接至晶体管655的栅极、晶体管650的源极及节点640的漏极，一连接至接地的源极及一连接至X预解码器435的栅极。晶体管665是一(例如)NMOS晶体管，其具有一连接至晶体管655的源极及晶体管650的栅极的漏极、一连接至接地的源极及一连接至反相器601的栅极。

在经调节电压电平410的此情况下，电平移位器625接收一选择字线615的信号。反相器601反转所述信号，因此关断晶体管665而导通晶体管660。晶体管655的栅极被拉低，因此使其导通。晶体管650的栅极被拉高，因此使其关断。晶体管655将节点640拉低以使其导通，因此导通晶体管605。

电平移位器625接收一解除选择字线615的信号，在此情况下晶体管660的栅极连接至接地，且晶体管665的栅极连接至经调节的电压电平410，因此导通晶体管665而关断晶体管660。晶体管655的栅极被拉高，因此使其导通。晶体管650的栅极被拉低，因此使其关断。晶体管560将节点640拉高以使其导通，因此关断晶体管605。

一以0.18urn技术使用1.8V单电源操作的现有技术2兆位EEPROM的实例需耗费11ns将所述字线充电至2V及耗费20ns将所述字线充电至2.5V。而本发明提供的字线充电时间分别为5ns和9ns。

图7是一图解说明位线选择器455的一个实施例的示意图。位线选择器700包括晶体管710，在一实施例中，所述晶体管710为NMOS、厚氧化物、大有效长度、贫增益装置。在存储器写入期间，晶体管710连接至高电压电平415。晶体管710具有一连接至存储器阵列430中的存储器单元(未显示)的漏极(参见图4)。每一晶体管710具有一连接至晶体管720的漏极的源极。在一实施例中，晶体管720是一薄氧化物、高驱动装置，其具有一连接至读出放大器460的源极。晶体管720不连接至高电压电平415。

为在读取期间快速地充电所述位线，晶体管710应快速地运作。加快晶体管710运作时间的一个方法是增加其宽度。另一解决方案是将晶体管710的栅极驱动至外部电压电平405。当选择一位线时，晶体管710的栅极将被驱动至外部电压电平405以减少位线充电时间。晶体管720的栅极将被驱动至经调节的电压电平410。位线驱动器450驱动晶体管710和720。

图8是一图解说明位线驱动器450的一个实施例的示意图。位线驱动器800在经调节的电压电平410下从Y预解码器810接收一信号，所述信号指示应选择哪一个晶体管710。在一实施例中，位电平驱动器800是一电平移位器，其接收外部电压电平405并将外部电压电平405供应至所选晶体管710的栅极。

Y预解码器810接收及解码一指示选择哪一个晶体管710的地址，并通过将经调节的电压电平410施加至晶体管720的栅极来选择晶体管720。

以0.18μm技术使用1.8V单电源操作的现有技术2兆位EEPROM的一个实例的存储器存取时间需耗费40ns。而本发明提供的存取时间为25ns。

图9是一流程图，其图解说明一以一外部电压电平及以一经调节的电压电平驱动一具有一字线及一位线的嵌入式非易失性存储器的方法，所述外部电压电平高于所述较低的经调节电压电平。在区块900中，将所述外部电压电平增压至一高电压电平，所述高电压电平高于所述外部电压电平。在区块910中，在存储器写入期间将所述高电压电平供应至一可变电压线。在区块920中，在存储器读取期间将所述外部电压电平供应至所述可变电压线。在区块930中，在存储器写入期间将所述高电压电平从所述可变电压线切换至所述字线。在区块940中，在存储器读取期间以所述经调节的电压电平预充电所述字线。在区块950中，在存储器读取期间将所述外部电压电平从所述可变电压线切换至所述字线。在区块960中，以所述外部电压电平导通所述位线选择中的一晶体管。在区块970中，以所述经调节的电压电平导通所述位线选择中的一晶体管。

本发明的优点包括通过减小所述电荷泵及位线选择的尺寸所实现的减小的芯片面积、改进的速度、减少的电力消耗(在读取期间不需要增压泵)、及使用可用电源资源。本发明可应用于嵌入式FLASH且是可改变的。本发明可应用于嵌入式应用中，其中需要一专用经调节低电压的薄氧化物、低电压装置是先进数字逻辑所需要的，而厚氧化物装置可用于各种存储器。借助深、亚微子技术，此概念应用于SRAM和DRAM存储器，而(例如)厚氧化物、高临限电压装置可用于阵列中以防止电流泄漏。本发明还可应用于独立存储器中，以最优化速度及减小控制逻辑面积。

所属领域的技术人员将了解，可使用不同电路组件的配置，此并不偏离本发明。所图解说明的本发明实施例包括(例如)P和N晶体管，及反相器，但所属领域的技术人员应了解，可使用具有类似功能性的组件、施加适宜的电路重新选路来互换及/或替代这些晶体管及反相器。如所属领域的技术人员依据先前说明及依据图式和权利要求将了解，可对本发明进行修改和改变，此并不背离随附权利要求所界定的本发明范围。

Claims (19)

1、一种以一外部电压电平及以一经调节的电压电平驱动的嵌入式非易失性存储器，所述外部电压电平高于所述经调节电压电平，所述嵌入式非易失性存储器包括：

一电荷泵，其经构造以接收所述外部电压电平且产生一高电压电平，所述高电压电平高于所述外部电压电平；

一存储器控制电路，其耦合至所述电荷泵且经构造以接收所述外部电压电平和所述高电压电平，且经进一步构造以在所述外部和所述高电压电平之间进行选择并提供所述外部和所述高电压电平；

一具有一字线及一位线的存储器阵列，其耦合至所述存储器控制电路且经构造以储存数据且在所述字线处接收所述外部和高电压电平，及在所述位线处接收所述高电压电平；

一字线驱动器，其耦合至所述存储器阵列且经构造以将所述外部和高电压电平提供至所述字线；

一位线选择器，其耦合至所述存储器阵列且经构造以选择所述位线及接收所述高、外部和经调节的电压电平；及

一位线驱动器，其耦合至所述位线选择器且经构造以将所述外部和经调节的电压电平提供至所述位线选择器。

2、如权利要求1所述的存储器，其中所述存储器控制电路进一步包括：

一可变电压线，其经构造以供应所述高及外部电压电平；

一第一晶体管，其耦合至所述可变电压线且经构造以接收所述外部电压电平且将所述外部电压电平输送至所述可变电压线；及

一电平移位器，其耦合至所述第一晶体管且经构造以接收一信号并在所述读取信号指示一存储器读取时置高所述第一晶体管及在所述读取信号并非指示一存储器读取时置低所述第一晶体管，其中所述第一晶体管在一存储器读取期间将所述外部电压电平输送至所述可变电压线，否则所述可变电压线输送所述高电压电平。

3、如权利要求2所述的存储器，其进一步包括：

一第二晶体管，其具有一耦合至所述可变电压线的漏极、一耦合至所述电平移位器的栅极、及一耦合至所述第一晶体管的一栅极的源极；及

一第三晶体管，其具有一耦合至所述第二晶体管的所述源极和所述第一晶体管的所述栅极的漏极、一耦合至接地的源极、及一耦合至所述电平移位器的栅极，其中所述第一和第二晶体管经构造以在所述读取信号指示一存储器读取时置高所述第一晶体管及在所述读取信号并非指示一存储器读取时置低所述第一晶体管。

4、如权利要求3所述的存储器，其进一步包括：

一反相器，其具有一经构造以接收所述读取信号的输入及一耦合至所述电平移位器的输出。

5、如权利要求1所述的存储器，其中所述字线驱动器进一步包括：

一可变电压线，其经构造以供应所述高及外部电压电平；

一第一晶体管，其耦合至所述可变电压线及所述字线且经构造以接收所述外部及高电压电平并将所述外部及高电压电平输送至所述字线；及

一第二晶体管，其耦合至所述字线且经构造以接收一控制信号并帮助在所述控制信号指示一存储器读取时将所述字线带至所述经调节的电压电平，其中所述第一晶体管在一存储器读取期间将所述外部电压电平输送至所述字线，而所述第一晶体管在一存储器写入期间将所述高电压电平输送至所述字线。

6、如权利要求5所述的存储器，其进一步包括：

一字选择输入，其耦合至所述第二晶体管且经构造以输送一字线选择信号；

一电平移位器，其耦合至所述字选择输入、所述可变电压线及所述第一晶体管的一栅极，所述电平移位器构造成如果所述电平移位器接收到所述字线选择信号，则置高所述第一晶体管且否则置低所述第一晶体管。

7、如权利要求6所述的存储器，其中所述第一晶体管进一步包括一耦合至所述可变电压线的漏极及一耦合至所述字线的源极，且所述第二晶体管进一步包括一耦合至所述字选择输入的漏极及一耦合至所述字线的源极及一经构造以接收所述控制信号的栅极。

8、如权利要求7所述的存储器，其中所述字线选择信号处于所述经调节的电压电平下。

9、如权利要求8所述的存储器，其中在所述存储器读取期间，所述第二晶体管经进一步构造以将电流供应至所述字线直到所述字线达到所述经调节的电压电平减去所述第二晶体管的所述临限电压为止，且然后当所述字线上的电压抬升至所述外部电压电平时停止供应电流。

10、如权利要求1所述的存储器，其中所述位线选择器进一步包括：

一第一晶体管，其耦合至所述位线且经构造以在一存储器写入期间接收所述高电压电平及在一存储器读取期间接收所述外部电压电平；及

一第二晶体管，其耦合至所述第一晶体管及一读出线，且经构造以在一存储器读取期间接收所述经调节的电压电平。

11、如权利要求10所述的存储器，其中所述第一晶体管进一步包括一耦合至所述位线且经构造以在所述存储器写入期间接收所述高电压电平的漏极、一经构造以接收所述外部电压电平的栅极、及一源极。

12、如权利要求11所述的存储器，其中所述第二晶体管进一步包括一耦合至所述第一晶体管的所述源极的漏极、一经构造以接收所述经调节的电压电平的栅极、及一耦合至所述读出线的漏极。

13、如权利要求12所述的存储器，其进一步包括一预解码器，所述预解码器经构造以接收一地址并将所述经调节的电压电平输出至所述第二晶体管的所述栅极。

14、如权利要求13所述的存储器，其中所述位线驱动器进一步包括一电平移位器，所述电平移位器耦合至所述预解码器且经构造以从所述预解码器接收所述经调节的电压电平并将所述外部电压电平输出至所述第一晶体管的所述栅极。

15、如权利要求1所述的存储器，其进一步包括：

一预解码器，其经构造以接收一地址并输出所述经调节的电压电平；且

其中所述位线驱动器进一步包括一电平移位器，所述电平移位器耦合至所述预解码器且经构造以从所述预解码器接收所述经调节的电压电平并输出所述外部电压电平。

16、一种以一外部电压电平及以一经调节的电压电平驱动一具有一字线及一位线的嵌入式非易失性存储器的方法，所述外部电压电平高于所述经调节的电压电平，所述方法包括：

将所述外部电压电平增压至一高电压电平，所述高电压电平高于所述外部电压电平；

在存储器写入期间将所述高电压电平供应至一可变电压线；及

在存储器读取期间将所述外部电压电平供应至所述可变电压线。

17、如权利要求16所述的方法，其进一步包括：

在存储器写入期间将所述高电压电平从所述可变电压线切换至所述字线；及

在存储器读取期间将所述外部电压电平从所述可变电压线切换至所述字线。

18、如权利要求17所述的方法，其进一步包括：

在存储器读取期间以所述经调节的电压电平预充电所述字线。

19、如权利要求18所述的方法，其进一步包括：

以所述外部电压电平导通所述位线选择中的一晶体管；及

以所述经调节的电压电平导通所述位线选择中的一晶体管。

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