JP2000113689A - 回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置において階層形式の
行復号化を実行するための回路装置を提供する。 【解決手段】 前記回路装置は、列に編成されたセクタ
（３、４）を有する少なくとも１つのメモリセル（５）
のマトリックスを含み、各セクタ（３、４）は、行を共
有するマトリックスセクタ全般に通じるメインワード線
（ＭＷＬ）に個々に連結された、特定のローカルワード
線（ＬＷＬ）のグループを有する。一方がメインワード
線（ＭＷＬ）、そして他方がローカルワード線（ＬＷ
Ｌ）に接続される伝導端子を有する、ＰＭＯＳタイプの
第１のトランジスタ（Ｍ１）と、一方がローカルワード
線（ＬＷＬ）、そして他方が基準電圧（ＧＮＤ）に接続
される伝導端子を有する、ＮＭＯＳタイプの第２のトラ
ンジスタ（Ｍ３）とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置（メ
モリデバイス）において階層形式の行（row）復号化を
実行するための回路装置に関する。

【０００２】より詳細には、しかし限定的にではなく、
本発明は上述のように、列に編成されたセクタを有す
る、メモリセルの少なくとも１つのマトリックスを含む
デバイスに関し、前記マトリックスにおいてそれぞれの
セクタが、行を共有するマトリックスセクタ全般に通じ
るメインワード線に個々に連結された、特定のローカル
ワード線のグループを有する。

【０００３】

【従来の技術】周知のように、半導体集積、不揮発性記
憶装置（メモリデバイス）の構成で最も広く利用されて
いるメモリマトリックスアーキテクチャはＮＯＲタイプ
である。

【０００４】このタイプのアーキテクチャでは、1つの
マトリックス列に属する複数のメモリセルがドレーン端
子を共有する一方、１つのマトリックス行に属する複数
のメモリセルがゲート端子を共有する。他方では、ソー
ス端子が1つのマトリックスセクタの全てのセルによっ
て共有される。ＮＯＲマトリックスの一部を例として図
１に示す。

【０００５】所定の記憶場所を一義的に位置させるため
には、所定の行と所定の列を識別すれば十分であり、１
つのメモリセルはその交点において見出される。

【０００６】前述のように、不揮発性メモリにおいて、
メモリセルはまた、ドレーンとソース伝導端子を有する
浮動ゲートトランジスタを備える。

【０００７】読み出し、書き込み、および消去のそれぞ
れの動作中にメモリセルの端子に印加されるバイアス電
圧の値を図２A、図２B、および図２Cに示す。

【０００８】フラッシュＥＥＰＲＯＭタイプの不揮発性
メモリの前提条件は、その中に格納された情報は、ビッ
トのグループあるいはパッケージとして消去されなけれ
ばいけないということである。消去動作は、ソース端子
にバイアスをかけることを含む単一動作であり、全ての
セルがこの端子を共有するため、書き込み、読み出しを
独立した方法で行うことができる反面、消去は同時に行
わなければならない。

【０００９】特にフラッシュメモリでは、消去動作はセ
クタ単位で実行し、同一ソース線に通じる全てのセルを
同時に消去しなければならない。

【００１０】不揮発性メモリマトリックスの範疇では、
セクタは行、あるいは列のどちらに編成することも可能
である。行タイプの編成では、セクタの大きさはそこに
含まれる行数によって得られる。記憶装置のアーキテク
チャは、装置の性能および信頼性と共に、電気回路面積
の消費を最適化するために、セクタの数とサイズ（大き
さ）に適合するよう設計される。

【００１１】全てのマトリックスセクタに共有されるは
ずの１つのビット線が、「ドレーンストレス」として知
られる問題のために提供することができない場合がある
ため、それぞれのセクタは「ローカルビット線」と呼ば
れる特定の列のグループを含むように配列される。

【００１２】ローカルビット線は、パス（pass）トラン
ジスタを介して個別に「メインビット線」と呼ばれる主
要メタル配線接続（main metallization connection）
に接続される。

【００１３】それぞれのセクタは、他のマトリックスセ
クタのセルがドレーンストレスにより影響される必要が
ないよう、アドレスされたセクタで通電されただけのロ
ーカルなグループのパストランジスタを割り当てられ
る。

【００１４】セクタが行に編成される不揮発性メモリマ
トリックスの従来のアーキテクチャを図３に概略的に示
す。また、それぞれのセクタと結び付けられた種々の行
デコーダ（複号器）をそこに示す。

【００１５】このようなアーキテクチャは、ストレス現
象を回避するために、各セクタ用の復号器およびローカ
ル列復号器を設けることを必要とするため、回路スペー
ス（空間）要件が高い。

【００１６】さらに、メモリマトリックスの行は、物理
的には、１つの行にある複数のセルの全てのゲート端子
に相互接続する、多結晶シリコン片として存在すること
に注意しなければならない。

【００１７】電気的な見地から、それぞれの多結晶シリ
コン片を分散ＲＣ回路と見なすことができる。例えば、
「１０２４」個のような比較的少数のセルを想定する
と、マトリックスの１行に関係づけられ、そしてRC回路
により定義される時定数はおよそ１０ナノ秒となる。

【００１８】この値は、電気信号が１つのマトリックス
行を通過するために与えられる時間間隔を表し、前記時
間間隔はメモリアクセス時間に直接影響を与える。理解
されるように、メモリアクセス時間は可能な限り短く保
たなければならない。

【００１９】集積記憶回路における高いセル集積密度の
ために、ローカルビット線およびメインビット線は、２
異層メタル平面あるいは金属被覆層を形成（蒸着）する
結果になるプロセスによって形成される。そして３番目
のメタル被覆層（配線層）が提供されなければ、多結晶
シリコン行を短絡させることができず、また、行を荷電
（charge）する時間を削減することができない。

【００２０】別の従来の技術的解決策は、列に編成され
る不揮発性メモリマトリックスを提供する。この場合、
マトリックス行は全てのセクタに共有され、セクタのサ
イズ（大きさ）は列の数によって決定される。

【００２１】図４は、列に編成されるメモリマトリック
スの一部を示す概要図である。

【００２２】このタイプのアーキテクチャでは、それぞ
れのビット線の寄生キャパシタンスを非常に低く抑える
ことができ、そのことはメモリ内容の読み出しに係わる
回路部分に有益である。

【００２３】さらに、行の複号化をいくつかのマトリッ
クスセクタで共有することになり、回路空間の節約をも
たらす。

【００２４】マトリックスが２層メタルレベル（配線
層）を提供する技術的なプロセスによって製造される場
合には、１つの層がビット線を形成するのに使用され、
他の層が荷電（charge）フェーズの間にその寄生抵抗を
減らすために行を短絡させるのに使用される。

【００２５】前述のアーキテクチャはいくつかの点で有
利な反面、セルがアドレスされるたびに同一行にある全
てのセルが同様にバイアスされ、いわゆる「ゲートスト
レス」に影響されてしまうという欠点を持っている。

【００２６】従って、単一の供給電圧を備えるフラッシ
ュ記憶装置における現代のすう勢では、一貫して、セル
のゲート端子を負の電圧でバイアスした状態で、消去フ
ェーズをセクタによって実行する。列に編成されたセク
タを持つマトリックスに使用する、負電荷電圧のゲート
消去モードは、記憶装置に受け入れ難い量のゲートスト
レスをもたらす。

【００２７】

【発明が解決しようとする課題】本発明の基礎をなす技
術的な課題は、列に編成されるメモリマトリックスにお
いて負電荷電圧消去を可能にする回路装置を提供するこ
とであり、前記回路装置により、単一電圧供給を有する
不揮発性記憶装置のための従来の技術による解決策の限
界と欠点を克服することにある。

【００２８】

【課題を解決するための手段】本発明がよって立つ原理
は、伝導端子の一方をローカルワード線へ、もう一方を
グランド基準電圧へと接続した追加トランジスタによ
る、階層型の行復号化フェーズを実行する原理である。

【００２９】この原理に基づいて、技術的な課題を、前
述した、添付の請求項１以下の特徴部分に定義した回路
装置によって解決する。

【００３０】本発明によるデバイスの特徴および利点
は、添付の図面を参照して非限定的な例として与えられ
た、以下の発明の実施の形態の説明から明らかとなろ
う。

【００３１】

【発明の実施の形態】添付図面、特に図５の例を参照す
ると、概して符号１で概略的に図示されるのが回路装置
であり、この回路装置が本発明を具体化し、不揮発性メ
モリマトリックス２のセクタを負の電圧によって消去す
ることを可能にする。前記マトリックスは、例えばフラ
ッシュＥＥＰＲＯＭタイプのメモリセルを含んでもよ
い。

【００３２】図５で概略的に図示するのは、第１のセク
タ３および第２のセクタ４を含むマトリックス２の一部
である。２つのセクタ３と４のそれぞれを、実際のセク
タに組み込まれる何千というセルのほんの一部（５で表
す）とともに概略的に図示する。

【００３３】セル５は、頭字語ＬＷＬ（Local Word Lin
e）で示される、複数のローカルワード線（または行）
として配列される。最初の行はＬＷＬ＜０＞、２番目の
行はＬＷＬ＜１＞等と称する。

【００３４】それぞれのマトリックス行に平行に提供さ
れるのが、符号ＭＷＬ(Main Word Line)により表される
メインワード線または行であり、このメインワード線ま
たは行はセクタ３および４のような、行を共有する全て
のセクタ全般に通じている。

【００３５】有利には、本発明の回路装置は各セクタ内
で、メモリマトリックスの各ローカル行ＬＷＬの上流に
接続される。

【００３６】記憶装置（メモリデバイス）には、２．５
から３．６ボルトの範囲の値を有する単一供給電圧Ｖｄ
ｄが供給され、同時にグランド（接地）信号などの２番
目の電圧基準ＧＮＤに接続される。

【００３７】記憶装置１は、一方をメインワード線ＭＷ
Ｌ、そして他方をローカルワード線ＬＷＬに接続される
伝導端子を有する、ＰＭＯＳタイプの第１のトランジス
タＭ１を含む。

【００３８】トランジスタＭ１の本体端子はバイアス信
号ＶＰＣＸを受信し、ゲート端子は信号ＰＣＨを受信す
る。

【００３９】１つのセクタ３あるいは４のマトリックス
行と結び付いた、装置１の全てのトランジスタＭ１のゲ
ート端子は、全て一緒に接続されて同じ電圧信号を受信
する。

【００４０】装置１はさらに、一方をメインワード線Ｍ
ＷＬ、そして他方をローカルワード線ＬＷＬに接続され
る伝導端子を有する、ＮＭＯＳタイプのトランジスタＭ
２を含む。

【００４１】トランジスタＭ２の本体端子は消去フェー
ズの間に負電圧（およそ−８V）のバイアス信号ＨＶＮ
ＥＧを受信し、そのゲート端子は信号ＮＣＨを受信す
る。ＨＶＮＥＧの電圧値は、他の動作フェーズの間中、
０Ｖ（すなわち、ＧＮＤ）となる。

【００４２】１つのセクタ３あるいは４のマトリックス
行と結び付いた、装置１の全てのトランジスタＭ２のゲ
ート端子は、全て一緒に接続されて同じ電圧信号を受信
する。

【００４３】ＮＭＯＳタイプのトランジスタＭ３は、ロ
ーカルワード線ＬＷＬと基準電圧ＧＮＤの間でその伝導
端子と有利に接続される。

【００４４】トランジスタＭ３の本体端子は、負、もし
くはゼロの電圧でバイアス信号ＨＶＮＥＧを受信し、そ
のゲート端子は信号ＤＩＳＣＨを受信する。

【００４５】１つのセクタ３あるいは４のマトリックス
行と結び付いた、装置１の全てのトランジスタＭ３のゲ
ート端子は、全て一緒に接続されて同じ電圧信号を受信
する。

【００４６】さらに有利には、ＮＭＯＳトランジスタＭ
２およびＭ３は、以下に説明するように、「トリプルウ
ェル」技術を用いて形成される。

【００４７】ここで、本発明による装置１の動作を、ワ
ード線がＶＰＣＸの電圧値にバイアスされる場合につい
て説明する。

【００４８】電圧ＶＰＣＸは行復号供給電圧であり、読
み出しフェーズの間はＶｄｄ、プログラムフェーズの間
は約１０Ｖの電圧Ｖｄｄとなる。

【００４９】電圧ＶＰＣＸは、読み出し動作がワード線
について昇圧された電圧を必要とする時でさえ、供給電
圧Ｖｄｄより高くてもよい。

【００５０】電圧ＨＶＮＥＧは、それが負の値（−８
Ｖ）をとる消去フェーズの間を除いて常に接地ＧＮＤの
値である。

【００５１】１）ＷＬ＝ＶＰＣＸかつＬＷＬ＝ＶＰＣＸ
である第１の場合を分析する。アドレスされたセクタが
ある場合を見てみると、トランジスタＭ１のゲート端子
は接地ＧＮＤの値で信号ＰＣＨを受信し、トランジスタ
Ｍ１は、メインワード線ＭＷＬからローカルワード線Ｌ
ＷＬまで、正の電圧のフル伝送を保証する。

【００５２】トランジスタＭ１の本体端子は、利用可能
な電位の最高値、すなわちＶＰＣＸの値にある。

【００５３】トランジスタＭ３は、ローカルワード線Ｌ
ＷＬをグランド（接地）に接着するのを避けるためにオ
フ状態にある。

【００５４】トランジスタＭ２の存在は、ここでは完全
に影響力をもたない。これは、もしオンであれば、ロー
カルワード線ＬＷＬをそのゲートしきい値電圧まで荷電
（charge）することを支援し、もしオフであれば、その
貢献は無になるからである。

【００５５】したがって、トランジスタＭ２をオンにす
ることによって、ローカルワード線ＬＷＬの荷電フェー
ズの有効性は拡張される。

【００５６】２）ＭＷＬ=ＶＰＣＸかつＬＷＬ=ＧＮＤの
第２の場合を分析する。現在アドレスされたセクタがな
い場合を見てみると、トランジスタＭ１はオフ状態でな
ければならず、したがって、信号ＰＣＨがＶＰＣＸの値
に近づく。トランジスタＭ２も同様に、メインワード線
ＭＷＬから電荷をドレーンしないようにオフ状態でなけ
ればならない。

【００５７】したがって、第３のトランジスタは、ライ
ンＬＷＫが接地に接着するのを避けるためにオン状態で
なければならない。そのためには、信号ＤＩＳＣＨをＶ
ｄｄまでバイアスすれば十分である。

【００５８】３）ここで、ＷＬ=ＧＮＤかつＬＷＬ=ＧＮ
Ｄの第３の場合を分析する。これらの条件の下では、ト
ランジスタＭ１はそのゲート端子が負の電圧値に近づか
ない限り、接地電位を伝送することが不可能なＰ−チャ
ンネルトランジスタであるため、トランジスタＭ１の状
態は影響力を持たない。したがって、ラインＬＷＬを接
地に接着するためには、トランジスタＭ２およびＭ３に
作用して、そのゲート端子にＶｄｄまでバイアスをかけ
ることができる。

【００５９】上記に概説した３つの動作条件は、図６に
概略的に示される。図６では、アドレスされたセクタの
内、外において、必要とされるバイアスレベルが示され
ている。

【００６０】トランジスタＭ１のゲート端子は、ＧＮＤ
とＶＰＣＸの間の電圧レベルで動作するよう設定される
論理信号ＰＣＨによって駆動される。

【００６１】トランジスタＭ２およびＭ３のゲート端子
は、ＧＮＤとＶｄｄの間の電圧レベルで動作するように
設定された、それぞれの論理信号ＮＣＨおよびＤＩＳＣ
Ｈによって駆動される。

【００６２】興味深いことに、セクタごとに３つの制御
信号で十分であることが理解されるであろう。

【００６３】ここで、負電圧での消去フェーズについて
考察する。この場合、全てのワード線ＭＷＬは−８Ｖの
電圧ＨＶＮＥＧにまでバイアスされる。

【００６４】Ａ）セクタは消去中である。トランジスタ
Ｍ１の状態は、ローカルワード線ＬＷＬを介して受け渡
される電圧が負であるため、影響力を持たない。従っ
て、トランジスタＭ１のゲート端子は供給電圧Ｖｄｄと
同じ値にされる。同時にトランジスタＭ２がオンされ、
負電圧を受け容れて、ローカルワード線ＬＷＬに負電圧
ＨＶＮＥＧでバイアスをかける。

【００６５】トランジスタＭ３は、電荷が接地ＧＮＤか
ら負の電圧ソースに移されるのを防ぐために、オフされ
る。このトランジスタＭ３は、図７に示されるように、
消去されているセクタの信号ＤＩＳＣＨを値ＨＶＮＥＧ
にバイアスをかけることによって、オフされる。

【００６６】Ｂ）セクタは消去中ではない。ＰＣＨ=Ｖ
ＰＣＸかつＮＣＨ=ＨＶＮＥＧであるため、トランジス
タＭ１およびＭ２はオフ状態にある。他方、トランジス
タＭ３は、ローカルワード線ＬＷＬをFRオート（浮遊）
させないように、活性化（作動）される。そのために、
トランジスタＭ３のゲートに信号ＤＩＳＣＨ=Ｖｄｄが
加えられる。

【００６７】アドレスされていないセクタのローカルワ
ード線ＬＷＬは、全て接地電位にバイアスされる。

【００６８】消去のために、行復号化の最終段のインバ
ータのストレスを単一化する（monomize）するために、
ＶＰＣＸは一般的にＶｄｄに等しいか、もしくはそれよ
り幾分低い電圧である。

【００６９】トランジスタＭ２およびＭ３は、さまざま
な動作状態で負の電圧になることが見られるため、トリ
プルウェル技術を使用して適切な形に形成される。

【００７０】図７は、消去中のセクタおよび消去されて
いないセクタの、両方のセクタのさまざまなバイアスレ
ベルを示す。

【００７１】本発明の解決策の主要な利点は、所定のセ
クタが係わる全ての動作を管理するための制御信号の数
が削減されることである。信号ＰＣＨ、ＮＣＨおよびＤ
ＩＳＣＨは、１つのセクタの全てのローカルワード線に
よって共有される。

【００７２】上記の構成は、単一の機能が選択されてい
ないメイン線ＭＷＬからローカル線ＬＷＬへ接地電圧レ
ベルを伝送することである、トランジスタＭ２を除外す
ることによって変形してもよい。

【００７３】トランジスタＭ１のゲート端子を接地電圧
の値より（少なくとも１つのＰチャネルの閾値およびそ
れに関連する本体部分によって）低くバイアスすること
が実際必要である。しかしながら、単一供給電圧メモリ
では、負電圧は通常利用できず、負電圧は特別に設けら
れた回路で作られなければならないことに注意された
い。

【００７４】以上のことから、本発明の装置によって、
階層形式の行復号化を実行することも可能となることが
理解される。

【００７５】この点に関して、図８は本発明の変形例を
概略的に示す。

【００７６】この変形例では、複数のライン１１が、符
号１０で示す、単一のメインワード線ＭＷＬより分岐
し、ローカルワード線ＬＷＬに平行に走っている。

【００７７】このようにして、まるでそれぞれのローカ
ル線ＬＷＬにはメインワード線がまったく設けられてい
ないかのようであり、そのため、行ピッチでのメタル配
線接続はもはや必要とされない。

【００７８】この解決策は、隣接するワード線メタル配
線の間で結合寄生容量の値を減少させるため、メインワ
ード線ＭＷＬの荷電時間に関して大いに有利である。同
時にそれを用いれば、金属被覆行（配線）（metallizat
ion lines）の間に起こる短絡の可能性は減少し、産業
的規模における生産の見地からの明白な利益をもたら
す。

【００７９】最後に、行復号化も同様にそこから利益を
もたらされる。実際、メインワード線ＭＷＬの各復号化
ドライバ回路やそれに関連する制御回路を、ワード線ピ
ッチで設ける必要はもはや無くなり、その代わり、２つ
以上のワード線のピッチで設ければよい。これは省スペ
ース（空間）をもたらし、特筆すべきは、例えば、従来
よりもはるかに複雑な行復号化を実行可能であり、ま
た、読み出しの際の消費電力を効率的に低下させること
ができる。

【００８０】最後に言及した態様は、読み出しに昇電圧
ワード線を利用するメモリには、根本的な重要性を持っ
ている。

【００８１】図８では、４層（level）の階層形式、す
なわち、４本のローカル線ＬＷＬが各メインワード線Ｍ
ＷＬに対応する行復号化の機構を示す。

【００８２】この解決策は各セクタに、より多数の制御
信号を必要とする。この場合、すなわち４つの別個の信
号、ＮＣＨ<０>、ＮＣＨ<１>、ＮＣＨ<２>、ＮＣＨ<３
>、４つの信号ＰＣＨ、および４つの信号ＤＩＳＣＨが
存在する。

【００８３】本発明で提案する回路設計は、ワード線の
荷電時間を効果的に削減する。

【００８４】メインワード線ＭＷＬはメタル配線層から
形成され、それはその実際の寄生抵抗をわずかなものに
する。しかし、寄生抵抗の値は無視してもよい程度とい
うわけではなく、それは下の層およびそれと並んで走る
メインワード線ＭＷＬのメタル配線の両方へのカップリ
ングによるものである。しかしながら、本発明の階層復
号化構造によって、最後に言及した付加分を大いに削減
することができる。

【００８５】他方、ローカル線ＬＷＬは多結晶シリコン
層から形成され、その寄生コンポーネント（成分）の見
地から、図９中のブロック１２で示されるような分散Ｒ
Ｃ回路によって表すことができる。

【００８６】ワード線の荷電に関連する時定数の削減へ
の通常のアプローチは、多結晶シリコン行をメタル配線
層へ短絡させるアプローチである。しかし、そうするた
めには、メタル配線をワード線ピッチで設計しなければ
ならず、これにより、図９にＣmainで示す寄生容量を増
加させてしまい、またメタル配線を改善されたリトグラ
フで形成することが要求される。

【００８７】図１０で示すように、本発明の解決策によ
って荷電の問題が解決される。実際、メインワード線Ｍ
ＷＬおよびローカルワード線ＬＷＬの間で伝導端子が接
続される、P−チャンネル荷電トランジスタＭ４が提供
される。このトランジスタを設けることは、ローカル線
ＬＷＬへの荷電時間を削減するのに効果的であり、その
両端間に渡ってバイアスすることを可能にする。

【００８８】もちろん、トランジスタＭ１、Ｍ２および
Ｍ４は、そのターン・オン抵抗がローカルワード線ＬＷ
Ｌの荷電過渡（電圧）に影響を与えないように、寸法取
りしなければならない。

【００８９】本発明の装置により、負の電圧をセルのゲ
ート端子にかけることによって、セクタが列に編成され
る場合であっても、メモリ消去を行うことが可能とな
る。これは、行ベースの編成と比較して、復号化回路に
よる占有スペース（空間）を減少させて達成される。

【００９０】加えて、この装置は占有スペース、行復号
化設計、および寄生容量の減少という点で相当な利点を
もたらす、階層型の行復号化を可能にする。

【００９１】最後に、メタル配線ストラッピングに頼ら
ずに、マトリックス行への荷電時間を短くすることがで
きる。

【００９２】特許請求の範囲で定義された本発明装置に
対して、変更および変形を行うことができる。

【図面の簡単な説明】

【図１】ＮＯＲタイプのメモリマトリックスの一部を示
す概略図である。

【図２】図２Ａ、図２Ｂおよび図２Ｃは、メモリセルお
よび、読み出し、書き込み、消去の各フェーズの間にセ
ル端子にそれぞれ印加される典型的な関連バイアス電圧
値の概要を示す。

【図３】行形式に配列されたセクタを持つ不揮発性メモ
リマトリックスのための従来技術のアーキテクチャを概
略的に示す。

【図４】列形式に配列されたセクタを持つメモリマトリ
ックスの一部を示す概略図である。

【図５】階層形式の行復号化を実行するための、本発明
による第一の実施の形態を示す概略図である。

【図６】本発明による、列に編成された、複号化装置を
含むメモリマトリックスの一部を示す概略図である。

【図７】マトリックスセクタ消去フェーズの間に見られ
る、本発明による、列に編成され、複号化装置を含むメ
モリマトリックスの一部を示す概略図である。

【図８】本発明の変形例による、列に編成されたメモリ
マトリックスの一部を示す概略図である。

【図９】図５に示された回路装置のコンポーネント、抵
抗およびその容量性負荷を取り出した状態を示す概略図
である。

【図１０】図５の装置の他の変形例の概略を示す。

【符号の説明】

１ 記憶装置、２ 不揮発性メモリマトリックス、３
セクタ、４ セクタ、５ メモリセル、１１ ライン、
ＤＩＳＣＨ 論理信号、ＨＶＮＥＧ バイアス信号、Ｌ
ＷＬ ローカルワード線、Ｍ１ トランジスタ、Ｍ２
トランジスタ、Ｍ３ トランジスタ、Ｍ４ チャンネル
荷電トランジスタ、ＮＣＨ 論理信号、ＰＣＨ 論理信
号、ＶＰＣＸ バイアス信号、Ｖｄｄ 供給電圧。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 リノ・ミケローニ イタリア国、22078 テュラテ、ヴィア・ ルイニ 11

Claims (8)

【特許請求の範囲】
1. 【請求項１】 不揮発性半導体記憶装置において階層形
   式の行（row）復号化を実行するための回路装置であっ
   て、列に編成されたセクタ（３、４）を有するメモリセ
   ル（５）の少なくとも１つのマトリックスを含み、各セ
   クタ（３、４）が、行を共有するマトリックスセクタ全
   般に通じるメインワード線（ＭＷＬ）に個々に連結され
   た、特定のローカルワード線（ＬＷＬ）のグループを有
   する回路装置において、一方をメインワード線（ＭＷ
   Ｌ）、そして他方をローカルワード線（ＬＷＬ）に接続
   される伝導端子を有する、ＰＭＯＳタイプの第１のトラ
   ンジスタ（Ｍ１）と、一方をローカルワード線（ＬＷ
   Ｌ）、そして他方を基準電圧（ＧＮＤ）に接続される伝
   導端子を有する、ＮＭＯＳタイプの第２のトランジスタ
   （Ｍ３）と、を備える回路装置。
2. 【請求項２】 一方をメインワード線（ＭＷＬ）、そし
   て他方をローカルワード線（ＬＷＬ）に接続される伝導
   端子を有する、ＮＭＯＳタイプの追加トランジスタ（Ｍ
   ２）を含むことを特徴とする、請求項１に記載の回路装
   置。
3. 【請求項３】 前記第２のトランジスタ（Ｍ３）および
   前記追加トランジスタ（Ｍ２）がトリプルウェル技術を
   使用して形成されることを特徴とする、請求項２に記載
   の回路装置。
4. 【請求項４】 前記第２のトランジスタ（Ｍ３）および
   追加のトランジスタ（Ｍ２）は、メモリセルの内容の消
   去フェーズの間に負の電圧信号（ＨＶＮＥＧ）を印加さ
   れる本体端子をそれぞれ有することを特徴とする、請求
   項２に記載の回路装置。
5. 【請求項５】 １つのセクタ（３、４）でマトリックス
   行と関連づけられた全ての追加トランジスタ（Ｍ２）の
   ゲート端子は共に接合され、そして同じ電圧信号（ＮＣ
   Ｈ）を受信することを特徴とする、請求項１に記載の回
   路装置。
6. 【請求項６】 １つのセクタ（３、４）でマトリックス
   行と関連づけられた全ての第２のトランジスタ（Ｍ３）
   のゲート端子は共に接合され、そして同じ電圧信号（Ｄ
   ＩＳＣＨＬ）を受信することを特徴とする、請求項１に
   記載の回路装置。
7. 【請求項７】 ローカルワード線（ＬＷＬ）への荷電時
   間を削減するため、メインワード線（ＭＷＬ）およびロ
   ーカルワード線（ＬＷＬ）の間で接続された伝導端子を
   有する荷電トランジスタ（Ｍ４）をさらに含むことを特
   徴とする、請求項１に記載の回路装置。
8. 【請求項８】 前記荷電トランジスタ（Ｍ４）は、Ｐ-
   チャネルトランジスタであることを特徴とする、請求項
   １に記載の回路装置。