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CN1738036A - 集成电路或分立元件平面围圈凸点式封装结构 - Google Patents

集成电路或分立元件平面围圈凸点式封装结构 Download PDF

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CN1738036A
CN1738036A CN200510041069.XA CN200510041069A CN1738036A CN 1738036 A CN1738036 A CN 1738036A CN 200510041069 A CN200510041069 A CN 200510041069A CN 1738036 A CN1738036 A CN 1738036A
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王新潮
于燮康
梁志忠
谢洁人
陶玉娟
龚臻
闻荣福
郑强
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Jiangsu Changjiang Electronics Technology Co Ltd
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Abstract

本发明涉及一种集成电路或分立元件平面围圈凸点式封装结构，属集成电路或分立元件技术领域。它包括基岛(1)、芯片(2)、功能输出脚(3)以及塑封体(5)，所述的功能输出脚(3)分布于基岛(1)的外圈，芯片(2)放置于基岛(1)上，其特征在于：所述的塑封体(5)外部的基岛(1)和功能输出脚(3)凸出于塑封体(5)表面；所述的基岛(1)有单个基岛或多个基岛；所述的功能输出脚(3)有单圈或/和多圈；所述的芯片(2)有单个或多个。本发明生产顺畅、良率提高，成本低廉，品质优良，可靠性高，散热性高。

Description

集成电路或分立元件平面围圈凸点式封装结构
本发明涉及一种集成电路或分立元件，具体涉及一种集成电路或分立元件平面围圈凸点式封装结构。属集成电路或分立元件封装技术领域。
背景技术：
在本发明作出以前，传统的集成电路或分立元件封装形式主要有四边无脚表面贴片式封装(QFN)以及球形阵列式封装(BGA)两种，它们各自存在一定的不足，现分述如下：
  四边无脚表面贴片式封装   球形阵列式封装
  一、基岛与芯片的搭配形式   采用全蚀刻加胶带的引线框，而受全蚀刻引线框能力限制，同一封装体内只能制作单一基岛，而单一基岛的能力发挥有限。   采用塑胶电路基板可以做到单基岛单芯片、单基岛多颗排列芯片、单基岛多层堆叠芯片，在同一封装体内还可以做到多基岛多颗排列芯片及多基岛多层堆叠芯片的放置方式，但是塑胶电路基板的成本较高。
  二、塑封体外部能输出脚的分别方式   采用全蚀刻加胶带的引线框，而受全蚀刻引线框能力限制，塑封体外部只可能做到单圈或单排的功能输出脚分布。   因采用塑胶电路基板，外部功能输出脚的分布形式可以为单圈、多圈、单排、多排等；但是同样存在塑胶电路基板成本较高的问题。
  三、塑封体外部功能输出脚的凸出性能   受全蚀刻加胶带的引线框的能力所限，无法做到塑封体外部的功能输出脚凸出于塑封体底部；所以功能输出脚与印刷电路板间的焊接能力相对较差，而且焊接过程中容易产生锡膏短路的问题。   受塑胶电路基板的能力所限，无法直接做到塑封体外部的功能输出脚凸出于塑封体表面，故为了使输出脚凸出而又增加了高成本的植锡球工艺。
  四、基岛与功能脚的共面能力   采用全蚀刻加胶带的引线框，在生产过程中很容易产生功能输出脚凹陷于塑封体中间而造成贴片接点不良的问题。   采用在塑胶电路基板底部植入锡球的方式，但是无法将锡球植入到基岛上，从而使基岛与锡球又常有大小尺寸不均而造成贴片时接点不良的问题，此外锡球也常有掉球的现象而造成缺球的问题。
  五、基岛露出胶体底部的散热能力   采用全蚀刻加胶带的引线框可以使散热用的基岛露出于塑封体底部，但无法凸出于塑封体的底部，不能够利用空气来散热。   采用塑胶电路基板可以使基岛露出于塑封体底部，而塑胶电路基板是通过引线的方式间接将热量传导到基岛底部，基岛再利用周圈的空气来散热，但是空气的散热阻力较大，散热效率很差，而且在引线过程中甚至会因为热积在塑胶电路板上而严重影响到塑胶电路板的可靠性能力。
六、芯片   单颗芯片：以存储芯片为例，其单颗芯片的储存容量为128MB，因基岛上只有单一芯片，所以最大储存容量也只有128MB。   多颗排列芯片：例如在同一基岛上同时放置储存用芯片及电源保护芯片，从而可以保护储存芯片免受突来不稳的电源的伤害。
  七、芯片与输出功能脚   单芯片、单圈或/和单排：单圈/排而少量的I/O(输入与输出信号)若改为多圈或/和多排功能输出脚，其封装尺寸可以比原来至少小四分之一。关键在于不同的芯片或封装形式，单颗封装体的尺寸节省也各有不同。   多颗排列芯片、圈或/和排：可能根据产品的需要来集成一颗或多颗不同功能的芯片，封装成多颗排列芯片、多圈或/和多排功能输出脚的集成电路；相比较单颗芯片独立封装面言，它可以省下一颗基至多颗封装体的空间。关键在于平行排列的芯片的数量不同，封装体的尺寸会有所不同。
发明内容：
本发明的目的在于克服上述不足，提供一种生产顺畅、良率提高，成本低廉，品质优良，可靠性高，散热性高的集成电路或分立元件平面围圈凸点式封装结构。
本发明的目的是这样实现的：一种集成电路或分立元件平面围圈凸点式封装结构，包括基岛、芯片、功能输出脚以及塑封体，所述的功能输出脚分布于基岛的外圈，芯片放置于基岛上，其特征在于：
所述的塑封体外部的基岛和功能输出脚凸出于塑封体表面；
所述的基岛有单个基岛或多个基岛；
所述的功能输出脚有单圈或/和多圈；
所述的芯片有单个或多个。
与现有技术相比，本发明采用平面凸点阵列式封装(FBP BGA)具有如下优点：
一、基岛与芯片的搭配形式：
金属基板采用半蚀刻的方式再搭配线路整理层后，同样可以做到单基岛单芯片、单基岛多颗芯片，在同一封装体内同样可以做到多基岛、多颗芯片等放置方式；而且金属基板的成本较低。塑胶电路基板的成本要比平面凸点阵列式封装的金属基板材料成本至少高出两倍以上。
二、塑封体外部功能输出脚的分别方式：
金属基板采用两次蚀刻的方式可以轻松达到塑封体外部功能输出脚的多种分布方式，如单圈、多圈等，且成本较低。
三、塑封体外部功能输出脚的凸出性能
金属基板采用两次蚀刻的方式可以轻松达到塑封体外部的功能输出脚凸出于塑封体的表面。
四、基岛与功能输出脚的共面能力：
金属基板采用两次蚀刻的方式确保了基岛与功能输出脚的绝对共面性，而且也绝对不会有功能输出脚掉、缺、凹陷的问题产生。
五、基岛露出塑封体底部的散热能力
金属基板采用二次蚀刻的方式使散热用的基岛直接露出并凸出于塑封体的底部，基岛与功能输出脚一起焊接在印刷电路板上；所以，在利用空气进行散热的同时，还可以将芯片因电能而转成的热能直接而迅速的透过印刷电路板消散出去。
六、多圈输出功能脚
可以根据产品的需要封装成多圈功能输出脚的集成电路；相比较单颗芯片独立封装而言，它可以省下一颗甚至多颗封装体的空间。
附图说明：
图1为本实用新型的横截面示意图。
图2(a)、(b)分别为本发明的实施例2平面和O-O立面布置图。
图3(a)、(b)分别为本发明的实施例4平面和O-O立面布置图。
图4(a)、(b)分别为本发明的实施例13平面和O-O立面布置图。
图5(a)、(b)分别为本发明的实施例14平面和O-O立面布置图。
图6(a)、(b)分别为本发明的实施例15平面和O-O立面布置图。
图7(a)、(b)分别为本发明的实施例16平面和O-O立面布置图。
具体实施方式：
参见图1，一种集成电路或分立元件平面围圈凸点式封装结构，主要由基岛1、芯片2、功能输出脚3、金线4以及塑封体5组成。所述的功能输出脚3分布于基岛1的外圈，所述的芯片2放置于基岛1上。金线4连接于芯片2与功能输出脚3之间，所述的基岛1、芯片2、功能输出脚3和金线4均用塑封体5包封，并使塑封体外部的基岛1和功能输出脚3凸出于塑封体5表面。所述的功能输出脚3自内至外依次包括金属层3.1、活化层3.2、金属基板层3.3、活化层3.4和金属层3.5。功能输出脚3凸出于塑封体5的表面被外层活化层3.4和外层金属层3.5包覆。所述的基岛1自内至外依次包括金属层1.1、活化层1.2、金属基板层1.3、活化层1.4和金属层1.5，基岛1凸出于塑封体5的表面被外层活化层1.4和外层金属层1.5包覆。
所述的基岛1有单个基岛或多个基岛；所述的功能输出脚3有单圈或/和多圈分布；所述的芯片2有单颗或多颗。
另外：上述实施例1还可以有几种特例：
1)功能输出脚3和基岛1也可以省却内、外两层活化层3.2、3.4和1.2、1.4。
2)功能输出脚3和基岛1凸出于塑封体5的部分仅有底端面被外层活化层3.4、1.4和外层金属层3.5、1.5镀覆，而其余部分没有被镀覆。
3)功能输出脚3和基岛1省却内、外两层活化层3.2、3.4和1.2、1.4，并且功能输出脚3和基岛1凸出于塑封体的部分仅有底端面被外层金属层3.5、1.5镀覆，而其余表面部分没有被镀覆。
下面结合附图对本发明的具体实施方式作进一步详细描述：
实施例2：单基岛/多圈功能输出脚/单芯片
参见图2，所述的基岛有单个，单个基岛外圈的功能输出脚有多圈；单基岛上有单颗芯片。
实施例3：单基岛/单圈功能输出脚/多芯片
所述的基岛有单个，单个基岛外圈的功能输出脚有单圈，单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
实施例4：单基岛/多圈功能输出脚/多芯片
参见图3，所述的基岛有单个，单个基岛外圈的功能输出脚有多圈；单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
实施例5：多基岛/单圈功能输出脚/多芯片
所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有单颗芯片。
实施例6：多基岛/单圈功能输出脚/多芯片
所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有单颗芯片。
实施例7：多基岛/多圈功能输出脚/多芯片
所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中每个基岛上有单颗芯片。
实施例8：多基岛/单、多圈功能输出脚/多芯片
所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中每个基岛上有单颗芯片。
实施例9：多基岛/单圈功能输出脚/多芯片
所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例10：多基岛/单圈功能输出脚/多芯片
所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例11：多基岛/多圈功能输出脚/多芯片
所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例12：多基岛/单、多圈功能输出脚/多芯片
所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例13：多基岛/单圈功能输出脚/单、多芯片
参见图4，所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例14：多基岛/单圈功能输出脚/单、多芯片
参见图5，所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例15：多基岛/多圈功能输出脚/单、多芯片
参见图6，所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例16：多基岛/单、多圈功能输出脚/单、多芯片
参见图7，所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。

Claims (20)

1、一种集成电路或分立元件平面围圈凸点式封装结构，包括基岛(1)、芯片(2)、功能输出脚(3)以及塑封体(5)，所述的功能输出脚(3)分布于基岛(1)的外圈，芯片(2)放置于基岛(1)上，其特征在于：
所述的塑封体(5)外部的基岛(1)和功能输出脚(3)凸出于塑封体(5)表面；
所述的基岛(1)有单个基岛或多个基岛；
所述的功能输出脚(3)有单圈或/和多圈；
所述的芯片(2)有单个或多个。
2、根据权利要求1所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的功能输出脚(3)和基岛(1)自内至外依次包括金属层(3.1、1.1)、金属基板层(3.3、1.3)和金属层(3.5、1.5)，凸出于塑封体(5)的功能输出脚(3)和基岛(1)的底端面均被金属层(3.5、1.5)镀覆。
3、根据权利要求1所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的功能输出脚(3)和基岛(1)自内至外依次包括金属层(3.1、1.1)、金属基板层(3.3、1.3)和金属层(3.5、1.5)，凸出于塑封体(5)的功能输出脚(3)和基岛(1)的表面均被金属层(3.5、1.5)包覆。
4、根据权利要求1所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的功能输出脚(3)和基岛(1)自内至外依次包括金属层(3.1、1.1)、活化层(3.2、1.2)、金属基板层(3.3、1.3)、活化层(3.4、1.4)和金属层(3.5、1.5)，凸出于塑封体(5)的功能输出脚(3)和基岛(1)的底端面均被外层活化层(3.4、1.4)和外层金属层(3.5、1.5)镀覆。
5、根据权利要求1所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的功能输出脚(3)和基岛(1)自内至外依次包括金属层(3.1、1.1)、活化层(3.2、1.2)、金属基板层(3.3、1.3)、活化层(3.4、1.4)和金属层(3.5、1.5)，凸出于塑封体(5)的功能输出脚(3)和基岛(1)的表面均被外层活化层(3.4、1.4)和外层金属层(3.5、1.5)包覆。
6、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有单个，单个基岛外圈的功能输出脚有多圈；单基岛上有单颗芯片。
7、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有单个，单个基岛外圈的功能输出脚有单圈，单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
8、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有单个，单个基岛外圈的功能输出脚有多圈；单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
9、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有单颗芯片。
10、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有单颗芯片。
11、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中每个基岛上有单颗芯片。
12、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中每个基岛上有单颗芯片。
13、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
14、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
15、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
16、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
17、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
18、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
19、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
20、根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于：所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
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C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication