CN1725646A

CN1725646A - 模拟数字转换装置及校正方法

Info

Publication number: CN1725646A
Application number: CN200510084856.2A
Authority: CN
Inventors: 林嘉亮
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2004-07-19
Filing date: 2005-07-19
Publication date: 2006-01-25
Anticipated expiration: 2025-07-19
Also published as: US20060012505A1; TW200605515A; TWI309510B; US7224298B2; CN1725646B; US6967603B1

Abstract

披露了一种模拟数字转换装置(ADC)以及校正方法。该模拟数字转换装置包括：一模拟数字转换器，用以转换一模拟信号来输出一输出序列，并依据一校正信号来进行一校正程序；以及一校正时序产生器，用以对应该模拟信号的变化情形来输出该校正信号。该方法包括：依据该模拟信号来决定该模拟信号是否符合一特定行为；以及当该模拟信号符合该特定行为，初始化该模拟数字转换装置的一背景校正程序。

Description

模拟数字转换装置及校正方法

技术领域

本发明涉及一种模拟数字转换器(Analog/digital Converter，ADC)，且特别是涉及一种背景校正ADC。

背景技术

图1示出了现有前景校正ADC的方块图。请参照图1，ADC 22用以数字化模拟输入信号X，以产生数字数据序列Y。序列Y代表在时钟信号CLK连续时钟边缘上信号X的电压。输入信号X通过开关24输入至ADC 26。ADC 26根据时钟信号CLK的每一个时钟边缘，以取样信号X并产生一个未校正的数字输出序列Y，输出至校正电路28。例如，校正电路28使用查阅表(LookupTable)调整序列Y中每一个元素值以补偿ADC 26输出序列Y的误差，产生输出序列Y的对应元素。在校正过程中，校正控制电路(Calibration ControlCircuit)30提供各种已知电压的参考信号VREF，并通过开关24输入至ADC26。再模拟ADC的输出序列Y以决定出误差值，并提供编程数据给校正电路(Calibration Circuit)28，以适当地补偿序列Y中检测到的误差值。图1所示的ADC 22包括用来调整ADC 26输出值的校正电路28，以及使用其它方法进行校正的自动校正ADC。例如，校正控制电路30可藉由调整ADC 26中输入放大器的增益值(Gain)及偏移量(Offset)来校正ADC 26，因而不需要使用校正电路28。

ADC 26的输出误差来自于与内部组件相关的anon-ideal效应。此效应包括内部取样保持(Sample/Hold)放大器的稳定时间(Settling Time)、内部放大器的有限增益及偏移量、以及组件不匹配产生的反射及其它效应。这些误差来源通常限制了ADC 26的速度及准确度，并提高了组件设计的额外需求，因而延长设计时间并增加硬件成本。藉由补偿ADC 26的输出误差，校正电路28可以增加ADC组件设计的弹性，因而降低设计时间及硬件成本。

ADC校正技术分为两类：前景(Foreground)校正以及背景(Background)校正。图1的ADC 22使用前景校正。校正控制电路30是于开机后初期ADC 22尚未数字化输入信号X以产生输出序列Y时，仅对ADC 22进行一次校正。在编程校正电路28之后，校正控制电路30通知开关24以提供输入信号X至ADC 26，使得ADC 22进入正常操作模式，并继续数字化输入信号X来产生输出序列Y。前景校正主要缺点是仅在开机初期对ADC作一次校正会造成ADC随时间改变而偏离校正点。ADC 26的组件操作特性会随时间变化，例如是由于温度变化及电路老化等因素。而这样的变化会导致输出数据序列Y的误差变化。使用背景校正的ADC是于ADC数字化模拟输入信号的背景下重复执行校正程序以随时更新ADC校正值，用以补偿ADC误差的变化。

图2是现有背景校正ADC 31的方块图。数字化模拟信号X同时输入至高速但不准确的ADC 32以及低速但高准确度的ADC 34。校正电路36修饰ADC 32的输出序列Y以补偿误差，因此产生数字化输出序列Y。校正控制电路38将ADC 34的输出序列Yr的每一个元素与ADC 32的输出序列Y中代表输入信号X同时取得的样本作比较，以决定序列Y的误差，然后适当地调整校正电路36的编程。这个步骤的缺点在于需要高准确度的ADC 34不受误差随时间偏移的影响。而这样一种ADC很难设计与实施，且花费昂贵。美国专利6,606,042提出了使用于导管式(Pipeline)ADC的背景校正方法。

在IEEE Transactions on Circuits and Systems II：Analog andDigital Signal Processing vol.47 no.3，pp 185-196，March 2000.提到另外一种背景校正的步骤。一种假随机(Pseudo-random)参考信号加入正常模拟输入信号中以产生修饰输入信号至ADC。参考信号值减去纯ADC输出数据，以产生代表模拟输入信号的数字数据。校正控制电路使用统计分析技术将ADC误差由原本ADC输出数据中淬取出，使得ADC可决定如何适当地调整纯ADC输出数据来补偿ADC误差。这个方法的缺点在于将参考信号加入输入信号会降低可使用的正常输入信号的动态范围(Dynamic Range)。

根据取样理论，当ADC的取样速率高于信号频率的二倍时，模拟信号携带的信息会以离散时间样本完全保留。当ADC使用高于所需的取样速率时，在背景中，ADC会有额外的可用资源作校正。有时也可以使用已知振幅的参考信号来取代正常模拟输入信号，以检测ADC误差量。之后，ADC则会在校正周期中以内插前面及随后的取样值方式，于输出数据序列中填充代表被略过(Skip)正常模拟输入信号样本的输出数据。这种略过及填充形式的背景校正操作良好，但是会因为需要较高的正常取样速率而提高生产成本。

图3示出了另一种略过及填充(Skip and Fill)背景校正ADC42的方块图。该背景校正模拟数字转换装置42包括一背景校正模拟数字转换器(ADC)43以及一控制电路53。该背景校正ADC 43的工作原理如下：

开关44于导通时用以将模拟输入信号X输出至ADC 46以产生输出序列Y。延迟电路48将序列Y延迟数个时钟周期，以产生输出序列Ya。开关50于导通时用以提供序列Ya以作为校正电路52的输入序列Yb，且序列Yb的元素值经编程调整以补偿ADC 46在序列Y造成的误差。定时器电路(TimerCircuit)54周期性地送出SKIP信号以通知校正控制电路56执行校正程序。校正程序以时钟信号CLK的一周期时间，通过开关44提供一已知参考电压给ADC作为输入信号X，使得校正控制电路56可视需要仿真Y并调整校正电路52的编程。在ADC 46接收参考信号VREF的每个时钟周期中，ADC输出信号Y反映VREF信号振幅而非输入信号X的振幅。延迟电路48将序列Y延迟K个时钟信号CLK的周期，因此在ADC 46数字化VREF的周期接下来的第K个时钟周期中，序列Ya的目前元素值会反映出参考信号VREF的振幅而非输入信号X的振幅。校正控制电路56会通知开关50导通并将内插式滤波器(Interpolation Filter)58的输出Yc而非Ya传送至校正电路52作为输入值Yb。内插式滤波器58使用内插法来估计Yc目前元素的适当值，以作为序列Y之后续元素值函数。延迟电路48的K个周期延迟配合内插式滤波器58之后续时延(Latency)。例如，图4示出了校正控制电路56于CLK信号每第四个周期执行校正操作中Yb值对时间的函数关系。因此，内插式滤波器58是于时钟周期4、8、12、16及20中提供Yc值，即使实际上，校正程序并不常执行。由于ADC 46的误差变化一般发生缓慢，校正周期平均间隔时间通常相当长，不太会影响校正程序补偿ADC 46变化的能力。

美国专利6,473,012披露了随机化时序(Randomized Timing)形式的背景校正ADC。为了执行此种略过与填充背景校正，定时器54可以是一种随机或假随机时间间隔产生器，以随机或假随机变化的时间间隔来显示SKIP信号。因此，如图5所示，校正周期会发生在例如是时间2、5、10、14以及20。随机化时序略过与填充背景校正改进了固定时序略过与填充背景校正技术中忽略序列Y中任何周期性误差形式的缺点。

在上述任一种略过与填充背景校正中，内插式滤波器58基于从邻近样本内插值来估计输入信号X的略过样本值。内插值会有误差，但是若使用高准确度及具有许多开关(Tap)的有限脉冲响应(Finite Impulse Response，FIR)滤波组件的内插式滤波器58，则内插法误差将会很小。然而，高效能内插式滤波器58不仅需要实质的硬件搭配，而且由于在略过样本的前后需较长时间来缓冲样本数据以准确地内插略过值，因而会产生较长的时延。

发明内容

有鉴于此，本发明的目的之一是提供一种背景校正模拟数字转换装置及方法，用以产生输出数据序列。

本发明的目的之一是提供一种背景校正模拟数字转换装置及相关方法，该背景校正ADC具有较短的时延。

本发明的目的之一是提供一种背景校正模拟数字转换装置及方法，该背景校正ADC具有具有较少开关及较短时延的内插式滤波器来达到较高内插准确度。

为了实现上述目的，本发明提供了一种模拟数字转换装置，该装置包括：一背景校正模拟数字转换器，用以转换一模拟信号来输出一输出序列，并依据一校正信号来进行一背景校正程序；以及一校正时序产生器，用以对应该模拟信号的变化情形来输出该校正信号。

本发明还提供了一种模拟数字转换装置的背景校正方法，该模拟数字转换装置用以转换一模拟信号来产生一输出序列，该方法包括：依据该模拟信号来决定该模拟信号是否符合一特定行为；以及当该模拟信号符合该特定行为，初始化该模拟数字转换装置的一背景校正程序。

附图说明

图1示出了现有前景校正ADC的方块图。

图2及图3是现有背景校正ADC的方块图。

图4、5是图2中ADC输出数据值对时间的函数图。

图6示出了本发明较佳实施例的背景校正ADC方块图。

图7示出了图6中ADC输出数据值对时间的函数图。

图8、9是图6中校正时序电路的另一实施方块图。

图10示出了使用图6的ADC的导管式ADC方块图。

附图符号说明

22、31、42、62：校正模拟数字转换装置

43、61：背景校正模拟数字转换器

24、44、50、64、70：开关

26、32、34、46、66、74：模拟数字转换单元

28、36、52、72：校正电路

30、38、56、75：校正控制电路

48、68：延迟电路

54：定时器

58、73：内插式滤波器

63：校正时序产生器

76：缓存器

77：校正时序电路

78：比较器

80、84：计数器

82、86：与逻辑门

90：移位缓存器

具体实施方式

下述所举的范例虽为本发明的最佳实施例，但本发明并不以此为限，亦可应用于任何其它的实施例。

请参照图6，其示出了依照本发明一较佳实施例的一种背景校正模拟数字转换装置方块图。背景校正模拟数字转换装置62包括一背景校正模拟数字转换器61以及一校正时序产生器63。该背景校正模拟数字转换器61可为任何一种背景校正模拟ADC。当然亦可类似于图3的ADC 43。

在一实施例中，校正时序产生器63包括一校正控制电路75及一校正时序电路77。校正控制电路75提供控制信号CONT1及CONT2，于CLK信号的一周期中开启开关64输入已知振幅的参考信号VREF作为ADC 66的输入信号Z。校正控制电路75将根据VREF所产生ADC 66的输出序列Y元素值与预期值作比较，以决定ADC 66的误差。再计算并提供校正数据CAL DATA至校正电路72，以补偿ADC 66输出序列的误差。一实施例，本发明的该校正控制电路75类似于图3的校正控制电路56，故省略其叙述。

在ADC 66接收参考信号VREF的每个时钟周期中，ADC输出信号Y反映VREF的振幅而非输入信号X的振幅。延迟电路68以K个时钟信号CLK的周期来延迟序列Y，使得在ADC 66数字化VREF的周期之后第K个时钟周期中，序列Ya的目前元素值反映参考信号VREF的振幅，而非输入信号X的振幅。因此，校正控制电路75通知开关70将滤波器73的输出值Yc输出，而非序列Ya，以作为校正电路72的输入序列Yb。该滤波器73的一实施例为一内插式滤波器73，例如是FIR滤波器，使用内插方式来估计Yc目前元素的适当值，作为序列Y中后续元素值的函数。延迟电路68的K个周期延迟符合滤波器73的处理时延。此时延为校正过程中滤波器所使用的后续元素数目的函数。因此，对在校正周期中略过处理的每一个模拟输入信号样本而言，滤波器73实质上是将该样本的估计值Yc填充于空出的数据元素中。

当ADC 66以超过二倍最高频率的频率来取样模拟信号X时，内插式滤波器73可能会通过许多后续样本振幅的内插方式准确地估计模拟信号X的略过样本。然而，内插准确度与计算空出(Missing)样本值时滤波器73使用的信号X邻近样本数成正比。因此，内插准确度也会随滤波器的成本及复杂度增加而提高。

校正时序电路77控制该校正控制电路75何时略过样本并执行校正周期。在较佳实施例中，校正控制电路仅在模拟输入信号变化不大使得略过样本的振幅近似于滤波器73于略过样本振幅所使用邻近样本的振幅时，才会执行校正周期。例如，图7示出了由于时间3及4的样本具有相似的振幅而将时间5的样本略过的示意图。例如：模拟信号值在时间5变化不大，具有少数开关的FIR内插式滤波器73，可以根据少数后续样本的取样振幅来准确地估计时间5中模拟输入信号样本的振幅。同样地，由于模拟信号X样本值在时间10与11以及时间15与16较稳定，因此时间12及17的样本也被略过。由于滤波器仅需要在振幅相近的样本间进行操作，因此滤波器73不必执行昂贵及复杂的操作即可提供被略过样本值的准确估计值。

图6的校正时序电路77用以输出校正信号CAL通知校正控制电路75何时初始化每一个校正周期。一实施例，校正时序电路77自最后一个校正周期来计算CLK信号周期数。当计数达到一默认值(例如是100)时，校正时序电路77监控或检测模拟输入信号X的振幅，以决定何时信号X的振幅改变小于预设最大值达稳定至少二个CLK信号周期。当检测到稳定度达到一段时间时，校正时序电路77重置内部CLK信号周期计数，并输出信号CAL以通知校正控制电路75初始化另一个校正周期。因此，校正时序电路77仅有在最近校正周期算起一预设数目的CLK信号周期后，且输入信号X达到相对稳定性时，才初始化校正周期。

模拟输入信号的略过样本必须通过至少内插电路73的延迟来分离。例如，当内插滤波器73以对称式9个开关的FIR滤波器来执行时，内插的时延是四个CLK信号周期。在这种情况下，校正周期必须以至少四个CLK信号周期来分开，否则内插式滤波器73将没有足够有效的数据样本来执行对略过样本的内插操作。校正时序电路77可以提供校正周期间隔时间的任意较低限制，只要校正周期的间CLK周期的数目超过内插延迟即可。例如，即使内插延迟仅四个周期，也要提供最少100周期的周期间隔。在大部份应用中，不需要经常执行校正周期来适时校正ADC，因为一般ADC 66的误差仅会随时间缓慢改变。

校正时序电路77以各种方式监控或检测模拟输入信号X的振幅，以决定何时达到稳定。例如，校正时序电路77可以直接监控输入信号X。或者当ADC 66的时延不大时，校正时序电路77也可以监控或检测输出序列Y的较高位。或者，如下所述，当ADC 66为一种导管式ADC时，校正时序电路77也可以仿真ADC第一阶段的输出。

图8示出了图6中直接检测模拟输入信号X的校正时序电路77实施方块图。低分辨率ADC 74根据控制图6中较高分辨率ADC 66的样本时序的相同时钟信号CLK来数字化输入信号X，以产生数字数据序列Yd。缓存器76延迟Yd一个CLK信号周期，以产生数字数据序列Ye。比较器78比较序列Yd与Ye的目前元素，并于两序列的目前元素相同时输出信号MATCH。由于ADC 74具有相对低分辨率，即使模拟输入信号X实际振幅在连续样本间有少量变化，序列Yd与Ye中共存的元素也会一致。因此，信号MATCH代表何时模拟输入信号达到一个时钟周期的稳定。计数器80由一预设数目(MIN_INTERVAL)计数，并且当计数值为0，于每一个CLK信号的时钟边缘输出信号ENABLE。当比较器78输出信号MATCH时，与逻辑门(AND Gate)82输出信号CAL以初始化校正周期。信号CAL并重置计数器80。在本实施例中，图8的校正时序产生器63仅于下列两种情况皆发生时才会初始化校正周期：

1.自最后校正周期算起的CLK信号数目至少相同于MIN_INTERVAL的数目。

2.在ADC 74的分辨率下，Yd值保持稳定达到二个CLK信号周期的时间。

图9示出了图8中校正时序电路77的修饰图。电路中增加了绝对值电路83、比较器84以及与逻辑门86。绝对值电路用以计算Yd的绝对值，且比较器84用以比较|Y_d|与参考值MAXV，并当|Y_d|小于MAXV时输出致能信号EN。与逻辑门86对与逻辑门82的输出与致能信号EN进行与逻辑运算，以产生信号CAL。执行校正时序电路77确保图6的输入信号X在样本略过时具有较小振幅，有助于提高插化操作的准确度。当输入信号X为小信号时，进行内插操作产生的误差也会变小。

在本实施例中，图9的校正时序产生器63仅在下列三种情况皆发生时才会初始化校正周期：

1.由最后一个校正周期算起的CLK信号周期数至少与MIN_INTERVAL的数目相同。

2.在ADC 74的分辨率下，Yd值保持稳定达二个CLK信号周期。

3.Yd目前的振幅小于MAXV值。

图8或图9的校正时序电路77需要使用低分辨率ADC 74以直接检测模拟信号X，但是若图6的ADC 66时延不大时，有可能使用ADC 66输出序列Y的最重要位以提供Yd输入至缓存器76，只要序列Y的这些位相当于低分辨率74的输出。当然，也可以使用量化器(Quantizer)来量化ADC 66的输出以提供Yd给缓存器76。上述的两种情况中皆可以省略ADC 74。

当ADC 66是导管式ADC时，也可以省略图8或图9的低分辨率ADC 74，因为导管式ADC包括内建低分辨率的ADC可用以提供Yd。图10示出了包括N级S(1)～S(N)的导管式ADC实施方块图。第K级S(K)以较低分辨率数字化其输入信号，以产生代表其输入信号振幅的输出数据yk，并产生模拟残留(Residue)信号rk作为下一级的输入信号。第K级S(K)的输出残留信号rk的振幅正比于yk代表的振幅与其输入信号rk-1的振幅的间的差异，其中模拟输入信号X为第1级S(1)的输入信号。一组移位缓存器90用以延迟每个信号yk(N-K)个时钟周期，以产生ADC输出数据序列Y的个别部分。若图10的导管式ADC取代图6的ADC 66，并假设第1级S(1)具有适当的分辨率，则S(1)的输出y1可提供Yd至缓存器76。

图6是根据本发明使用校正线路72调整输出序列的自动校正ADC 62的一实施例。本发明的其它实施例也可以使用其它校正机制。例如，校正控制电路75直接调整ADC 66的内部参数。例如，校正控制电路75也可以调整ADC 66内部输入信号放大器的增益及偏移量。在此情况下，校正电路72可以省略。

综上所述，虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，在不脱离本发明的精神和范围的前提下可作各种的更动与润饰，仍不脱离本发明的专利范围。

Claims

1.一种模拟数字转换装置，该装置包括：

一背景校正模拟数字转换器，用以转换一模拟信号来输出一输出序列，并依据一校正信号来进行一背景校正程序；以及

一校正时序产生器，用以对应该模拟信号的变化情形来输出该校正信号。

2.如权利要求1所述的模拟数字转换装置，其中当该模拟信号的至少二个最近样本的振幅变化保持在一默认值内时，则该校正时序产生器输出该校正信号。

3.如权利要求2所述的模拟数字转换装置，其中从该校正时序产生器输出该校正信号算起，达到时钟信号周期的一默认值，该校正时序产生器输出该校正信号。

4.如权利要求1所述的模拟数字转换装置，其中该校正时序产生器包括：

一模拟数字转换单元，用以数字化该模拟信号，以产生一第二数据序列；以及

一比较单元，用以比较该第二数据序列的连续元素，以决定是否这些连续元素具有相似的振幅。

5.如权利要求4所述的模拟数字转换装置，其中该校正时序产生器的该模拟数字转换单元的分辨率比该背景校正模拟数字转换器低。

6.如权利要求1所述的模拟数字转换装置，其中该背景校正模拟数字转换器包括一导管式模拟数字转换单元；其中当该导管式模拟数字转换单元的一第一阶级产生的至少二个最近阶级输出数据值没有变化时，则该校正时序产生器初始化该背景校正程序。

7.如权利要求1所述的模拟数字转换装置，还包括：

一校正电路，用以校正该背景校正模拟数字转换器，使得该输出序列适当地代表该模拟信号。

8.一种模拟数字转换装置的背景校正方法，该模拟数字转换装置用以转换一模拟信号来产生一输出序列，该方法包括：

依据该模拟信号来决定该模拟信号是否符合一特定行为；以及

当该模拟信号符合该特定行为，初始化该模拟数字转换装置的一背景校正程序。

9.如权利要求8所述的方法，其中该特定行为是该模拟信号的至少二个最近样本的振幅变化保持在一默认值内。

10.如权利要求8所述的方法，其中决定是否符合该特定行为的步骤还包括：

数字化该模拟信号，以产生一第二数据序列；以及

比较该第二数据序列的连续元素，以决定是否该些连续元素具有相似的振幅。

11.如权利要求8所述的方法，还包括：

校正该模拟数字转换装置，使得该输出序列适当地代表该模拟信号。