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CN1700430A - 半导体装置的制造方法 - Google Patents

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CN1700430A
CN1700430A CNA2005100674753A CN200510067475A CN1700430A CN 1700430 A CN1700430 A CN 1700430A CN A2005100674753 A CNA2005100674753 A CN A2005100674753A CN 200510067475 A CN200510067475 A CN 200510067475A CN 1700430 A CN1700430 A CN 1700430A
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CN
China
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forming
metal layer
substrate
layer
insulating film
Prior art date
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Application number
CNA2005100674753A
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石田裕康
久保博稔
宫原正二
恩田全人
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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Abstract

一种半导体装置的制造方法。在MOSFET中，在形成元件区域后，与势垒金属层连续而形成配线层，进行氢烧结。但是，由于势垒金属层的吸附特性，在n沟道型时，阈值电压下降。因此，沟道层的杂质浓度升高，具有不能降低导通电阻的问题。在本发明中，在形成势垒金属层后，在层间绝缘膜上的势垒金属层上设置开口部，形成配线层，然后进行氢烧结处理。由此，进一步增加到达衬底的氢量并抑制阈值电压降低。由于沟道层的杂质浓度也可降低，故导通电阻降低。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别是涉及氢烧结(水素シンタ)处理中使氢充分到达衬底表面，谋求改善特性的半导体装置的制造方法。
背景技术
参照图11～图13，以n沟道型槽结构的MOSFET为例说明现有的半导体装置。
首先，参照图11说明MOSFET40的结构。在n+型硅半导体衬底21上层积n-型外延层22，设置漏极区域，并在其表面设置p型沟道层。
设置贯通沟道层24到达漏极区域22的槽27。利用栅极氧化膜31覆盖槽27的内壁，设置由填充于槽27内的多晶硅构成的栅极电极33。在邻接槽27的沟道层24的表面形成n+型源极区域35，在相邻的两个单元的源极区域35之间的沟道层24表面设置p+型体区34。另外，在栅极电极38上施加栅极电压时从源极区域35沿槽27形成沟道区域(未图示)。栅极电极33上由层间绝缘膜36覆盖，形成与源极区域35及体区34接触的势垒金属层37，设置铝合金等构成的配线层38及表面保护膜41。
下面说明现有半导体装置的制造方法。
如图12，在n+型硅半导体衬底21上层积n-型外延层，形成漏极区域22。在表面形成氧化膜(未图示)后，蚀刻沟道层的部分氧化膜。以该氧化膜为掩模，在整个面上注入硼，然后使其扩散，形成p型沟道层24。
然后形成槽。在整个面上利用CVD法生成NSG(Non-doped Silicate Glass)的CVD氧化膜，除去作为槽开口部的部分外设置抗蚀膜构成的掩模。干式蚀刻CVD氧化膜，将其部分地除去，形成沟道区域24露出的槽开口部。
然后，以CVD氧化膜为掩模，利用CF系及HBr系气体干式蚀刻槽开口部的硅半导体衬底，形成贯通沟道层24到达漏极区域22的槽27。
然后，进行伪氧化，在槽27内壁和沟道层24表面形成伪氧化膜(未图示)，除去干式蚀刻时的蚀刻损伤。同时利用氟酸等氧化膜蚀刻剂除去通过该伪氧化形成的伪氧化膜和CVD氧化膜。由此，可形成稳定的栅极氧化膜。另外，通过进行高温热氧化，使槽27开口部构成圆形，也具有避免槽27开口部的电场集中的效果。然后，形成栅极氧化膜31。即，热氧化整个面，对应阈值形成例如厚度约数百的栅极氧化膜31。
然后，在整个面上堆积非掺杂多晶硅层，高浓度地注入、扩散磷，谋求高电导率化。以在整个面上堆积的多晶硅层为掩模，进行干式蚀刻，保留埋设于槽27内的栅极电极33。
其次，如图13，形成用于衬底电位稳定化的体区34和源极区域35。首先，利用由抗蚀膜形成的掩模选择性地离子注入硼，除去抗蚀膜。然后，以新的抗蚀膜为掩模，使予定的源极区域35及栅极电极33露出，离子注入砷，并除去抗蚀膜。然后，在整个面上利用CVD法堆积BPSG(Boron PhosphorusSilicate Glass)层，使杂质扩散，形成体区34及源极区域35。以抗蚀膜为掩模，蚀刻BPSG膜，至少在栅极电极33上保留层间绝缘膜36。
另外，如图11，为形成配线层，首先设置势垒金属层37。即，在整个面上喷溅Ti/TiN等，形成势垒金属层37，然后，在整个面上喷溅构成配线层38的铝合金。然后，为使金属和硅表面稳定，进行热处理。该热处理在含有氢的气体中，以不超出铝合金熔点的300～500℃(例如400℃程度)的温度进行30分钟左右。然后，利用SiN形成钝化膜作为表面保护膜。然后，为了除去损伤，以300～500℃(例如400℃)进行30分钟左右的热处理，得到图11所示的最终结构(例如参照专利文献1)。
专利文献1：特开平08-37236号公报
如上所述，硅衬底的半导体装置的配线通常使用铝合金等铝系金属材料。另外，为使Al(铝)和Si(硅)衬底界面具有欧姆特性，必须进行热处理。
但是，由于Al中的Si扩散速度很快，故产生Al和Si扩散并击穿pn结的所谓过冲的现象。为避免该现象，使Al中予先含有Si。
当Al中含有Si时，有时通过进行热处理，含于Al中的Si扩散并进行粒成长，在和衬底接触的接触界面作为硅粒析出。该硅粒堵塞微细区域即体区和配线层的接触区域，是造成接触不良的原因。另外，由于硅粒本身具有高电阻，故使接触电阻不稳定或上升。
为防止上述情况，在配线层(Al)成膜前形成采用钛系金属的势垒金属层。
另外，有时因元件区域形成工序的氧化等衬底表面存在Si耦合子切断的悬挂键，这种情况下考虑表面带有负电荷。即，构成与因电位产生而在表面施加电场时相同的状态，阈值电压产生偏差。
因此，在这样的现有MOSFET中，元件区域形成后，在配线层的形成工序中，连续形成势垒金属层37和配线层38，然后在含有氢的气体中进行热处理。
即，在含有氢的气体中进行使Al和硅衬底界面具有欧姆特性的热处理。由此，可使氢到达衬底界面等，将切断了耦合的硅和氢结合，除去衬底界面的电荷。因此，可谋求特性的提高(例如降低暗电流)及特性的稳定(例如阈值电压VGSOFF的稳定)。
但是，即使根据势垒的种类进行含有氢的气体氛围气中的热处理(下面称为氢烧结)，有时也不能得到所希望的阈值电压VGSOFF。
这样，阈值电压VGSOFF漂移的原因可考虑是由于如下问题，由于作为势垒金属层的钛系金属具有氢吸附性，故在氢烧结工序中在氢到达半导体衬底和栅极氧化膜的界面之前，被势垒金属层吸收，用于去除在Si界面上产生的电荷的氢减少。
作为一例，在n沟道型的槽结构的MOSFET中，由于阈值电压VGSOFF向低的一侧漂移(阈值电压下降)，故为得到所希望的阈值必须提高注入沟道层的杂质浓度。因此，具有导通电阻上升的问题。
即，在现有方法中具有如下问题，采用防止过冲或避免硅粒造成的接触不良的势垒金属层，不能得到除去衬底电荷的氢烧结处理的实质性效果。
发明内容
本发明是鉴于上述问题而开发的，本发明的第一方面提供一种半导体装置的制造方法，其包括：在硅半导体衬底上形成所希望的元件区域的工序；形成覆盖所述元件区域的一部分的绝缘膜的工序；形成覆盖在所述衬底上且在所述绝缘膜上的一部分具有开口部的第一金属层的工序；在整个面上形成第二金属层的工序；向所述衬底表面导入氢的工序。
本发明的第二方面提供一种半导体装置的制造方法，其包括：在一导电型硅半导体衬底上形成反向导电型沟道层的工序；形成介由绝缘膜和所述沟道层相接的栅极电极的工序；在和所述栅极电极邻接的所述沟道层表面形成一导电型区域的工序；形成覆盖所述栅极电极上的层间绝缘膜的工序；形成覆盖所述衬底上和所述一导电型区域接触，且在所述层间绝缘膜上的一部分具有开口部的第一金属层的工序；在整个面上形成第二金属层的工序；向所述衬底表面导入氢的工序。
本发明的第三方面提供一种半导体装置的制造方法，其包括：在构成漏极区域的一导电型硅半导体衬底上形成反向导电型沟道层的工序；形成贯通所述沟道层的槽的工序；在所述槽内介由绝缘膜埋设栅极电极的工序；在与所述栅极电极邻接的所述沟道层表面形成一导电型源极区域、在与该源极区域邻接的所述衬底表面形成反向导电型体区的工序；形成覆盖在所述栅极电极上的层间绝缘膜的工序；形成覆盖在所述衬底上和所述源极区域及体区接触、且在所述层间绝缘膜上的一部分具有开口部的第一金属层的工序；在整个面上形成第二金属层的工序；向所述衬底表面导入氢的工序。
另外，所述开口部是使用在形成所述第一金属层之前的工序中使用的掩模蚀刻所述第一金属层的一部分而形成的。
所述开口部如下形成，在整个面上形成所述第一金属层后，使用形成所述槽的掩模，蚀刻所述第一金属层的一部分而形成。
在形成所述第二金属层后，在氢氛围气下进行热处理。
另外，所述热处理是在氢气或含有氢的氛围气中以300～800℃加热。
根据本发明的制造方法，第一，在硅衬底表面的源极区域和势垒金属层接触的半导体装置中，在形成势垒金属层后，在绝缘膜上的势垒金属层上设置开口部，形成配线层，然后进行氢烧结处理。由此，可使氢充分到达硅衬底表面，使悬挂键终结。
即，由于可利用氢扩散除去在衬底表面产生的电荷，故可实现元件特性的提高即特性的稳定化。具体地说，若为绝缘栅型半导体装置，则可得到所希望的阈值电压VGSOFF值。
因此，例如若为n沟道型MOSFET，则可不必为了得到所希望的阈值电压VGSOFF值而过度提高沟道层的杂质浓度，可实现导通电阻的减低。
另外，通过在绝缘膜上的一部分形成势垒金属层的开口部，将元件区域利用势垒金属层覆盖，使作为配线层的Al层和硅衬底不接触。因此，可防止形成配线层后的热处理造成的扩散或抑制硅粒的析出。
特别是若为槽结构的MOSFET，则开口部设于层间绝缘膜上，源极区域、体区由势垒金属层覆盖。即，由于作为配线层的Al层和硅衬底不接触，故可抑制硅粒的析出。因此，微小区域即体区和配线层的接触区域不会被堵塞，衬底的电位稳定。
第二，可仅通过追加蚀刻绝缘膜上的势垒金属层的一部分的工序形成开口部，使氢充分到达衬底。由于氢扩散从开口部各向同性地进行，故可使通过开口部的氢充分到达衬底。因此，可以以和现有技术相同的氢烧结条件增加氢的到达量。
特别是若为槽结构的MOSFET，则可使用槽形成时的掩模形成势垒金属层的开口部。即，可不重新制造用于开口部的掩模，而仅在层间绝缘膜上的一部分开口。因此，可提供防止掩模张数增加并得到所希望的阈值电压VGSOFF的半导体装置的制造方法。
附图说明
图1是说明本发明半导体装置的剖面图；
图2是说明本发明半导体装置的制造方法的剖面图；
图3(A)、(B)是说明本发明半导体装置的制造方法的剖面图；
图4是说明本发明半导体装置的制造方法的剖面图；
图5(A)、(B)是说明本发明半导体装置的制造方法的剖面图；
图6是说明本发明半导体装置的制造方法的剖面图；
图7(A)、(B)是说明本发明半导体装置的制造方法的剖面图；
图8是说明本发明半导体装置的制造方法的剖面图；
图9是说明本发明半导体装置的制造方法的剖面图；
图10(A)、(B)是说明本发明半导体装置的特性图；
图11是说明现有半导体装置的剖面图；
图12是说明现有半导体装置的制造方法的剖面图；
图13是说明现有半导体装置的制造方法的剖面图。
符号说明
1n+型硅半导体衬底
2n-型半导体层
4沟道层
7槽
10MOSFET
11栅极氧化膜
13栅极电极
14体区
15源极区域
16层间绝缘膜
17势垒金属层
18配线层
20开口部
21表面保护膜
21n+型硅半导体衬底
22n-型半导体层
24沟道层
27槽
31栅极氧化膜
33栅极电极
34体区
35源极区域
36层间绝缘膜
37势垒金属层
38配线层
40MOSFET
41表面保护膜
PR抗蚀掩模
具体实施方式
参照图1～图10，以n沟道型槽结构的MOSFET为例详细说明本发明的实施例。
图1是表示本发明MOSFET10的结构的剖面图。MOSFET10由硅半导体衬底1、2、沟道层4、槽7、绝缘膜11、栅极电极13、源极区域15、体区14、层间绝缘膜16、第一金属层17、开口部20、第二金属层18构成。
漏极区域通过在n+型硅半导体衬底1上层积n-型外延层2等构成。
沟道层4是在n-型半导体层2表面上扩散了p型杂质的区域。槽7设为贯通沟道层4到达漏极区域的深度。将槽7的内壁利用与驱动电压对应的膜厚的栅极氧化膜11覆盖，设置由填充于槽7内的导电材料构成的栅极电极13。
在邻接槽7的沟道层4表面设置一导电型源极区域15，在相邻的源极区域15间的沟道层4表面设置反向导电型体区14。源极区域15介由栅极氧化膜11和栅极电极13邻接。
被槽7包围的区域构成MOSFET的一个单元，配置多个该单元，构成元件区域25。
层间绝缘膜16至少覆盖栅极电极13之上，覆盖槽7的开口部。
第一金属层17与源极区域15及体区14接触。第一金属层17是含有Ti的金属层(例如Ti、TiN、TiON、TiW等)，在本实施例中以Ti/TiN的层积膜为例进行说明。第一金属层为防止热处理造成的扩散并抑制硅粒析出的势垒金属层17。势垒金属层17也覆盖在层间绝缘膜16上，在其一部分具有开口部20。
第二金属层18由Al等构成，通常为防止过冲含有硅，其是构图为所希望的配线形状的配线层。
在本实施例中，在层间绝缘膜16上的势垒金属层17设置开口部20。由此，在后述的配线层18形成后的氢烧结处理中，可使氢从开口部20充分到达硅衬底(沟道层4)表面。另一方面，源极区域15及体区14的表面可可靠地与势垒金属层17接触。
因此，可利用势垒金属层17防止扩散或抑制硅粒的析出，同时使氢向衬底表面的到达量增加，可得到所希望的阈值电压VGSOFF。
由此，若为例如n沟道型，则即使不过度提高沟道层的杂质浓度，也可以得到所希望的阈值电压VGSOFF值，故可降低导通电阻。
图2～图9中，以n沟道型槽结构的MOSFET为例说明本发明的制造方法。
本发明半导体装置的制造方法包括：在构成漏极区域的硅半导体衬底上形成反向导电型沟道层的工序；形成贯通上述沟道层的槽的工序；在上述槽内介由绝缘膜埋设栅极电极的工序；在与上述栅极电极邻接的上述沟道层表面形成一导电型源极区域、在与该源极区域相邻的上述衬底表面形成反向导电型体区的工序；形成覆盖在上述栅极电极上的层间绝缘膜的工序；形成覆盖在上述衬底上与上述源极区域及体区接触且在上述层间绝缘膜上的一部分形成开口部的第一金属层的工序；在整个面上形成第二金属层的工序；向上述衬底表面导入氢的工序。
第一工序(参照图2)：在构成漏极区域的硅半导体衬底上形成反向导电型沟道层的工序。
在n+型硅半导体衬底1上层积n-型半导体层(外延层)2等，形成漏极区域。在表面形成氧化膜(未图示)后，蚀刻沟道层的部分氧化膜。以该氧化膜为掩模，在整个面上注入规定的p型杂质(例如硼)，然后使其扩散，形成沟道层4。
第二工序(参照图3)：形成贯通沟道层的槽的工序。
在整个面上利用CVD法生成NSG(Non-doped Sillcate Glass)的CVD氧化膜5，设置用于形成槽的抗蚀掩模PR。干式蚀刻CVD氧化膜5，将其部分地除去，形成露出沟道区域4的槽开口部(图3(A))。
另外，以CVD氧化膜5为掩模，利用CF系及HBr系气体干式蚀刻槽开口部的硅半导体衬底，形成贯通沟道层4到达漏极区域2的槽7(图3(B))。
第三工序(参照图4)：在槽内介由绝缘膜埋设栅极电极的工序。
首先，进行伪氧化，在槽7内壁和沟道层4表面形成伪氧化膜(未图示)，除去干式蚀刻时的蚀刻损伤。可通过同时利用氟酸等氧化膜蚀刻剂除去由该伪氧化形成的伪氧化膜和CVD氧化膜，形成稳定的栅极氧化膜。另外，通过高温进行热氧化，使槽7的开口部构成圆形，这样也具有避免在槽7开口部的电场集中的效果。然后，形成栅极氧化膜11。即，热氧化整个面，对应阈值形成数百膜厚的栅极氧化膜11。
然后，在整个面上堆积非掺杂多晶硅层，高浓度地注入磷等并使其扩散，谋求高电导率化。无掩模地干式蚀刻堆积于整个面上的多晶硅层，留下埋设于槽7内的栅极电极13。
第四工序(参照图5)：在与栅极电极邻接的沟道层表面形成一导电型源极区域、在与源极区域相邻的衬底表面形成反向导电型体区的工序。
首先，利用抗蚀掩模(未图示)选择性地离子注入硼等杂质，形成p+型杂质区域14a，除去抗蚀掩模。进一步以新的抗蚀掩模(未图示)为掩模，使源极区域的形成区域及栅极电极13露出，离子注入砷等杂质，形成n+型杂质区域15a，除去抗蚀掩模。另外，也可以在离子注入n型杂质后，离子注入p型杂质(图5(A))。
然后，在整个面上利用CVD法堆积BPSG(Boron Phosphorus SilicateGlass)层16a，在衬底表面扩散p型及n型杂质，在与槽7邻接的沟道层4表面形成n+型源极区域15，在相邻的源极区域15间的衬底表面形成p型体区14(图5(B))。
第五工序(参照图6)：形成覆盖在栅极电极上的层间绝缘膜的工序。
利用抗蚀掩模蚀刻BPSG膜16a，至少在栅极电极13上保留层间绝缘膜16。层间绝缘膜16覆盖槽7开口部，其厚度设为8000左右。
第六工序(参照图7)：形成覆盖在衬底上、和源极区域及体区接触、且在层间绝缘膜上的一部分具有开口部的第一金属层的工序。
在层间绝缘膜16以外的部分露出硅衬底，当喷溅构成配线层的铝合金时，铝合金中含有的硅的粒子(硅粒)有时会堵塞和微细区域即体区14接触的接触区域。为抑制该硅粒，且防止称为过冲的金属和硅衬底的扩散，而在形成配线层之前在整个面上堆积0.1μm左右的钛系材料(例如Ti/TiN等)，形成势垒金属层17(图7(A))。
然后如图7(B)，形成开口部。在此，蚀刻的掩模使用在第二工序中形成槽7的抗蚀掩模PR。利用蚀刻除去从抗蚀掩模PR露出的势垒金属层17，并除去抗蚀掩模PR。
由此，在层间绝缘膜16上的势垒金属层17上形成开口部20。开口部20由于使用形成槽时的抗蚀掩模PR，故其开口宽度和槽7的开口宽度大致相等(详细地说是在本工序中由于槽7的伪氧化等槽开口宽度稍大)。通过使用形成槽7用的抗蚀掩模PR，硅衬底(沟道层4)表面可靠地被势垒金属层17覆盖，可在层间绝缘膜16上的势垒金属层17上形成氢通过的开口部20。另外，由于不需要形成用于形成开口部20的新的图案的掩模，故可防止成本升高。
第七工序(参照图8)：在整个面上形成第二金属层的工序。
在整个面上喷溅构成配线层18的第二金属层(例如Al/Si层)。膜厚为2μm左右。金属层覆盖在势垒金属层17及开口部20上，构图为所希望的配线形状。而且，蚀刻阻挡层18a和配线层18形成一体。
第八工序(参照图9)：向衬底表面导入氢的工序。
然后，在氢气或含有氢的气体(例如氢及氮气)的氛围气下进行300～500℃(例如400℃左右)的热处理。由此，除去配线层18内的晶体畸变，使界面稳定。
此时，氢虽然一部分被势垒金属层17吸收，但还是透过形成于势垒金属层17的开口部20并各向同性地进行扩散。即，氢可充分到达硅衬底(沟道层4)表面，并消除衬底表面的电荷。
然后，形成构成表面保护膜21的SiN等，得到图1所示的最终结构。
其次，参照图10说明氢烧结和阈值电压VGSOFF及导通电阻(RDSON)的关系。
图10(A)是在各种条件下测定的阈值电压VGSOFF和RDSON的比较表。
条件1是沟道层的杂质浓度为D1，设置势垒金属层，进行氢烧结处理的情况。
条件2是沟道层的杂质浓度为D2(D2＜D1)，设置势垒金属层，进行氢烧结处理的情况。
条件3是沟道层的杂质浓度为D2，不设置势垒金属层，并进行氢烧结处理的情况。
另外，上述条件三的未设置势垒金属层的情况相当于本实施例的具有开口部的情况。如上所述，由于氢从开口部进行各向同性地进行扩散，故若具有和槽7的开口宽度相同程度的开口部，则可充分到达衬底表面。另外，各氢烧结处理的条件相同。
其结果是，条件1中VGSOFF＝0.67[V]，RDSON＝20.7[mΩ]，条件2中VGSOFF＝0.42[V]，RDSON＝19.7[mΩ]，条件3中VGSOFF＝1.36[V]，RDSON＝21.8[mΩ]。
图10(B)表示各条件下的阈值电压VGSOFF-导通电阻RDSON的相关图。
图中，由于条件1及条件2沟道层的杂质注入量改变，故连结它们的线构成离子注入量储依存性线。
在此，阈值电压VGSOFF可利用VGSOFF＝((2εsqNA(2ψB)(1/2)))/CO+2ψB式得到。在此，εs为介电常数，q为电荷，NA为沟道层离子注入量，ψB为静电电位，CO为每单位面积的氧化膜容量，由于ψB与NA成比例，故可以说沟道层的杂质注入量NA和阈值电压VGSOFF成比例关系。因此，可将条件1及条件2的离子注入量依存性线平行移动到条件3，得到粗虚线的离子注入量依存性线。
根据粗虚线，可判断在不设置势垒金属层(具有开口部)的结构中使离子注入量变动时的VGSOFF-RDSON的相关关系。例如在条件3中，VGSOFF＝1.36[V]，但在所希望的阈值电压VGSOFF为0.7V左右即可时，可使其向X点移动。即，可将沟道层的杂质浓度降到比条件3时足够低，可以以低的杂质浓度得到所希望的阈值电压VGSOFF。
其结果可将导通电阻RDSON从约22[mΩ]降低到19[mΩ]。
另外，在本实施例中以槽结构的MOSFET为例进行了说明，但不限于此，对横型(平面型)的MOSFET也可以同样实施，这种情况下，可使用设于衬底表面的栅极电极的构图用掩模形成势垒金属层的开口部。其中，采用与栅极电极的构图采用相反的抗蚀剂，例如在构图栅极电极使用负型抗蚀剂时，则开口部的形成用抗蚀剂采用正型抗蚀剂。
另外，也可以是导电型相反的MOSFET，在IGBT等绝缘栅型晶体管中也可以同样实施。另外，不限于上述情况，只要是形成扩散杂质形成的元件区域、和形成具有覆盖元件区域一部分的绝缘膜且在绝缘膜上设有开口部的金属层的半导体装置，就可适用，可得到同样的效果。

Claims (7)

1、一种半导体装置的制造方法，其特征在于，包括：在硅半导体衬底上形成所希望的元件区域的工序；形成覆盖所述元件区域的一部分的绝缘膜的工序；形成覆盖在所述衬底上且在所述绝缘膜上的一部分具有开口部的第一金属层的工序；在整个面上形成第二金属层的工序；向所述衬底表面导入氢的工序。
2、一种半导体装置的制造方法，其特征在于，包括：在一导电型硅半导体衬底上形成反向导电型沟道层的工序；形成介由绝缘膜和所述沟道层相接的栅极电极的工序；在和所述栅极电极邻接的所述沟道层表面形成一导电型区域的工序；形成覆盖在所述栅极电极上的层间绝缘膜的工序；形成覆盖在所述衬底上、和所述一导电型区域接触、且在所述层间绝缘膜上的一部分具有开口部的第一金属层的工序；在整个面上形成第二金属层的工序；向所述衬底表面导入氢的工序。
3、一种半导体装置的制造方法，其特征在于，包括：在构成漏极区域的一导电型硅半导体衬底上形成反向导电型沟道层的工序；形成贯通所述沟道层的槽的工序；在所述槽内介由绝缘膜埋设栅极电极的工序；在与所述栅极电极邻接的所述沟道层表面形成一导电型源极区域、在与该源极区域邻接的所述衬底表面形成反向导电型体区的工序；形成覆盖在所述栅极电极上的层间绝缘膜的工序；形成覆盖在所述衬底上、和所述源极区域及体区接触、且在所述层间绝缘膜上的一部分具有开口部的第一金属层的工序；在整个面上形成第二金属层的工序；向所述衬底表面导入氢的工序。
4、如权利要求2或3所述的半导体装置的制造方法，其特征在于，所述开口部是使用在形成所述第一金属层之前的工序中使用的掩模蚀刻所述第一金属层的一部分而形成。
5、如权利要求3所述的半导体装置的制造方法，其特征在于，所述开口部如下形成，在整个面上形成所述第一金属层后，使用形成所述槽的掩模，蚀刻所述第一金属层的一部分而形成。
6、如权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于，在形成所述第二金属层后，在氢氛围气下进行热处理。
7、如权利要求6所述的半导体装置的制造方法，其特征在于，所述热处理是在氢气或含有氢的氛围气中以300～800℃加热。
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