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CN1759468B - 半导体衬底和场效应晶体管以及它们的制造方法 - Google Patents

半导体衬底和场效应晶体管以及它们的制造方法 Download PDF

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CN1759468B
CN1759468B CN038262592A CN03826259A CN1759468B CN 1759468 B CN1759468 B CN 1759468B CN 038262592 A CN038262592 A CN 038262592A CN 03826259 A CN03826259 A CN 03826259A CN 1759468 B CN1759468 B CN 1759468B
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sige layer
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二宫正晴
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Mitsubishi Materials Silicon Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
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    • H10P14/3411—

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  • Thin Film Transistor (AREA)

Abstract

本发明的半导体衬底的制造方法，包括：第一层形成工序、第二层形成工序、热处理工序以及研磨工序，第一层形成工序中，设定所述第一SiGe层的膜厚，薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍厚度，第二层形成工序中，形成倾斜组成区域，使第二SiGe层的Ge组成比至少在第一SiGe层或与Si的接触面上低于第一SiGe层中Ge组成比在层中的最大值，并且，至少在一部分上Ge组成比朝表面方向逐渐增加。从而，贯通位错密度低，且表面粗糙度小，同时防止器件制造工序等的热处理时的表面或界面的粗糙度的恶化。

Description

半导体衬底和场效应晶体管以及它们的制造方法
技术领域
本发明涉及用于高速MOSFET等的半导体衬底和场效应晶体管以及它们的制造方法。
背景技术
近年，提出了将在Si(硅)衬底上隔着SiGe(硅化锗)层外延生长的硅应变层用于沟道区的高速的MOSFET、MODFET、HEMT。该应变Si-FET中，因晶格常数大于Si的SiGe而在Si层上产生拉伸应变，因此Si的带状结构变化且退化被解除而提高载流子迁移率。因而，能够通过将该硅应变层用作沟道区来达到通常的1.3～8倍左右的高速化。并且，其工艺中可使用CZ法的通常的Si衬底作为衬底，且用传统的CMOS工艺可实现高速CMOS。
但是，作为FET的沟道区外延生长所要的上述硅应变层时，需要在Si衬底上外延生长良好的SiGe层，但由于Si和SiGe的晶格常数不同，因位错等导致结晶性上存在问题。为此，以前提出如下的各种方案。
例如，提出了采用使SiGe的Ge组成比以固定的缓和斜度变化的缓冲层的方法；采用使Ge(锗)组成比以台级状(阶梯状)变化的缓冲层的方法；采用使Ge组成比超晶格状变化的缓冲层的方法；以及采用利用Si的切边晶圆使Ge组成比以固定的斜度变化的缓冲层的方法等。
列举以下文献：
专利文献1：美国专利第6,107,653号说明书
专利文献2：美国专利第5,442,205号说明书
专利文献3：美国专利第5,221,413号说明书
专利文献4：国际公开第98/00857号小册子
专利文献5：特开平6-252046号公报
但是，在上述传统的技术中，还存在以下的课题。
即，利用上述传统技术成膜的SiGe层，其贯通位错密度或表面粗糙度在器件及制造工艺上还达不到所要的水平。
例如，采用Ge组成比具有倾斜的缓冲层时，能够使贯通位错密度较低，但存在表面粗糙度劣化的不良情况，相反采用使Ge组成比成为阶梯状的缓冲层时，能够使表面粗糙度较小，但存在贯通位错密度变大的不良情况。另外，采用切边晶圆时，位错容易在横向而不在成膜方向发生，尚未能实现足够的低位错。表面粗糙度也未能实现近年LSI等的光刻工艺所要求的水准。
发明内容
本发明鉴于上述课题构思而成，旨在提供贯通位错密度低且也能将表面粗糙度减至实用水平的半导体衬底和场效应晶体管及其制造方法。
本发明的半导体衬底的制造方法，在Si衬底上外延生长SiGe层，其中包括：
在所述Si衬底上外延生长第一SiGe层的第一层形成工序；
在所述第一SiGe层上直接或隔着外延生长的Si层外延生长第二SiGe层的第二层形成工序；
用外延生长法形成所述SiGe层的中途或形成后，在超过该外延生长温度的温度实施热处理的热处理工序；以及
在形成所述SiGe层后用研磨法除去所述热处理中产生的表面的凹凸的研磨工序，
所述第一层形成工序中，设定所述第一SiGe层的膜厚，其薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，
所述第二层形成工序中，形成倾斜组成区域，使所述第二SiGe层的Ge组成比至少在所述第一SiGe层或与所述Si的接触面上低于第一SiGe层中的Ge组成比在层中的最大值，且，至少在一部分上Ge组成比朝表面方向逐渐增加，从而解决了上述课题。
本发明中，最好在所述第一层形成工序中，所述第一SiGe层的Ge组成比x固定，并设第一SiGe层的厚度小于满足如下关系式：
tc(nm)＝(1.9×10-3/ε(x)2)·ln(tc/0.4)
ε(x)＝(0.0200326x+0.0026174x2)/a0
a0＝0.543nm(a0为Si的晶格常数)的临界膜厚tc的2倍。
另外，本发明中，所述第二SiGe层最好在所述第一SiGe层上直接配置，并且，整个层为Ge组成比朝表面方向逐渐增加的倾斜组成层。
本发明的所述第一SiGe层能够采用Ge组成比x为0.05以上且0.3以下的层。
本发明是在Si衬底上隔着SiGe层形成硅应变层的半导体衬底的制造方法，
可在用上述的半导体衬底的制造方法制作的半导体衬底的所述第二SiGe层上直接或隔着其它SiGe层外延生长所述硅应变层。
本发明的半导体衬底的制造方法，在Si衬底上外延生长SiGe层，其中包括：
在所述Si衬底上外延生长第一SiGe层的第一层形成工序；
在所述第一SiGe层上直接或隔着外延生长的Si层外延生长第二SiGe层的第二层形成工序；
用外延生长法形成所述SiGe层的中途或形成后，在超过该外延生长温度的温度实施热处理的热处理工序；以及
在形成所述SiGe层后用研磨法除去所述热处理中产生的表面的凹凸的研磨工序，
所述第一层形成工序中，设定所述第一SiGe层的膜厚，其薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，
所述第二层形成工序中，以连续的Ge组成比多次重复外延生长朝表面方向使Ge组成比逐渐增加的SiGe的倾斜组成层的工序，和
以所述倾斜组成层的最终的Ge组成比在倾斜组成层上外延生长SiGe的固定组成层的工序，形成使Ge组成比沿成膜方向以倾斜的阶梯状变化的所述第二SiGe层，
使该第二SiGe层下面的Ge组成比低于所述第一SiGe层中Ge组成比在层中的最大值，从而解决了上述课题。
本发明中，最好在所述第一层形成工序中，所述第一SiGe层的Ge组成比x固定，并设第一SiGe层的厚度小于满足如下关系式：
tc(nm)＝(1.9×10-3/ε(x)2)·ln(tc/0.4)
ε(x)＝(0.0200326x+0.0026174x2)/a0
a0＝0.543nm(a0为Si的晶格常数)的临界膜厚tc的2倍。
另外，本发明中，所述第一SiGe层能够采用Ge组成比x为0.05以上且0.3以下的层。
本发明是在Si衬底上隔着SiGe层形成硅应变层的半导体衬底的制造方法，
可在用上述任一半导体衬底的制造方法制作的半导体衬底的所述第二SiGe层上直接或隔着其它SiGe层外延生长所述硅应变层。
本发明的半导体衬底包括：Si衬底、在该Si衬底上的第一SiGe层以及在该第一SiGe层上直接或隔着Si层配置的第二SiGe层；
所述第一SiGe层的膜厚，薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，
所述第二SiGe层设有倾斜组成区域，使所述第二SiGe层的Ge组成比至少在所述第一SiGe层或与所述Si的接触面上低于第一SiGe层中Ge组成比在层中的最大值，且，至少在一部分上Ge组成比朝表面方向逐渐增加，
通过用上述半导体衬底的制造方法制作来解决上述课题。
本发明中，最好所述第一SiGe层的Ge组成比x固定，且厚度小于满足如下关系式：
tc(nm)＝(1.9×10-3/ε(x)2)·ln(tc/0.4)
ε(x)＝(0.0200326x+0.0026174x2)/a0
a0＝0.543nm(a0为Si的晶格常数)的临界膜厚tc的2倍。
另外，本发明中，所述第一SiGe层能够采用Ge组成比x为0.05以上且0.3以下的层。
本发明的所述第二SiGe层可在所述第一SiGe层上直接配置，且，整个层为Ge组成比朝表面方向逐渐增加的倾斜组成层。
本发明，最好在上述的半导体衬底的所述第二SiGe层上设有直接或隔着其它SiGe层配置的硅应变层。
本发明的半导体衬底包括：Si衬底、在该Si衬底上的第一SiGe层以及在该第一SiGe层上直接或隔着Si层配置的第二SiGe层；
所述第一SiGe层的膜厚，薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，
所述第二SiGe层以连续的Ge组成比交互地构成朝表面方向Ge组成比逐渐增加的SiGe的倾斜组成层和以该倾斜组成层的上面的Ge组成比在倾斜组成层上配置的SiGe的固定组成层的多层层叠，
使该第二SiGe层下面的Ge组成比低于所述第一SiGe层中Ge组成比在层中的最大值，
通过用上述半导体衬底的制造方法制作来解决上述课题。
本发明中，最好所述第一SiGe层的Ge组成比x固定，且厚度小于满足如下关系式：
tc(nm)＝(1.9×10-3/ε(x)2)·ln(tc/0.4)
ε(x)＝(0.0200326x+0.0026174x2)/a0
a0＝0.543nm(a0为Si的晶格常数)的临界膜厚tc的2倍。
另外，本发明中，所述第一SiGe层能够采用Ge组成比x为0.05以上且0.3以下的层。
本发明中，可在上述的半导体衬底的所述第二SiGe层上设置直接或隔着其它SiGe层配置的硅应变层。
本发明的场效应晶体管的制造方法，在SiGe层上外延生长的硅应变层上形成沟道区，
并且，在用上述的半导体衬底的制造方法制作的半导体衬底的所述硅应变层上形成所述沟道区，从而解决了上述课题。
本发明的场效应晶体管，在SiGe层上外延生长的硅应变层上形成沟道区，
通过用上述场效应晶体管的制造方法制作来解决上述课题。
本发明的半导体衬底的制造方法，包括第一层形成工序、第二层形成工序、热处理工序和研磨工序，从而，设定第一SiGe层的膜厚薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，使第二SiGe层的Ge组成比至少在第一SiGe层或与所述Si层的接触面上低于第一SiGe层中Ge组成比在层中的最大值，且，第二SiGe层设有至少一部分上Ge组成比朝表面方向逐渐增加的倾斜组成区域，因此能够在Si衬底和第一SiGe层的界面以及第一SiGe层和第二SiGe层的界面附近高效率地集中位错，并能减小第二SiGe层表面的贯通位错密度及表面粗糙度，而且，用外延生长法形成SiGe层的中途或形成后，以超过外延生长时温度的温度实施热处理，并在形成SiGe层后用研磨法除去热处理中产生的表面的凹凸，因此，事先让衬底经过热处理来预先发生晶格缓和或位错的运动造成的表面粗糙度的恶化，然后用研磨除去因表面粗糙度的恶化而产生的凹凸，使表面平坦。因而，能够防止在器件制造工序等中对该衬底实施热处理时再次发生表面或界面的粗糙度的恶化。
上述的热处理工序及研磨工序可在第一层形成工序、第二层形成工序的任一工序中途或形成后进行。
这里，第一SiGe层形成得比临界膜厚的2倍薄，因此在第一SiGe层成膜中随膜厚应变能量增大，但几乎不会生成位错。其次，当开始第二SiGe层的外延生长时，应变能量蓄积到所有第一SiGe层，因此，在第二SiGe层的膜厚薄的阶段，从第一SiGe层两侧的界面及第二SiGe层内的第一SiGe层侧开始生成位错并开始生长，且第一SiGe层及第二SiGe层的晶格开始缓和。这时，第二SiGe层的Ge组成比在第一SiGe层或与所述Si层的接触面上低于第一SiGe层中Ge组成比在层中的最大值，因此位错沿第一SiGe层两侧的界面集中并生成，第一SiGe层两侧的界面中的位错的生成，帮助第二SiGe层的晶格缓和，抑制第二SiGe层内的位错的生成和生长，同时也抑制第二SiGe层表面的表面粗糙度的恶化。
还有这样的效果：在第二SiGe层的倾斜组成区域中，位错均匀生成，且各位错部分紧密结合，使倾斜组成区域中的位错密度减少，同时位错的生长引导至横向，从而减少表面区域中的贯通位错密度，且抑制表面粗糙度的恶化.
在传统的无第一SiGe层时的倾斜组成区域中，倾斜组成区域的膜厚在预定膜厚以上且超过临界膜厚时开始生成位错，一旦经过了位错密度的增加之后，再形成倾斜组成区域时，就能得到上述的效果。即，在传统的结构中，仅在倾斜组成区域上侧的一部分区域上能得到上述的效果。
另一方面，在设有第一SiGe层的本发明的结构中，第一SiGe层上已蓄积了应变能量，因此在第二SiGe层的膜厚薄的阶段，在第二SiGe层内开始生成位错，因此在第二SiGe层内的整个倾斜组成区域上能够得到上述的效果，且减少第二SiGe层的表面区域上的贯通位错密度，并抑制表面粗糙度的恶化。
而且，第一SiGe层具有除去Si衬底表面中水分或氧成分或碳成分的杂质的层的功能，得到抑制因Si衬底的表面污染造成的缺陷的效果。
还有，如果在第一SiGe层的成膜中开始生成位错，位错会沿多方向开始生长，因此难以抑制位错生长的方向，难以降低贯通位错或表面粗糙度。因此，第一SiGe层的膜厚有必要设定在不超过临界膜厚的2倍的范围内，薄于实际生成位错或晶格缓和开始显著的膜厚。同时，第一SiGe层的膜厚越接近实际生成位错或晶格缓和开始显著的膜厚就越有效。实际生成位错或晶格缓和开始显著的膜厚，因成膜的温度条件等不同而异。因此，在各种成膜条件中，在不超过临界膜厚的2倍的范围内、实际生成位错或晶格缓和开始显著的膜厚附近选择有效得到本发明的效果的膜厚即可。
另外，本发明的半导体衬底及半导体衬底的制造方法中，如上所述，第一SiGe层的Ge组成比固定，因此在相同Ge组成比下实际生成位错或晶格缓和开始显著的膜厚非常薄，具有以非常薄的膜厚得到本发明的效果，并缩短成膜所需要的时间的优点。另外，这些半导体衬底及半导体衬底的制造方法中，设第一SiGe层的厚度小于满足上述关系式的临界膜厚(不管成膜温度，仅由Ge组成比和晶格常数算出的发生位错并产生晶格缓和的膜厚)tc的2倍，从而能够将第一SiGe层的膜厚容易设定在实际生成位错或晶格缓和开始显著的膜厚内。
即，由于上述实际生成位错或晶格缓和开始显著的膜厚随成膜温度而变化，若设成小于仅由Ge组成比x和晶格常数理论上求出的理想的临界膜厚tc的2倍，则实际生成位错或晶格缓和开始显著的膜厚更加薄，能够得到本发明的效果。还有，上述临界膜厚以平衡状态下的成膜为前提，因此不管成膜温度而仅由Ge组成比和晶格常数确定，但实际生成位错或晶格缓和开始显著的膜厚，不仅包含平衡状态下的成膜，而且也包含低温生长等的非平衡状态下的成膜，因而根据成膜温度来确定。
还有，如上所述，本发明的半导体衬底及半导体衬底的制造方法中，所述第一SiGe层的Ge组成比x在0.05以上且0.3以下，因而实际生成位错或晶格缓和开始显著的膜厚不会过薄或过厚，以适当厚度的第一SiGe层有效得到本发明的效果。
即，第一SiGe层的Ge组成比x小于0.05时，实际生成位错或晶格缓和开始显著的膜厚会过厚，因此第一SiGe层的成膜需要的时间变长，而且，第一SiGe层的表面粗糙度会恶化。
另一方面，第一SiGe层的Ge组成比x大于0.3时，因极薄的膜厚而实际生成位错或晶格缓和开始显著，因此难以对第一SiGe层的形成进行控制。
另外，当所述第一SiGe层的Ge组成比x为0.05以上且0.3以下时，实际生成位错或晶格缓和开始显著的膜厚成为适当的厚度，可有效得到沿着第一SiGe层两侧的界面位错集中生成，且在第一SiGe层两侧的界面上的位错的生成帮助第二SiGe层的晶格缓和的效果。
这些半导体衬底及半导体衬底的制造方法中，所述第二SiGe层在所述第一SiGe层上直接配置，并且，整个层由Ge组成比朝表面方向逐渐增加的倾斜组成层构成，因此无浪费地配置为得到本发明的效果所必要的层，以非常薄的膜厚得到本发明的效果，具有成膜所需要的时间短的优点。
本发明的半导体衬底及半导体衬底的制造方法中，设定第一SiGe层的膜厚薄于随膜厚的增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，使第二SiGe层下面的Ge组成比低于第一SiGe层中Ge组成比在层中的最大值，因此能够在Si衬底和第一SiGe层的界面及第一SiGe层和第二SiGe层的界面附近高效率地集中位错，并可降低第二SiGe层表面的贯通位错密度及表面粗糙度，而且，用外延生长法形成SiGe层的中途或形成后，在超过外延生长时温度的温度实施热处理，并用研磨法除去在SiGe层形成后热处理中产生的表面的凹凸，因此事先让衬底经过热处理来预先发生晶格缓和或位错的运动造成的表面粗糙度的恶化，然后用研磨除去因表面粗糙度的恶化而产生的凹凸，使表面平坦。因而，能够防止在器件制造工序等中对该衬底实施热处理时再次发生表面或界面的粗糙度的恶化。
这里，第一SiGe层形成得比临界膜厚的2倍薄，因此在第一SiGe层成膜中随膜厚应变能量增大，但几乎不会生成位错。其次，当开始第二SiGe层的外延生长时，应变能量蓄积到所有第一SiGe层，因此，在第二SiGe层的膜厚薄的阶段，从第一SiGe层两侧的界面及第二SiGe层内的第一SiGe层侧开始生成位错并开始生长，且第一SiGe层及第二SiGe层的晶格开始缓和。这时，第二SiGe层的Ge组成比在第一SiGe层或与所述Si层的接触面上低于第一SiGe层中Ge组成比在层中的最大值，因此位错沿第一SiGe层两侧的界面集中并生成，第一SiGe层两侧的界面中的位错的生成，帮助第二SiGe层的晶格缓和，抑制第二SiGe层内的位错的生成和生长，同时也抑制第二SiGe层表面的表面粗糙度的恶化。
而且，第一SiGe层具有除去Si衬底表面中水分或氧成分或碳成分的杂质的层的功能，得到抑制因Si衬底的表面污染造成的缺陷的效果。
还有，如果在第一SiGe层的成膜中开始生成位错，位错会沿多方向开始生长，因此难以抑制位错生长的方向，难以降低贯通位错或表面粗糙度。因此，第一SiGe层的膜厚有必要设定在不超过临界膜厚的2倍的范围内，薄于实际生成位错或晶格缓和开始显著的膜厚。同时，第一SiGe层的膜厚越接近实际生成位错或晶格缓和开始显著的膜厚就越有效。实际生成位错或晶格缓和开始显著的膜厚，因成膜的温度条件等不同而异。因此，在各种成膜条件中，在不超过临界膜厚的2倍的范围内、实际生成位错或晶格缓和开始显著的膜厚附近选择有效得到本发明的效果的膜厚即可。
另外，让朝表面方向Ge组成比逐渐增加的SiGe的倾斜组成层和以该倾斜组成层的上面的Ge组成比在倾斜组成层上配置的SiGe的固定组成层交互且以连续的Ge组成比成为多层层叠状态而作成第二SiGe层，因此，整个第二SiGe层成为Ge组成比倾斜阶梯状的层，在界面上位错容易横向发生，难以产生贯通位错，同时在界面上的组成变化较小，因此抑制了界面上的位错发生，且在倾斜组成层的层内均匀发生位错，能够抑制表面粗糙度的恶化.
本发明人对SiGe的成膜技术进行研究的结果，了解到结晶中的位错具有以下趋势。
即，形成SiGe层时，成膜中发生的位错具有容易在成膜方向的斜向或横向(与成膜方向正交的方向：<110>方向)之一个方向上发生的特性。另外，位错在层的界面上容易在横向发生，在组成变化陡峭的界面上，容易在上述斜向发生，且许多位错以高密度发生。
因而，在Ge组成比为单纯的阶梯状的情况下成膜时，组成变化陡峭的界面部分上较多的位错高密度生成，并且位错容易沿成膜方向的斜向发生，成为贯通位错可能性高。另外，在Ge组成比为单纯的缓和倾斜的情况下成膜时，不会存在成为沿上述斜向发生的位错转到横向的开端的部分(界面等)，也贯通到表面。
然而，本发明的半导体衬底的制造方法中，以连续的Ge组成比多次重复外延生长使朝表面方向Ge组成比逐渐增加的SiGe的倾斜组成层的工序和以所述倾斜组成层的最终的Ge组成比在倾斜组成层上外延生长SiGe的固定组成层的工序，形成使Ge组成比具有成膜方向的倾斜并阶梯状变化的所述第二SiGe层，因此倾斜组成层和固定组成层交互地多级形成，且成为Ge组成比为倾斜阶梯状的层，能够形成位错密度小且表面粗糙度小的SiGe层。
即，在界面上位错沿横向发生，难以生成贯通位错。另外，由于界面上的组成变化小，抑制了界面上的位错发生，且在倾斜组成层的层内均匀发生位错，能够抑制表面粗糙度的恶化。
而且，具有这样的效果：在第二SiGe层的倾斜组成区域中，均匀生成位错，且各位错部分紧密结合，倾斜组成区域中的位错密度减少的同时，通过将位错的生长引导至横向，使表面区域中的贯通位错密度减少，也抑制表面粗糙度的恶化。
在传统的无第一SiGe层时的倾斜组成区域中，倾斜组成区域的膜厚在预定膜厚以上且超过临界膜厚时开始生成位错，一旦经过了位错密度的增加之后，再形成倾斜组成区域时，就能得到上述的效果。即，在传统的结构中，仅在倾斜组成区域上侧的一部分区域上能得到上述的效果。
另一方面，在设有第一SiGe层的本发明的结构中，第一SiGe层上已蓄积了应变能量，因此在第二SiGe层的膜厚薄的阶段，在第二SiGe层内开始生成位错，因此在第二SiGe层内的整个倾斜组成区域上能够得到上述的效果，且减少第二SiGe层的表面区域上的贯通位错密度，并抑制表面粗糙度的恶化。
在这些半导体衬底及半导体衬底的制造方法中，在所述SiGe层上直接或隔着其它SiGe层外延生长硅应变层，因此得到缺陷少且表面粗糙度小的优质的硅应变层，并且，在研磨工序后SiGe层上直接或隔着其它SiGe层外延生长硅应变层，因此在表面状态良好的SiGe层上形成Si层，可具备优质的硅应变层，因此适合采用将例如硅应变层作为沟道区的MOSFET等的集成电路用的半导体衬底及其制造方法。
这些场效应晶体管及场效应晶体管的制造方法中，在用上述本发明的半导体衬底或上述本发明的半导体衬底的制造方法制作的半导体衬底的所述硅应变层上设有沟道区，因此在制造器件时实施热处理也能在表面状态良好的SiGe层上得到优质的硅应变层，以高成品率得到高性能的场效应晶体管.
附图说明
图1是表示本发明实施方式1的半导体衬底的剖视图。
图2是表示具备本发明实施方式1的硅应变层的半导体衬底的膜厚对Ge组成比的曲线图。
图3是将本发明实施方式1的热处理、研磨和硅应变层形成按工序顺序表示的剖视图。
图4是简略表示本发明实施方式中的MOSFET的剖视图。
图5是表示本发明实施方式2的半导体衬底的剖视图。
图6是表示本发明实施方式2的半导体衬底的膜厚对Ge组成比的曲线图。
图7是表示本发明实施方式3的半导体衬底的膜厚对Ge组成比的曲线图。
图8是表示本发明实施方式4的半导体衬底的膜厚对Ge组成比的曲线图。
图9是表示本发明实施方式5的半导体衬底的膜厚对Ge组成比的曲线图。
图10是表示本发明实施方式6的半导体衬底的膜厚对Ge组成比的曲线图。
图11是表示本发明实施方式7的半导体衬底的剖视图。
图12是表示本发明实施方式7的半导体衬底的膜厚对Ge组成比的曲线图。
图13是表示本发明实施方式7的第二SiGe层的剖视图。
图14是表示本发明实施方式7的第二SiGe层的膜厚对Ge组成比的曲线图。
图15是表示本发明实施方式8的第二SiGe层的剖视图。
图16是表示本发明实施方式8的各例中第一SiGe层的膜厚对Ge组成比的曲线图。
图17是表示本发明实施方式9的各例中第一SiGe层的膜厚对Ge组成比的曲线图。
图18是本发明实施方式及比较例中的制造流程图。
图19是表示本发明实施方式及比较例中研磨前晶圆的层结构及Ge组成比的说明图。
具体实施方式
以下，参照附图，就本发明的实施方式1进行说明。
图1表示本发明的设有硅应变层的半导体晶圆(半导体衬底)W的剖面结构，对照其制造工艺说明该半导体晶圆W的结构时，首先，如图1和图2所示，在Si衬底1上，用减压CVD法外延生长Ge组成比x从0到0.3沿成膜方向按一定(朝表面方向)倾斜逐渐增加的倾斜组成层(倾斜组成区域)即第一SiGe层2。还有，基于上述减压CVD法的成膜中，采用H2作为载流子气体，且采用SiH4和GeH4作为源气体。
接着，在第一SiGe层2上以该第一SiGe层2的最终的Ge组成比(0.3)外延生长固定组成层且缓和层即第二SiGe层3。这些第一SiGe层2和第二SiGe层3具有用以形成硅应变层的SiGe缓冲层的功能。
在形成这些第一SiGe层2及第二SiGe层3的中途或形成后，如图3的(a)所示，进行热处理，预先让SiGe层发生表面粗糙度的劣化.该热处理条件为例如在800℃～1100℃的温度中设定超过SiGe层的外延生长时温度的温度和1～200分钟的热处理时间.还有，本实施方式中，在第二SiGe层3的成膜中途，停止供给源气体后终止成膜，以状态升至1000℃温度的状态下进行10分钟的退火.在该退火处理后，降到第二SiGe层3的成膜温度，再次供给源气体并进行余下的成膜.
接着，对因热处理而表面上发生表面粗糙度的劣化导致的凹凸的第二SiGe层3的表面，如图3的(b)所示，用CMP(ChemicalMechanical Polishing)等进行研磨，使之平坦而除去因表面粗糙度的恶化而产生的凹凸。
另外，上述第一SiGe层2和第二SiGe层3的膜厚例如分别设为1.5μm和0.75μm。
还有，在研磨后的第二SiGe层3上，如图3的(c)所示，外延生长Si层并形成硅应变层5，制作半导体晶圆W。
本实施方式中，用外延生长法形成第二SiGe层3的中途或形成后，以超过该外延生长时温度的温度进行热处理，在第二SiGe层3形成后经研磨除去热处理中产生的表面的凹凸，因此让衬底事先结束热处理而预先发生晶格缓和或位错的运动造成的表面粗糙度的恶化，从而能够防止在器件制造工序等中进行热处理时，表面或界面的粗糙度再次恶化的情况。
另外，第一SiGe层2是Ge组成比朝表面方向逐渐增加的倾斜组成区域，因此能够抑制SiGe层中的特别是表面侧位错的密度。
接着，参照图4，对照其制造工艺，就采用本发明的上述实施方式的半导体衬底的场效应晶体管(MOSFET)进行说明。
图4表示本发明的场效应晶体管的简略的结构，制造该场效应晶体管时，在具备以上述制造工序制作的硅应变层的半导体晶圆W表面的硅应变层5上依次层叠SiO2的栅极氧化膜6和栅极多晶硅膜7。然后，在成为沟道区的部分上的栅极多晶硅膜7上形成栅极(略图示)图案。
接着，将栅极氧化膜6构图后去除栅极下以外的部分。而且，以栅极为掩模的离子注入法，在硅应变层5及第二SiGe层3上自匹配地形成n型或p型的源极区S和漏极区D。然后，在源极区S和漏极区D上分别形成源极和漏极(略图示)，制造出硅应变层5成为沟道区的n型或p型MOSFET。
这样制作的MOSFET中，在具备以上述制法制作的硅应变层的半导体晶圆W上的硅应变层5上形成沟道区，因此在制造器件时，即便增加热处理也不会发生表面或界面的粗糙度的恶化，可高成品率地得到因优质的硅应变层5而工作特性优异的MOSFET。例如，在形成上述栅极氧化膜6时，为形成热氧化膜而加热半导体晶圆W，但由于半导体晶圆W预先经过热处理，在形成热氧化膜时不会在SiGe层或硅应变层上发生表面或界面的粗糙度的恶化。
还有，本发明的技术范围并不限于上述实施方式，在不超出本发明宗旨的范围内可进行各种变形。
例如，在上述实施方式中，SiGe层的热处理是在形成第二SiGe层的中途进行，但可在形成第一SiGe层的中途或形成第二SiGe层后进行热处理。
另外，在具备上述实施方式的硅应变层的半导体晶圆W的硅应变层上，还具备SiGe层的半导体晶圆也属于本发明。另外，在第二SiGe层上直接形成了硅应变层，但可在第二SiGe层上再形成其它SiGe层，并隔着该SiGe层外延生长硅应变层。
另外，在本实施方式中，作为MOSFET用的衬底制作了设有SiGe层的半导体晶圆，但也可作为用于其它用途的衬底。例如，本发明的半导体衬底可为用于太阳能电池用的衬底。即，可在上述的各实施方式的Si衬底上形成使最表面成为100％Ge地逐渐增加Ge组成比的倾斜组成区域即SiGe层，然后在其上形成GaAs(砷化镓)，制作太阳能电池用衬底。这种情况下，以低位错密度得到高性能的太阳能电池用衬底。
以下，参照附图，就本发明的实施方式2进行说明。
本实施方式与上述实施方式相比，不同点在于第一、第二SiGe层。
图5表示本发明的半导体晶圆(半导体衬底)W的剖面结构，且对照其制造工艺说明该半导体晶圆的结构。首先，如图5及图6所示，用CZ法等拉晶生长而制作的p型或n型Si衬底1上，例如用减压CVD法外延生长具有Ge组成比x固定(例如x＝0.15)且薄于上述的实际生成位错或晶格缓和开始变得显著的膜厚的厚度(例如300nm)的第一SiGe层2。
这时，由于第一SiGe层2的形成厚度薄于实际生成位错或晶格缓和开始变得显著的膜厚，在形成第一SiGe层2的过程中随膜厚增大而应变能量增大，但位错或晶格缓和几乎不发生。
还有，第一SiGe层2的厚度小于满足如下关系式：
tc(nm)＝(1.9×10-3/ε(x)2)·ln(tc/0.4)
ε(x)＝(0.0200326x+0.0026174x2)/a0
a0＝0.543nm(a0是Si的晶格常数)的临界膜厚tc的2倍厚度。
接着，在第一SiGe层2上外延生长第二SiGe层3。该第二SiGe层3的Ge组成比y设定为至少在与第一SiGe层2的接触面上低于第一SiGe层2中的Ge组成比x在层中的最大值。另外，第二SiGe层3是其Ge组成比y朝表面方向逐渐增加的倾斜组成层(例如，Ge组成比y从0增至0.3的层)(倾斜组成区域)，例如形成厚度达到1.1μm。
这里，在形成这些第一SiGe层2及第二SiGe层3的中途或形成后，进行与上述实施方式1中图3(a)所示的热处理相同的热处理，预先让SiGe层发生表面粗糙度的恶化，同时如上述实施方式1中图3的(b)所示，用CMP等研磨因热处理而在表面上发生表面粗糙度的恶化造成的凹凸的第二SiGe层3的表面，使之平坦化而去除因表面粗糙度的恶化而产生的凹凸。
如果开始外延生长第二SiGe层3，由于应变能量预先蓄积在第一SiGe层2中，在第二SiGe层3的膜厚薄的阶段，位错开始从第一SiGe层2两侧的界面及第二SiGe层3内的第一SiGe层2侧生成并生长，且第一SiGe层2和第二SiGe层3开始晶格缓和。这时，第二SiGe层3的Ge组成比在与第一SiGe层2的接触面上低于第一SiGe层2中Ge组成比在层中的最大值，因此，位错沿第一SiGe层2两侧的界面2a、2b集中并生成，第一SiGe层2两侧的界面2a、2b上的位错的生成，帮助第二SiGe层3的晶格缓和，抑制第二SiGe层3内的位错的生成和生长，同时也抑制第二SiGe层3表面的表面粗糙度的恶化。
还有，Ge组成比z与第二SiGe层3的最终的Ge组成比相同(例如，z为0.3)且固定组成比的SiGe缓和层4仅外延生长预定厚度(例如，0.4μm)，接着，在该SiGe缓和层4上外延生长单晶Si并形成硅应变层5，经研磨后成为预定厚度(例如，20nm)，从而制作出本实施方式的半导体晶圆W.
还有，基于上述减压CVD法的成膜采用H2作为载流子气体，且采用SiH4和GeH4作为源气体。
如此在本实施方式的半导体晶圆W中，与上述实施方式1同样，用外延生长法形成第二SiGe层3的中途或形成后，以超过该外延生长时温度的温度进行热处理，在形成第二SiGe层3后用研磨去除热处理中产生的表面的凹凸，因此让衬底事先经过热处理而预先发生晶格缓和或位错的运动造成的表面粗糙度的恶化，从而在器件制造工序等中进行热处理时，能够防止再次发生表面或界面的粗糙度的恶化的情况，同时，设定第一SiGe层2的膜厚薄于实际生成位错或晶格缓和开始显著的膜厚，使第二SiGe层3的Ge组成比y至少在与第一SiGe层2的接触面上低于第一SiGe层2中Ge组成比x在层中的最大值，因此能够将位错有效地集中到Si衬底1和第一SiGe层2的界面2a及第一SiGe层2和第二SiGe层3的界面2b，并能降低贯通位错密度及表面粗糙度等。
另外，第一SiGe层2的Ge组成比固定，因此以相同Ge组成比的情况下实际生成位错或晶格缓和开始显著的膜厚变成非常薄，具有以非常薄的膜厚得到本发明的效果，且成膜所需要的时间短的优点。
另外，通过使第一SiGe层2的厚度小于满足上述关系式的临界膜厚tc的2倍，基于后述的实验结果，能够容易将第一SiGe层2的膜厚设定在实际生成位错或晶格缓和开始显著的膜厚内。
另外，在本实施方式具有如下效果：通过将第二SiGe层3设成Ge组成比逐渐增加的倾斜组成层(倾斜组成区域)，使位错均匀生成，使各位错部分紧密结合，使第二SiGe层3中的位错密度减少，同时，通过位错的生长引导至横向，使表面区域中的贯通位错密度减少，也抑制表面粗糙度的恶化。
并且，本实施方式中，在形成第二SiGe层3之前应变能量已经积蓄在第一SiGe层2内，因此在第二SiGe层3的膜厚薄的阶段，位错的生成从第二SiGe层3内开始，从而，在第二SiGe层3内的整个倾斜组成区域上得到上述的效果，第二SiGe层3的表面区域中的贯通位错密度减少，也抑制表面粗糙度的恶化。
而且，第一SiGe层2是具有除去Si衬底1表面的水分或氧成分、碳成分等杂质的功能的层，具有抑制因Si衬底1的表面污染造成的缺陷的效果。
还有，本实施方式中，也能像上述的实施方式1的图4那样制造采用上述半导体晶圆W的场效应晶体管(MOSFET)。
接着，参照图7，就本发明的实施方式3进行说明。
本实施方式与实施方式3的不同点在于：在实施方式2的第一SiGe层2中Ge组成比设定为一定，而本实施方式中，如图7所示，设第一SiGe层12的Ge组成比x在与Si衬底1的接触面上成为层中的最大值，使Ge组成比x逐渐减少。
即，本实施方式中，在第一SiGe层12的形成工序中，开始成膜时设Ge组成比x为0.3，然后逐渐减少，最终将Ge组成比x变化到大致为0，形成生长薄于实际生成位错或晶格缓和开始显著的膜厚的预定厚度(例如，350nm)的倾斜组成层。
本实施方式中，通过使第一SiGe层12的Ge组成比x在与Si衬底1的接触面上成为层中的最大值，使成膜时的应变能量集中到与Si衬底1的界面侧，在开始形成第二SiGe层3时产生的晶格缓和时，能够使在与第二SiGe层3的界面上位错发生多于与Si衬底1的界面。从而，能够将位错集中到离开第二SiGe层3表面侧的位置，与上述实施方式同样，能够降低贯通位错或表面粗糙度。
接着，参照图8，就本发明的实施方式4进行说明。
本实施方式与实施方式2的不同点在于：实施方式3的第二SiGe层12为Ge组成比逐渐减少的倾斜组成层，然而实施方式3中，如图8所示，作成在第一SiGe层22的形成工序中，开始成膜时设Ge组成比x为0.3，然后逐渐减少Ge组成比x大致变化到0并形成预定厚度(例如，350nm)成膜后，再将Ge组成比x逐渐增加，最终成为0.3并以预定厚度(例如，350nm)成膜的组成变化层。
另外，该第一SiGe层22的厚度也设定为薄于实际生成位错或晶格缓和开始显著的膜厚。
该实施方式4中，第一SiGe层22的Ge组成比x在与Si衬底1和第二SiGe层3的接触面上成为层中的最大值，因此与实施方式2同样，能够在与Si衬底1及第二SiGe层3的界面上发生许多位错。
接着，参照图9和图10，就本发明的实施方式5和实施方式6进行说明。
实施方式5与实施方式2的不同点在于：实施方式2的第一SiGe层2中Ge组成比设定为一定，而实施方式5中，如图9所示，第一SiGe层32的Ge组成比x大致从0开始逐渐增加，最终达到0.3并以薄于实际生成位错或晶格缓和开始显著的膜厚的预定厚度(例如，350nm)成膜。
另外，实施方式6与实施方式2的不同点在于：实施方式2的第一SiGe层2中，Ge组成比设定为一定，而实施方式6中，如图10所示，第一SiGe层42的Ge组成比x大致从0开始逐渐增加到0.3并以预定厚度(例如，350nm)成膜，然后将Ge组成比x从0.3开始逐渐减少至大致为0并以预定厚度(例如，350nm)成膜。还有，第一SiGe层42的厚度设定为薄于实际生成位错或晶格缓和开始显著的膜厚。
在这些实施方式5和实施方式6中，能够得到与上述实施方式同等的效果，同时，第一SiGe层32、42均以薄于实际生成位错或晶格缓和开始显著的膜厚的膜厚形成，因此在形成第二SiGe层3时位错在第一SiGe层32、42的两侧的界面上集中发生，能够降低贯通位错或表面粗糙度。还有，在实施方式5和实施方式6中，第一SiGe层32、42的层中的Ge组成比的最大值不在与Si衬底1的界面侧，因此在实施方式2和实施方式3中能够得到更加显著的贯通位错及表面粗糙度的改善效果。
还有，上述实施方式2～实施方式6中，第一SiGe层中膜厚对Ge组成比的分布分为5种，但也可采用其它分布。例如，将第一SiGe层设成由Ge组成比不同的多个SiGe层构成的多层膜。另外，可为在上述多层膜中包含Si层的多层膜。
并且，上述各实施方式中，在第一SiGe层内改变Ge组成比时，以一定比例改变对膜厚的起伏，但也可为使该比例不定的结构.而且，第一SiGe层是包含Ge的层，能够蓄积应变能量即可，可为这些以外的任意Ge组成比的分布.另外，上述各实施方式中，将第二SiGe层内使Ge组成比朝表面方向逐渐增加的倾斜组成区域，以一定比例改变对膜厚的组成，但也可为使该比例不定的结构.并且，该组成倾斜可为阶梯状的Ge组成比的变化.另外，上述各实施方式中，在第一SiGe层上直接配置了第二SiGe层，但可以隔着Si层配置第二SiGe层.并且，在上述各实施方式的半导体晶圆W的硅应变层上，可以再形成SiGe层.
接着，参照附图，就本发明的实施方式7进行说明。
图11表示本实施方式的半导体晶圆(半导体衬底)W的剖面结构，且对照其制造工艺说明该半导体晶圆的结构。首先，如图11和图12所示，在用CZ法等拉晶生长而制作的p型或n型Si衬底1上，例如用减压CVD法外延生长Ge组成比x固定(例如x＝0.15)且具有薄于上述的实际生成位错或晶格缓和开始显著的膜厚的厚度(例如300nm)的第一SiGe层2。
这时，第一SiGe层2的形成厚度薄于实际生成位错或晶格缓和开始显著的膜厚，因此在形成第一SiGe层2的过程中随膜厚增大而应变能量增大，但几乎不发生位错或晶格缓和。
另外，第一SiGe层2的厚度小于满足如下关系式：
tc(nm)＝(1.9×10-3/ε(x)2)·ln(tc/0.4)
ε(x)＝(0.0200326x+0.0026174x2)/a0
a0＝0.543nm(a0是Si的晶格常数)的临界膜厚tc的2倍厚度。
接着，在第一SiGe层2上外延生长第二SiGe层3。该第二SiGe层3的Ge组成比y设定为至少在与第一SiGe层2的接触面上低于第一SiGe层2中Ge组成比x在层中的最大值。另外，第二SiGe层3是Ge组成比x从0开始沿成膜方向按一定倾斜阶梯状变化到y(例如y＝0.3)的Si1-xGex的步进倾斜层。
接着，在第二SiGe层3上外延生长其Ge组成比固定的Si1-yGey的缓和层4。而且，通过以Ge组成比z(本实施方式中z＝y)在Si1 -zGez的缓和层4上外延生长Si而形成硅应变层5，制作出具备本实施方式的硅应变层的半导体晶圆W。另外，各层的膜厚，例如第二SiGe层3为1.5μm、缓和层4为0.7～0.8μm、硅应变层5为15～22nm。
如图12至图14所示，上述第二SiGe层3的成膜中，以连续的Ge组成比多次重复进行外延生长朝表面方向使Ge组成比逐渐增加到预定值的SiGe的倾斜组成层3a的工序和以倾斜组成层3a的最终的Ge组成比在倾斜组成层3a上外延生长SiGe的固定组成层3b的工序。另外，第二SiGe层3下面的Ge组成比设定为第一SiGe层2上面的Ge组成比以下。还有，本实施方式中，将第二SiGe层3的Ge组成比从零开始逐渐增加。
例如，本实施方式中，重复5次进行倾斜组成层3a和固定组成层3b的外延生长工序形成第二SiGe层3。即，设1次的倾斜组成层3a和固定组成层3b的外延生长工序为第一步骤，则首先作为最初的步骤在Si衬底1上生长第一倾斜组成层3a，其Ge组成比从0开始逐渐增加到0.06，其上形成Ge组成比为0.06的第一固定组成层3b。接着，作为第二步骤，在Ge组成比0.06的第一固定组成层3b上生长第二倾斜组成层3a，其Ge组成比从0.06开始逐渐增加到0.12，其上形成Ge组成比为0.12的第二固定组成层3b。
然后，作为第三步骤，在Ge组成比0.12的第二固定组成层3b上生长第三倾斜组成层3a，其Ge组成比从0.12开始逐渐增加到0.18，其上形成Ge组成比为0.18的第三固定组成层3b.接着，作为第四步骤，在Ge组成比0.18的第三固定组成层3b上生长第四倾斜组成层3a，其Ge组成比从0.18开始逐渐增加到0.24，其上形成Ge组成比为0.24的第四固定组成层3b.还有，作为最后步骤，在Ge组成比0.24的第四固定组成层3b上生长第五倾斜组成层3a，其Ge组成比从0.24开始逐渐增加到0.3，其上形成Ge组成比为0.3的第五固定组成层3b.另外，本实施方式中，各倾斜组成层3a及各固定组成层3b的膜厚均设定为相同.
当开始上述第二SiGe层3的外延生长时，由于应变能量已蓄积在第一SiGe层2内，在第二SiGe层3的膜厚薄的阶段，位错的生成和生长从第一SiGe层2两侧的界面及第二SiGe层3内的第一SiGe层2侧开始，第一SiGe层2及第二SiGe层3的晶格开始缓和。这时，第二SiGe层3的Ge组成比在第一SiGe层2的接触面上低于第一SiGe层2中Ge组成比在层中的最大值，因此位错沿着第一SiGe层2两侧的界面2a、2b集中生成，第一SiGe层2两侧的界面2a、2b的位错的生成有助于第二SiGe层3的晶格缓和，抑制第二SiGe层3内的位错的生成和生长，同时也抑制第二SiGe层3表面的表面粗糙度的恶化。
这里，在形成这些第一SiGe层2及第二SiGe层3的中途或形成后，进行与上述实施方式1中图3的(a)所示的热处理相同的热处理，预先让SiGe层发生表面粗糙度的恶化，同时如上述的实施方式1中图3的(b)所示，用CMP等研磨因热处理而在表面上发生表面粗糙度的恶化造成的凹凸的第二SiGe层3的表面，使之平坦化而除去因表面粗糙度的恶化而产生的凹凸。
而且，Ge组成比z与第二SiGe层3的最终的Ge组成比相同(例如，z为0.3)且以预定厚度(例如，0.75μm)外延生长固定组成比的SiGe缓和层4，接着，在该SiGe缓和层4上外延生长单晶Si而以预定厚度(例如，20nm)形成硅应变层5，从而制作出本实施方式的半导体晶圆W。
还有，基于上述减压CVD法的成膜中例如采用H2作为载流子气体，采用SiH4和GeH4作为源气体。
如此在本实施方式的半导体晶圆W中，与上述实施方式1同样，用外延生长法形成第二SiGe层3的中途或形成后，在超过该外延生长时温度的温度进行热处理，用研磨除去形成第二SiGe层3后热处理中产生的表面的凹凸，因此让衬底事先经过热处理而预先发生晶格缓和或位错的运动造成的表面粗糙度的恶化，从而在器件制造工序等中进行热处理时，能够防止表面或界面的粗糙度的恶化再次发生，同时设定第一SiGe层2的膜厚薄于实际生成位错或晶格缓和开始显著的膜厚，使第二SiGe层3的Ge组成比y至少在与第一SiGe层2的接触面上低于第一SiGe层2中Ge组成比x在层中的最大值，因此能够让位错有效集中到Si衬底1和第一SiGe层2的界面2a及第一SiGe层2和第二SiGe层3的界面2b上，能够降低贯通位错密度及表面粗糙度等。
另外，由于第一SiGe层2的Ge组成比一定，在相同Ge组成比下实际生成位错或晶格缓和开始显著的膜厚非常薄，具有以非常薄的膜厚得到本发明的效果，且缩短成膜所需要的时间的优点。
另外，通过使第一SiGe层2厚度小于满足上述关系式的临界膜厚tc的2倍厚度，根据后述的实验结果，能够将第一SiGe层2的膜厚容易设定在实际生成位错或晶格缓和开始显著的膜厚内。
另外，在本实施方式中，在形成第二SiGe层3之前应变能量已蓄积到第一SiGe层2中，在第二SiGe层3的膜厚薄的阶段，位错从第二SiGe层3内开始生成，因此在第二SiGe层3内的整个倾斜组成区域上得到上述的效果，第二SiGe层3的表面区域上的贯通位错密度减少，也抑制了表面粗糙度的恶化.
而且，第一SiGe层2是具有除去Si衬底1表面的水分、氧成分或碳成分等杂质的功能的层，具有抑制因Si衬底1的表面污染而造成的缺陷的效果。
另外，本实施方式中，在第二SiGe层3的形成过程中，以连续的Ge组成比多次重复外延生长朝表面方向使Ge组成比逐渐增加的SiGe的倾斜组成层3a的工序和以倾斜组成层3a的最终的Ge组成比在倾斜组成层3a上外延生长SiGe的固定组成层3b的工序，因此倾斜组成层3a和固定组成层3b交互地多级形成并成为Ge组成比为倾斜阶梯状的层，如上述那样能够形成位错密度少且表面粗糙度少的SiGe层。
即，本实施方式中，能够均匀地发生晶格缓和上所需要的位错，同时尽量使位错横向发生而不会在表面上贯通地形成SiGe层，可得到良好的表面状态。
另外，本实施方式中，也能如上述实施方式1的图4那样制造采用上述的半导体晶圆W的场效应晶体管(MOSFET)。
以下，参照图15和图16，就本发明的实施方式8进行说明。
本实施方式与实施方式7的不同点在于：在实施方式7的第二SiGe层3中，设定倾斜组成层3a和固定组成层3b的膜厚分别相同，而在实施方式8中，如图15和图16所示，在外延生长倾斜组成层13a及固定组成层13b的工序中，每重复一次就让倾斜组成层13a及固定组成层13b的厚度逐渐变薄地形成第二SiGe层13。还有，本实施方式中，重复5次进行倾斜组成层3a和固定组成层3b的外延生长工序，但本实施方式中，重复4次倾斜组成层13a和固定组成层13b的外延生长工序来形成第二SiGe层13。
即，本实施方式中，在倾斜组成层13a和固定组成层13b的外延生长工序中，生长第一倾斜组成层13a和第一固定组成层13b后，生长比第一倾斜组成层13a和第一固定组成层13b薄的第二倾斜组成层13a和第二固定组成层13b。而且同样地生长比第二倾斜组成层13a和第二固定组成层13b薄的第三倾斜组成层13a和第二固定组成层13b，最后生长比第三倾斜组成层13a和第三固定组成层13b薄的第四倾斜组成层13a和第四固定组成层13b，从而形成第二SiGe层13。
这里，在形成该第四固定组成层13b的中途或形成后，进行与上述实施方式同样的热处理，预先让SiGe层发生表面粗糙度的恶化，并采用CMP等研磨因热处理而在表面发生表面粗糙度的恶化造成的凹凸的第四固定组成层13b的表面，使之平坦地除去因表面粗糙度的恶化而产生的凹凸。
即，第一倾斜组成层13a和第一固定组成层13b设为l1，第二倾斜组成层13a和第二固定组成层13b设为l2，第三倾斜组成层13a和第三固定组成层13b设为l3，第四倾斜组成层13a和第四固定组成层13b设为l4时，以l1＞l2＞l3＞l4地层叠。这里，第四倾斜组成层13a和第四固定组成层13b的l4是研磨后的膜厚。
另外，产生位错的临界膜厚随Ge组成比改变，但上述各层设定成厚于该临界膜厚，在各层上均匀地发生晶格缓和所需要的位错。
另外，各倾斜组成层13a中Ge组成比的倾斜设定为分别相同。
如上所述，位错在Ge组成比越高时越容易发生，因此如实施方式7那样以同一厚度重复成膜时，越上层发生越多位错，但是如本实施方式那样，每重复一次将倾斜组成层13a和固定组成层13b的厚度逐渐变薄，能够在各层上更加均匀地发生位错.
以下，参照图17，就本发明的实施方式9进行说明。
本实施方式与实施方式7的不同点在于：实施方式7的第一SiGe层2中，设定Ge组成比固定，而在本实施方式中，如图17所示，第一SiGe层的Ge组成比x不固定。例如，本实施方式的第一例如图17的(a)所示，设第一SiGe层12的Ge组成比x在Si衬底1的接触面上成为层中的最大值，然后使Ge组成比x逐渐减少。
即，本实施方式的第一例中，在第一SiGe层12的形成工序中，开始成膜时设Ge组成比x为0.3，然后逐渐减少且最终的Ge组成比x几乎变化到0，并以薄于实际生成位错或晶格缓和开始显著的膜厚的预定厚度(例如，350nm)生长而作为倾斜组成层。
本实施方式中，通过设第一SiGe层12的Ge组成比x在与Si衬底1的接触面上成为层中的最大值，使成膜时的应变能量集中到与Si衬底1的界面侧，在第二SiGe层3成膜开始时产生的晶格缓和时，能够使与第二SiGe层3的界面上发生的位错多于与Si衬底1的界面。从而，能够在与第二SiGe层3表面侧相距的位置上使位错集中，与实施方式7同样，能够降低贯通位错或表面粗糙度。
另外，本实施方式的第二例如图17的(b)所示，在第一SiGe层22的形成工序中，在成膜开始时设Ge组成比x为0.3，然后逐渐减少使Ge组成比x变化到几乎为0并以预定厚度(例如，350nm)成膜后，再让Ge组成比x逐渐增加到最终的0.3并以预定厚度(例如，350nm)成膜而作为组成变化层。
还有，该第一SiGe层22的厚度也设定成薄于实际生成位错或晶格缓和开始显著的膜厚。
在该第二例中，第一SiGe层22的Ge组成比x在与Si衬底1和第二SiGe层3的接触面上成为层中的最大值，因此与实施方式1同样，能够在与Si衬底1和第二SiGe层3的界面发生较多的位错。
另外，本实施方式的第三例如图17的(c)所示，将第一SiGe层32的Ge组成比x从几乎0逐渐增加到最终的0.3并以薄于实际生成位错或晶格缓和开始显著的膜厚的预定厚度(例如，350nm)成膜。
另外，本实施方式的第四例如图17的(d)所示，将第一SiGe层42的Ge组成比x从几乎0开始逐渐增加到0.3并以预定厚度(例如，350nm)成膜，然后将Ge组成比x从0.3开始逐渐减少至几乎为0并以预定厚度(例如，350nm)成膜。还有，第一SiGe层42的厚度设定成薄于实际生成位错或晶格缓和开始显著的膜厚。
在该第四和第五例中，第一SiGe层32、42均以薄于实际生成位错或晶格缓和开始显著的膜厚的膜厚形成，因此，在形成第二SiGe层3时，第一SiGe层32、42的两侧的界面上集中发生位错，能够降低贯通位错或表面粗糙度。还有，在第四和第五例中，第一SiGe层32、42的层中的Ge组成比的最大值不在与Si衬底1的界面侧，因此实施方式1和实施方式2能够得到贯通位错和表面粗糙度的更加显著的改善效果。
还有，本发明的技术范围并不限于上述实施方式，在不超出本发明宗旨的范围内可进行各种变形。
例如，在上述各实施方式中，第一SiGe层中膜厚对Ge组成比的分布采用5种分布，但可采用其它分布.例如，第一SiGe层可为由Ge组成比不同的多个SiGe层构成的多层膜.另外，也可为所述多层膜中包含Si层的多层膜.
另外，上述各实施方式中，在第一SiGe层内改变Ge组成比时，以固定比例改变相对膜厚的组成，但可采用该比例不固定的结构。
还有，第一SiGe层为包含Ge的层，能够蓄积应变能量即可，也可采用除此以外的任何Ge组成比的分布。
另外，上述各实施方式中，在第二SiGe层内使Ge组成比朝表面方向逐渐增加的倾斜组成层中，以固定比例改变相对膜厚的组成，但可采用该比例不固定的结构。
另外，上述各实施方式中，在第一SiGe层上直接配置了第二SiGe层，但可以隔着Si层配置第二SiGe层。
另外，可在上述各实施方式的半导体晶圆的硅应变层上，再形成SiGe层。
另外，上述各实施方式中，作为MOSFET用的衬底制作了设有SiGe层的半导体晶圆，但也可作为其它用途的衬底。例如，可将本发明的半导体衬底的制造方法和半导体衬底适用于太阳能电池或光学元件用的衬底。即，在上述的各实施方式中，可在最表面形成从65％到100％Ge或100％Ge的第二SiGe层和第三SiGe层，其上形成InGaP(磷化铟镓)或GaAs(砷化镓)或AlGaAs(砷化铝镓)，从而制作出太阳能电池或光学元件用衬底。这时，以低位错密度得到高性能的太阳能电池用衬底。
实施例
以下，参照图18、图19，就基于上述实施方式进行了研磨前热处理时的表面或界面的粗糙度的恶化进行具体说明。
基于上述实施方式7，作为实施例和比较例，均采用直径200mm的Si衬底1，用单叶式减压型外延成膜装置，在载流子氢中混合SiH4和GeH4，并在压力(5000～15000Pa)和温度680～850℃的范围内进行成膜。在图18中示出这些实施例和比较例的制作流程。
这时，如图19所示，在退火处理和研磨处理前，分别为30nm、2.0μm、1.0μm和20nm形成第一SiGe层2、第二SiGe层3、缓和层4和硅应变层5。还有，设第一SiGe层2的Ge组成比为0.15，并且在第二SiGe层3中形成3层的倾斜组成层3a，使最表面的倾斜组成层3a上最终的Ge组成比为0.30。
研磨前的退火处理采用单叶式减压型外延成膜装置，并在氮气流中，1100℃下进行30分钟。
另外，退火处理后的研磨处理(CMP处理)中，设研磨带为0.5μm，在该研磨处理后进行一般的SC1清洗。
接着，在SC1清洗后，以与当初相同的成膜条件再成膜0.5μm的第二SiGe层3，且再成膜20nm的硅应变层4。
最后，为了作为器件制造工序中热处理的模拟测试，比较本实施例和比较例的耐热性，而采用卧式热处理炉，并在氮气流中，1100℃下再进行30分钟的热处理。
对如上述那样制作的本实施例和比较例，用表面粗糙度测量仪进行了测量。另外，为了进行比较，在研磨前和器件热处理的模拟测试的前后分别进行测量。
还有，用表面粗糙度测量仪的测定是以扫描线长度1mm、截止长度0.1mm、测定步长0.2μm的情况下进行。
该测定结果如下：
<粗糙度测定：1>(本实施例和比较例：研磨前晶圆)
RMS：1.75nm
<粗糙度测定：2-1>(本实施例：研磨后刚再成膜后晶圆)
RMS：0.24nm
<粗糙度测定：2-2>(比较例：研磨后刚再成膜后晶圆)
RMS：0.75nm
<粗糙度测定：3-1>(本实施例：热处理模拟测试后晶圆)
RMS：0.30nm
<粗糙度测定：3-2>(比较例：热处理模拟测试后晶圆)
RMS：0.85nm
由上述结果可知：与比较例相比，本实施例的热处理模拟测试后的RMS的变化非常少，且得到良好的表面状态。
工业上的利用可能性
依据本发明，具有如下效果。
(1)依据本发明的半导体衬底和半导体衬底的制造方法，设定第一SiGe层的膜厚薄于因膜厚的增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍厚度，使第二SiGe层的Ge组成比至少在与第一SiGe层或所述Si层的接触面上低于第一SiGe层中Ge组成比在层中的最大值，并且，第二SiGe层的至少一部分上设有Ge组成比朝表面方向逐渐增加的倾斜组成区域，因此，能够让位错有效集中到与Si衬底和第一SiGe层的界面及第一SiGe层和第二SiGe层的界面附近，并能降低第二SiGe层表面的贯通位错密度和表面粗糙度。
(2)依据本发明的半导体衬底和半导体衬底的制造方法，在用外延生长法形成SiGe层的中途或形成后，以超过该外延生长时温度的温度进行热处理，用研磨除去形成SiGe层后热处理中产生的表面的凹凸，因此，即便在器件制造工序等中对研磨除去事先经过热处理而产生的表面的凹凸的该衬底进行热处理，也能防止表面或界面的粗糙度再度恶化的情况。
(3)依据本发明的半导体衬底和半导体衬底的制造方法，设定第一SiGe层的膜厚薄于因膜厚的增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍厚度，并以连续的Ge组成比以多层层叠状态形成第二SiGe层，即，使朝表面方向Ge组成比逐渐增加的SiGe的倾斜组成层和以该倾斜组成层上面的Ge组成比在倾斜组成层上配置的SiGe的固定组成层交互形成，使第二SiGe层下面的Ge组成比低于第一SiGe层中Ge组成比在层中的最大值，因此，能够让位错有效集中到Si衬底和第一SiGe层的界面及第一SiGe层和第二SiGe层的界面附近，而且，让位错横向发生，以在表面上不能贯通。因而，根据它们的叠加效果，能够得到贯通位错密度和表面粗糙度小的优质的结晶性的衬底。
(4)另外，依据本发明的场效应晶体管和场效应晶体管的制造方法，在上述本发明的半导体衬底或用上述本发明的半导体衬底的制造方法制作的半导体衬底的所述硅应变层上形成所述沟道区，因此由优质的硅应变层而能以高成品率得到高性能的MOSFET。

Claims (16)

1.一种半导体衬底的制造方法，在Si衬底上外延生长SiGe层，其中包括：
在所述Si衬底上外延生长第一SiGe层的第一层形成工序；
在所述第一SiGe层上直接或隔着外延生长的Si层外延生长第二SiGe层的第二层形成工序；
用外延生长法形成所述SiGe层的中途或形成后，预先在超过该外延生长温度的温度实施热处理，产生晶格缓和、位错的运动，在所述SiGe层的表面形成凹凸的热处理工序；以及
在形成所述SiGe层后用研磨法除去所述热处理中产生的表面的凹凸的研磨工序，
所述第一层形成工序中，设定所述第一SiGe层的膜厚，其薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，
所述第二层形成工序中，形成倾斜组成区域，使所述第二SiGe层的Ge组成比至少在所述第一SiGe层或与所述Si的接触面上低于第一SiGe层中的Ge组成比在层中的最大值，并且，至少在一部分上Ge组成比朝表面的方向逐渐增加，
在所述第一层形成工序中，所述第一SiGe层的Ge组成比x一定，并设第一SiGe层的厚度小于满足如下关系式：
tc(nm)＝(1.9×10-3/ε(x)2)·ln(tc/0.4)
ε(x)＝(0.0200326x+0.0026174x2)/a0
a0＝0.543nm
的临界膜厚tc的2倍，其中，a0为Si的晶格常数。
2.如权利要求1所述的半导体衬底的制造方法，其特征在于：所述第一SiGe层的Ge组成比x为0.05以上且0.3以下。
3.如权利要求1或权利要求2所述的半导体衬底的制造方法，其特征在于：所述第二SiGe层在所述第一SiGe层上直接配置，并且，整个层为Ge组成比朝表面方向逐渐增加的倾斜组成层。
4.一种在Si衬底上隔着SiGe层形成硅应变层的半导体衬底的制造方法，
在采用权利要求1所述的半导体衬底的制造方法制作的半导体衬底的所述第二SiGe层上直接或隔着其它SiGe层外延生长所述硅应变层。
5.一种半导体衬底的制造方法，在Si衬底上外延生长SiGe层，其中包括：
在所述Si衬底上外延生长第一SiGe层的第一层形成工序；
在所述第一SiGe层上直接或隔着外延生长的Si层外延生长第二SiGe层的第二层形成工序；
用外延生长法形成所述SiGe层的中途或形成后，预先在超过该外延生长温度的温度实施热处理，进而产生晶格缓和、位错的运动，在所述SiGe层的表面形成凹凸的热处理工序；以及
在形成所述SiGe层后用研磨法除去所述热处理中产生的表面的凹凸的研磨工序，
所述第一层形成工序中，设定所述第一SiGe层的膜厚，其薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，
所述第二层形成工序中，以连续的Ge组成比多次重复外延生长朝表面方向使Ge组成比逐渐增加的SiGe的倾斜组成层的工序，和
以所述倾斜组成层的最终的Ge组成比在倾斜组成层上外延生长SiGe的固定组成层的工序，使Ge组成比沿成膜方向倾斜且阶梯状变化的所述第二SiGe层成膜，
使该第二SiGe层下面的Ge组成比低于所述第一SiGe层中Ge组成比在层中的最大值，
在所述第一层形成工序中，所述第一SiGe层的Ge组成比x一定，并设第一SiGe层的厚度小于满足如下关系式：
tc(nm)＝(1.9×10-3/ε(x)2)·ln(tc/0.4)
ε(x)＝(0.0200326x+0.0026174x2)/a0
a0＝0.543nm
的临界膜厚tc的2倍，其中，a0为Si的晶格常数。
6.如权利要求5所述的半导体衬底的制造方法，其特征在于：所述第一SiGe层的Ge组成比x为0.05以上且0.3以下。
7.一种在Si衬底上隔着SiGe层形成硅应变层的半导体衬底的制造方法，
在采用权利要求5所述的半导体衬底的制造方法制作的半导体衬底的所述第二SiGe层上直接或隔着其它SiGe层外延生长所述硅应变层。
8.一种半导体衬底包括：Si衬底、在该Si衬底上的第一SiGe层以及在该第一SiGe层上直接或隔着Si层配置的第二SiGe层；
所述第一SiGe层的膜厚，薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，
所述第二SiGe层设有倾斜组成区域，使所述第二SiGe层的Ge组成比至少在所述第一SiGe层或与所述Si层的接触面上低于第一SiGe层中的Ge组成比在层中的最大值，并且，至少在一部分上Ge组成比朝表面方向逐渐增加，
通过用权利要求1所述的半导体衬底的制造方法来制作。
9.如权利要求8所述的半导体衬底，其特征在于：所述第一SiGe层的Ge组成比x为0.05以上且0.3以下。
10.如权利要求8或权利要求9所述的半导体衬底，其特征在于：所述第二SiGe层在所述第一SiGe层上直接配置，且，整个层为Ge组成比朝表面方向逐渐增加的倾斜组成层。
11.一种半导体衬底，其特征在于：在权利要求8或权利要求9所述的半导体衬底的所述第二SiGe层上设有直接或隔着其它SiGe层配置的硅应变层。
12.一种半导体衬底包括：Si衬底、在该Si衬底上的第一SiGe层以及在该第一SiGe层上直接或隔着Si层配置的第二SiGe层；
所述第一SiGe层的膜厚，薄于因膜厚增加而发生位错并产生晶格缓和的膜厚即临界膜厚的2倍，
所述第二SiGe层以连续的Ge组成比交互地构成朝表面方向Ge组成比逐渐增加的SiGe的倾斜组成层和以该倾斜组成层的上面的Ge组成比在倾斜组成层上配置的SiGe的固定组成层的多层层叠状态，
使该第二SiGe层下面的Ge组成比低于所述第一SiGe层中Ge组成比在层中的最大值，
通过用权利要求5所述的半导体衬底的制造方法来制作。
13.如权利要求12所述的半导体衬底，其特征在于：所述第一SiGe层的Ge组成比x为0.05以上且0.3以下。
14.一种半导体衬底，其特征在于：在权利要求12或权利要求13所述的半导体衬底的所述第二SiGe层上设置直接或隔着其它SiGe层配置的硅应变层。
15.一种场效应晶体管的制造方法，在SiGe层上外延生长的硅应变层上形成沟道区域，
在采用权利要求4或权利要求7所述的半导体衬底的制造方法制作的半导体衬底的所述硅应变层上形成所述沟道区域。
16.一种场效应晶体管，在SiGe层上外延生长的硅应变层上形成沟道区域，
通过用权利要求15所述的场效应晶体管的制造方法来制作。
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2411047B (en) * 2004-02-13 2008-01-02 Iqe Silicon Compounds Ltd Compound semiconductor device and method of producing the same
JP2006108365A (ja) * 2004-10-05 2006-04-20 Renesas Technology Corp 半導体装置およびその製造方法
US20060088966A1 (en) * 2004-10-21 2006-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a smooth EPI layer and a method for its manufacture
DE102004053307B4 (de) * 2004-11-04 2010-01-07 Siltronic Ag Mehrschichtenstruktur umfassend ein Substrat und eine darauf heteroepitaktisch abgeschiedene Schicht aus Silicium und Germanium und ein Verfahren zu deren Herstellung
US7229901B2 (en) * 2004-12-16 2007-06-12 Wisconsin Alumni Research Foundation Fabrication of strained heterojunction structures
DE102005000826A1 (de) * 2005-01-05 2006-07-20 Siltronic Ag Halbleiterscheibe mit Silicium-Germanium-Schicht und Verfahren zu deren Herstellung
JP2006210698A (ja) * 2005-01-28 2006-08-10 Toshiba Ceramics Co Ltd 歪みシリコンウェーハ
JP2007194336A (ja) * 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法
JP4271210B2 (ja) 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
JP5141029B2 (ja) 2007-02-07 2013-02-13 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8957454B2 (en) * 2011-03-03 2015-02-17 International Rectifier Corporation III-Nitride semiconductor structures with strain absorbing interlayer transition modules
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8445363B2 (en) 2011-04-21 2013-05-21 United Microelectronics Corp. Method of fabricating an epitaxial layer
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8431460B2 (en) 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
US8716750B2 (en) 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8575043B2 (en) 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8647953B2 (en) 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8866230B2 (en) 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US8969190B2 (en) * 2012-08-24 2015-03-03 Globalfoundries Inc. Methods of forming a layer of silicon on a layer of silicon/germanium
US8710632B2 (en) 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
CN103107233B (zh) * 2012-12-06 2016-08-10 杭州赛昂电力有限公司 单晶硅太阳能电池及其制作方法
CN103107227B (zh) * 2012-12-06 2016-08-31 杭州赛昂电力有限公司 非晶硅薄膜太阳能电池及其制作方法
US9117925B2 (en) 2013-01-31 2015-08-25 United Microelectronics Corp. Epitaxial process
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US9034705B2 (en) 2013-03-26 2015-05-19 United Microelectronics Corp. Method of forming semiconductor device
KR20140122328A (ko) * 2013-04-09 2014-10-20 에스케이하이닉스 주식회사 반도체 기판 및 제조 방법과, 이를 이용한 반도체 장치 및 제조 방법
US9064893B2 (en) 2013-05-13 2015-06-23 United Microelectronics Corp. Gradient dopant of strained substrate manufacturing method of semiconductor device
US9076652B2 (en) 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US8853060B1 (en) 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
KR102104062B1 (ko) * 2013-10-31 2020-04-23 삼성전자 주식회사 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법
US9362277B2 (en) 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
KR102257423B1 (ko) * 2015-01-23 2021-05-31 삼성전자주식회사 반도체 기판 및 이를 포함하는 반도체 장치
US9922941B1 (en) 2016-09-21 2018-03-20 International Business Machines Corporation Thin low defect relaxed silicon germanium layers on bulk silicon substrates
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
JP2025168976A (ja) * 2024-04-30 2025-11-12 信越半導体株式会社 ＳｉＧｅ基板の作製方法及びＳｉＧｅ基板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1336684A (zh) * 2000-08-01 2002-02-20 三菱麻铁里亚尔株式会社 半导体衬底、场效应晶体管、锗化硅层形成方法及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5221413A (en) * 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
US5352912A (en) 1991-11-13 1994-10-04 International Business Machines Corporation Graded bandgap single-crystal emitter heterojunction bipolar transistor
JP3270945B2 (ja) * 1992-06-04 2002-04-02 富士通株式会社 ヘテロエピタキシャル成長方法
KR0131183B1 (ko) 1993-12-03 1998-08-17 양승택 V-홈을 이용한 이종접합 구조의 박막 제조방법
US6039803A (en) 1996-06-28 2000-03-21 Massachusetts Institute Of Technology Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon
JP3535527B2 (ja) 1997-06-24 2004-06-07 マサチューセッツ インスティテュート オブ テクノロジー 傾斜ＧｅＳｉ層と平坦化を用いたゲルマニウム・オン・シリコンの貫通転位の制御
US6723621B1 (en) * 1997-06-30 2004-04-20 International Business Machines Corporation Abrupt delta-like doping in Si and SiGe films by UHV-CVD
FR2773177B1 (fr) * 1997-12-29 2000-03-17 France Telecom Procede d'obtention d'une couche de germanium ou silicium monocristallin sur un substrat de silicium ou germanium monocristallin, respectivement, et produits multicouches obtenus
JP3658745B2 (ja) * 1998-08-19 2005-06-08 株式会社ルネサステクノロジ バイポーラトランジスタ
JP3488914B2 (ja) * 2001-01-19 2004-01-19 名古屋大学長 半導体装置製造方法
JP2002241195A (ja) * 2001-02-15 2002-08-28 Mitsubishi Materials Silicon Corp エピタキシャル多層膜の製造方法及びエピタキシャル多層膜
JP2002289533A (ja) 2001-03-26 2002-10-04 Kentaro Sawano 半導体表面の研磨方法、半導体デバイスの製造方法および半導体デバイス
JP2002359188A (ja) 2001-05-31 2002-12-13 Mitsubishi Materials Silicon Corp 歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、及び半導体基板と電界効果型トランジスタ
JP4296727B2 (ja) 2001-07-06 2009-07-15 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
KR100710513B1 (ko) 2001-08-06 2007-04-23 가부시키가이샤 섬코 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1336684A (zh) * 2000-08-01 2002-02-20 三菱麻铁里亚尔株式会社 半导体衬底、场效应晶体管、锗化硅层形成方法及其制造方法

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