CN1674260A - 闪速存储器的制造方法 - Google Patents
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Abstract
本发明公开一种闪速存储器的制造方法，此方法包括：先提供衬底，且此衬底中包括有多个元件隔离结构以定义出有源区，且此有源区的衬底上依序形成有穿隧介电层与掩模层。然后，于衬底上形成牺牲层。之后，对此牺牲层进行微影蚀刻工艺，以保留下位于这些元件隔离结构上的牺牲层。继之，在移除掩模层后，于衬底上形成导体层。接着，移除部分的导体层直到暴露出牺牲层的顶部。之后，在移除牺牲层后，于衬底上形成栅极间介电层。然后，在于栅极间介电层上形成控制栅极后，于控制栅极两侧的衬底中形成源极区与漏极区。
Description
技术领域
本发明涉及一种存储元件的制造方法，且特别涉及一种闪速存储器及浮置栅极的制造方法。
背景技术
闪速存储器是一种可电除且可程序化的只读存储器(Electrically ErasableProgrammable Read-Only Memory，EEPROM)，其具有可写入、可抹除以及断电后仍可保存数据的优点，因此是个人计算机和电子设备所广泛采用的一种存储元件。此外，闪速存储器为一种非挥发性存储(Non-Volatile Memory，NVM)元件，其具有非挥发性存储器体积小、存取速度快及耗电量低的优点，且因其数据抹除(Erasing)时采用「一块一块」(Block by Block)抹除的方式，所以更具有操作速度快的优点。
典型的闪速存储器元件用掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，控制栅极直接设置在浮置栅极上，浮置栅极与控制栅极之间用介电层相隔，而浮置栅极与衬底间用穿隧氧化层(Tunneling Oxide)相隔(亦即所谓堆栈栅极闪速存储器)。此闪速存储器元件是利用控制栅极上所施加的正或负电压来控制浮置栅极中的电荷的注入与排出，以达到存储的功能。
图1A至图1B所绘示为现有一种闪速存储器元件的部分制造流程剖面示意图。
请参照图1A，提供衬底100，且在衬底100中已形成有多个元件隔离结构102以定义出元件的有源区104，而且在有源区104的衬底100上已形成有穿隧介电层106。
然后，于衬底100上形成一层导体层108，以覆盖元件隔离结构102与穿隧介电层106。接着，进行平坦化工艺，移除部分的导体层108，并且使得导体层108的顶部表面平坦。
之后，请参照图1B，构图导体层108，以形成暴露部分元件隔离结构102的多个沟槽107，且所保留下来的导体层108作为浮置栅极110。然后，于衬底100上形成栅极间介电层112，以覆盖浮置栅极110。接着，于栅极间介电层112上形成控制栅极114。
在上述工艺中，由于利用化学机械研磨法(Chemical MechanicalPolishing，CMP)来平坦化导体层108，而在进行化学机械研磨的过程中并无终止层作为研磨终止的参考依据。因此，每次工艺所保留下来的导体层108的厚度不一，即浮置栅极110的厚度无法获得有效地控制。
另一方面，若浮置栅极与控制栅极之间的栅极耦合率(Gate Couple Ratio，GCR)越大，则其操作所需的工作电压将越低。而提高栅极耦合率的方法包括增加栅极间介电层的电容或减少穿遂氧化层的电容。其中，增加栅极间介电层电容的方法为增加控制栅极层与浮置栅极之间所夹的面积。因此，若所形成的沟槽107的尺寸越小，则浮置栅极与控制栅极之间所夹的面积会越大，栅极耦合率越大。然而，在构图导体层108的过程中，沟槽107的尺寸受到微影蚀刻工艺其对于微小尺寸的工艺限制，即无法形成更微小的沟槽107。因此使得控制栅极与浮置栅极之间所夹的面积无法更进一步增加，进而影响元件的性能。
发明内容
有鉴于此，本发明的目的就是提供一种闪速存储器的制造方法，以增加浮置栅极与控制栅极之间的栅极耦合率，进而提高元件效能。
本发明的再一目的是提供一种浮置栅极的制造方法，以解决现有浮置栅极厚度不易控制的问题。
本发明提出一种闪速存储器的制造方法，此方法是先提供衬底，且此衬底上已依序形成有穿隧介电层与图案化的掩模层。之后，以此掩模层为蚀刻掩模，构图穿隧介电层与衬底，以于衬底中形成多个沟槽。然后，于这些沟槽中填入绝缘材料，以形成多个元件隔离结构。接着，于衬底上形成牺牲材料层，以覆盖掩模层与元件隔离结构。之后，构图牺牲材料层，以于元件隔离结构上形成牺牲层。继之，移除掩模层，以暴露出穿隧介电层。然后，于衬底上形成导体层。接着，移除部分的导体层直到暴露出牺牲层的顶部，以形成浮置栅极，其中移除部分的体层直到暴露出牺牲层的顶部的方法可为化学机械研磨法，且导体层的材质与牺牲层的材质具有不同的蚀刻选择性。接着，移除牺牲层。之后，于衬底上形成栅极间介电层，以覆盖浮置栅极。继之，于栅极间介电层上形成控制栅极。然后，于控制栅极两侧的衬底中分别形成源极区与漏极区。
由于本发明所形成的闪速存储器其浮置栅极的厚度与牺牲材料层的厚度有关，因此浮置栅极的厚度可藉由所形成的牺牲材料层的厚度来决定，于是浮置栅极的厚度可以获得较好地控制。
此外，由于本发明可以藉由形成微小尺寸的牺牲层来提升控制栅极与浮置栅极之间所夹的面积，因此栅极耦合率可以获得提升，进而提高元件效能。
本发明提出一种浮置栅极的制造方法，此方法先提供衬底，且此衬底中包括有多个元件隔离结构以定义出有源区，且此有源区的衬底上依序形成有穿隧介电层与掩模层。然后，于衬底上形成牺牲层。接着，对此牺牲层进行微影蚀刻工艺，以保留下位于这些元件隔离结构上的牺牲层。之后，移除掩模层，以暴露出穿隧介电层。继之，于衬底上形成导体层。接着，移除部分的导体层直到暴露出牺牲层的顶部。其中移除部分的导体层直到暴露出牺牲层的顶部的方法例如是化学机械研磨法，且此导体层的材质与牺牲层的材质具有不同的蚀刻选择性。然后，移除牺牲层。
由于本发明所形成的浮置栅极其厚度与牺牲层的厚度有关，因此浮置栅极的厚度可藉由所形成的牺牲层的厚度来决定，于是浮置栅极的厚度可以获得较好地控制。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1A至图1B所绘示为现有一种闪速存储器的制造流程剖面示意图；
图2A至图2E所绘示为本发明优选实施例的一种闪速存储器的制造流程剖面示意图。
附图标记说明
100、200 衬底 102、214 元件隔离结构
104、204 有源区 106、206、206a穿隧介电层
107、212 沟槽
108、208、208a、218、218a 导体层
110、220 浮置栅极 112、222栅极间介电层
114、224 控制栅极 202 开口
210 掩模层 216 牺牲材料层
216a 牺牲层
具体实施方式
图2A至图2E所示，其绘示依照本发明一优选实施例的一种闪速存储器的制造流程剖面示意图。
首先，请参照图2A，提供衬底200，此衬底200例如是硅衬底。然后，在衬底200上依序形成穿隧介电层206、导体层208与图案化的掩模层210。图案化的掩模层210具有开口202，此开口202暴露后续预定形成元件隔离结构的区域。
其中，穿隧介电层206的材质例如是氧化硅，其形成方法例如是热氧化法，而所形成的厚度例如是70埃至90埃。此外，导体层208的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层(未绘示)后，进行离子注入步骤以形成之，而所形成的厚度例如是500埃至1000埃。另外，掩模层210的材质包括与导体层208、穿隧介电层206及衬底200具有不同蚀刻选择性的材质，其例如是氮化硅，且其厚度例如是1000埃至1500埃。构图掩模层210的方法例如是微影蚀刻技术。
之后，请参照图2B，以图案化的掩模层210为蚀刻掩模，移除部分导体层208、穿隧介电层206，并于衬底200中形成多个沟槽212，而于衬底200上留下穿隧介电层206a与导体层208a。其中，所形成的沟槽212的深度例如是3000埃至4000埃。
然后，于沟槽212中填入绝缘材料，以形成多个元件隔离结构2 14，并定义出有源区204。元件隔离结构214的形成方法例如是利用高密度等离子化学气相沉积法(High Density Plasma Chemical Vapor Deposition，HDP-CVD)，形成一整层绝缘材料层(未绘示)后，再利用化学机械研磨法移除沟槽212以外的绝缘材料层以形成之。
值得注意的是，在上述的步骤中先形成穿隧介电层206，再进行形成元件隔离结构214的相关步骤。因此可以避免因先形成元件隔离结构214，而于后续进行热工艺以形成穿隧介电层206的过程中，造成在邻近元件隔离结构214处形成鸟嘴(Bird’s Beak)，进而影响元件效能的问题。
接着，于衬底200上形成牺牲材料层216，以覆盖掩模层210与元件隔离结构214。其中，牺牲材料层216的材质包括与后续所形成的导体层的材质具有不同蚀刻选择性的材料，例如是氮化硅。此牺牲材料层216的形成方法例如是化学气相沉积法，而所形成的厚度例如是1000埃至2000埃。
之后，请参照图2C，构图牺牲材料层216，以于元件隔离结构214上形成牺牲层216a。在本实施例中，由于牺牲材料层216与掩模层210的材质为相同(例如皆为氮化硅)，因此在构图牺牲材料层216的过程，一并移除掩模层210。而导体层208a由于与牺牲材料层216及掩模层210具有不同的蚀刻选择性，因此可以被保留下来。
然后，于衬底200上形成导体层218。由于导体层218下方已先形成有导体层208a，因此导体层218可更易形成于其上。此外，导体层218的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层(未绘示)后，进行离子注入步骤以形成之。
之后，请参照图2D，移除部分的导体层218直到暴露出牺牲层216a的顶部，且保留下来的导体层218a与导体层208a构成浮置栅极220。其中，移除部分的导体层218直到暴露出牺牲层216a的顶部的方法例如是化学机械研磨法，且在研磨的过程中以与其具有不同蚀刻选择性的牺牲层216a作为研磨终止层，因此所保留下来的导体层218a的厚度会与牺牲层216a的厚度相同。于是，浮置栅极220的厚度可以获得较好地控制。换言之，在每一次工艺中，导体层218a的厚度可以藉由形成相同厚度的牺牲层216a而保持一致，进而使得浮置栅极220的厚度保持一致。
此外，在先前形成牺牲层216a的过程中，由于可以形成尺寸较小的牺牲层216a，因此可以增加导体层218a的尺寸，进而使得浮置栅极220与控制栅极之间所夹的面积增加，而使得栅极耦合率增加。
继之，请参照图2E，移除牺牲层216a，此牺牲层216a的移除方法包括湿式蚀刻法，其例如是利用磷酸溶液作为蚀刻液。接着，于衬底200上形成栅极间介电层222，以覆盖浮置栅极220。其中，栅极间介电层222的材质例如是氧化硅/氮化硅/氧化硅，且其形成方法例如是先以热氧化法形成一层氧化硅层，再利用化学气相沉积法形成氮化硅层与另一层氧化硅层，而所形成的氧化硅/氮化硅/氧化硅的厚度例如是40埃至50埃/45埃至70埃/50埃至70埃。当然，栅极间介电层222的材质也可以是氧化硅/氮化硅等。
继之，于栅极间介电层222上形成控制栅极224。其中，控制栅极224的材质例如是掺杂多晶硅，且其形成方法例如是利用化学气相沉积法形成一整层未掺杂多晶硅层(未绘示)后，进行离子注入步骤以形成之。之后，于控制栅极224两侧的衬底200中分别形成源极区(未绘示)与漏极区(未绘示)，其形成方法例如是进行离子注入步骤，以于控制栅极224两侧的衬底200中注入掺质而形成之。而后续完成闪速存储器的工艺为本领域内的技术人员所公知，在此不再赘述。
值得注意的是，本发明除了上述的实施例外，在另一优选实施例中，在如图2C所示的移除掩模层210的步骤之后，还包括先移除导体层208a，之后再依序进行形成导体层218以及后续如图2D至图2E所示的步骤，以完成闪速存储器的制作。如此所形成的闪速存储器其浮置栅极220仅由导体层218a所构成。另外，在又一优选实施例中，在如图2A所示的提供衬底200的步骤中，仅于衬底200上形成穿隧介电层206与掩模层210，因此所形成的闪速存储器其浮置栅极220同样仅由导体层218a所构成。
综上所述，本发明至少具有下面的优点：
1.由于本发明所形成的闪速存储器其浮置栅极的厚度与牺牲材料层的厚度有关，因此浮置栅极的厚度可藉由所形成的牺牲材料层的厚度来决定，于是浮置栅极的厚度可以获得较好地控制。
2.由于本发明可以藉由形成微小尺寸的牺牲层来提升控制栅极与浮置栅极之间所夹的面积，因此栅极耦合率可以获得提升，进而提高元件效能。
3.由于本发明先形成穿隧介电层，再进行形成元件隔离结构的相关步骤。因此可以避免因先形成元件隔离结构，而于后续进行热工艺以形成穿隧介电层的过程中，造成在邻近元件隔离结构处形成鸟嘴，进而影响元件效能的问题。
虽然本发明已结合优选实施例公开如上，然其并非用来限定本发明，任何本领域内的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以所附权利要求所界定的为准。
Claims (20)
1.一种闪速存储器的制造方法，包括：
提供一衬底，且该衬底上已依序形成有一穿隧介电层与图案化的一掩模层；
以该掩模层为一蚀刻掩模，构图该穿隧介电层与该衬底，以于该衬底中形成多个沟槽；
于该些沟槽中填入一绝缘材料，以形成多个元件隔离结构；
于该衬底上形成一牺牲材料层，以覆盖该掩模层与该些元件隔离结构；
构图该牺牲材料层，以于该些元件隔离结构上形成一牺牲层；
移除该掩模层，以暴露出该穿隧介电层；
于该衬底上形成一第一导体层；
移除部分该第一导体层直到暴露出该牺牲层的顶部，以形成一浮置栅极；
移除该牺牲层；
于该衬底上形成一栅极间介电层，以覆盖该浮置栅极；
于该栅极间介电层上形成一控制栅极；以及
于该控制栅极两侧的该衬底中分别形成一源极区与一漏极区。
2.如权利要求1所述的闪速存储器的制造方法，其中该牺牲材料层的材质与该第一导体层的材质具有不同的蚀刻选择性。
3.如权利要求2所述的闪速存储器的制造方法，其中该牺牲材料层的材质包括氮化硅。
4.如权利要求1所述的闪速存储器的制造方法，其中移除部分该第一导体层直到暴露出该牺牲层的顶部的方法包括化学机械研磨法。
5.如权利要求1所述的闪速存储器的制造方法，其中该牺牲材料层与该掩模层的材质为相同，且在构图该牺牲材料层的过程，同时移除该掩模层。
6.如权利要求5所述的闪速存储器的制造方法，其中该牺牲材料层与该掩模层的材质包括氮化硅。
7.如权利要求1所述的闪速存储器的制造方法，其中该第一导体层的材质包括掺杂多晶硅。
8.如权利要求1所述的闪速存储器的制造方法，其中所提供的该衬底的该穿隧介电层与该掩模层之间还包括形成有一第二导体层，且在移除该掩模层后暴露出该第二导体层。
9.如权利要求8所述的闪速存储器的制造方法，其中在移除该掩模层之后与形成该第一导体层之前，还包括移除该第二导体层。
10.如权利要求8所述的闪速存储器的制造方法，其中该第二导体层的材质包括掺杂多晶硅。
11.一种浮置栅极的制造方法，包括：
提供一衬底，该衬底中包括有多个元件隔离结构以定义出一有源区，且该有源区的该衬底上依序形成有一穿隧介电层与一掩模层；
于该衬底上形成一牺牲层；
对该牺牲层进行一微影蚀刻工艺，以保留位于该些元件隔离结构上的该牺牲层；
移除该掩模层，以暴露出该穿隧介电层；
于该衬底上形成一第一导体层；
移除部分该第一导体层直到暴露出该牺牲层的顶部；以及
移除该牺牲层。
12.如权利要求11所述的浮置栅极的制造方法，其中该牺牲层的材质与该第一导体层的材质具有不同的蚀刻选择性。
13.如权利要求12所述的浮置栅极的制造方法，其中该牺牲层的材质包括氮化硅。
14.如权利要求11所述的浮置栅极的制造方法，其中移除部分该第一导体层直到暴露出该牺牲层的顶部的方法包括化学机械研磨法。
15.如权利要求11所述的浮置栅极的制造方法，其中该牺牲层与该掩模层的材质为相同，且在形成该牺牲层的过程，同时移除该掩模层。
16.如权利要求15所述的浮置栅极的制造方法，其中该牺牲层与该掩模层的材质包括氮化硅。
17.如权利要求11所述的浮置栅极的制造方法，其中该第一导体层的材质包括掺杂多晶硅。
18.如权利要求11所述的浮置栅极的制造方法，其中所提供的该衬底的该穿隧介电层与该掩模层之间还包括形成有一第二导体层，且在移除该掩模层后暴露出该第二导体层。
19.如权利要求18所述的浮置栅极的制造方法，其中在移除该掩模层之后与形成该第一导体层之前，还包括移除该第二导体层。
20.如权利要求18所述的浮置栅极的制造方法，其中该第二导体层的材质包括掺杂多晶硅。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100536106C (zh) * | 2006-01-19 | 2009-09-02 | 力晶半导体股份有限公司 | 导线的制造方法 |
| CN107799528A (zh) * | 2016-08-30 | 2018-03-13 | 华邦电子股份有限公司 | 存储元件的制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2388827B (en) * | 2002-05-23 | 2004-05-26 | Edwin Robinson | A suspension system for vehicles |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW413948B (en) * | 1998-11-04 | 2000-12-01 | Taiwan Semiconductor Mfg | Manufacture method to increase the coupling ratio between the source and floating gate |
| KR100406179B1 (ko) * | 2001-12-22 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법 |
| CN1260821C (zh) * | 2002-03-15 | 2006-06-21 | 旺宏电子股份有限公司 | 非易失性内存及其制造方法 |
| CN1225782C (zh) * | 2002-12-27 | 2005-11-02 | 中芯国际集成电路制造(上海)有限公司 | 一种掩膜式只读存储器工艺与元件 |
-
2004
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100536106C (zh) * | 2006-01-19 | 2009-09-02 | 力晶半导体股份有限公司 | 导线的制造方法 |
| CN107799528A (zh) * | 2016-08-30 | 2018-03-13 | 华邦电子股份有限公司 | 存储元件的制造方法 |
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