CN100536106C - 导线的制造方法 - Google Patents

Abstract

一种导线的制造方法，此方法先提供基底，且基底上已形成至少二隔离结构，相邻二隔离结构间形成有一第一导体层。接着，于基底上形成一介电层，图案化该介电层以形成暴露该第一导体层的一开口。之后，于基底上形成一第二导体层，移除开口以外的部分第二导体层以形成电连接第一导体层的一导线。随着元件的尺寸愈来愈小，若使用本方法制作导线，其尺寸与位置精确度将不会受到光刻工艺的设计的限制。因此，可形成导线以有效地电连接半导体元件。

Description

导线的制造方法

技术领域

本发明涉及一种半导体元件与半导体工艺，特别是涉及一种导线的结构及其制造方法。

背景技术

在集成电路蓬勃发展的今日，元件缩小化与积集化是必然的趋势，也是各界积极发展的重要课题。当元件尺寸逐渐缩小，连接元件导线的尺寸及线宽也越来越小，因而会增加工艺的困难度。

以在硅晶片上制作存储器为例，于硅晶片上制作完成存储单元后，必须再制作导线(字线)以连接各个存储单元，以使其正常运作。

图1A为一快闪存储器阵列的上视示意图。此快闪存储器阵列的隔离结构110为条状布局，隔离结构110用以定义出有源区120。导线150a(字线)制作于有源区120之上。关于导线150a的作法，现有技术为利用光刻蚀刻技术来加以制作。

图1B为图1A中沿剖面线P-P’所绘制的剖面图。请参照图1B，在基底100中已形成隔离结构110、穿隧氧化层130与导体材料层140。隔离结构110位于两有源区120之间。有源区120上配置有穿隧氧化层130与导体材料层140。在导体材料层140与其覆盖的有源区120已形成多个半导体元件(未绘示)。接着，于基底100上形成另一层导体材料层(未绘示)以覆盖隔离结构110与导体材料层140。然后，利用光刻蚀刻工艺，图案化导体材料层并形成暴露隔离结构110的一开口165，以制作出如图1B所绘示的各条连接存储单元阵列的导线150a(字线)。

然而，上述的利用光刻蚀刻工艺制作导线150a的方法，由于光刻工艺的光学设计定律(optical design rule)的瓶颈(bottle neck)，而无法进行较细尺寸的导线150a的制作。而且，导线150a的图案的精确度也会受到曝光精确度的影响。换言之，当曝光光掩模的位置或曝光光源的角度有所偏移时，曝光图案的位置亦会随之偏移，而影响到形成导线150a位置的精确度。举例来说，在用于形成导线150a的光致抗蚀剂掩模170产生偏移的情况下，使用干式蚀刻工艺移除部分导体材料层而形成导线150a时，可能损伤到导体材料层140或甚至损伤到穿隧氧化层130(如图1C所示)。结果就会造成元件之间的电连接受到影响，而使元件无法正常运作。

发明内容

本发明的目的就是在提供一种导线的结构及其制造方法，其适于制作尺寸较细且位置精确度较高的一种导线。

基于上述目的或其它目的，本发明提出一种导线的制造方法。首先，提供一基底，此基底中已形成多个隔离结构，其突出于该基底表面，且相邻二隔离结构间形成有一第一导体层。接着，于该基底上形成一介电层，将此介电层图案化以形成暴露该第一导体层的一第一开口。然后，于该基底上形成一第二导体层。最后，移除该第一开口以外的部分该第二导体层以形成电连接该第一导体层的一导线。

依照本发明的优选实施例所述的导线的制造方法，上述的第一导体层与第二导体层的材料包括掺杂多晶硅或金属。

依照本发明的优选实施例所述的导线的制造方法，上述的第一导体层与第二导体层的形成方法包括物理气相沉积法或化学气相沉积法。

依照本发明的优选实施例所述的导线的制造方法，上述的移除部分该第二导体层的方法包括化学机械研磨法或回蚀法。

依照本发明的优选实施例所述的导线的制造方法，上述的隔离结构的形成方法包括浅沟槽隔离法。

依照本发明的优选实施例所述的导线的制造方法，上述的该介电层包括一第一介电层与形成于该第一介电层上的一第二介电层。

依照本发明的优选实施例所述导线的制造方法，上述的第一介电层与该第二介电层的材料包括与第一导体层具有不同蚀刻选择性的材料。第一介电层的材料包括与隔离结构的材料具有不同的蚀刻选择性的材料。

依照本发明的优选实施例所述的导线的制造方法，其中该第一介电层的材料包括氮化硅。

依照本发明的优选实施例所述的导线的制造方法，其中该第二介电层的材料包括氧化硅。

依照本发明的优选实施例所述的导线的制造方法，其中于基底上形成介电层之前，于第一导体层中还形成有多个沟槽式元件，各沟槽式元件是由穿隧氧化层、控制栅极、两个浮置栅极以与栅间介电层所构成。穿隧氧化层配置于基底中的沟槽表面，浮置栅极配置于控制栅极的两侧，而栅间介电层位于控制栅极与两浮置栅极之间。

依照本发明的优选实施例所述的导线的制造方法，上述的导线为字线。

依照本发明的优选实施例所述的导线的制造方法，其中隔离结构与第一导体层的形成方法是先于基底上形成一层导体材料层。接着，于导体材料层上形成一层掩模层。然后，图案化掩模层与导体材料层，以形成图案化掩模层、第一导体层以及暴露基底的至少二个第二开口。之后，以图案化掩模层为掩模，移除部分基底，以于基底中形成至少二沟槽。继之，于基底上形成一层绝缘材料层，利用化学机械研磨法移除部分此绝缘材料层，直到暴露出图案化掩模层。然后，移除图案化掩模层。

由于本发明的第一介电层的材料与隔离结构的材料具有不同的蚀刻选择性，因此在图案化第一介电层以形成了曝露第一导体层的开口时，能够以隔离结构作为自行对准掩模。而且，由于第一介电层的材料与第一导体层的材料具有不同蚀刻选择性，即使产生误对准的情况，也不会伤害第一导体层，因此本发明的方法可以增加工艺裕度。同时，由于本发明的导线的制造方法更可以配合自行对准浅沟槽隔离(self-aligned shallow trench isolation，SASTI)工艺，因此可以进一步地提高整个结构的可靠性。

本发明再提出一种导线的制造方法，包括提供基底，然后于基底上依序形成导体材料层与掩模层。图案化此掩模层与导体材料层，以形成图案化掩模层、第一导体层以及暴露基底的至少二个第一开口。然后，以此图案化掩模层为掩模，移除部分基底，以于基底中形成至少二个沟槽。之后，于沟槽中形成一层绝缘材料层。接着移除图案化掩模层。于基底上形成一层第一介电层，并图案化此第一介电层以于绝缘材料层之间形成第二开口，第二开口并暴露出第一导体层。于第二开口中形成一层第二导体层并移除第二开口以外的部分第二导体层以形成电连接第一导体层的导线。

依照本发明的优选实施例所述的导线的制造方法，其中第一介电层形成后，更会形成一层第二介电层于第一介电层上。其中，第一介电层的材料例如是与第二介电层具有不同蚀刻选择性的材料。此外，第一介电层的材料例如是与第一导体层及绝缘材料具有不同蚀刻选择性的材料。第一介电层的材料例如是氮化硅。第二介电层的材料例如是氧化硅。

依照本发明的优选实施例所述的导线的制造方法，其中第一导体层与第二导体层的材料例如是掺杂多晶硅或金属。第一导体层与该第二导体层的形成方法例如是物理气相沉积法或化学气相沉积法。

依照本发明的优选实施例所述的导线的制造方法，其中移除部分第二导体层的方法例如是化学机械研磨法或回蚀法。

依照本发明的优选实施例所述的导线的制造方法，其中于基底上形成第一介电层之前，于第一导体层中还形成有多个沟槽式元件，各沟槽式元件是由穿隧氧化层、控制栅极、两个浮置栅极以与栅间介电层所构成。穿隧氧化层配置该基底中的沟槽表面。两浮置栅极配置于控制栅极的两侧。栅间介电层位于控制栅极与两浮置栅极之间。

依照本发明的优选实施例所述的导线的制造方法，其中导线为字线。

由于本发明的导线的制造方法可以配合自行对准浅沟槽隔离工艺，因此可以进一步地提高整个结构的可靠性。而且本发明的第一介电层的材料与隔离结构的材料具有不同的蚀刻选择性，在图案化第一介电层以形成了曝露第一导体层的开口时，能够以隔离结构作为自行对准掩模。再者，由于第一介电层的材料与第一导体层的材料具有不同蚀刻选择性，即使产生误对准的情况，也不会伤害第一导体层，因此本发明的方法可以增加工艺裕度。

为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。

附图说明

图1A为一快闪存储器阵列的上视示意图。

图1B及图1C为图1A中沿着P-P’剖面线的剖面，绘示导线的制作结果的剖面示意图。

图2为一快闪存储器阵列的上视示意图。

图2A至图2I为图2中沿着A-A’剖面线的剖面，绘示导线的制作流程的剖面示意图。

图3A为一具有沟槽式元件的阵列的上视示意图，绘示了在具有沟槽式元件的阵列的制作过程中，在字线制作阶段的上视示意图。

图3B为图3A中沿B-B’剖面线的剖面图，绘示了在具有沟槽式元件的阵列的制作过程中，在字线制作阶段的剖面示意图。

图3C为图3A中沿C-C’剖面线的剖面图，绘示了在具有沟槽式元件的阵列的制作过程中，在字线制作阶段的剖面示意图。

简单符号说明

100、200、320：基底

110、246、310：隔离结构

120、248、330：有源区

130、230a、370：穿隧氧化层

140、150、240、395：导体材料层

150a、270a、395a：导线

160：图案化光致抗蚀剂层

165、247、265、365：开口

230：氧化层

230a：垫氧化层

240a、270、305：导体层

242、260a、336a：掩模层

242a：图案化掩模层

244：沟槽

250、250a、260、335、335a、336：介电层

300：沟槽式元件

340：控制栅极

350a、350b：浮置栅极

360：埋入式位线

380：栅间介电层

390：保护层

A-A’、B-B’、C-C’、P-P’：剖面线

具体实施方式

【第一实施例】

图2A至2G是本发明优选实施例的一种导线的制造流程剖面图，其剖面方向如图2中的沿A-A’剖面线的方向，请共同参照图2A～2G。

请参照图2A，提供基底200，于基底200上依序形成一层氧化层230、一层导体材料层240以及一层掩模层242。氧化层230的材料例如是氧化硅。导体材料层240的材料例如是掺杂多晶硅或金属。而掩模层242的材料例如是氮化硅。氧化层230的形成方法例如是热氧化法，而导体材料层240以及掩模层242的形成方法例如是物理气相沉积法(physical vapor deposition，PVD)或化学气相沉积法(chemical vapor deposition，CVD)。

接着，请参照图2B，例如以干式蚀刻工艺图案化掩模层242、导体材料层240以及氧化层230，以形成图案化掩模层242a、导体层240a、穿隧氧化层230a以及至少二个暴露基底200的开口247。

请参照图2C，以图案化掩模层242a为掩模，移除部分基底200，以于基底200中形成至少二个沟槽244。移除部分基底200的方法例如是干式蚀刻工艺。然后，于基底200上形成一层绝缘材料层(未绘示)以填满沟槽244。此绝缘材料层的材料例如是氧化硅，此绝缘材料层的形成方法例如是化学气相沉积法。之后，利用化学机械研磨法移除部分此绝缘材料层，直到暴露出图案化掩模层242a，而形成隔离结构246，并定义出有源区248。

接着，请参照图2D，移除图案化掩模层242a与部分绝缘材料层。移除图案化掩模层242a与部分绝缘材料层的方法例如是湿式蚀刻工艺。本实施例是以自行对准浅沟槽隔离工艺(SASTI)来说明隔离结构246的形成方法。当然，隔离结构246的形成方法也可以是浅沟槽隔离法(STI)。

接着，请继续参照图2E，于基底200上形成一介电层250以覆盖隔离结构246与导体层240a，再于介电层250上形成一介电层260以覆盖介电层250。其中，介电层250的材料优选为与导体层240a、隔离结构250以及介电层260的材料具有不同蚀刻选择性的材料。另外，介电层250的材料例如为氮化硅，而覆盖于介电层250上的介电层260为选择性的，其可作为蚀刻介电层250所用的掩模层，例如为氧化硅。

之后，请继续参照图2F，于基底200上形成一层图案化光致抗蚀剂层262，再以图案化光致抗蚀剂层262为掩模移除部分介电层260，以形成掩模层260a。移除部分介电层260的方法例如是干式蚀刻工艺。然后，移除图案化光致抗蚀剂层262。移除图案化光致抗蚀剂层262的方法例如是灰化(ashing)工艺。

然后，如图2G所示，以掩模层260a为掩模移除部分介电层250，以形成介电层250a与暴露导体层240a的一开口265。移除部分介电层250的方法例如是干式蚀刻工艺。

接着，请继续参照图2H，于基底200上形成一导体层270，此导体层270的材料例如为掺杂多晶硅或金属，而导体层270的形成方法例如为物理气相沉积法(physical vapor deposition、PVD)或化学气相沉积法(chemicalvapor deposition、CVD)。

之后，请参照图2I，以介电层260a为移除终止层，移除部分导体层270至暴露出介电层260a的表面，而在导体层240a上形成多条导线270a以电连接元件。其中，部分导体层270的移除方法例如为化学机械研磨法(chemical mechanical polishing、CMP)或回蚀法(etching back)。其中，所形成的导线270a例如为存储器阵列中的字线(word line、WL)，以电连接位于导体层240a与其覆盖的有源区248中的多个半导体元件(未绘示)。

在上述的工艺中以形成介电层250、介电层260为例作说明。当然本发明亦可以不形成介电层260，而只形成介电层250。然后，直接以图案化后的光致抗蚀剂为掩模蚀刻介电层250而形成暴露导体层240a的开口265。

由于本发明的介电层250的材料与隔离结构246的材料具有不同的蚀刻选择性，因此在图案化介电层250以形成曝露导体层240a的开口265时，能够以隔离结构246作为自行对准掩模。

另一方面，当曝光图案的位置因故有所偏移时，由于导体层240a与介电层250的蚀刻选择性不同，因此不会伤害导体层240a。本发明与先前技术比较，可避免在制作导线时损伤基底上已形成的导体层240a。

此外，由于本发明的导线的制造方法配合以自行对准浅沟槽隔离(self-aligned shallow trench isolation，SASTI)工艺，因此可以进一步地提高整个结构的可靠性。

在本发明的一实施例中，导线270a的材料例如为多晶硅或金属。为进一步说明上述的字线的制作方法，可实际应用于一沟槽式元件的制作，以下以另一第二实施例中的制作连接沟槽式元件的导线的过程来加以说明。

【第二实施例】

图3A为一具有沟槽式元件的阵列的上视示意图，其中，虚线所围区域为沟槽式元件所在位置，而剖面图3B的剖面方向为图3A中沿B-B’剖面线的剖面，绘示了在具有沟槽式元件的阵列的制作过程中，在字线制作阶段的剖面示意图。图3C为图3A中沿C-C’剖面线的剖面，请共同参照图3A至图3C。

如图3A至图3C所绘示，首先，提供一基底320，此基底320中已形成多个隔离结构310，而相邻隔离结构310间定义出一有源区330，且在有源区330中形成有导体层305，且导体层305中形成有多个沟槽式元件300，其中，隔离结构310为条状布局，且隔离结构310的形成方法例如为自行对准浅沟槽隔离(SASTI)工艺或浅沟槽隔离法(STI)，而其材料例如是氧化硅。另外，沟槽式元件300的形成方法，本领域技术人员可以知道其制作方法，在此不予以赘述。

请参照图3B，在本发明的一实施例中，沟槽式元件300例如为一沟槽式快闪存储单元，且沟槽式元件300至少包括一穿隧氧化层370、一控制栅极340、两浮置栅极350a、350b、以及一保护层390等。

其中，穿隧氧化层370配置于有源区330中的一沟槽表面。两浮置栅极350a、350b配置于控制栅极340的两侧。一保护层390覆盖于控制栅极340与两浮置栅极350a、350b之上。在一优选实施例中，沟槽式元件300例如更包括一埋入式位线360，配置于沟槽的基底320中，且控制栅极340位于埋入式位线360的上方。另外，在控制栅极340与两浮置栅极350a、350b之间，也可设置栅间介电层380。

接着，在导线395a(字线)的制作上，即可利用第一实施例的导线的制作方法。

也就是于基底320上形成一介电层335(未绘示)，再形成一介电层336(未绘示)覆盖于介电层335之上。然后，图案化介电层336以形成掩模层336a，再依掩模层336a移除部分介电层335，以形成介电层335a以及暴露该些沟槽式元件与有源区330的多个开口365(未绘示)。其中，介电层335的材料例如为与隔离结构310、导体层305以及掩模层336a具有不同蚀刻选择性的材料。另外，介电层335的材料例如为氮化硅，覆盖于介电层335上的介电层336的材料例如为氧化硅。

接着，于基底320上形成一导体层395，导体层395的材料例如为掺杂多晶硅或金属，而导体层395的形成方法例如为物理气相沉积法(physicalvapor deposition、PVD)或化学气相沉积法(chemical vapor deposition、CVD)。

之后，以掩模层336a为移除终止层，移除部分导体层395至暴露出掩模层336a的表面，以在有源区330上自行形成填满该些开口365、且电连接该些沟槽式元件的多条导线395a。在一优选实施例中，部分导体层395的移除方法例如为化学机械研磨法(chemical mechanical polishing、CMP)或回蚀法(etching back)。其中，所形成的导线395a例如为存储器阵列中的字线(word line、WL)，以电连接位于有源区330中的多个沟槽式元件300。

在上述的工艺中以形成介电层335、介电层336为例作说明。当然本发明亦可以不形成介电层336，而只形成介电层335。然后，直接以图案化后的光致抗蚀剂为掩模蚀刻介电层335而形成暴露沟槽式元件300的开口365。

由于本发明的介电层335与隔离结构310具有不同蚀刻选择性，因此在图案化介电层335以形成暴露沟槽式元件300的开口365时，能够以隔离结构310作为自行对准掩模。

另一方面，当曝光图案的位置因故有所偏移时，因导体层305与介电层335的蚀刻选择性不同，所以在利用干式蚀刻工艺制作开口365时不致损伤沟槽式元件300。本发明与先前技术比较，可避免在形成字线时损伤基底上已形成的沟槽式元件300。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (25)

1、一种导线的制造方法，包括：

提供基底，该基底中已形成至少二隔离结构，相邻该二隔离结构间形成有第一导体层；

于该基底上形成介电层；

图案化该介电层，以形成暴露该第一导体层的第一开口；

于该基底上形成第二导体层；以及

移除该第一开口以外的部分该第二导体层以形成电连接该第一导体层的导线。

2、如权利要求1所述的导线的制造方法，其中该第一导体层与该第二导体层的材料包括掺杂多晶硅或金属。

3、如权利要求1所述的导线的制造方法，其中该第一导体层与该第二导体层的形成方法包括物理气相沉积法或化学气相沉积法。

4、如权利要求1所述的导线的制造方法，其中移除部分该第二导体层的方法包括化学机械研磨法或回蚀法。

5、如权利要求1所述的导线的制造方法，其中该些隔离结构的形成方法包括浅沟槽隔离法。

6、如权利要求1所述的导线的制造方法，其中该介电层包括第一介电层与形成于该第一介电层上的第二介电层。

7、如权利要求6所述的导线的制造方法，其中该第一介电层与该第二介电层的材料包括与该第一导体层具有不同蚀刻选择性的材料。

8、如权利要求6所述的导线的制造方法，其中该第一介电层的材料包括与该第二介电层具有不同蚀刻选择性的材料。

9、如权利要求6所述的导线的制造方法，其中该第一介电层的材料包括与该隔离结构具有不同蚀刻选择性的材料。

10、如权利要求6所述的导线的制造方法，其中该第一介电层的材料包括氮化硅。

11、如权利要求6所述的导线的制造方法，其中该第二介电层的材料包括氧化硅。

12、如权利要求1所述的导线的制造方法，其中于该基底上形成该介电层之前，于该第一导体层中还形成有多个沟槽式元件，各该些沟槽式元件包括：

穿隧氧化层，配置于该基底中的沟槽表面；

控制栅极；

两浮置栅极，配置于该控制栅极的两侧；以及

栅间介电层，位于该控制栅极与该两浮置栅极之间。

13、如权利要求1所述的导线的制造方法，其中该导线为字线。

14、如权利要求1所述的导线的制造方法，其中该些隔离结构与该第一导体层的形成方法包括：

于该基底上形成导体材料层；

于该导体材料层上形成掩模层；

图案化该掩模层与该导体材料层，以形成图案化掩模层、该第一导体层以及暴露该基底的至少二第二开口；

以该图案化掩模层为掩模，移除部分该基底，以于该基底中形成至少二沟槽；

于该基底上形成绝缘材料层；

利用化学机械研磨法移除部分该绝缘材料层，直到暴露出该图案化掩模层；以及

移除该图案化掩模层。

15、一种导线的制造方法，包括：

提供基底；

于该基底上依序形成导体材料层与掩模层；

图案化该掩模层与该导体材料层，以形成图案化掩模层、第一导体层以及暴露该基底的至少二第一开口；

以该图案化掩模层为掩模，移除部分该基底，以于该基底中形成至少二沟槽；

于该二沟槽中形成绝缘材料层；

移除该图案化掩模层；

于该基底上形成第一介电层；

图案化该第一介电层以于该绝缘材料层之间形成第二开口，该第二开口并暴露出该第一导体层；

于该第二开口中形成第二导体层；以及

移除该第二开口以外的部分该第二导体层以形成电连接该第一导体层的导线。

16、如权利要求15所述的导线的制造方法，其中该第一介电层形成后，还包括形成第二介电层于该第一介电层上。

17、如权利要求16所述的导线的制造方法，其中该第一介电层的材料包括与该第二介电层具有不同蚀刻选择性的材料。

18、如权利要求17所述的导线的制造方法，其中该第二介电层的材料包括氧化硅。

19、如权利要求15所述的导线的制造方法，其中该第一介电层的材料包括与该第一导体层及该绝缘材料具有不同蚀刻选择性的材料。

20、如权利要求15所述的导线的制造方法，其中该第一介电层的材料包括氮化硅。

21、如权利要求15所述的导线的制造方法，其中该第一导体层与该第二导体层的材料包括掺杂多晶硅或金属。

22、如权利要求15所述的导线的制造方法，其中该第一导体层与该第二导体层的形成方法包括物理气相沉积法或化学气相沉积法。

23、如权利要求15所述的导线的制造方法，其中移除部分该第二导体层的方法包括化学机械研磨法或回蚀法。

24、如权利要求15所述的导线的制造方法，其中于该基底上形成该第一介电层之前，于该第一导体层中还形成有多个沟槽式元件，各该些沟槽式元件包括：

穿隧氧化层，配置于该基底中的沟槽表面；

控制栅极；

两浮置栅极，配置于该控制栅极的两侧；以及

栅间介电层，位于该控制栅极与该两浮置栅极之间。

25、如权利要求15所述的导线的制造方法，其中该导线为字线。

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