[go: up one dir, main page]

JP2002164775A - トランジスタ回路 - Google Patents

トランジスタ回路

Info

Publication number
JP2002164775A
JP2002164775A JP2000343330A JP2000343330A JP2002164775A JP 2002164775 A JP2002164775 A JP 2002164775A JP 2000343330 A JP2000343330 A JP 2000343330A JP 2000343330 A JP2000343330 A JP 2000343330A JP 2002164775 A JP2002164775 A JP 2002164775A
Authority
JP
Japan
Prior art keywords
type transistor
transistor
circuit
type
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000343330A
Other languages
English (en)
Other versions
JP2002164775A5 (ja
JP4366858B2 (ja
Inventor
Kazutoshi Shimizume
和年 清水目
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000343330A priority Critical patent/JP4366858B2/ja
Priority to US09/953,907 priority patent/US6759701B2/en
Publication of JP2002164775A publication Critical patent/JP2002164775A/ja
Publication of JP2002164775A5 publication Critical patent/JP2002164775A5/ja
Application granted granted Critical
Publication of JP4366858B2 publication Critical patent/JP4366858B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 待機時においてリーク電流等に起因する無駄
な電力消費を低減する。 【解決手段】 ＭＯＳトランジスタＡ，Ｂはトランジス
タ回路（ここではインバータ）を構成する。ＭＯＳトラ
ンジスタＤは、ＭＯＳトランジスタＡ，Ｂよりもチャネ
ル長の長いリーク電流遮断用のＭＯＳトランジスタであ
り、イネーブル端子（Enable）の作用により、回路を動
作させる時にのみ導通し、回路を待機させる時には非導
通となってリーク電流を遮断する。また、ＭＯＳトラン
ジスタＣは、回路を動作させる時には影響せず、回路を
待機させる時にのみ出力端子（Output）の電位を（中間
電位ではない）ハイまたはロー電位とすることにより、
従来は待機時の中間電位で生じていた後段の待機型回路
の無駄なトランジスタ貫通電流を抑制する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを使用したトランジスタ回路に関し、特に、待機状態
回路のリーク電流等を低減し、消費電力を抑えることが
できるトランジスタ回路に関する。
【０００２】
【従来の技術】従来、ＬＳＩ（集積回路）では、電源を
印加した状態で、その信号処理動作のみを停止させる状
態、即ち待機状態（スタンバイ状態）が存在する。
【０００３】例えば、タイマーで設定した時刻まで動作
を一時停止し、設定時刻になった時から音楽等を再生す
るような仕様の製品が挙げられるが、このような製品で
は、常時、回路全体に電源電圧が印加された状態にあ
り、この時、タイマーなどの一部の回路要素のみが動作
状態で、その他の殆どの回路要素は、その信号処理動作
が停止したままでの待機状態にある。
【０００４】一般に、このような待機状態の回路要素を
含む回路は、この回路の全ての回路要素が動作状態にあ
る時よりも、低消費電力であるが、このような回路で
も、回路要素には待機状態でも流れるリーク電流が存在
するために、定常的な電力消費がなされることになる。
【０００５】図１０は、従来のトランジスタ回路の１例
である標準的なインバータ回路を示す回路図である。図
１０に示すトランジスタ回路は、Ｐ型トランジスタＡ
と、Ｎ型トランジスタＢを備える。
【０００６】入力端子（Input）は、Ｐ型トランジスタ
ＡとＮ型トランジスタＢのゲート同士を接続した部位で
あり、出力端子（Output）は、Ｐ型トランジスタＡとＮ
型トランジスタＢのドレイン同士を接続した部位であ
る。
【０００７】また、インバータ回路の電源電圧（Vdd）
は、Ｐ型トランジスタＡのソースに供給されている。さ
らに、Ｎ型トランジスタＢのソースは接地されている。
【０００８】なお、Ｐ型トランジスタＡとＮ型トランジ
スタＢは、ショートチャネル型のトランジスタであり、
信号の伝播速度は非常に速いが、その反面、待機状態で
はない動作時点においてリーク電流（IL）が生じる。
【０００９】入力端子（Input）には、Vdd側に等しいハ
イ（High）の電位か、または、設置側の電位に等しいロ
ー（Low）の電位かいずれか一つの電位が信号として到
来する。入力端子（Input）がハイの電位である時に
は、Ｎ型（Ｎチャネル型）のトランジスタＢがオン（Ｏ
Ｎ）状態で、かつＰ型（Ｐチャネル型）のトランジスタ
Ａがオフ（ＯＦＦ）状態となり、出力端子（Output）に
は、設置側の電位に等しいロー電位が出力される。逆
に、入力端子（Input）がローの電位である時には、Ｐ
型のトランジスタＡがオン（ＯＮ）状態、かつＮ型のト
ランジスタＢがオフ（ＯＦＦ）状態となり、出力端子
（Output）には、電圧値（Vdd）に等しいハイ電位が出
力される。
【００１０】図１０に示すインバータ回路において、リ
ーク電流（IL）は、Vdd側と接地との間に接続されたト
ランジスタＡ，Ｂの内部を常時流れる無駄な電流であ
る。ＬＳＩの微細加工技術の進歩は、製品回路の耐圧値
の低下をもたらし、印加される電源電圧も低く抑えられ
るので消費電力自体は漸減傾向にあり、従って、電源と
してバッテリーを使用する製品にとっては好ましい環境
が形成されつつあると言える。
【００１１】しかしながら、ＬＳＩの微細加工技術の進
歩は、他方では、回路のリーク電流（サブスレッシュホ
ールド電流）等を大きくし、このリーク電流による定常
的な電力消費を増大させる傾向にある。
【００１２】なお、待機状態において、入力端子（Inpu
t）の値は、上記ハイとローの中間値を示したり、不定
値を示したりする場合も多い。
【００１３】
【発明が解決しようとする課題】ところで、従来は、
０．３５μｍ以上のチャネル長を持つトランジスタを集
積させるＬＳＩでは、トランジスタのリーク電流は、無
視できる程に小さく、従って、待機状態においては、こ
のリーク電流による定常的な消費電力量は、大きな問題
にはならなかった。
【００１４】しかし、近年になって、ＬＳＩのＭＯＳ型
トランジスタのチャネル長は０．２μｍ以下になってお
り、このような微細化傾向は、今後、益々進展すること
が予想される。
【００１５】従って、上記のリーク電流による定常的な
電力消費の問題を解決することが急務となっていた。ま
た、従来のＬＳＩでは、待機状態において、図１０に示
す入力端子（Input）の値は、上記ハイとローの中間値
を示したり、不定値を示したりする場合が多いので、こ
の時には、トランジスタＡ，Ｂには、不安定な貫通電流
が流れることになり、やはり無駄な電力消費をもたらす
といった問題点も有った。
【００１６】本発明は、以上のような従来のトランジス
タ回路における問題点に鑑みてなされたものであり、待
機時においてリーク電流等に起因する無駄な電力消費を
低減することができるトランジスタ回路を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】本発明では上記の課題を
解決するために、ＭＯＳトランジスタを使用し、電源電
圧を印加した状態で待機するトランジスタ回路におい
て、１つ以上の入力端子、出力端子、電源側端子、及
び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジ
スタと、Ｎ型トランジスタを備え、前記主回路に供給す
る電源電圧と同じ電源電圧を前記Ｐ型トランジスタのソ
ースに印加し、かつ前記主回路の動作をオンオフ制御す
るためのイネーブル端子に前記Ｐ型トランジスタのゲー
ト及び前記Ｎ型トランジスタのゲートを、前記主回路の
出力端子の少なくとも１つに前記Ｐ型トランジスタのド
レインを、前記主回路の接地側端子の少なくとも１つに
前記Ｎ型トランジスタのドレインをそれぞれ接続し、か
つ前記Ｎ型トランジスタのソースを接地し、かつ前記Ｎ
型トランジスタのチャネルを前記主回路に含まれるＭＯ
Ｓトランジスタのチャネル長よりも長く形成したことを
特徴とするトランジスタ回路が提供される。
【００１８】また、ＭＯＳトランジスタを使用し、電源
電圧を印加した状態で待機するトランジスタ回路におい
て、１つ以上の入力端子、出力端子、電源側端子、及
び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジ
スタと、Ｎ型トランジスタを備え、前記主回路に供給す
べき電源電圧を前記Ｐ型トランジスタのソースに印加
し、かつ前記Ｐ型トランジスタのドレインを前記主回路
の電源側端子の少なくとも１つに接続し、かつ前記主回
路の動作をオンオフ制御するためのイネーブル端子に前
記Ｐ型トランジスタのゲート及び前記Ｎ型トランジスタ
のゲートを、前記主回路の出力端子の少なくとも１つに
前記Ｎ型トランジスタのドレインをそれぞれ接続し、か
つ前記主回路の接地側端子の少なくとも１つ及び前記Ｎ
型トランジスタのソースを接地し、かつ前記Ｐ型トラン
ジスタのチャネルを前記主回路に含まれるＭＯＳトラン
ジスタのチャネル長よりも長く形成したことを特徴とす
るトランジスタ回路が提供される。
【００１９】さらに、ＭＯＳトランジスタを使用し、電
源電圧を印加した状態で待機するトランジスタ回路にお
いて、Ｐ型トランジスタのソースに電源電圧を印加し、
かつ前記Ｐ型トランジスタのゲートと第１のＮ型トラン
ジスタのゲート同士を接続した部位を入力端子とし、か
つ前記Ｐ型トランジスタのドレインと前記第１のＮ型ト
ランジスタのドレイン同士を接続した部位を出力端子と
する１つ以上の論理回路と、ドレインを前記論理回路の
任意の１つの前記第１のＮ型トランジスタのソースに接
続し、かつソースを接地し、かつゲートを前記論理回路
の動作をオンオフ制御するためのイネーブル端子とし、
かつチャネルを前記第１のＮ型トランジスタのチャネル
長よりも長く形成した第２のＮ型トランジスタとを具備
したことを特徴とするトランジスタ回路が提供される。
【００２０】また、ＭＯＳトランジスタを使用し、電源
電圧を印加した状態で待機するトランジスタ回路におい
て、第１のＰ型トランジスタのソースに電源電圧を印加
し、かつ前記第１のＰ型トランジスタのゲートと第１の
Ｎ型トランジスタのゲート同士を接続した部位を入力端
子とし、かつ前記第１のＰ型トランジスタのドレインと
前記第１のＮ型トランジスタのドレイン同士を接続した
部位を出力端子とする１つ以上の論理回路と、ドレイン
を前記論理回路の任意の１つの前記第１のＮ型トランジ
スタのソースに接続し、かつソースを接地し、かつゲー
トを前記論理回路の動作をオンオフ制御するためのイネ
ーブル端子とし、かつチャネルを前記第１のＮ型トラン
ジスタのチャネル長よりも長く形成した第２のＮ型トラ
ンジスタと、ソースに前記電源電圧を印加し、かつドレ
インを前記出力端子に、ゲートを前記イネーブル端子に
それぞれ接続した第２のＰ型トランジスタとを具備した
ことを特徴とするトランジスタ回路が提供される。
【００２１】さらに、ＭＯＳトランジスタを使用し、電
源電圧を印加した状態で待機するトランジスタ回路にお
いて、Ｎ型トランジスタのソースを接地し、かつ第１の
Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲ
ート同士を接続した部位を入力端子とし、かつ前記第１
のＰ型トランジスタのドレインと前記Ｎ型トランジスタ
のドレイン同士を接続した部位を出力端子とする１つ以
上の論理回路と、ドレインを前記論理回路の任意の１つ
の前記第１のＰ型トランジスタのソースに接続し、かつ
ソースに電源電圧を印加し、かつゲートを前記論理回路
の動作をオンオフ制御するためのイネーブル端子とし、
かつチャネルを前記第１のＰ型トランジスタのチャネル
長よりも長く形成した第２のＰ型トランジスタとを具備
したことを特徴とするトランジスタ回路が提供される。
【００２２】また、ＭＯＳトランジスタを使用し、電源
電圧を印加した状態で待機するトランジスタ回路におい
て、第１のＮ型トランジスタのソースを接地し、かつ第
１のＰ型トランジスタのゲートと前記第１のＮ型トラン
ジスタのゲート同士を接続した部位を入力端子とし、か
つ前記第１のＰ型トランジスタのドレインと前記第１の
Ｎ型トランジスタのドレイン同士を接続した部位を出力
端子とする１つ以上の論理回路と、ドレインを前記論理
回路の任意の１つの前記第１のＰ型トランジスタのソー
スに接続し、かつソースに電源電圧を印加し、かつゲー
トを前記論理回路の動作をオンオフ制御するためのイネ
ーブル端子とし、かつチャネルを前記第１のＰ型トラン
ジスタのチャネル長よりも長く形成した第２のＰ型トラ
ンジスタと、ソースを接地し、かつドレインを前記出力
端子に、ゲートを前記イネーブル端子にそれぞれ接続し
た第２のＮ型トランジスタとを具備したことを特徴とす
るトランジスタ回路。
【００２３】さらに、ＭＯＳトランジスタを使用し、電
源電圧を印加した状態で待機するトランジスタ回路にお
いて、第１と第２のＰ型トランジスタのソースに電源電
圧を印加し、かつ前記第１のＰ型トランジスタのゲート
と第１のＮ型トランジスタのゲート同士を接続した部位
を第１の入力端子とし、かつ前記第２のＰ型トランジス
タのゲートと第２のＮ型トランジスタのゲート同士を接
続した部位を第２の入力端子とし、かつ前記第１と第２
のＰ型トランジスタのドレインと前記第１のＮ型トラン
ジスタのドレイン同士を接続した部位を出力端子とし、
かつ前記第１のＮ型トランジスタのソースと前記第２の
Ｎ型トランジスタのドレインを接続した１つ以上の論理
回路と、ドレインを前記論理回路の任意の１つの前記第
２のＮ型トランジスタのソースに接続し、かつソースを
接地し、かつゲートを前記論理回路の動作をオンオフ制
御するためのイネーブル端子とし、かつチャネルを前記
第１及び第２のＮ型トランジスタのチャネル長よりも長
く形成した第３のＮ型トランジスタと、ソースに前記電
源電圧を印加し、かつドレインを前記出力端子に、ゲー
トを前記イネーブル端子にそれぞれ接続した第３のＰ型
トランジスタとを具備したことを特徴とするトランジス
タ回路が提供される。
【００２４】また、ＭＯＳトランジスタを使用し、電源
電圧を印加した状態で待機するトランジスタ回路におい
て、第１のＰ型トランジスタのソースに電源電圧を印加
し、かつ前記第１のＰ型トランジスタのゲートと第１の
Ｎ型トランジスタのゲート同士を接続した部位を第２の
入力端子とし、かつ前記第１のＰ型トランジスタのドレ
インと第２のＰ型トランジスタのソースを接続し、かつ
前記第２のＰ型トランジスタのゲートと第２のＮ型トラ
ンジスタのゲート同士を接続した部位を第１の入力端子
とし、かつ前記第１と第２のＮ型トランジスタのドレイ
ン同士と前記第２のＰ型トランジスタのドレインを接続
した部位を出力端子とし、かつ前記第１と第２のＮ型ト
ランジスタのソース同士を接続した１つ以上の論理回路
と、ドレインを前記論理回路の任意の１つの前記第１と
第２のＮ型トランジスタのソースに接続し、かつソース
を接地し、かつゲートを前記論理回路の動作をオンオフ
制御するためのイネーブル端子とし、かつチャネルを前
記第１及び第２のＮ型トランジスタのチャネル長よりも
長く形成した第３のＮ型トランジスタと、ソースに前記
電源電圧を印加し、かつドレインを前記出力端子に、ゲ
ートを前記イネーブル端子にそれぞれ接続した第３のＰ
型トランジスタとを具備したことを特徴とするトランジ
スタ回路が提供される。
【００２５】即ち、本発明では、電源電圧を印加した状
態で待機するタイプのＭＯＳトランジスタを使用した論
理部を含むトランジスタ回路において、複数の論理回路
（より具体的には、インバータ回路等）に使用されてい
るＭＯＳトランジスタよりもチャネル長の長いリーク電
流遮断用のＭＯＳトランジスタを、上記論理回路に（電
源電圧と接地間で）直列接続となるように設置し、回路
を動作させる時にのみ上記リーク電流遮断用のＭＯＳト
ランジスタを導通させ、回路を待機させる時には、非導
通とすることにより、（電源電圧と接地間の）上記論理
回路のリーク電流による無駄な電力消費を低減できるよ
うにしている。
【００２６】また、回路を動作させる時には影響せず、
回路を待機させる時にのみ、出力端子の電位を（中間電
位ではない）ハイまたはロー電位とすることができるＭ
ＯＳトランジスタを設置することにより、後段の待機型
回路のトランジスタ貫通電流による無駄な電力消費も低
減できるようにしている。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係るトランジスタ回路の回路構成を示す回路図であ
る。
【００２８】本実施の形態に係るトランジスタ回路は、
ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor ）トラン
ジスタを含むセル（ＣＥ１）（主回路）と、Ｐ型トラン
ジスタＣと、リーク電流遮断の役割を持つＮ型トランジ
スタＤとを備える。
【００２９】ここで、Ｐ型トランジスタＣ、Ｎ型トラン
ジスタＤは、いずれもＭＯＳ−ＦＥＴである。Ｐ型トラ
ンジスタＣのソースにはセル（ＣＥ１）の電源電圧（Vd
d）を印加し、ドレインはセル（ＣＥ１）の出力端子（O
utput）と、ゲートはＮ型トランジスタＤのゲート及び
後述するイネーブル端子（Enable）とそれぞれ接続して
いる。
【００３０】さらに、Ｎ型トランジスタＤのドレインは
セル（ＣＥ１）の接地側端子と接続し、ソースは接地し
ている。なお、セル（ＣＥ１）は、ショートチャネル型
のＭＯＳトランジスタを含んでいる回路とする。
【００３１】このショートチャネル型のＭＯＳトランジ
スタは、信号の伝播速度は非常に速いが、その反面、待
機状態ではない動作時点において図１０に示すリーク電
流（IL）が生じる。このリーク電流（IL）は、そのまま
では、待機状態でも生じるが、本実施の形態では、後述
する動作原理により、これを阻止している。
【００３２】上記のＮ型トランジスタＤのチャネル長
は、上記セル（ＣＥ１）に含まれるショートチャネル型
のＭＯＳトランジスタのチャネル長よりも十分に長くな
るように形成している。
【００３３】また、セル（ＣＥ１）は、複数のＭＯＳト
ランジスタの縦列接続（これは、一種の増幅器として機
能する）が可能であり、その場合には、リーク電流遮断
の役割を持つＮ型トランジスタＤのドレインは、対応す
る接地側端子を介して、そのいずれか１つと接続するこ
とができる。
【００３４】以下、本実施の形態に係るトランジスタ回
路の動作原理を説明する。本実施の形態に係るトランジ
スタ回路を動作状態とする場合には、イネーブル端子
（Enable）に電源電圧（Vdd）と等しいハイ電位を印加
する。
【００３５】動作状態、即ち、イネーブル端子（Enabl
e）に電源電圧（Vdd）と等しいハイ電位が印加された時
には、Ｐ型トランジスタＣはオフ状態、即ち、非導通状
態となり、出力端子（Output）に対して何の影響も与え
ない。
【００３６】また、Ｎ型トランジスタＤはオン状態、即
ち、導通状態となるので、セル（ＣＥ１）の接地側端子
が接地された状態となる。これにより、セル（ＣＥ１）
は、例えば、後述の図２で示すＮＡＮＤ回路や、図１０
に示す従来のインバータ回路と等価な回路となる。
【００３７】この時、この回路の入力端子（Input）に
は、Vdd側に等しいハイの電位か、または、設置側の電
位に等しいローの電位かいずれか一つの電位が信号とし
て到来し、この信号に対して、セル（ＣＥ１）による所
定の演算が実行されて、その結果が、出力端子（Outpu
t）に出力される。
【００３８】本実施の形態に係るトランジスタ回路を待
機状態とする時には、イネーブル端子（Enable）を接地
側電位と等しいロー電位とする。待機状態、即ち、イネ
ーブル端子（Enable）が接地側と等しいロー電位となっ
た時には、Ｐ型トランジスタＣはオン状態、即ち、導通
状態となり、出力端子（Output）はVdd側と同じハイ電
位となる。即ち、出力端子（Output）には、後段の回路
要素（図示は省略）に必要なハイ電位の電源電圧（Vd
d）が印加される。
【００３９】この時、Ｎ型トランジスタＤはオフ状態、
即ち、非導通状態となり、セル（ＣＥ１）は動作不可の
状態になると共に、Ｎ型トランジスタＤのチャネル長は
セル（ＣＥ１）に使用されているショートチャネル型の
ＭＯＳトランジスタのチャネル長よりも十分に長いの
で、図１０に示すようなリーク電流（IL）は遮断され
る。
【００４０】なお、本実施の形態は、後段の回路要素
が、電源を印加したままで待機するタイプであり、か
つ、この待機状態において、入力端子（Input）がVdd側
と同じハイ電位であることを要求するタイプの回路要素
である場合に使用することができる。
【００４１】また、図１に示す本実施の形態では、セル
（ＣＥ１）の入力端子(Input）は、符号Input-1,Input-
2で示される２端子となっているが、一般には、任意の
個数の入力端子を備えることが可能である。
【００４２】さらに、セル（ＣＥ１）の出力端子（Outp
ut）や、電源（Vdd）側端子、接地側端子についても、
一般には、任意の個数を備えることが可能である（本実
施の形態では、電源（Vdd）側端子も２端子としてい
る）。
【００４３】また、Ｐ型トランジスタＣはオプショナル
であり、省略することも可能である。図２は、本発明の
第１の実施の形態に係るトランジスタ回路の一般的なセ
ルの回路構成の１例を示す回路図である。
【００４４】図２に示すセル回路は、ソースに電源（Vd
d）を印加し、ドレインを出力端子（Output）に接続
し、ゲートにそれぞれ入力端子（Input-1），（Input-
2）を接続した並列接続のＰ型トランジスタＯ，Ｐと、
ドレインを出力端子（Output）に接続し、ソースを後述
するＮ型トランジスタＲのドレインと接続し、ゲートを
入力端子（Input-1 ）に接続したＮ型トランジスタＱ
と、ドレインをＮ型トランジスタＱのソースと接続し、
ソースを接地し、ゲートを入力端子（Input-2 ）に接続
したＮ型トランジスタＲを含む。
【００４５】図２に示すセル回路は、入力端子（Input-
1 ），（Input-2 ）に入力される信号に対してＮＡＮＤ
回路（ＮＡＮＤゲート）としての演算動作を実行し、そ
の演算結果を、出力端子（Output）に出力する。
【００４６】（第２の実施の形態）図３は、本発明の第
２の実施の形態に係るトランジスタ回路の回路構成を示
す回路図である。
【００４７】本実施の形態に係るトランジスタ回路は、
ＭＯＳ−ＦＥＴトランジスタを含むセル（ＣＥ２）（主
回路）と、リーク電流遮断の役割を持つＮ型トランジス
タＣ’と、Ｐ型トランジスタＤ’を備える。
【００４８】ここで、Ｎ型トランジスタＣ’、Ｐ型トラ
ンジスタＤ’は、いずれもＭＯＳ−ＦＥＴである。な
お、Ｎ型トランジスタＣ’のドレインは出力端子（Outp
ut）と接続し、ソースを接地している。
【００４９】また、Ｐ型トランジスタＤ’のソースは電
源（Vdd）と、ドレインは、セル（ＣＥ２）の電源側端
子にそれぞれ接続している。さらに、Ｎ型トランジスタ
Ｃ’及びＰ型トランジスタＤ’の各々のゲートは反イネ
ーブル端子（Enableバー）と接続している。
【００５０】さらに、Ｐ型トランジスタＤ’のチャネル
長は、セル（ＣＥ２）に含まれるショートチャネル型の
ＭＯＳトランジスタのチャネル長よりも十分に長くなる
ように形成している。
【００５１】以下、本実施の形態に係るトランジスタ回
路の動作原理を説明する。本実施の形態に係るトランジ
スタ回路を待機状態とはせずに、動作状態とする場合に
は、反イネーブル端子（Enableバー）を接地側電位と等
しいロー電位とする。
【００５２】動作状態、即ち、反イネーブル端子（Enab
leバー）が接地側と等しいロー電位となった時には、Ｎ
型トランジスタＣ’はオフ状態、即ち、非導通状態とな
り、出力端子（Output）に対して何の影響も与えない。
【００５３】また、Ｐ型トランジスタＤ’はオン状態、
即ち、導通状態となるので、セル（ＣＥ２）に電源電圧
（Vdd）が供給される状態となり、これにより、セル
（ＣＥ２）は、例えば、図２に示すＮＡＮＤ回路や、図
１０に示すインバータ回路と等価な回路となる。
【００５４】この時、この回路の入力端子（Input）に
は、Vdd側に等しいハイ電位か、または、設置側の電位
に等しいロー電位かいずれか１つの電位が信号として到
来し、この信号に対してセル（ＣＥ２）の所定の演算が
実行され、その結果が出力端子（Output）に出力され
る。
【００５５】本実施の形態に係るトランジスタ回路を待
機状態とする時には、反イネーブル端子（Enableバー）
をVdd側と等しいハイ電位とする。待機状態、即ち、反
イネーブル端子（Enableバー）がVdd側と同じハイ電位
となった時には、Ｎ型トランジスタＣ’はオン状態、即
ち、導通状態となり、出力端子（Output）は接地側と同
電位となる。即ち、出力端子（Output）は、後段の回路
要素（図示は省略）に必要なロー電位となる。
【００５６】この時、Ｐ型トランジスタＤ’はオフ状
態、即ち、非導通状態となり、セル（ＣＥ２）は動作不
可の状態になると共に、Ｐ型トランジスタＤ’のチャネ
ル長はＰ型トランジスタＡやＮ型トランジスタＢのチャ
ネル長よりも十分に長いので、図１０に示すようなリー
ク電流（IL）は遮断される。
【００５７】なお、本実施の形態は、後段の回路要素が
電源を印加したままで待機するタイプであり、かつ、こ
の待機状態において、入力端子が接地側と同じロー電位
であることを要求するタイプの回路要素である場合に使
用することができる。
【００５８】また、本実施の形態では、セル（ＣＥ２）
の入力端子(Input）は、１端子となっているが、一般に
は、任意の個数の入力端子を備えることが可能である。
さらに、セル（ＣＥ２）の出力端子（Output）や、電源
（Vdd）側端子、接地側端子についても、一般には、任
意の個数を備えることが可能である（本実施の形態で
は、電源（Vdd）側端子をＰ型トランジスタＤ’のドレ
インと接続された１端子のみとしている）。
【００５９】また、Ｎ型トランジスタＣ’はオプショナ
ルであり、省略することも可能である。 （第３の実施の形態）図４は、本発明の第３の実施の形
態に係るトランジスタ回路の回路構成を示す回路図であ
る。
【００６０】本実施の形態に係るトランジスタ回路は、
インバータ部を構成するＰ型トランジスタＡと、Ｎ型ト
ランジスタＢと、リーク電流遮断の役割を持つＮ型トラ
ンジスタＤを備える。
【００６１】ここで、Ｐ型トランジスタＡ、Ｎ型トラン
ジスタＢ、Ｎ型トランジスタＤは、いずれもＭＯＳ−Ｆ
ＥＴである。なお、インバータ部の入力端子（Input）
は、Ｐ型トランジスタＡとＮ型トランジスタＢのゲート
同士を接続した部位であり、出力端子（Output）は、Ｐ
型トランジスタＡとＮ型トランジスタＢのドレイン同士
を接続した部位である。
【００６２】また、インバータ部の電源電圧（Vdd）
は、Ｐ型トランジスタＡのソースに供給している。さら
に、Ｎ型トランジスタＢのソースとＮ型トランジスタＤ
のドレインを接続しており、Ｎ型トランジスタＤのソー
スを接地している。
【００６３】なお、Ｐ型トランジスタＡとＮ型トランジ
スタＢは、ショートチャネル型のトランジスタであり、
信号の伝播速度は非常に速いが、その反面、待機状態で
はない動作時点において図１０に示すリーク電流（IL）
が生じる。このリーク電流（IL）は、そのままでは、待
機状態でも生じるが、本実施の形態では、後述する動作
原理により、これを阻止している。
【００６４】Ｎ型トランジスタＤのチャネル長は、Ｐ型
トランジスタＡ及びＮ型トランジスタＢのそれぞれのチ
ャネル長よりも十分に長くなるように形成している。ま
た、インバータ部は、複数の縦列接続（これは、一種の
増幅器として機能する）が可能であり、その場合には、
リーク電流遮断の役割を持つＮ型トランジスタＤは、そ
のいずれか１つのインバータ部と接続することができ
る。
【００６５】以下、本実施の形態に係るトランジスタ回
路の動作原理を説明する。本実施の形態に係るトランジ
スタ回路を待機状態とはせずに、動作状態とする場合に
は、イネーブル端子（Enable）に電源電圧（Vdd）と等
しいハイ電位を印加する。
【００６６】これにより、Ｎ型トランジスタＤはオン状
態、即ち、導通状態となるので、Ｎ型トランジスタＢの
ソースが接地された状態となる。これにより、Ｐ型トラ
ンジスタＡとＮ型トランジスタＢを含むインバータ部
は、図１０に示す従来のインバータ回路と等価な回路と
なる。
【００６７】この回路の入力端子（Input）には、Vdd側
に等しいハイの電位か、または、設置側の電位に等しい
ローの電位かいずれか１つの電位が信号として到来す
る。入力端子（Input）がハイ電位である時には、Ｎ型
のトランジスタＢがオン状態で、かつＰ型のトランジス
タＡがオフ状態となり、出力端子（Output）には、接地
側の電位に等しいロー電位が出力される。逆に、入力端
子（Input）がロー電位である時には、Ｐ型のトランジ
スタＡがオン状態、かつＮ型のトランジスタＢがオフ状
態となり、出力端子（Output）には、電圧値（Vdd）に
等しいハイ電位が出力される。
【００６８】本実施の形態に係るトランジスタ回路を待
機状態とする時には、イネーブル端子（Enable）を接地
側電位と等しいロー電位とする。これにより、Ｎ型トラ
ンジスタＤはオフ状態、即ち、非導通状態となり、イン
バータ部は動作不可の状態になると共に、Ｎ型トランジ
スタＤのチャネル長はＰ型トランジスタＡやＮ型トラン
ジスタＢのチャネル長よりも十分に長いので、図１０に
示すようなリーク電流（IL）は遮断される。
【００６９】（第４の実施の形態）図５は、本発明の第
４の実施の形態に係るトランジスタ回路の回路構成を示
す回路図である。
【００７０】本実施の形態に係るトランジスタ回路は、
第１の実施の形態に係るトランジスタ回路と比較して、
Ｐ型トランジスタＣが追加されているだけであり、その
他は、第１の実施の形態に係るトランジスタ回路と同じ
である。
【００７１】ここで、Ｐ型トランジスタＣは、ＭＯＳ−
ＦＥＴである。なお、Ｐ型トランジスタＣのソースはイ
ンバータ部の電源電圧（Vdd）と、ドレインは出力端子
（Output）にそれぞれ接続している。
【００７２】さらに、Ｐ型トランジスタＣのゲートはイ
ネーブル端子（Enable）と接続している。また、Ｎ型ト
ランジスタＤのチャネル長は、Ｐ型トランジスタＡ及び
Ｎ型トランジスタＢのそれぞれのチャネル長よりも十分
に長くなるように形成している。
【００７３】以下、本実施の形態に係るトランジスタ回
路の動作原理を説明する。本実施の形態に係るトランジ
スタ回路の動作は、前述の第１の実施の形態に係るトラ
ンジスタ回路の動作に、Ｐ型トランジスタＣの動作を付
加したものとなる。
【００７４】動作状態、即ち、イネーブル端子（Enabl
e）に電源電圧（Vdd）と等しいハイ電位が印加された時
には、Ｐ型トランジスタＣはオフ状態、即ち、非導通状
態となり、出力端子（Output）に対して何の影響も与え
ない。
【００７５】待機状態、即ち、イネーブル端子（Enabl
e）が接地側と同電位となった時には、Ｐ型トランジス
タＣはオン状態、即ち、導通状態となり、出力端子（Ou
tput）はVdd側と同じハイ電位となる。即ち、出力端子
（Output）には、後段の回路要素（図示は省略）に必要
な電源電圧（Vdd）が印加される。
【００７６】本実施の形態は、後段の回路要素が電源を
印加したままで待機するタイプであり、かつ、この待機
状態において、入力端子がVdd側と同じハイ電位である
ことを要求するタイプの回路要素である場合に使用する
ことができる。
【００７７】（第５の実施の形態）図６は、本発明の第
５の実施の形態に係るトランジスタ回路の回路構成を示
す回路図である。
【００７８】本実施の形態に係るトランジスタ回路は、
インバータ部を構成するＰ型トランジスタＡと、Ｎ型ト
ランジスタＢと、リーク電流遮断の役割を持つＰ型トラ
ンジスタＤ’を備える。
【００７９】ここで、Ｐ型トランジスタＡ、Ｎ型トラン
ジスタＢ、Ｐ型トランジスタＤ’は、ＭＯＳ−ＦＥＴで
ある。なお、インバータ部の入力端子（Input）は、Ｐ
型トランジスタＡとＮ型トランジスタＢのゲート同士を
接続した部位であり、出力端子（Output）は、Ｐ型トラ
ンジスタＡとＮ型トランジスタＢのドレイン同士を接続
した部位である。
【００８０】また、インバータ部の電源電圧（Vdd）は
Ｐ型トランジスタＤ’のソースに、Ｐ型トランジスタ
Ｄ’のドレインはＰ型トランジスタＡのソースとそれぞ
れ接続している。
【００８１】さらに、Ｎ型トランジスタＢのソースは接
地している。なお、Ｐ型トランジスタＡとＮ型トランジ
スタＢは、ショートチャネル型のトランジスタであり、
信号の伝播速度は非常に速いが、その反面、待機状態で
はない動作時点において図５に示すリーク電流（IL）が
生じる。このリーク電流（IL）は、そのままでは、待機
状態でも生じるが、本実施の形態では、後述する動作原
理により、これを阻止している。
【００８２】Ｐ型トランジスタＤ’のチャネル長は、Ｐ
型トランジスタＡ及びＮ型トランジスタＢのそれぞれの
チャネル長よりも十分に長くなるように形成している。
また、インバータ部は、複数の縦列接続（これは、一種
の増幅器として機能する）が可能であり、その場合に
は、リーク電流遮断の役割を持つＰ型トランジスタＤ’
は、そのいずれか１つのインバータ部とVdd側との間に
介在させることができる。
【００８３】以下、本実施の形態に係るトランジスタ回
路の動作原理を説明する。本実施の形態に係るトランジ
スタ回路を待機状態とはせずに、動作状態とする場合に
は、反イネーブル端子（Enableバー）を接地側電位と等
しいロー電位とする。
【００８４】これにより、Ｐ型トランジスタＤ’はオン
状態、即ち、導通状態となるので、Ｐ型トランジスタＡ
のソースに電源電圧（Vdd）が印加される状態となる。
これにより、Ｐ型トランジスタＡとＮ型トランジスタＢ
を含むインバータ部は、図１０に示すインバータ回路と
等価な回路となる。
【００８５】この回路の入力端子（Input）には、Vdd側
に等しいハイ電位か、または、設置側の電位に等しいロ
ー電位かいずれか１つの電位が信号として到来する。入
力端子（Input）がハイ電位である時には、Ｎ型のトラ
ンジスタＢがオン状態で、かつＰ型のトランジスタＡが
オフ状態となり、出力端子（Output）には、接地側の電
位に等しいロー電位が出力される。逆に、入力端子（In
put）がロー電位である時には、Ｐ型のトランジスタＡ
がオン状態、かつＮ型のトランジスタＢがオフ状態とな
り、出力端子（Output）には、電圧値（Vdd）に等しい
ハイ電位が出力される。
【００８６】本実施の形態に係るトランジスタ回路を待
機状態とする時には、反イネーブル端子（Enableバー）
をVdd側と等しいハイ電位とする。これにより、Ｐ型ト
ランジスタＤ’はオフ状態、即ち、非導通状態となり、
インバータ部は動作不可の状態になると共に、Ｐ型トラ
ンジスタＤ’のチャネル長はＰ型トランジスタＡやＮ型
トランジスタＢのチャネル長よりも十分に長いので、図
１０に示すようなリーク電流（IL）は遮断される。
【００８７】（第６の実施の形態）図７は、本発明の第
６の実施の形態に係るトランジスタ回路の回路構成を示
す回路図である。
【００８８】本実施の形態に係るトランジスタ回路は、
第３の実施の形態に係るトランジスタ回路と比較して、
Ｎ型トランジスタＣ’が追加されているだけであり、そ
の他は、第３の実施の形態に係るトランジスタ回路と同
じである。
【００８９】ここで、Ｎ型トランジスタＣ’は、ＭＯＳ
−ＦＥＴである。なお、Ｎ型トランジスタＣ’のドレイ
ンは出力端子（Output）と接続し、ソースは接地してい
る。
【００９０】さらに、Ｎ型トランジスタＣ’のゲート及
びＰ型トランジスタＤ’の各々のゲートは反イネーブル
端子（Enableバー）と接続している。また、Ｐ型トラン
ジスタＤ’のチャネル長は、Ｐ型トランジスタＡ及びＮ
型トランジスタＢのそれぞれのチャネル長よりも十分に
長くなるように形成している。
【００９１】以下、本実施の形態に係るトランジスタ回
路の動作原理を説明する。本実施の形態に係るトランジ
スタ回路の動作は、前述の第３の実施の形態に係るトラ
ンジスタ回路の動作に、Ｎ型トランジスタＣ’の動作を
付加したものとなる。
【００９２】動作状態、即ち、反イネーブル端子（Enab
leバー）が接地側と等しいロー電位となった時には、Ｎ
型トランジスタＣ’はオフ状態、即ち、非導通状態とな
り、出力端子（Output）に対して何の影響も与えない。
【００９３】待機状態、即ち、反イネーブル端子（Enab
leバー）がVdd側と同じハイ電位となった時には、Ｎ型
トランジスタＣ’はオン状態、即ち、導通状態となり、
出力端子（Output）は接地側と同電位となる。即ち、出
力端子（Output）は、後段の回路要素（図示は省略）に
必要なロー電位となる。
【００９４】本実施の形態は、後段の回路要素が電源を
印加したままで待機するタイプであり、かつ、この待機
状態において、入力端子が接地側と同じロー電位である
ことを要求するタイプの回路要素である場合に使用する
ことができる。
【００９５】（第７の実施の形態）図８は、本発明の第
７の実施の形態に係るトランジスタ回路の回路構成を示
す回路図である。
【００９６】本実施の形態に係るトランジスタ回路の回
路構成は、図１に示す本発明の第１の実施の形態に係る
トランジスタ回路のセル（ＣＥ１）が、具体的に図２に
示すＮＡＮＤ回路と置き換わった構成を持つ。
【００９７】また、Ｎ型トランジスタＤのチャネル長
は、Ｐ型トランジスＯ，Ｐ及びＮ型トランジスタＱ，Ｒ
のそれぞれのチャネル長よりも十分に長くなるように形
成している。
【００９８】従って、その動作は、図１に示す本発明の
第１の実施の形態に係るトランジスタ回路のセル（ＣＥ
１）の動作を、図２に示すＮＡＮＤ回路に置き換えたも
のとなる。
【００９９】（第８の実施の形態）図９は、本発明の第
８の実施の形態に係るトランジスタ回路の回路構成を示
す回路図である。
【０１００】本実施の形態に係るトランジスタ回路の回
路構成は、図１に示す本発明の第１の実施の形態に係る
トランジスタ回路のセル（ＣＥ１）が、ＮＯＲ回路と置
き換わった構成を持つ。
【０１０１】従って、その動作は、図１に示す本発明の
第１の実施の形態に係るトランジスタ回路のセル（ＣＥ
１）の動作を、Ｐ型トランジスタＨ，Ｉと、Ｎ型トラン
ジスタＪ，Ｋを含むＮＯＲ回路に置き換えたものとな
る。
【０１０２】ここで、トランジスタＨ，Ｉ，Ｊ，Ｋは、
ＭＯＳ−ＦＥＴである。Ｐ型トランジスタＨのソースは
電源（Ｖｄｄ）と、ドレインは後続するＰ型トランジス
タＩのソースと、ゲートは入力端子（Input-2 ）とそれ
ぞれ接続している。
【０１０３】また、Ｐ型トランジスタＩのソースはＰ型
トランジスタＨのドレインと、ドレインは出力端子（Ou
tput）と、ゲートは入力端子（Input-1 ）とそれぞれ接
続している。
【０１０４】Ｎ型トランジスタＪのドレインは出力端子
（Output）と、ソースは後続するＮ型トランジスタＤの
ドレインと、ゲートは入力端子（Input-2 ）とそれぞれ
接続している。
【０１０５】また、Ｎ型トランジスタＫのドレインは出
力端子（Output）と、ソースは後続するＮ型トランジス
タＤのドレインと、ゲートは入力端子（Input-1 ）とそ
れぞれ接続している。
【０１０６】さらに、Ｎ型トランジスタＤのチャネル長
は、Ｐ型トランジスタＨ，Ｉ及びＮ型トランジスタＪ，
Ｋのそれぞれのチャネル長よりも十分に長くなるように
形成している。
【０１０７】なお、上記の各実施の形態に係るトランジ
スタ回路では、セルを構成する回路として、インバータ
回路，ＮＡＮＤ回路，ＮＯＲ回路を用いた例を説明した
が、ＡＮＤ，ＯＲ，ＥＸＣＬＵＳＩＶＥ−ＯＲ，ＦＬＩ
Ｐ−ＦＬＯＰ等の回路素子や、ＲＯＭ，ＲＡＭ，ＰＬＡ
Ｔ等の回路素子を用いても、同様に、本発明を適用した
回路を構成することができる。
【０１０８】
【発明の効果】以上に説明したとおり、本発明では、電
源電圧を印加した状態で待機するタイプのＭＯＳトラン
ジスタを使用したセルを含むトランジスタ回路におい
て、上記セルに使用されているＭＯＳトランジスタより
もチャネル長の長いリーク電流遮断用のＭＯＳトランジ
スタを、上記セルと（電源電圧と接地間で）直列接続と
なるように追加的に設置し、該トランジスタ回路を動作
させる時にのみ上記リーク電流遮断用のＭＯＳトランジ
スタを導通させ、該トランジスタ回路を待機させる時に
は、非導通となるように構成したので、（電源電圧と接
地間の）上記セルのリーク電流による無駄な電力消費を
低減することができる。
【０１０９】また、該トランジスタ回路を動作させる時
には影響せず、該トランジスタ回路を待機させる時にの
み、出力端子の電位を（中間電位ではない）ハイまたは
ロー電位とすることができるＭＯＳトランジスタを設置
したので、後段の待機型回路のトランジスタ貫通電流に
よる無駄な電力消費も低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るトランジスタ
回路の回路構成を示す回路図である。
【図２】本発明の第１の実施の形態に係るトランジスタ
回路の一般的なセルの回路構成の１例を示す回路図であ
る。
【図３】本発明の第２の実施の形態に係るトランジスタ
回路の回路構成を示す回路図である。
【図４】本発明の第３の実施の形態に係るトランジスタ
回路の回路構成を示す回路図である。
【図５】本発明の第４の実施の形態に係るトランジスタ
回路の回路構成を示す回路図である。
【図６】本発明の第５の実施の形態に係るトランジスタ
回路の回路構成を示す回路図である。
【図７】本発明の第６の実施の形態に係るトランジスタ
回路の回路構成を示す回路図である。
【図８】本発明の第７の実施の形態に係るトランジスタ
回路の回路構成を示す回路図である。
【図９】本発明の第８の実施の形態に係るトランジスタ
回路の回路構成を示す回路図である。
【図１０】従来のトランジスタ回路の１例である標準的
なインバータ回路を示す回路図である。
【符号の説明】
Ａ，Ｃ，Ｄ’，Ｏ，Ｐ，Ｈ，Ｉ……Ｐ型トランジスタ、
Ｂ，Ｄ，Ｃ’，Ｑ，Ｒ，Ｊ，Ｋ……Ｎ型トランジスタ、
ＣＥ１，ＣＥ２……セル、IL……リーク電流、Vdd……
電源電圧、Input，Input-1 ，Input-2 ……入力端子、O
utput……出力端子、Enable……イネーブル端子、Enabl
eバー……反イネーブル端子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AB03 AB04 AB06 AB07 AC03 BD10 5J056 AA03 BB17 BB19 BB49 CC00 DD13 DD28 DD29 EE11 EE12 EE13 EE14 FF07 FF08 FF09 GG01 GG14 HH02 5J091 AA01 AA18 AA24 AA46 AA51 AA66 CA36 CA81 FA04 FA10 FA18 HA10 HA16 HA17 HA40 KA04 KA12 KA25 KA33 KA47 MA19 MA21 TA01 UW09 5J092 AA01 AA18 AA24 AA46 AA51 AA66 CA36 CA81 FA04 FA10 FA18 GR05 GR09 HA10 HA16 HA17 HA40 KA04 KA12 KA25 KA33 KA47 MA19 MA21 TA01 VL01 VL02 VL06

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳトランジスタを使用し、電源電圧
    を印加した状態で待機するトランジスタ回路において、 １つ以上の入力端子、出力端子、電源側端子、及び、Ｍ
    ＯＳトランジスタを含む主回路と、Ｐ型トランジスタ
    と、Ｎ型トランジスタを備え、 前記主回路に供給する電源電圧と同じ電源電圧を前記Ｐ
    型トランジスタのソースに印加し、かつ前記主回路の動
    作をオンオフ制御するためのイネーブル端子に前記Ｐ型
    トランジスタのゲート及び前記Ｎ型トランジスタのゲー
    トを、前記主回路の出力端子の少なくとも１つに前記Ｐ
    型トランジスタのドレインを、前記主回路の接地側端子
    の少なくとも１つに前記Ｎ型トランジスタのドレインを
    それぞれ接続し、かつ前記Ｎ型トランジスタのソースを
    接地し、かつ前記Ｎ型トランジスタのチャネルを前記主
    回路に含まれるＭＯＳトランジスタのチャネル長よりも
    長く形成したこと、 を特徴とするトランジスタ回路。
  2. 【請求項２】 ＭＯＳトランジスタを使用し、電源電圧
    を印加した状態で待機するトランジスタ回路において、 １つ以上の入力端子、出力端子、電源側端子、及び、Ｍ
    ＯＳトランジスタを含む主回路と、Ｐ型トランジスタ
    と、Ｎ型トランジスタを備え、 前記主回路に供給すべき電源電圧を前記Ｐ型トランジス
    タのソースに印加し、かつ前記Ｐ型トランジスタのドレ
    インを前記主回路の電源側端子の少なくとも１つに接続
    し、かつ前記主回路の動作をオンオフ制御するためのイ
    ネーブル端子に前記Ｐ型トランジスタのゲート及び前記
    Ｎ型トランジスタのゲートを、前記主回路の出力端子の
    少なくとも１つに前記Ｎ型トランジスタのドレインをそ
    れぞれ接続し、かつ前記主回路の接地側端子の少なくと
    も１つ及び前記Ｎ型トランジスタのソースを接地し、か
    つ前記Ｐ型トランジスタのチャネルを前記主回路に含ま
    れるＭＯＳトランジスタのチャネル長よりも長く形成し
    たこと、 を特徴とするトランジスタ回路。
  3. 【請求項３】 ＭＯＳトランジスタを使用し、電源電圧
    を印加した状態で待機するトランジスタ回路において、 Ｐ型トランジスタのソースに電源電圧を印加し、かつ前
    記Ｐ型トランジスタのゲートと第１のＮ型トランジスタ
    のゲート同士を接続した部位を入力端子とし、かつ前記
    Ｐ型トランジスタのドレインと前記第１のＮ型トランジ
    スタのドレイン同士を接続した部位を出力端子とする１
    つ以上の論理回路と、 ドレインを前記論理回路の任意の１つの前記第１のＮ型
    トランジスタのソースに接続し、かつソースを接地し、
    かつゲートを前記論理回路の動作をオンオフ制御するた
    めのイネーブル端子とし、かつチャネルを前記第１のＮ
    型トランジスタのチャネル長よりも長く形成した第２の
    Ｎ型トランジスタと、 を具備したことを特徴とするトランジスタ回路。
  4. 【請求項４】 ＭＯＳトランジスタを使用し、電源電圧
    を印加した状態で待機するトランジスタ回路において、 第１のＰ型トランジスタのソースに電源電圧を印加し、
    かつ前記第１のＰ型トランジスタのゲートと第１のＮ型
    トランジスタのゲート同士を接続した部位を入力端子と
    し、かつ前記第１のＰ型トランジスタのドレインと前記
    第１のＮ型トランジスタのドレイン同士を接続した部位
    を出力端子とする１つ以上の論理回路と、 ドレインを前記論理回路の任意の１つの前記第１のＮ型
    トランジスタのソースに接続し、かつソースを接地し、
    かつゲートを前記論理回路の動作をオンオフ制御するた
    めのイネーブル端子とし、かつチャネルを前記第１のＮ
    型トランジスタのチャネル長よりも長く形成した第２の
    Ｎ型トランジスタと、 ソースに前記電源電圧を印加し、かつドレインを前記出
    力端子に、ゲートを前記イネーブル端子にそれぞれ接続
    した第２のＰ型トランジスタと、 を具備したことを特徴とするトランジスタ回路。
  5. 【請求項５】 ＭＯＳトランジスタを使用し、電源電圧
    を印加した状態で待機するトランジスタ回路において、 Ｎ型トランジスタのソースを接地し、かつ第１のＰ型ト
    ランジスタのゲートと前記Ｎ型トランジスタのゲート同
    士を接続した部位を入力端子とし、かつ前記第１のＰ型
    トランジスタのドレインと前記Ｎ型トランジスタのドレ
    イン同士を接続した部位を出力端子とする１つ以上の論
    理回路と、 ドレインを前記論理回路の任意の１つの前記第１のＰ型
    トランジスタのソースに接続し、かつソースに電源電圧
    を印加し、かつゲートを前記論理回路の動作をオンオフ
    制御するためのイネーブル端子とし、かつチャネルを前
    記第１のＰ型トランジスタのチャネル長よりも長く形成
    した第２のＰ型トランジスタと、 を具備したことを特徴とするトランジスタ回路。
  6. 【請求項６】 ＭＯＳトランジスタを使用し、電源電圧
    を印加した状態で待機するトランジスタ回路において、 第１のＮ型トランジスタのソースを接地し、かつ第１の
    Ｐ型トランジスタのゲートと前記第１のＮ型トランジス
    タのゲート同士を接続した部位を入力端子とし、かつ前
    記第１のＰ型トランジスタのドレインと前記第１のＮ型
    トランジスタのドレイン同士を接続した部位を出力端子
    とする１つ以上の論理回路と、 ドレインを前記論理回路の任意の１つの前記第１のＰ型
    トランジスタのソースに接続し、かつソースに電源電圧
    を印加し、かつゲートを前記論理回路の動作をオンオフ
    制御するためのイネーブル端子とし、かつチャネルを前
    記第１のＰ型トランジスタのチャネル長よりも長く形成
    した第２のＰ型トランジスタと、 ソースを接地し、かつドレインを前記出力端子に、ゲー
    トを前記イネーブル端子にそれぞれ接続した第２のＮ型
    トランジスタと、 を具備したことを特徴とするトランジスタ回路。
  7. 【請求項７】 ＭＯＳトランジスタを使用し、電源電圧
    を印加した状態で待機するトランジスタ回路において、 第１と第２のＰ型トランジスタのソースに電源電圧を印
    加し、かつ前記第１のＰ型トランジスタのゲートと第１
    のＮ型トランジスタのゲート同士を接続した部位を第１
    の入力端子とし、かつ前記第２のＰ型トランジスタのゲ
    ートと第２のＮ型トランジスタのゲート同士を接続した
    部位を第２の入力端子とし、かつ前記第１と第２のＰ型
    トランジスタのドレインと前記第１のＮ型トランジスタ
    のドレイン同士を接続した部位を出力端子とし、かつ前
    記第１のＮ型トランジスタのソースと前記第２のＮ型ト
    ランジスタのドレインを接続した１つ以上の論理回路
    と、 ドレインを前記論理回路の任意の１つの前記第２のＮ型
    トランジスタのソースに接続し、かつソースを接地し、
    かつゲートを前記論理回路の動作をオンオフ制御するた
    めのイネーブル端子とし、かつチャネルを前記第１及び
    第２のＮ型トランジスタのチャネル長よりも長く形成し
    た第３のＮ型トランジスタと、 ソースに前記電源電圧を印加し、かつドレインを前記出
    力端子に、ゲートを前記イネーブル端子にそれぞれ接続
    した第３のＰ型トランジスタと、を具備したことを特徴
    とするトランジスタ回路。
  8. 【請求項８】 ＭＯＳトランジスタを使用し、電源電圧
    を印加した状態で待機するトランジスタ回路において、 第１のＰ型トランジスタのソースに電源電圧を印加し、
    かつ前記第１のＰ型トランジスタのゲートと第１のＮ型
    トランジスタのゲート同士を接続した部位を第２の入力
    端子とし、かつ前記第１のＰ型トランジスタのドレイン
    と第２のＰ型トランジスタのソースを接続し、かつ前記
    第２のＰ型トランジスタのゲートと第２のＮ型トランジ
    スタのゲート同士を接続した部位を第１の入力端子と
    し、かつ前記第１と第２のＮ型トランジスタのドレイン
    同士と前記第２のＰ型トランジスタのドレインを接続し
    た部位を出力端子とし、かつ前記第１と第２のＮ型トラ
    ンジスタのソース同士を接続した１つ以上の論理回路
    と、 ドレインを前記論理回路の任意の１つの前記第１と第２
    のＮ型トランジスタのソースに接続し、かつソースを接
    地し、かつゲートを前記論理回路の動作をオンオフ制御
    するためのイネーブル端子とし、かつチャネルを前記第
    １及び第２のＮ型トランジスタのチャネル長よりも長く
    形成した第３のＮ型トランジスタと、 ソースに前記電源電圧を印加し、かつドレインを前記出
    力端子に、ゲートを前記イネーブル端子にそれぞれ接続
    した第３のＰ型トランジスタと、 を具備したことを特徴とするトランジスタ回路。
JP2000343330A 2000-09-18 2000-11-10 Ｍｏｓトランジスタ回路 Expired - Lifetime JP4366858B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000343330A JP4366858B2 (ja) 2000-09-18 2000-11-10 Ｍｏｓトランジスタ回路
US09/953,907 US6759701B2 (en) 2000-09-18 2001-09-18 Transistor circuit

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000-281496 2000-09-18
JP2000281496 2000-09-18
JP2000343330A JP4366858B2 (ja) 2000-09-18 2000-11-10 Ｍｏｓトランジスタ回路

Publications (3)

Publication Number Publication Date
JP2002164775A true JP2002164775A (ja) 2002-06-07
JP2002164775A5 JP2002164775A5 (ja) 2007-03-15
JP4366858B2 JP4366858B2 (ja) 2009-11-18

Family

ID=26600101

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000343330A Expired - Lifetime JP4366858B2 (ja) 2000-09-18 2000-11-10 Ｍｏｓトランジスタ回路

Country Status (2)

Country Link
US (1) US6759701B2 (ja)
JP (1) JP4366858B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329416A (ja) * 2006-06-09 2007-12-20 Toshiba Corp 半導体装置
JP2009010980A (ja) * 2008-08-18 2009-01-15 Renesas Technology Corp 半導体集積回路
JP2010161438A (ja) * 2009-01-06 2010-07-22 Epson Toyocom Corp 圧電発振器
JP2012105306A (ja) * 2011-12-19 2012-05-31 National Institute Of Advanced Industrial & Technology 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
JP2022047011A (ja) * 2020-09-11 2022-03-24 株式会社東芝 半導体装置
JP2023174194A (ja) * 2022-05-27 2023-12-07 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109961B2 (en) * 2002-03-13 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Electric circuit, latch circuit, display apparatus and electronic equipment
JP3928937B2 (ja) * 2002-05-24 2007-06-13 シャープ株式会社 半導体集積回路
US7327169B2 (en) 2002-09-25 2008-02-05 Semiconductor Energy Laboratory Co., Ltd. Clocked inverter, NAND, NOR and shift register
KR101103375B1 (ko) 2004-06-14 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 시프트 레지스터
US7688107B2 (en) * 2005-04-19 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Shift register, display device, and electronic device
EP1717783B1 (en) * 2005-04-28 2015-06-03 Semiconductor Energy Laboratory Co., Ltd. Data latch circuit, driving method of the data latch circuit, and display device
US7483013B2 (en) * 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
US7397271B2 (en) * 2005-08-19 2008-07-08 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
KR20180106493A (ko) * 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치
KR102907448B1 (ko) 2021-11-11 2026-01-02 삼성전자주식회사 파워 스위치 회로 및 이를 포함하는 비휘발성 메모리 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4402322A (en) * 1981-03-25 1983-09-06 Medtronic, Inc. Pacer output circuit
US4385245A (en) * 1981-06-01 1983-05-24 Motorola, Inc. MOS Power-on reset circuit
JPS62195922A (ja) * 1986-02-24 1987-08-29 Hitachi Ltd 半導体集積回路装置
US4731553A (en) * 1986-09-30 1988-03-15 Texas Instruments Incorporated CMOS output buffer having improved noise characteristics
US5361033A (en) * 1991-07-25 1994-11-01 Texas Instruments Incorporated On chip bi-stable power-spike detection circuit
US5311082A (en) * 1991-12-17 1994-05-10 National Semiconductor Corporation CMOS to ECL level translator
US5298816A (en) * 1993-03-30 1994-03-29 Kaplinsky Cecil H Write circuit for CMOS latch and memory systems
JP3561012B2 (ja) * 1994-11-07 2004-09-02 株式会社ルネサステクノロジ 半導体集積回路装置
TW382164B (en) * 1996-04-08 2000-02-11 Hitachi Ltd Semiconductor IC device with tunnel current free MOS transistors for power supply intercept of main logic
US6147511A (en) * 1996-05-28 2000-11-14 Altera Corporation Overvoltage-tolerant interface for integrated circuits
US6211704B1 (en) * 1996-07-24 2001-04-03 Hyundai Electronics Industries Co., Ltd. Asynchronous sensing differential logic (ASDL) circuit
JP3672384B2 (ja) * 1996-07-24 2005-07-20 沖電気工業株式会社 センス回路
KR100234700B1 (ko) * 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US5912853A (en) * 1996-12-03 1999-06-15 Cirrus Logic, Inc. Precision sense amplifiers and memories, systems and methods using the same
KR100240423B1 (ko) * 1997-02-05 2000-01-15 윤종용 반도체 장치의 레벨 검출 회로
US5943565A (en) * 1997-09-05 1999-08-24 Advanced Micro Devices, Inc. CMOS processing employing separate spacers for independently optimized transistor performance
US5929662A (en) * 1997-11-04 1999-07-27 Motorola, Inc. Analog comparator and method
KR100252844B1 (ko) * 1998-02-12 2000-04-15 김영환 스탠바이전류 감소회로
JP3680594B2 (ja) * 1998-11-10 2005-08-10 株式会社日立製作所 半導体集積回路
JP4030213B2 (ja) * 1999-02-22 2008-01-09 株式会社ルネサステクノロジ 半導体回路装置
US6239630B1 (en) * 1999-07-23 2001-05-29 Analog Devices Inc CMOS-compatible power-on reset circuit
FR2797086B1 (fr) * 1999-07-30 2001-10-12 St Microelectronics Sa Cellule logique a programmation unique

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329416A (ja) * 2006-06-09 2007-12-20 Toshiba Corp 半導体装置
JP2009010980A (ja) * 2008-08-18 2009-01-15 Renesas Technology Corp 半導体集積回路
JP2010161438A (ja) * 2009-01-06 2010-07-22 Epson Toyocom Corp 圧電発振器
JP2012105306A (ja) * 2011-12-19 2012-05-31 National Institute Of Advanced Industrial & Technology 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
JP2022047011A (ja) * 2020-09-11 2022-03-24 株式会社東芝 半導体装置
JP7332556B2 (ja) 2020-09-11 2023-08-23 株式会社東芝 半導体装置
JP2023174194A (ja) * 2022-05-27 2023-12-07 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US6759701B2 (en) 2004-07-06
US20020047733A1 (en) 2002-04-25
JP4366858B2 (ja) 2009-11-18

Similar Documents

Publication Publication Date Title
CN101278248B (zh) 具有电流泄漏减小设计的半导体集成电路
JP2002164775A (ja) トランジスタ回路
JP3107545B2 (ja) 低電力ｃｍｏｓ回路
US10158354B2 (en) Apparatus with electronic circuitry having reduced leakage current and associated methods
CN110134175B (zh) 基准电压电路以及半导体装置
US20060071686A1 (en) Level shifter without dc current flow
US11050424B1 (en) Current-mirror based level shifter circuit and methods for implementing the same
CN108334153A (zh) 一种电流镜电路
CN1652465B (zh) 通过体偏压调节器减小的栅极电压限制
JP2003295957A (ja) 基準電圧回路および電子機器
JPH10163826A (ja) Ｃｍｏｓインバータの駆動方法及びシュミットトリガ回路
JP2001102917A (ja) 半導体集積回路
US10659045B2 (en) Apparatus with electronic circuitry having reduced leakage current and associated methods
US6850094B2 (en) Semiconductor integrated circuit having a plurality of threshold voltages
US6339347B1 (en) Method and apparatus for ratioed logic structure that uses zero or negative threshold voltage
JP2001142552A (ja) 温度補償型定電流回路
JPH08293745A (ja) Ｃｍｉｓ差動増幅回路
JP3901610B2 (ja) 半導体集積回路
JPH1028045A (ja) Ｍｏｓトランジスタ回路
US20240364320A1 (en) Low-Power Fast-Transient Large Current-sink with Dynamic Biasing
Magraiya et al. Evaluation of dual-ONOFIC method for subthreshold leakage reduction in domino circuit
KR19980018155A (ko) Cmos 저전압 전류 레퍼런스
US10911048B1 (en) Dynamically adjustable CMOS circuit
Agarwal et al. Leakage Reduction for Domino Circuits in Sub-65nm Technologies
Sahu et al. Design of Low-Power Dynamic Threshold MOSFET (DTMOS) Push–Pull Inverter

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070126

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090710

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090804

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090817

R151 Written notification of patent or utility model registration

Ref document number: 4366858

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120904

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130904

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term