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CN1647275A - 电子器件及其制造方法 - Google Patents

电子器件及其制造方法 Download PDF

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CN1647275A
CN1647275A CNA038080532A CN03808053A CN1647275A CN 1647275 A CN1647275 A CN 1647275A CN A038080532 A CNA038080532 A CN A038080532A CN 03808053 A CN03808053 A CN 03808053A CN 1647275 A CN1647275 A CN 1647275A
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Abstract

电子器件(100),包括具有空腔(30)的本体(20),在该空腔中有半导体元件(10)和热传导层(33)存在。该空腔(30)被填充以电绝缘材料的封装(35),接触面(47,48)被机械地固定在该封装中。

Description

电子器件及其制造方法
本发明涉及电子器件,包括具有带内壁和开口的空腔的本体、配备有触点的半导体元件,该半导体元件放置在空腔内以及至少部分触点位于空腔的开口中。
本发明还涉及制造电子器件的方法,该电子器件包括具有带内壁和开口的空腔的本体、配备有触点的半导体元件,该半导体元件放置在空腔内以及至少部分触点位于空腔的开口中。
这样的方法和这样的半导体器件是在US-A 6,087,721中揭示的。公知的半导体器件包括热传导层,其上提供绝缘材料本体。存在有用作为半导体元件的双极性晶体管。这个晶体管的所有的触点都在开口上。在背离开口的一侧,晶体管放置在导电面上。这个面优选地经由热传导的中间层与热传导层接触。
已知的半导体器件的缺点在于,触点必须连接到焊接线。从小型化的观点看来,希望用金属凸点或焊料凸点替换焊接线。如果存在另外的元件,则无论如何,必须有可能把半导体元件连接到所述另外的元件。
所以,本发明的第一个目的是提供在开头段落中描述的那种类型的半导体器件,该半导体器件可以通过焊料凸点或金属凸点而被放置在载体上。
所述目的是这样达到的,触点经由导电连接片与接触面进行电接触,该接触面被固定在电绝缘材料上。在按照本发明的器件中,接触面被提供在电绝缘材料上作为岛和桥,该电绝缘材料也用作为用于这些接触面的粘接材料。接触面呈现在平行于空腔的面上,还基本上延伸到所述空腔的外面。这样,器件可以藉助于焊料凸点或金属凸点或以类似的方式被放置在空腔上。
本发明的第一个优点在于,接触面可以非常接近于触点,而如果使用引线或连接线,这是不可能的。这样,由引线或连接线的自感所引起的高频时的损耗被最小化。
本发明的第二个优点在于,它也可以被实施为具有小的尺寸。接触面的尺寸可被选择为比起触点大得多,以保证提供足够的电流以及保持在载体上的放置精度。
在一个实施例中,本体包括电绝缘材料,该电绝缘材料除了开口外包住半导体元件。事实上,这个本体无非是带有封装的半导体元件,或它们的阵列。这样的封装是通过把带有触点的该一个或多个半导体元件提供在临时载体上,进行模压以提供封装以及去除临时载体而实现的。特别是在具有一个以上的半导体元件和其他元件的实施例中,这样做法的重要的优点在于:接触面然后将配备有导电互联部件,以便按照想要的图案互联半导体器件。半导体元件的适当的组合包括以不同的基板(诸如硅,GaAs,GaN和InP)为基础的半导体元件;其他元件,诸如磁阻传感器、微电机械元件(MEMS)、体声波滤波器等等。
在第二实施例中,电绝缘材料形成包围层(envelope),该包围层也填入空腔。这样,绝缘材料也适当地封装半导体元件。因此省去附加保护层。结果,在选择包围空腔的本体上,有更大的自由。本体可以是聚合物材料,但玻璃或陶瓷也是可能的。替换地,它可以是包括部件和导体的多层基板。玻璃的使用具有附加优点,空腔可以藉助于粉末射孔以低成本适当地制造。
在优选的实施例中,提供热传导层,它与半导体元件热连通,以及它至少部分地位于空腔的内壁。这样,热耗散得以保证。这在功率元件的情形下是特别重要的。如果使用传统的双极性晶体管,则热传导层可被用作为用于集电极的连接。热传导层然后被引导到第一面,在这里它接触该接触面。优选地,在基板上呈现的接触面与器件的其他部分整体地组装在一起。
在再一个实施例中,热传导层可以仅仅覆盖空腔的内壁。这个实施例特别适用于在开口上具有所有的触点的半导体元件,诸如集成电路、场效应晶体管。这具体地对于与带有内部导体的本体相组合是有利的。在这种情形下,热传导层事实上继续穿过基板,由此也允许与在开口背面的器件一侧进行电连接。
在不同的实施例中,器件包括另外的部件,它们通过导电轨迹(即,互联件),按需要地与半导体元件的触点相连接。这样的部件可以放置在想要的尺寸和深度的单独的空腔中,但替换地,它们可以组装在本体上,或通过使用薄膜和厚膜工艺被提供。还可能在空腔本身中设置某些部件。导电轨迹可被安排在本体上。该导电轨迹也可连接到接触面。然后器件在另一个适当的位置具有连接点。这样的部件的例子是无源部件,诸如电阻、线圈、电容和变压器;高频部件,诸如谐振器、带线、耦合器、开关;和传感器。
半导体元件优选地是晶体管。晶体管可以非常适合于用作为功率放大器。在具有这样的晶体管的器件中,要求触点出现在一侧、热量被适当地耗散、器件的高度是小的、以及器件可以以低的成本被制造。按照本发明的器件满足所有的所述要求。
对于绝缘材料,可以适当地使用许多材料,只要它们可以以液态被提供。适当的材料的例子是聚合物,诸如像环氧树脂的材料,聚丙烯酸酯,聚酰亚胺,但也有陶瓷材料,诸如二氧化硅,氧化铝和藉助于可溶的凝胶处理提供的类似的材料,以及有机材料,诸如苯并环丁烷。应用可热固化的材料是特别有利的,因为盖子不必要是透明的。为了防止寄生电容,优选地使用具有低的介电常数的材料,诸如烷基替换的二氧化硅,HSQ,苯环丁烯,SiLk。
本发明的第二目的是提供在开头段落中描述的那种类型的方法,通过这种方法可以得到半导体器件,即,通过使用金属凸点把半导体器件放置在载体上。
本发明的第二目的是这样达到:该方法包括以下步骤:
-在本体上提供半导体元件和盖子,该盖子包括导电材料的图案化层和牺牲层,
-把本体与盖子组装成使得半导体元件的触点被连接到盖子的图案化层,
-在盖子与本体之间提供包围层,图案化层被机械地固定在包围层上,以及
-从盖子上去除牺牲层。
牺牲层的使用使得制造能够简化成主要是组装盖子和本体,此后提供包围层。这个处理过程是非常坚固的。如果想要的话,可以提供结构对准装置,用于对准盖子和本体。为了互联在盖子与本体中的导电层,使用热传导的、已知的连接装置,诸如各向异性导电胶,焊料凸点或金属凸点等等。这具有附加的优点,处理过程可以与空腔的特定的形状、本体的材料、或半导体元件的成分无关地实行。最重要的是,在半导体元件的触点与接触面之间建立良好的连接。同时在设计和结构上有足够的自由:首先,接触面可以就地提供,即,在触点的位置,以加厚的部分提供来补偿高度的差别。第二,可以加上允许起某些作用的金属凸点。第三,通过使用标准元件处理过程可以大规模地应用。因此,空腔的设计可以适配于这一点。
所选择的牺牲层是形成用于导电层的基板的层,以及在组装后可被去除。例如,硅或铝是适用的材料,它可藉助于蚀刻被很好地去除。
诸如氧化铝或二氧化硅的氧化物,以及聚酰亚胺,丙烯酸酯和其他冷凝聚合物也是适用的。它们例如藉助于蚀刻,抛光或层分离而被去除。这些技术的组合也是可能的,如果牺牲层包括层的层叠件,这是特别有利的。这样的层叠件的例子是Si-SiO2-Si层叠件。图案化层具有例如1到40μm的厚度,优选地,5到15μm的厚度。牺牲层具有例如25到75μm的厚度。
在第一实施例中,通过以下方法提供具有半导体元件的本体:
-在临时载体上提供半导体元件,该触点处在临时载体的侧面上;
-模压半导体元件,由此形成电绝缘材料的本体;以及
-去除临时载体,由此提供开口。
在第二实施例中,具有半导体元件的本体在空腔的内壁提供有热传导层,它与半导体元件热连通,以及其中具有半导体元件的本体是通过把半导体元件放置在本体的热传导层上而提供的。这允许制造具有良好的热耗散的器件。
本实施例的替换的实现方案在于,半导体元件不放置在本体的空腔中,而是放置在盖子的导电的图案化层上。这个替代实施方案是按照权利要求10的方法。
在有利的实施例中,图案化子层设置在盖子中,在图案化层与牺牲层之间,该图案化层和该子层包括第一和第二图案,这些图案被在子层的面上比起在图案化层的面上具有更大的直径的凹口互相分隔开。这样,图案化层被直接固定在包围层:当提供有包围层时,凹口被填充满;根据凹口在子层的较大的直径,包围层呈现在图案化层的下面、上面和紧靠在图案化层。这样,如果基本上按照与图案化层相同的掩模做成子层图案,则是有利的。然而,困难的是,在平行于第一面的面上子层的图案具有比起图案化层的相应的图案更小的直径。特别是,如果图案化层用作为用于子层的蚀刻掩模,以及如果实行湿的化学蚀刻操作,导致欠蚀刻的形成,这是有利的。
子层可以是牺牲层的一部分。替换地,子层可包括不同的材料。如果子层是牺牲层的一部分,则通过在蚀刻剂中的蚀刻处理得到子层的小的直径,该蚀刻剂是相对于图案化层的材料进行选择的。
对于包围层,优选地使用绝缘材料。最好是如果包围层的供应不仅仅导致接触面被固定在包围层,而且也导致半导体元件被包围层封装。机械固定是在具有比起底部子层中的相应的图案更大的直径的盖子的图案导电层上制作图案的结果。相对于子层,在图案化层上的图案具有被固定在包围层的凸出的边缘。
在有利的实施例中,本体包括多个空腔。在半导体元件被放置后,本体与适当的盖子组装。仅仅在牺牲层被去除后,本体与盖子的组装被分割成单个半导体器件。
在再一个实施例中,本体包括玻璃。空腔是藉助于射孔技术被形成在玻璃中的,此后,把热传导层加到空腔的内壁,该热传导层延伸到空腔外面。射孔技术的有利的例子是粉末射孔,该技术本身是本领域技术人员公知的。玻璃的使用具有提供非常好的绝缘的优点。另外,玻璃在形成空腔和把大的玻璃板分割成单个器件方面容易进行处理。此外,通过选择玻璃,可以调节玻璃的热传导率。
在不同的实施例中,本体是通过使热传导层和牺牲层的箔变形以形成空腔而被提供的,牺牲层是在本体与盖子之间提供包围层后被去除的。事实上,本体和盖子使用的材料是相同的。在附加步骤中,本体被变形。这个变形操作可以是折叠操作。为了形成空腔,然而,优选地使用模压,以按压箔。这样达到良好的结果。箔的变形过程在未公布的专利申请EP 02078208.2(PHNL020719)中更详细地描述,该专利申请在此引用,以供参考。
在本实施例的特别有利的修正方案中,在牺牲层去除后,通过使用聚合物材料的模压给本体提供保护涂层。最终得到的器件基本上包括半导体元件、接触面、热传导层和包围层。这个器件是非常轻的,以及可被实现为具有小的尺寸,而同时热耗散功率是足够的。
下面参照此后描述的实施例将明白和阐述按照本发明的器件和方法的这些和其他方面。
在图中:
图1是器件的第一实施例的示意的截面图;
图2A-D是在方法的不同的阶段时本体、盖子和器件的示意的截面图;
图3A-H是在方法的第二实施例的不同的阶段时本体和盖子的示意的截面图,在该阶段产生器件的第二实施例。
这些图不是按比例画出的,以及为了清晰起见某些尺度被大大地放大。在可能的情况下,相应的区域或部件用相同的标号表示。
图1是按照本发明的器件100的第一实施例的示意的截面图。所述器件100包括本体20,例如由玻璃制成,它具有第一面21和背向所述第一面的第二面22。本体20具有空腔30,它带有在第一面21上的开口38。这个开口38被图案化层45和包围层35闭合。空腔30具有内壁面39,空腔30的底部31位于该内壁面。空腔30的内壁面39被整体地提供,在本例中,热传导层33具有在5和50μm之间的厚度,优选地在10-25μm的范围中。热传导层30延伸到本体20的第一面21的末端部分34。空腔30容纳半导体元件10,在本例中是双极晶体管,其发射极和基极触点11,12,13在本体20的第一面21上,以及集电极触点在空腔30的底部31上。晶体管10通过空腔30的底部31与热传导层33进行热接触。为了把半导体元件10附着到空腔的底部31,使用导电粘接剂层14。空腔被附加地填充以包围层35,其中图案化层45也被机械地固定。这个具有优选地在10与50μm之间的范围的厚度的图案化层45包括接触面47,48。接触面48与热传导层33的末端部分34相接触。接触面47与晶体管10的触点11,12,13相接触。除了接触面47,48以外,图案化层45还可包括互联部件,半导体元件10通过该互联部件连接到器件的其他元件。例如,有可能热传导层没有覆盖空腔30的整个内表面,但代之以存在有触点。于是,接触面47和48的适当的选择的连接提供与本体20的第一面21的互联部件。有图案的热传导层33也适合于用作为互联层,在其上放置另外的元件。如果半导体元件10是场效应晶体管,或在一个面上具有所有的触点的另一个元件,则热传导层33不必延伸到本体20的第一面21,只要实现热耗散的另一个路径,例如,经由本体20的热传导体,或经由热传导连接,诸如从空腔30的底部31到器件100的第二面22的金属连接。
图2显示在图1所示的器件100的制造过程中几个阶段。图2A所示的本体20和图2B所示的盖子40被用作为开始的元件。
图2A显示在组装以前的本体20。本体20包括玻璃,以及通过粉末射孔在板层上提供空腔30。空腔30的开口38呈现在本体20的第一面21上。在本体20中形成这样的空腔30的过程本身是公知的,例如,该过程被使用于基于聚合物的发光二极管的显示器屏幕。空腔30的深度适配于被放置在半导体元件10的高度。在空腔30形成后,铜的热传导层33通过经由掩模的溅射被沉积。热传导层也可在光刻工艺过程中做成图案,特别是,如果这是制造过程中最后的步骤,即,当空腔被填满时。对于光刻形成图案所需要的和通过旋转涂覆施加的、光敏抗蚀剂将被覆盖在第一面上。在施加热传导层33后,放置半导体元件10,所述半导体元件配备有粘接剂层14。接着,半导体元件10在触点11,12,13和在热传导层33的末端处提供焊料凸点或金属凸点。对于焊接材料,例如使用PbSn。
图2B显示在组装以前的盖子40。在本例中,这并不是本质的,盖子40具有第一面41和第二面42,图案化层45加到第一面41上,以及牺牲层44加到第二面42上。子层46与图案化层45相接触,在本实施例中,该子层是牺牲层44的一部分。这里,牺牲层44是约60μm厚度的铝层。图案化层45包括铜,以及具有约10μm的厚度。图案化层45和子层46包括图案47,在其间有凹口461。这个凹口461在子层46的平面上比起在图案化层45的平面上具有更大的直径。
盖子40被如下地制造:通过在图案化层45上进行光刻形成二氧化硅的平衡器形状的掩模,此后,通过使用氯化铁的水溶液进行蚀刻去除在所述掩模以外的图案化层45的铜。在这个过程中,在盖子40上形成凹口461。通过所述凹口461,限定接触面47和48。另一种选择性蚀刻剂在以后使用来去除部分牺牲层44。在这个过程中,相对于图案化层45发生牺牲层44的底蚀刻,由此,形成子层46。例如,氢氧化钠可被用作为用于铝的选择性蚀刻剂。
图2C显示在盖子40与本体20组装后的器件100。本体20和盖子40通过被提供在盖子的图案化层45上和在本体20的第一面21的热传导层33上的机械对准装置进行对准。替换地,例如,可以使用光用于所述对准。为了在图案化层45与热传导层33之间得到足够的密闭连接,可以在大约200℃下进行热处理。
应当指出,可选择地有可能把半导体元件10放置在盖子40上,此后,进行组装。具体地,在所述情形下,可以使用各种互联技术,诸如焊料,导电粘接剂,金属凸点,扩散连接,使得一方面把触点11,12,13与接触面47进行互联,以及另一方面把热传导层33的末端与接触面48进行互联。不用焊料,可以使用金属凸点用作为在本体20的触点与盖子的接触面47,48之间的连接装置。然而,在所述情形下,通常需要把粘接剂层加到铜上,例如Au,Ag,Pd和/或Ni的层,以及优选地加到热传导层33和图案化层45上。对于金属凸点,尤其是可以使用Au和Au的合金,诸如Au-Sn。在丙烯酸酯层组合时,Au-Sn的使用是非常有利的,正如在未预公布的专利申请EP 02077228.1(NL020471)中描述的。
图2D显示在绝缘材料的包围层35被提供在空腔35后的器件100。在本例中,使用环氧树脂作为绝缘材料。表面张力(如果有必要,接着进行真空处理)保证环氧树脂也填充凹口461。在所述填充处理后,实行附加的加热步骤,固化绝缘材料。
图2E最后显示在去除牺牲层44后的器件100。在本例中,通过使用苏打进行蚀刻,去除所述牺牲层。事实上,器件100现在已准备好。接着,在接触面47,48上提供金属凸点。如果器件100是在板层上制造的,则本体20首先被分割成单个器件。为了简化这个分割过程,图案化层45和热传导层33被做成图案,使得它们不出现在锯齿路径的位置上。替换地,在接触面47,48上也可提供有另外的层。
图3A-H显示制造器件100的方法的第二实施例。它们以示意的截面图显示在制造过程中的各个阶段。事实上,该方法是以参照图2A-E描述的方法相同的方式被实行的。两个方法之间的差别在于,对于具有热传导层33的本体20,使用基本上与被用作为盖子的箔相同的箔。在本申请中,箔必须首先被变形。在以后的阶段,箔的牺牲层可以用绝缘层替代。结果,器件可保持为限于热传导层33和半导体元件10,它们被封装于包围层35,25,而所有的接触面47,48位于器件100的第一面21。这具有优点,器件100是非常轻的以及可以小规模地进行制造。
图3A-C显示在组装之前本体20的制造的三个步骤。具有热传导层33和牺牲层36的箔50被用作为开始的单元。在热传导层33被做成图案后,如果必要的话,按照想要的图案形成箔50。为此,用一个压模接触箔50,该箔出现在硬基板上(基板可以是压模的一部分)。压模配备有想要的图案,这样,实现了空腔30。例如,压模是其上具有想要的图案的Ni金属凸点的Si基板。压模可以位于薄膜50的任一面;换句话说,在压模上的图案可以是空腔30的正面,或所述空腔的反面。
图3D显示空腔40。图3E显示组装的器件100。图3F显示在提供了包围层35后的器件100。这些步骤等同于参照图2B-2D讨论的步骤。
图3G显示在牺牲层44和36去除后的器件100。当器件100浸入蚀刻池中时,这可以发生在单个步骤中。当然,牺牲层可以由不同的材料组成,在这种情形下,使用两个蚀刻池。如果牺牲层36是用绝缘材料组成,或如果被提供在热传导层33上的唯一图案是从空腔30的底部31到本体的第一面21的连接,则不必去除牺牲层36。
图3H显示在提供了另一个包围层后以及在接触面47,48上提供了焊料60后的器件100。

Claims (14)

1.一种电子器件,具有:
-本体,它具有带内壁和开口的空腔;
-配备有触点的半导体元件,该半导体元件放置在空腔中,并且它的至少一部分触点位于空腔的开口处;
其特征在于,触点经由导电连接片与接触面进行电接触,该接触面被固定在电绝缘材料上。
2.如权利要求1中要求的电子器件,其中本体包括电绝缘材料,该电绝缘材料除了开口以外包住半导体元件。
3.如权利要求1中要求的电子器件,其中电绝缘材料形成包围层,该包围层也填充空腔。
4.如权利要求3中要求的电子器件,还包括与半导体元件热连通的热传导层,并且该热传导层至少部分地位于空腔的内壁。
5.如权利要求4中要求的电子器件,其特征在于,本体是具有导电中间层的绝缘材料的多层基板,热传导层是多层基板的中间层的一部分。
6.如权利要求1中要求的电子器件,其特征在于,存在另外的部件,它按需要通过导电互联部件与半导体元件的触点进行连接。
7.一种制造电子器件的方法,该电子器件包括具有带内壁和开口的空腔的本体,设有触点的半导体元件,该半导体元件放置在空腔内以及至少部分触点位于空腔的开口上;
该方法包括以下步骤:
-为在本体提供半导体元件和盖子,该盖子包括导电材料的图案化层和牺牲层,
-把本体与盖子组装成使得半导体元件的触点被连接到盖子的图案化层上,
-在盖子与本体之间提供包围层,图案化层被机械地固定在包围层上,以及
-从盖子上去除牺牲层。
8.如权利要求7中要求的方法,其中通过以下步骤提供带有半导体元件的本体:
-在临时载体上提供半导体元件,该触点处在临时载体的侧面上;
-模压半导体元件,由此形成电绝缘材料的本体;以及
-去除临时载体,由此提供开口。
9.如权利要求7中要求的方法,其中本体在空腔的内壁提供有热传导层,该热传导层与半导体元件热连通,并且带有半导体元件的本体是通过把半导体元件放置在本体的热传导层上而提供的。
10.一种制造电子器件的方法,该电子器件包括具有带内壁和开口的空腔的本体,设有触点的半导体元件,该半导体元件放置在空腔内以及至少部分触点位于空腔的开口上;该方法包括以下步骤:
-提供本体和盖子,空腔的至少一部分内壁设有热传导层,以及所述盖子包括导电材料的图案化层和牺牲层,
-把半导体元件放置在盖子的图案化层上;
-把本体与盖子组装成使得半导体元件与热传导层热连通,以及半导体元件的触点被连接到盖子的图案化层;
-在盖子与本体之间提供包围层,该图案化层被机械地固定在包围层内,以及
-从盖子上去除牺牲层。
11.如权利要求8、9或10中要求的方法,其特征在于,有图案的子层放置在盖子中,在图案化层与牺牲层之间,该图案化层和该子层包括第一和第二图案,该图案由在子层的面比起在图案化层的面上具有更大的直径的凹口互相分隔开。
12.如权利要求8或10中要求的方法,其特征在于,本体包括多个空腔,本体在放置半导体元件后与适当的盖子组装在一起,以及在去除牺牲层后,本体与盖子的组装件被分割成单个电子器件。
13.如权利要求9或10中要求的方法,其特征在于,本体包括玻璃,以及空腔是通过射孔技术形成的,在空腔形成后把热传导层加到空腔的内壁,该热传导层延伸到空腔外面。
14.如权利要求9或10中要求的方法,其特征在于,本体是通过使热传导层和牺牲层的箔变形以形成空腔而提供的,在本体与盖子之间提供包围层后去除牺牲层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115662973A (zh) * 2022-11-09 2023-01-31 英诺赛科(苏州)半导体有限公司 半导体封装器件及其制造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP4628008B2 (ja) * 2004-03-31 2011-02-09 セイコーインスツル株式会社 シリコン基板を有する電子回路装置
US7514759B1 (en) * 2004-04-19 2009-04-07 Hrl Laboratories, Llc Piezoelectric MEMS integration with GaN technology
US7623353B2 (en) * 2005-09-12 2009-11-24 Edmonson Peter J Securing an electrical sub-circuit assembly to a printed circuit board
KR100726240B1 (ko) * 2005-10-04 2007-06-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
US8183682B2 (en) * 2005-11-01 2012-05-22 Nxp B.V. Methods of packaging a semiconductor die and package formed by the methods
DE102006005746B4 (de) * 2006-02-07 2009-02-26 Elbau Elektronik Bauelemente Gmbh Berlin Elektronische Baugruppe, insbesondere elektronisches Sensorsystem, vorzugsweise für Positions- und Winkelmesssysteme
DE102006009723A1 (de) * 2006-03-02 2007-09-06 Siemens Ag Verfahren zum Herstellen und planaren Kontaktieren einer elektronischen Vorrichtung und entsprechend hergestellte Vorrichtung
FR2917234B1 (fr) * 2007-06-07 2009-11-06 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice semi-conductrice.
TW200901409A (en) * 2007-06-22 2009-01-01 Nan Ya Printed Circuit Board Corp Packaging substrate with embedded chip and buried heatsink
GB2451921A (en) * 2007-08-17 2009-02-18 Wolfson Microelectronics Plc MEMS package
GB2451908B (en) * 2007-08-17 2009-12-02 Wolfson Microelectronics Plc Mems package
KR100896609B1 (ko) * 2007-10-31 2009-05-08 삼성전기주식회사 다층 세라믹 기판의 제조 방법
DE102008028757B4 (de) * 2008-06-17 2017-03-16 Epcos Ag Verfahren zur Herstellung einer Halbleiterchipanordnung
FR2934082B1 (fr) * 2008-07-21 2011-05-27 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice
KR101595567B1 (ko) * 2008-11-21 2016-02-18 제너럴 일렉트릭 캄파니 상호접속 구조물 및 제품
EP2242094A1 (en) 2009-04-17 2010-10-20 Nxp B.V. Foil and method for foil-based bonding and resulting package
US7999197B1 (en) * 2009-04-20 2011-08-16 Rf Micro Devices, Inc. Dual sided electronic module
FR2947948B1 (fr) * 2009-07-09 2012-03-09 Commissariat Energie Atomique Plaquette poignee presentant des fenetres de visualisation
US8848375B2 (en) * 2009-09-24 2014-09-30 Lear Corporation System and method for reduced thermal resistance between a power electronics printed circuit board and a base plate
US8908377B2 (en) * 2011-07-25 2014-12-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
CN103814627A (zh) * 2011-09-21 2014-05-21 莫塞德技术公司 用于将嵌入的芯片连接到印刷电路板中的方法和设备
US8598694B2 (en) * 2011-11-22 2013-12-03 Infineon Technologies Ag Chip-package having a cavity and a manufacturing method thereof
JP6314568B2 (ja) * 2014-03-18 2018-04-25 セイコーエプソン株式会社 Memsデバイス及びその製造方法
US10340212B2 (en) * 2017-11-28 2019-07-02 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having a heat dissipation structure
DE102017130342A1 (de) * 2017-12-18 2019-06-19 Melexis Bulgaria Ltd. Verstärkte elektronische Vorrichtung für einen Elektromotor
US20200303114A1 (en) * 2019-03-22 2020-09-24 Cyntec Co., Ltd. Inductor array in a single package

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5081563A (en) * 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5139972A (en) * 1991-02-28 1992-08-18 General Electric Company Batch assembly of high density hermetic packages for power semiconductor chips
FR2684471B1 (fr) * 1991-12-02 1994-03-04 Solaic Procede de fabrication d'une carte a memoire et carte a memoire ainsi obtenue.
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
US5397921A (en) 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
DE4446527A1 (de) * 1994-12-24 1996-06-27 Ixys Semiconductor Gmbh Leistungshalbleitermodul
US5764484A (en) * 1996-11-15 1998-06-09 Olin Corporation Ground ring for a metal electronic package
US5738797A (en) * 1996-05-17 1998-04-14 Ford Global Technologies, Inc. Three-dimensional multi-layer circuit structure and method for forming the same
SE510314C2 (sv) * 1996-10-21 1999-05-10 Ericsson Telefon Ab L M Anordning för att kunna lägesinställa och fasthålla minst ett mikrobyggblock såsom ett chip eller liknande på ett bärarmaterial
EP0878025B1 (en) * 1996-11-05 2004-04-14 Koninklijke Philips Electronics N.V. Semiconductor device with a high-frequency bipolar transistor on an insulating substrate
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115662973A (zh) * 2022-11-09 2023-01-31 英诺赛科(苏州)半导体有限公司 半导体封装器件及其制造方法
CN115662973B (zh) * 2022-11-09 2023-12-29 英诺赛科(苏州)半导体有限公司 半导体封装器件及其制造方法

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