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CN108831835A - 功率半导体器件的形成方法 - Google Patents

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CN108831835A CN201810651307.6A CN201810651307A CN108831835A CN 108831835 A CN108831835 A CN 108831835A CN 201810651307 A CN201810651307 A CN 201810651307A CN 108831835 A CN108831835 A CN 108831835A
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王建平
张成方
刘道广
万欣
孙永生
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Chongqing Pingwei Enterprise Co Ltd
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Abstract

一种功率半导体器件的形成方法，包括：提供第一类型掺杂的半导体层，所述半导体层表面形成有栅极结构；在所述栅极结构两侧的半导体层内形成第二类型掺杂的体区；在所述体区之间的半导体层内形成载流子吸收区。所述功率半导体器件的形成方法所形成的功率半导体器件具有较高的抗SEGR能力。

Description

功率半导体器件的形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种功率半导体器件的形成方法。
背景技术
垂直导电双扩散MOS结构(VDMOS)器件功率集成电路及功率集成系统的核心元器件之一。VDMOS的栅极和源极在衬底的上表面，而漏极位于衬底的下表面。源极和漏极在衬底的相对的平面，当电流从漏极流向源极时，电流在硅片内部垂直流动，因此可以充分的应用硅片的面积，来提高通过电流的能力。
功率VDMOS器件兼有双极晶体管和MOS晶体管的优点，开关速度快、输入阻抗高、驱动功耗低，具有负的温度系数，无二次击穿，在航空、航天、核能等领域有广泛应用。但是，在功率VDMOS器件在空间辐射环境下，容易受到各种射线及带电粒子的照射，特别是极易被重离子诱发单粒子烧毁效应(SEB)和单粒子栅穿效应(SEGR)，造成器件损伤。
如何提高器件的抗SEGR能力是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种功率半导体器件的形成方法，所述形成方法能够改善器件的单粒子烧毁效应(SEB)和单粒子栅穿效应(SEGR)。
为了解决上述问题，本发明提供了一种功率半导体器件的形成方法，包括：提供第一类型掺杂的半导体层，所述半导体层表面形成有栅极结构；在所述栅极结构两侧的半导体层内形成第二类型掺杂的体区；在所述体区之间的半导体层内形成载流子吸收区。
可选的，形成载流子吸收区的具体步骤包括：在所述半导体层表面形成具有开口的图形化掩膜层，所述开口暴露出所述栅极结构的部分表面；沿所述开口对所述栅极结构底部的半导体层内进行离子注入和退火处理，形成所述载流子吸收区。
可选的，所述载流子吸收区内具有位错环。
可选的，所述离子注入采用的注入离子包括第二类型掺杂离子。
可选的，所述载流子吸收区的掺杂浓度为1e12cm-3～1e18cm-3。
可选的，所述载流子吸收区的表面与所述半导体层表面共面。
可选的，所述载流子吸收区边缘与所述体区之间的最小距离大于0且小于等于2μm。
可选的，所述载流子吸收区的掺杂深度小于或等于所述体区的掺杂深度。
可选的，所述载流子吸收区包括多个分立的子吸收区。
可选的，相邻的所述子吸收区之间的间距小于2μm。
本发明的功率半导体器件的形成方法，在器件的体区之间的半导体层内形成载流子吸收区，可以对器件体区之间由于重离子产生的过量载流子进行吸收，从而提高功率半导体器件的抗SEGR能力。
附图说明
图1至图5为本发明一具体实施方式的半导体器件的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的功率半导体器件的形成方法的具体实施方式做详细说明。
请参考图1至图5，为本发明一具体实施方式的功率半导体器件的形成过程的结构示意图。
请参考图1，提供第一类型掺杂的半导体层100，所述半导体层100表面形成有栅极结构。
所述半导体层100可以为第一类型掺杂的单晶硅衬底，或者可以包括衬底以及位于所述衬底表面的第一类型掺杂的外延层，或者，所述半导体层100还可以包括多个堆叠的第一类型掺杂的外延层。所述半导体层的材料可以为硅、锗或锗硅等半导体材料。本领域技术人员可以根据功率半导体器件的性能需求，选择合适结构、材料以及掺杂浓度的所述半导体层100。
该具体实施方式中，所述第一类型掺杂为N型掺杂，所述第二类型掺杂为P型掺杂；在其他具体实施方式中，所述第一类型掺杂还可以为P型掺杂，所述第二类型掺杂为N型掺杂。所述N型掺杂的掺杂离子可以为P、As或Td中的至少一种，所述P型掺杂的掺杂离子可以为B、In或Ga中的至少一种。
该具体实施方式中，所述半导体层100包括N型重掺杂的衬底，以及位于所述衬底表面的N型轻掺杂的外延层。
所述栅极结构包括栅极111、位于栅极111与半导体层100之间的栅介质层112。所述栅极111的材料可以为多晶硅或其他合适的栅极材料，所述栅介质层112的材料可以为氧化硅、氧化铪、氧化锆等介质材料。
请参考图2，在所述栅极结构两侧的半导体层100内形成第二类型掺杂的体区101。
可以通过离子注入工艺，在所述栅极结构两侧的半导体层100内注入第二类型掺杂离子，并通过退火处理，激活注入离子，形成所述第二类型掺杂的体区101。该具体实施方式中，所述体区101为P型掺杂。两侧的体区101之间的位于栅极结构111下方的部分半导体层100作为所述功率半导体器件的颈区。在其他具体实施方式中，也可以仅进行离子注入，形成第二类型掺杂区，之后，在后续其他步骤的退火处理过程中，激活所述第二类型掺杂区内的注入离子，形成所述体区101。
请参考图3，在所述半导体层100表面形成具有开口301的图形化掩膜层300，所述开口301暴露出所述栅极结构的部分表面。
所述图形化掩膜层300的材料可以为光刻胶层，还可以为氧化硅、氮化硅或碳化硅等硬掩膜材料。该具体实施方式中，所述图形化掩膜层300的材料为光刻胶，所述图形化掩膜层300的形成方法包括：形成覆盖所述半导体层100和栅极结构的光刻胶层之后，对所述光刻胶层进行显影曝光，形成所述开口301。
该具体实施方式中，所述开口301关于所述栅极结构的对称轴对称，使得所述开口301的两侧侧壁距离栅极结构两侧侧壁的距离相等。在其他具体实施方式中，所述开口301还可以位于栅极结构顶部的其他位置处。
请参考图4，沿所述开口301对所述栅极结构底部的半导体层100内进行离子注入和退火处理，形成所述载流子吸收区104。
所述离子注入过程能够在所述栅极结构底部的半导体衬底100内形成注入缺陷，然后再通过退火处理，使得所述注入缺陷形成位错环。所述位错环非常稳定，在后续的工艺过程中不会被破坏。所述位错环作为所述载流子吸收区104内的复合中心，能够吸收重离子轰击器件后产生的电子-空穴对，避免产生的载流子在表面颈区积累，从而减小栅介质层112内的峰值电场，进而提高器件的抗SEGR能力。
在一个具体实施方式中，采用第二类型掺杂离子进行离子注入，以形成第二类型掺杂的载流子吸收区104，所述载流子吸收区104的掺杂类型与体区101的掺杂类型一致，均为P型掺杂，与半导体层100的掺杂类型相反，有利于降低器件的栅电荷，且不会对器件的击穿电压造成较大的影响。
在另一具体实施方式中，采用第一类型掺杂离子进行离子注入，以使得所述载流子吸收区104的掺杂类型与体区101的掺杂类型相反，与半导体层100的掺杂类型一致。当所述载流子吸收区104的掺杂类型与半导体层100的掺杂类型一致的情况下，容易对击穿电压参数造成较大影响。可以通过对载流子吸收区104的掺杂浓度等参数调整，以尽量减少对击穿电压参数的影响。
所述载流子吸收区104为第一类型掺杂或第二类型掺杂时的掺杂浓度可以大于、小于或等于所述体区101的掺杂浓度，具体的，可以为1e12cm-3～1e18cm-3。当载流子吸收区104的掺杂类型为第二类型时，掺杂浓度越大，越有利于载流子的吸收。本领域的技术人员可以在该掺杂浓度范围基础上，根据所述载流子吸收区104的掺杂类型、器件的性能要求等进行合理的调整。
在其他具体实施方式中，所述离子注入还可以采用H、Al或Mg等能够在注入过程中，在半导体层100内造成较多缺陷的离子，以便在后续退火处理中，产生足够的位错环，以提高载流子吸收区的载流子吸收能力。
可以通过调整离子注入的能量、掺杂离子种类等，调整所述载流子吸收区103的位置、位错环密度等。也可以通过调整退火的温度、时间等控制所述位错环的形成过程，以调整所述位错环的大小、分布密度等。
该具体实施方式中，通过调整所述离子注入能量，控制所述载流子吸收区104的深度，使得所述载流子吸收区104的表面与所述半导体层100表面共面，自所述栅极结构底部的半导体层100表面向半导体层100内部形成。从而使得所述载流子吸收区104与所述栅介质层112距离最为接近，能够最大程度减小重离子轰击器件后产生的电子-空穴对栅介质层112的影响。
在其他具体实施方式中，还可以使得形成的载流子吸收区104可以完全位于所述半导体层100内部。较佳的，所述载流子吸收区104的表面与所述半导体层100的表面之间的距离小于1μm，以尽量提高所述载流子吸收区104对颈部过量载流子的吸收。
通过控制所述图形化掩膜层300的开口301的位置和尺寸，还可以调整所述载流子吸收区103边缘与体区101之间的距离。在一个具体实施方式中，所述载流子吸收区104边缘与所述体区101之间的最小距离大于0且小于等于2μm。所述载流子吸收区104主要用于吸收体区101之间的半导体层100颈部的过量载流子，因此所述载流子吸收区104距离所述体区101越近，吸收效果越好。如果距离太长，吸收效果会变差。由于所述颈区内形成有所述载流子吸收区104，为了满足击穿电压和导通电阻的要求，相应的需要对颈区的宽度进行相应调整，所述颈区宽度为两个体区101之间的距离。
所述载流子吸收区104主要通过边缘来吸过量的载流子，所以载流子吸收区104的边源形貌对载流子吸收作用有影响，特别是与体区101相邻的部分边缘。根据对器件的导通电阻、击穿电压等参数的要求，可以通过对所述开口301的形状调整，实现对载流子吸收区104的形貌进行调整。靠近体区101一侧的边缘可以为弧形、与半导体层100表面垂直或其他形状。
在本发明的具体实施方式中，所述载流子吸收区104的掺杂深度小于或等于所述体区101的掺杂深度，以避免降低器件的击穿电压；在其他具体实施方式中，如果对器件的击穿电压要求不高，所述载流子吸收区104的掺杂深度也可以略大于所述体区101的掺杂深度。
该具体实施方式中个，所述载流子吸收区104为一个完整连续的掺杂区。在其他具体实施方式中，所述开口301还可以包括多个分立的子开口301，使得最终形成的所述载流子吸收区104包括多个分立的子吸收区。为了提高各个子吸收区对载流子的吸收能力，相邻的所述子吸收区之间的间距小于2μm。
请参考图5，去除所述图形化掩膜层300之后，在所述栅极结构两侧的体区101内形成第一类型掺杂的源区102；形成覆盖所述栅极结构的顶部和侧壁的盖帽层113；在所述盖帽层112、体区101以及源区102表面形成源极103；在所述半导体层100的与所述栅极结构相对的另一表面形成漏极104。
对所述体区101内注入第一类型掺杂离子，以形成所述源区102。该具体实施方式中，所述源区102为N型掺杂。
所述盖帽层113的材料可以为氧化硅、氮化硅等介质材料，用于保护栅极结构。所述盖帽层113的形成方法包括：在所述半导体层100和栅极结构表面沉积盖帽材料层，对所述盖帽材料层进行图形化，形成覆盖所述栅极结构的顶部和侧壁的盖帽层113。
所述源极103为金属层，通过在所述盖帽层113以及半导体层100表面沉积金属材料并对所述金属材料进行图形化以及合金化以形成所述源极103。
还包括，在形成所述源极103之后，在所述半导体层100背面沉积金属层以形成漏极105。为了降低所述功率半导体器件的厚度，在形成所述漏极105之前，还包括对所述半导体层100背面进行减薄，再在减薄后表面形成所述漏极105。
本发明的具体实施方式的功率半导体器件的形成方法，在体区之间的半导体层内形成载流子吸收区，所述载流子吸收区可以对器件体区之间由于重离子产生的过量载流子进行吸收，从而提高功率半导体器件的抗SEGR能力。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种功率半导体器件的形成方法，其特征在于，包括：
提供第一类型掺杂的半导体层，所述半导体层表面形成有栅极结构；
在所述栅极结构两侧的半导体层内形成第二类型掺杂的体区；
在所述体区之间的半导体层内形成载流子吸收区。
2.根据权利要求1所述的功率半导体器件的形成方法，其特征在于，形成载流子吸收区的具体步骤包括：在所述半导体层表面形成具有开口的图形化掩膜层，所述开口暴露出所述栅极结构的部分表面；沿所述开口对所述栅极结构底部的半导体层内进行离子注入和退火处理，形成所述载流子吸收区。
3.根据权利要求1所述的功率半导体器件的形成方法，其特征在于，所述载流子吸收区内具有位错环。
4.根据权利要求2所述的功率半导体器件的形成方法，其特征在于，所述离子注入采用的注入离子包括第二类型掺杂离子。
5.根据权利要求4所述的功率半导体器件的形成方法，其特征在于，所述载流子吸收区的掺杂浓度为1e12cm-3～1e18cm-3。
6.根据权利要求1所述的功率半导体器件的形成方法，其特征在于，所述载流子吸收区的表面与所述半导体层表面共面。
7.根据权利要求1所述的功率半导体器件的形成方法，其特征在于，所述载流子吸收区边缘与所述体区之间的最小距离大于0且小于等于2μm。
8.根据权利要求1所述的功率半导体器件的形成方法，其特征在于，所述载流子吸收区的掺杂深度小于或等于所述体区的掺杂深度。
9.根据权利要求1所述的功率半导体器件的形成方法，其特征在于，所述载流子吸收区包括多个分立的子吸收区。
10.根据权利要求9所述的功率半导体器件的形成方法，其特征在于，相邻的所述子吸收区之间的间距小于2μm。
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