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CN1552100A - 半导体装置、半导体装置的制造方法及其电子设备 - Google Patents

半导体装置、半导体装置的制造方法及其电子设备 Download PDF

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CN1552100A CNA038009617A CN03800961A CN1552100A CN 1552100 A CN1552100 A CN 1552100A CN A038009617 A CNA038009617 A CN A038009617A CN 03800961 A CN03800961 A CN 03800961A CN 1552100 A CN1552100 A CN 1552100A
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Abstract

本发明提出一种半导体装置、其制造方法以及提出一种装配有这样半导体装置的电子设备，可制成CMOS型固态成像装置，在单个半导体芯片中集成由不具有难熔金属的金属硅化物层的LDD结构的MOS晶体管形成的成像区、DRAM单元的区域等等。依照本发明，如下构造半导体装置：使用具有多层的绝缘膜；在形成有金属硅化物层的区域和未形成金属硅化物层的区域中，通过回刻蚀多层或单层绝缘膜形成在栅电极上的侧壁；在其表面被涂覆的下层绝缘膜上形成由上层绝缘膜构成的侧壁，或保持多层的绝缘膜不变。

Description

半导体装置、半导体装置的制造方法及其电子设备
技术领域
本发明涉及例如一种具有如CMOS图象传感器的光电二极管的固态成像装置，涉及一种由带有嵌入式DRAM等的逻辑LSI(大规模集成电路)表示的半导体装置，涉及它的制造方法以及涉及一种装配有该半导体装置的电子设备。更具体地说，本发明涉及一种具有由难熔金属的金属硅酸盐层形成的半导体区和不具有难熔金属的金属硅酸盐层的半导体区的半导体装置，涉及它的制造方法以及涉及一种装配有该半导体装置的电子设备。
背景技术
在近年来，在具有CMOS逻辑电路的半导体器件的工艺中取得进展，利用定标规则来制作具有精细构造的器件。在这样的工艺中，为了降低寄生电阻，通常采用一种利用自对准硅化物技术(salicide technology)在MOS晶体管的源/漏区中形成难熔金属的金属硅酸盐层的方法。自对准硅化物技术是用于在硅栅电极表面上和MOS晶体管的源/漏区上同时选择地和自调整地形成难熔金属的金属硅化物层的工艺。另外，针对具有CMOS逻辑电路的半导体器件，为了器件的精细结构，同时为了降低功耗、提高工作速度和降低成本，非常需要在硅衬底上的总系统合一。例如，怎样形成例如CMOS图象传感器和具有嵌入式DRAM的逻辑LSI的功能器件成为重要的主题。
然而，技术上很难使CMOS逻辑区和具有DRAM单元和光电二极管的固态成像器件统一，其中在CMOS逻辑区中，在源区和漏区中形成有难熔金属的金属硅化物层，在固态成像器件中，存在单个硅衬底上的结漏电流的问题。更详细地，当难熔金属的金属硅化物层形成在源区和漏区中时，它引起结漏电流的增加，并尤其成为具有DRAM单元和光电二极管的固态成像器件的严重问题，其中结漏电流是严重的问题。通过在源区和漏区的表面上形成难熔金属的金属，并通过使硅和难熔金属的金属反应，形成难熔金属的金属硅化物层。然而，当硅和难熔金属的金属彼此之间不彻底反应并且由于某些可能性没有反应的难熔金属的金属残留在结的附近时，根据难熔金属的残留金属成为核的事实，会引起结漏电流的增加。
另一方面，对于MOS晶体管，利用在栅电极及其侧壁上形成绝缘膜间隔层，即所谓的侧壁，将源区和漏区制作成LDD结构。然后，例如，通过使用光致抗蚀剂方法，提出一种仅对形成有难熔金属的金属硅化物层的CMOS逻辑区施行回刻蚀工艺的方法，以便仅在CMOS逻辑区中的源区和漏区中形成难熔金属的金属硅化物层。然而，在该方法的情况下，存在无论是源区和漏区都不能形成在没有形成难熔金属的金属硅化物层的区域中的问题。
从而，在形成具有较深结的源区和漏区的情况下，为了避免对于MOS晶体管的沟道区的影响，侧壁结构是必要的。如上所述，当同一区域被用于由难熔金属的金属硅化物层形成的区域和由侧壁形成的区域时，在没有形成难熔金属的金属硅化物层的区域中不能形成侧壁，并且不可能同时在难熔金属的金属硅化物层的形成区和非形成区中形成源区和漏区。在CMOS图象传感器中，例如，通过使光电二极管的电势(potential)设置更深以便增加饱和信号和使S/N比率变大，来试图提高图象质量。然而，当设置光电二极管的电势较深时，用于读出的MOS晶体管的源/漏区的电势设置应当相应地较深，以便读出光电二极管的信号电荷。关于这种方式，绝对需要通过使用侧壁作为掩模注入高浓度的杂质来形成源/漏区。换句话说，有必要也在没有形成难熔金属的金属硅化物层的图象元件区域中形成源/漏区，但在现有技术中存在这种必要性不能被准许的主题。
应该注意日本特开专利No.2001-44404公开了关于在连接到光接收部分的MOS晶体管的源/漏区中形成金属硅化物层的构造。
发明内容
考虑到上述方面，本发明提出一种半导体器件及其制造方法以及提出一种装配有这种半导体器件的电子装置，在具有结漏电流问题的场效应晶体管的情况下，例如是在DRAM单元或CMOS型成像器的区域中的MOS晶体管，没有形成难熔金属的金属硅化物层，以及在必须用于降低寄生电阻的场效应晶体管的情况下，例如是在逻辑电路部分的区域中的MOS晶体管，可以形成难熔金属的金属硅化物层。
依照本发明的第一半导体器件，其具有在衬底上形成有难熔金属的金属硅化物层的第一区和没有形成难熔金属的金属硅化物层的第二区，其中在第一区形成的第一场效应晶体管的栅电极的侧壁上形成由多个绝缘膜构成的侧壁，在第一场效应晶体管的源/漏区中形成难熔金属的金属硅化物层，用多个绝缘膜的下层绝缘膜覆盖第二区和在所述第二区中形成的第二场效应晶体管；以及对应第二场效应晶体管的栅电极的侧壁形成由多个绝缘膜的上层绝缘膜构成的侧壁。
至于衬底，例如，可以使用半导体衬底并优选硅衬底。至于第一和第二场效应晶体管，使用所谓MOS晶体管的绝缘栅场效应晶体管。以下，场效应晶体管被说明为用于缩写的MOS晶体管。第一MOS晶体管和第二MOS晶体管都形成有在它们的栅电极上的侧壁，以便用所谓的LDD结构形成源/漏区。在其它半导体器件和制造方法的情况下这是相同的事实，以便省略重复说明。
还可以在第一区中形成的第一场效应晶体管的栅电极上形成难熔金属的金属硅化物层。
能够用第一绝缘膜、第二绝缘膜和第三绝缘膜形成多个绝缘膜；用第一和第二绝缘膜形成覆盖第二区的下层；以及用第三绝缘膜形成上层。能够用具有与第三绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成第二绝缘膜。例如，能够用氧化硅膜形成第一和第三绝缘膜并且能够用氮化硅膜形成第二绝缘膜。希望选择形成第一绝缘膜的氧化硅膜的膜厚为20nm以下。希望选择形成第二绝缘膜的氮化硅膜的膜厚为30nm以下。希望选择形成第三绝缘膜的氧化硅膜的膜厚为100nm以下。
另外，能够用第一绝缘膜和第二绝缘膜形成多个绝缘膜、能够用第一绝缘膜形成覆盖第二区的下层、以及能够用第二绝缘膜形成上层绝缘膜。能够用具有与第一绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成第二绝缘膜。例如，能够用氮化硅膜形成第一绝缘膜并且能够用氧化硅膜形成第二绝缘膜。希望选择形成第一绝缘膜的氮化硅膜的膜厚为30nm以下。希望选择形成第二绝缘膜的氧化硅膜的膜厚为100nm以下。
依照本发明的第一半导体器件，通过使用由第一、第二和第三绝缘膜构成的3层结构或由第一和第二绝缘膜构成的2层结构这样的多个绝缘膜的侧壁，能够在第一区的LDD结构的源/漏区上或在该源/漏区和栅电极的表面上形成难熔金属的金属硅化物层，以便能制作具有精细结构并同时具有降低的寄生电阻的器件，使得能够实现高速操作和功耗的降低。另一方面，在第二区中，多个绝缘膜的下层，即例如，在3层结构的情况中的第一和第二绝缘膜以及在2层结构的情况中的第一绝缘膜覆盖其表面，并且对应栅电极的侧壁形成侧壁，以便能够避免形成难熔金属的金属硅化物层并能够抑制结漏电流。另外，能形成LDD结构的MOS晶体管。因此，都可以是具有LDD结构的源/漏区的MOS晶体管，其中具有用难熔金属的金属硅化物层形成的MOS晶体管的一个区和没有难熔金属的金属硅化物层形成的MOS晶体管的另一区制作在同一半导体芯片上。
当使用3层结构的绝缘膜时，通过使用具有与第三绝缘膜的刻蚀特性不同的刻蚀特性的第二绝缘膜，在第一和第二绝缘膜保留在栅电极的侧壁上的条件下，能够通过回刻蚀工艺在第二区中形成由第三绝缘膜构成的侧壁，以便能够避免在第二区中形成难熔金属的金属硅化物层。在分别用氧化硅膜形成第一绝缘膜、用氮化硅形成第二绝缘膜和用氧化硅膜形成第三绝缘膜的条件下，这种回刻蚀工艺能成为可能。当使用2层结构的绝缘膜时，通过使用具有与第二绝缘膜的刻蚀特性不同的刻蚀特性的第一绝缘膜，在第一绝缘膜保留在栅电极的侧壁上的条件下，能够通过回刻蚀工艺在第二区中形成由第二绝缘膜构成的侧壁，以便能够避免在第二区中形成难熔金属的金属硅化物层。在分别用氮化硅形成第一绝缘膜和用氧化硅膜形成第二绝缘膜的条件下，这种回刻蚀工艺能成为可能。
在用3层膜形成多个绝缘膜的情况下，通过选择第一绝缘膜的氧化硅膜的膜厚为20nm以下、第二绝缘膜的氮化硅膜的膜厚为30nm以下以及第三绝缘膜的氧化硅膜的膜厚为100nm以下，能容易地制作侧壁。如果膜厚超出上述值，变得很难在精细器件中制作侧壁。而且，当在例如传感器部分上制作反射阻止膜时，如果选择第一绝缘膜的氧化硅膜的膜厚为20nm以下以及选择第二绝缘膜的氮化硅膜的膜厚为30nm以下，这是很方便的。在制作布线的工艺中，在传感器部分的第二氮化硅膜上形成绝缘膜(例如，氮化硅膜、氧化硅膜，等等)，并且借助于在制作布线的工艺中形成的将具有反射阻止功能的氧化硅膜和绝缘膜，能够增加进入传感器部分的入射光的效率。在用2层膜形成多个绝缘膜时的情况下，类似地，变得很容易制作侧壁并且很方便地在例如传感器部分上制作反射阻止膜。
依照本发明的半导体器件的第一制造方法，包括：通过绝缘膜在衬底上形成有难熔金属的金属硅化物层的第一区和没有形成难熔金属的金属硅化物层的第二区上形成栅电极的工序；使用栅电极作为掩模通过把杂质引入衬底形成第一杂质引入区的工序；在包括栅电极的衬底的全部表面上形成成为下层的绝缘膜的工序；通过选择性地仅仅回刻蚀在第一区上成为下层的绝缘膜，来在栅电极的侧壁上形成侧壁的工序；通过在第一和第二区上形成成为上层的绝缘膜，通过回刻蚀成为所述上层的绝缘膜在对应栅电极侧壁的部分上形成侧壁，以及通过使用所述侧壁和栅电极作为掩模引入杂质，来形成第二杂质引入区的工序；以及在第一区的第二杂质引入区或在所述第二杂质引入区和栅电极上形成难熔金属的金属硅化物层的工序。
这时，在第一区和第二区中，上述第一杂质引入区在MOS晶体管的情况下成为源/漏区，并且在下文将要描述的成像区的传感器部分的情况下成为形成光电二极管的导电类型区之一。而且，上述第二杂质引入区在MOS晶体管的情况下成为高浓度的源/漏区，并且在下文将要描述的成像区的传感器部分的情况下成为用于降低结漏电流的高浓度的半导体区。对于MOS晶体管，形成所谓的LDD结构的源/漏区。
能够用第一绝缘膜、第二绝缘膜和第三绝缘膜的3层结构形成构成下层和上层绝缘膜的多个绝缘膜；能够用第一绝缘膜和第二绝缘膜形成下层膜；以及能够用第三绝缘膜形成上层膜。能够用具有与第三绝缘膜的刻蚀特性的不同的刻蚀特性的绝缘膜形成第二绝缘膜。以这种方式，当回刻蚀第三绝缘膜时第二绝缘膜成为终止层并且能够使第二和第一绝缘膜保留在第二区中。例如，能够用氧化硅膜形成第一绝缘膜；能够用氮化硅膜形成第二绝缘膜并且能够用氧化硅膜形成第三绝缘膜。
另外，能够用第一绝缘膜、第二绝缘膜的2层结构形成构成下层和上层绝缘膜的多个绝缘膜；能够用第一绝缘膜形成下层膜；以及能够用第二绝缘膜形成上层膜。在这种情况下，还能够用具有与第二绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成第一绝缘膜。以这种方式，当回刻蚀第二绝缘膜时第一绝缘膜成为终止层并且能够使第一绝缘膜保留在第二区中。例如，能够用氮化硅膜形成第一绝缘膜并且能够用氧化硅膜形成第二绝缘膜。而且，还能够用氧化硅膜形成第一绝缘膜并且能够用氮化硅膜形成第二绝缘膜。
依照本发明的第一半导体制造方法，通过使用由第一、第二和第三绝缘膜构成的3层结构或由第一和第二绝缘膜构成的2层结构这样的多个绝缘膜，并且在在全部表面上形成下层例如第一和第二绝缘膜或第一绝缘膜之后，通过仅仅选择性地回刻蚀第一区来形成侧壁。接着，通过在全部表面上形成例如第三绝缘膜或第二绝缘膜的上层，通过回刻蚀该绝缘膜以及通过形成由第三绝缘膜构成的侧壁，在第一和第二区中都能形成LDD结构的MOS晶体管。应当注意，通过用于第二区的下侧层绝缘膜来保护难熔金属的金属硅化物层，以便它仅被形成在第一区中而不形成在第二区中。因此，能够制造精细结构的MOS晶体管，并且同时能够制造包括在同一半导体芯片上的第一区和第二区的半导体器件，在第一区中形成了降低寄生电阻、高速操作和降低功耗的MOS晶体管，和在第二区中形成了抑制结漏电流的MOS晶体管。
在3层膜的情况下当回刻蚀第三绝缘膜时的第二绝缘膜或在2层膜的情况下当回刻蚀第二绝缘膜时的第二绝缘膜具有不同于回刻蚀的绝缘膜的刻蚀特性，以便成为保护膜的绝缘膜保留在第二区的表面上，使得能阻止在第二区中形成难熔金属的金属硅化物层。另外，由于用绝缘膜保护第二区，当回刻蚀时刻蚀硅衬底的表面，并因此不能暴露到等离子中，使得硅衬底避免受损。
通过选择保留在第二区上的下部绝缘膜的膜厚为上述值，能够引入杂质并能够在第二区中形成第二杂质引入区。
依照本发明的第二半导体器件具有在衬底上形成有难熔金属的金属硅化物层的第一区和没有形成难熔金属的金属硅化物层的第二区，其中用多个绝缘膜的下层绝缘膜覆盖第二区和在所述第二区中形成的第二场效应晶体管，对应第二MOS晶体管的栅电极的侧壁形成由多个绝缘膜的上层绝缘膜构成的单层膜的侧壁，在第一区形成的第一MOS晶体管的栅电极的侧壁上形成由不包括氮化硅的单层膜构成的侧壁，以及在第一MOS晶体管的源/漏区中或在源/漏区和栅电极中形成难熔金属的金属硅化物层。
能够用第一绝缘膜、第二绝缘膜和第三绝缘膜形成多个绝缘膜；用第一绝缘膜形成覆盖第二区的下层并能够形成第二绝缘膜；以及用第三绝缘膜形成上层。在这种情况下，还能够如上所述用具有与第三绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成第二绝缘膜。例如，能够用氧化硅膜形成第一和第三绝缘膜并且能够用氮化硅膜形成第二绝缘膜。希望选择形成第一绝缘膜的氧化硅膜的膜厚为20nm以下。希望选择形成第二绝缘膜的氮化硅膜的膜厚为30nm以下。希望选择形成第三绝缘膜的氧化硅膜的膜厚为100nm以下。
另外，能够用第一绝缘膜和第二绝缘膜形成多个绝缘膜、能够形成用第一绝缘膜覆盖第二区的下层、以及能够形成用第二绝缘膜形成上层绝缘膜。在这种情况下，还能够用具有与第一绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成第二绝缘膜。例如，能够用氮化硅膜形成第一绝缘膜并且能够用氧化硅膜形成第二绝缘膜。希望选择形成第一绝缘膜的氮化硅膜的膜厚为30nm以下。希望选择形成第二绝缘膜的氧化硅膜的膜厚为100nm以下。
依照本发明的第二半导体器件，在第一区中栅电极的侧壁上形成不包括氮化硅的单层膜的侧壁，以便在引入杂质后，当进行引入杂质的活化退火时，能避免在栅电极中的杂质尤其是在p沟道MOS晶体管的栅电极中的硼(B)扩散进入半导体衬底，以便能抑制晶体管特性的恶化，如MOS晶体管的电流驱动能力下降。对于其它方案，能够例如是：在第一区中形成具有难熔金属的金属硅化物层的LDD结构的MOS晶体管，以及在第二区中形成抑制了结漏电流并没有难熔金属的金属硅化物层的LDD结构的MOS晶体管，使得它具有与本发明上述的第一半导体器件相同的效果。当用3层膜构成绝缘膜时，通过分别地选择第一、第二和第三绝缘膜的膜厚为20nm以下、30nm以下和100nm以下，变得很容易与上述相同地制作侧壁。而且很方便制作反射阻止膜。
当用2层膜构成绝缘膜时，通过分别地选择第一和第二绝缘膜的膜厚为100nm，变得很容易类似地制作侧壁，使得很方便制作反射阻止膜。
依照本发明的第三半导体器件具有在衬底上形成有难熔金属的金属硅化物层的第一区和没有形成难熔金属的金属硅化物层的第二区，其中用多个绝缘膜覆盖第二区和所述第二区中形成的第二MOS晶体管，在第一区中形成的第一MOS晶体管的栅电极的侧壁上形成由不包括氮化硅的多个绝缘膜的上层绝缘膜构成的单层膜的侧壁，以及在第一MOS晶体管的源/漏区中或在源/漏区和栅电极中形成难熔金属的金属硅化物层。
能够用第一绝缘膜、第二绝缘膜和第三绝缘膜形成多个绝缘膜；用第一绝缘膜形成覆盖第二区的下层并能够形成第二绝缘膜；以及用第三绝缘膜形成上层。在这种情况下，还能够如上所述用具有与第三绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成第二绝缘膜。例如，能够用氧化硅膜形成第一和第三绝缘膜并且能够用氮化硅膜形成第二绝缘膜。希望选择形成第一绝缘膜的氧化硅膜的膜厚为20nm以下。希望选择形成第二绝缘膜的氮化硅膜的膜厚为30nm以下。希望选择形成第三绝缘膜的氧化硅膜的膜厚为100nm以下。
另外，能够用第一绝缘膜和第二绝缘膜形成多个绝缘膜以及能够用第二绝缘膜形成上层绝缘膜。例如，可用氮化硅膜形成第一绝缘膜并且可用氧化硅膜形成第二绝缘膜。希望选择形成第一绝缘膜的氮化硅膜的膜厚为100nm以下以及选择形成第二绝缘膜的氧化硅膜的膜厚为100nm以下。
依照本发明的第三半导体器件，如同本发明的第二半导体器件，在第一区中栅电极的侧壁上形成不包括氮化硅的单层膜的侧壁，以便在引入杂质后当进行引入杂质的活化退火时，能避免在栅电极中的杂质尤其是在p沟道MOS晶体管的栅电极中的硼(B)扩散进入半导体衬底，以便能抑制晶体管特性的恶化，如MOS晶体管的电流驱动能力恶化。对于其它方案，能够例如是：在第一区中形成具有难熔金属的金属硅化物层的LDD结构的MOS晶体管，以及在第二区中形成能够抑制了结漏电流并没有难熔金属的金属硅化物层的LDD结构的MOS晶体管，使得它具有与本发明上述的第一半导体器件相同的效果。当用3层膜构成绝缘膜时，通过分别地选择第一、第二和第三绝缘膜的膜厚为20nm以下、30nm以下和100nm以下，变得很容易与上述相同地制作侧壁。而且很方便地制作反射阻止膜。当用2层膜构成绝缘膜时，通过分别地选择第一和第二绝缘膜的膜厚为100nm，变得很容易与上述相同地制作侧壁，使得很方便地制作反射阻止膜。
依照本发明的半导体器件的第二制造方法，包括：经由栅绝缘膜在衬底上将要形成难熔金属的金属硅化物层的第一区和不会形成难熔金属的金属硅化物层的第二区上形成栅电极的材料膜的工序；通过仅选择性地构图处理第二区的栅电极的材料膜来形成栅电极的工序；使用栅电极作为掩模通过把杂质引入第二区来形成第一杂质引入区的工序；在第一区和第二区的全部表面上堆叠第一绝缘膜和第二绝缘膜的工序；通过掩蔽第二区的上表面，通过除去在第一区的栅电极的材料膜上的第一和第二绝缘膜并且构图处理所述栅电极的材料膜的工艺中形成栅电极，以及通过用所述栅电极作为掩模把杂质引入第一区，来形成第二杂质引入区的工序；通过在第一区和第二区的全部表面上形成第三绝缘膜并随后回刻蚀所述第三绝缘膜，从而在第一区中的栅电极的侧壁上形成由第三绝缘膜构成的单层膜的侧壁以及在第二区中的栅电极的侧壁上经由第一和第二绝缘膜用第三绝缘膜形成侧壁的工序；用栅电极和侧壁作为掩模，通过在第一区和第二区中引入杂质来形成第三杂质引入区的工序；以及在第一区的第三杂质引入区上或在所述第三杂质引入区和栅电极上形成难熔金属的金属硅化物层的工序。
这时，在第二区的上述第一杂质引入区例如在MOS晶体管的情况下成为低浓度的源/漏区，并且在下文将要描述的成像区的传感器部分的情况下成为构成光电二极管的一个导电类型区。在第一区的上述第二杂质引入区成为低浓度的源/漏区，例如，在MOS晶体管的情况下。第一和第二区的上述第三杂质引入区例如在MOS晶体管的情况下成为高浓度的源/漏区，并且在下文将要描述的成像区的传感器部分的情况下成为用于降低结漏电流的高浓度的半导体区。对于MOS晶体管，形成所谓LDD结构的源/漏区。
在这种情况下，还能够用具有与第三绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成第二绝缘膜。例如，能够用氧化硅膜形成第一绝缘膜；能够用氮化硅膜形成第二绝缘膜并且能够用氧化硅膜形成第三绝缘膜。
依照本发明的第二半导体制造方法，通过使用3层结构的绝缘膜，由不包括氮化硅的第三绝缘膜构成的单层结构的侧壁形成在第一区的栅电极的侧壁上，以便在引入杂质后当进行引入杂质的活化退火时，能避免在栅电极中的杂质尤其是在p沟道MOS晶体管的栅电极中的硼(B)扩散进入半导体衬底，以便能抑制像MOS晶体管的电流驱动能力恶化这样的晶体管特性的恶化。对于其它方案，仅在MOS晶体管上形成难熔金属的金属硅化物并能制作精细结构的MOS晶体管，并且同时能够制造在同一半导体芯片上包括第一区和第二区的半导体器件，第一区中包括具有降低的寄生电阻、具有高速操作和降低功耗的LDD结构的MOS晶体管，以及在第二区中形成有抑制了结漏电流的MOS晶体管，使得它具有与本发明上述的第一半导体器件相同的效果。
依照本发明的半导体器件的第三制造方法，包括：经由栅绝缘膜在衬底上将要形成难熔金属的金属硅化物层的第一区和不会形成难熔金属的金属硅化物层的第二区上形成栅电极的材料膜的工序；通过仅选择性地构图处理第二区的栅电极的材料膜来形成栅电极的工序；使用栅电极作为掩模通过把杂质引入第二区来形成第一杂质引入区的工序；在第一区和第二区的全部表面上堆叠第一绝缘膜和第二绝缘膜的工序；使用栅电极的第一和第二绝缘膜以及所述栅电极的侧壁作为掩模，通过把杂质引入到第二区中，来形成第二杂质引入区的工序；通过掩蔽第二区的上表面，通过在除去第一区的栅电极的材料膜上的第一和第二绝缘膜并且构图处理所述栅电极的材料膜的工艺中形成栅电极，以及通过用所述栅电极作为掩模把杂质引入第一区，来形成第三杂质引入区的工序；通过在第一区和第二区的全部表面上形成第三绝缘膜并随后掩蔽第二区并回刻蚀第三绝缘膜，以及通过使用栅电极和侧壁作为掩模把杂质引入到第一区中，来形成第四杂质引入区的工序；以及在第一区的栅电极的侧壁上形成由第三绝缘膜构成的单层膜的侧壁并且在第一区的第四杂质引入区上或在所述第四杂质引入区和栅电极上形成难熔金属的金属硅化物层的工序。
这时，在MOS晶体管的情况下，第二区的上述第一杂质引入区成为源/漏区，并且在下文将要描述的成像区的传感器部分的情况下成为构成光电二极管的导电类型区之一。在MOS晶体管的情况下，第二区的上述第二杂质引入区成为高浓度的源/漏区，并且在下文将要描述的成像区的传感器部分的情况下成为用于降低结漏电流的高浓度的半导体区。在MOS晶体管的情况下，第一区的上述第三杂质引入区成为低浓度的源/漏区。在MOS晶体管的情况下，第一区的上述第四杂质引入区成为高浓度的源/漏区。对于MOS晶体管，形成所谓的LDD结构的源/漏区。
在这种情况下，还能够如上所述用氧化硅膜形成第一绝缘膜；能够用氮化硅膜形成第二绝缘膜并且能够用氧化硅膜形成第三绝缘膜。
依照本发明的第三半导体制造方法，通过使用3层结构的绝缘膜，由不包括氮化硅的第三绝缘膜构成的单层结构的侧壁形成在第一区的栅电极的侧壁上，以便在引入杂质后当进行引入杂质的活化退火时，能避免在栅电极中的杂质尤其是在p沟道MOS晶体管的栅电极中的硼(B)扩散进入半导体衬底，以便能抑制像MOS晶体管的电流驱动能力恶化这样的晶体管特性的恶化。另外，3层结构的绝缘膜在第二区中保持不变，以便能自由地选择第二绝缘膜的膜厚。以这种方式，当例如形成光电转换装置时，能使相对于入射光的反射强度减少到最小。对于其它方案，仅在MOS晶体管上形成难熔金属的金属硅化物并能制作精细结构的MOS晶体管，并且同时能够制造这样一种在同一半导体芯片上含有第一区和第二区的半导体器件，第一区中包括具有降低的寄生电阻、具有高速操作和降低功耗的LDD结构的MOS晶体管，以及在第二区中形成有抑制了结漏电流的MOS晶体管，使得它具有与本发明上述的第一半导体器件相同的效果。
依照本发明的半导体器件的第四制造方法，包括：经由栅绝缘膜在衬底上将要形成难熔金属的金属硅化物层的第一区和不会形成难熔金属的金属硅化物层的第二区上形成栅电极的材料膜的工序；通过仅选择性地构图处理第二区的栅电极的材料膜来形成栅电极的工序；使用栅电极作为掩模把杂质引入第二区形成第一杂质引入区的工序；在第一区和第二区的全部表面上形成第一绝缘膜的工序；通过掩蔽第二区，通过在除去第一区的栅电极的材料膜上的第一绝缘膜并且构图处理所述栅电极的材料膜的工艺中形成栅电极，以及通过用所述栅电极作为掩模把杂质引入第一区，来形成第二杂质引入区的工序；通过在第一区和第二区的全部表面上形成第二绝缘膜并随后回刻蚀第二绝缘膜，来在第一区的栅电极的侧壁上形成由第二绝缘膜构成的单层膜的侧壁以及在第二区的栅电极的侧壁上经由第一绝缘膜用第二绝缘膜形成侧壁的工序；通过使用栅电极和侧壁作为掩模在第一区和第二区中引入杂质，来形成第三杂质引入区的工序；以及在第一区的第三杂质引入区上或在所述第三杂质引入区和栅电极上形成难熔金属的金属硅化物层的工序。在这种情况下，还能够用具有与第二绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成第一绝缘膜。例如，能够用氮化硅膜形成第一绝缘膜并且能够用氧化硅膜形成第二绝缘膜。
这时，第二区的上述第一杂质引入区成为低浓度的源/漏区，例如，在MOS晶体管的情况下，并且在下文将要描述的成像区的传感器部分的情况下成为构成光电二极管的一个导电类型区。第一区的上述第二杂质引入区成为低浓度的源/漏区，例如，在MOS晶体管的情况下。第一区的上述第三杂质引入区成为高浓度的源/漏区，例如，在MOS晶体管的情况下，并且在下文将要描述的成像区的传感器部分的情况下成为用于降低结漏电流的高浓度的半导体区。对于MOS晶体管，形成所谓的LDD结构的源/漏区。
依照本发明的第四半导体制造方法，通过使用2层结构的绝缘膜，由不包括氮化硅的第二绝缘膜构成的单层结构的侧壁形成在第一区的栅电极的侧壁上，以便在引入杂质后当进行引入杂质的活化退火时，能避免在栅电极中的杂质尤其是在p沟道MOS晶体管的栅电极中的硼(B)扩散进入半导体衬底，以便能抑制像MOS晶体管的电流驱动能力恶化这样的晶体管特性的恶化。对于其它方案，仅在MOS晶体管上形成难熔金属的金属硅化物并能制作精细结构的MOS晶体管，并且同时能够制造这样一种在同一半导体芯片上含有第一区和第二区的半导体器件，第一区中包括具有降低的寄生电阻、具有高速操作和降低功耗的LDD结构的MOS晶体管，以及在第二区中形成有抑制了结漏电流的MOS晶体管，使得它具有与本发明上述的第一半导体器件相同的效果。
依照本发明的半导体器件的第五制造方法，包括：经由栅绝缘膜在半导体衬底上将要形成难熔金属的金属硅化物层的第一区和不会形成难熔金属的金属硅化物层的第二区上形成栅电极的材料膜的工序；通过仅选择性地构图处理第二区的栅电极的材料膜来形成栅电极的工序；使用栅电极作为掩模把杂质引入第二区形成第一杂质引入区的工序；在第一区和第二区的全部表面上形成第一绝缘膜的工序；使用栅电极的第一绝缘膜和所述栅电极的侧壁作为掩模，通过把杂质引入到第二区中，来形成第二杂质引入区的工序；通过掩蔽第二区，通过在除去第一区的栅电极的材料膜上的第一绝缘膜并且构图处理所述栅电极的材料膜的处理中形成栅电极，以及通过用所述栅电极作为掩模把杂质引入第一区，来形成第三杂质引入区的工序；通过在第一区和第二区的全部表面上形成第二绝缘膜并随后掩蔽第二区并回刻蚀第二绝缘膜，通过在第一区的栅电极的侧壁上形成由第二绝缘膜构成的单层膜的侧壁，以及通过使用栅电极和侧壁作为掩模把杂质引入到第一区中，来形成第四杂质引入区的工序；以及在第一区的第四杂质引入区上或在所述第四杂质引入区和栅电极上形成难熔金属的金属硅化物层的工序。在这种情况下，还能够如上所述用氮化硅膜形成第一绝缘膜并且能够用氧化硅膜形成第二绝缘膜。
另外，例如，能够用氧化硅膜形成第一绝缘膜并且能够用氮化硅膜形成第二绝缘膜。
这时，第二区的上述第一杂质引入区成为低浓度的源/漏区，例如，在MOS晶体管的情况下，并且在下文将要描述的成像区的传感器部分的情况下成为构成光电二极管的一个导电类型区。第二区的上述第二杂质引入区成为低浓度的源/漏区，例如，在MOS晶体管的情况下，并且在下文将要描述的成像区的传感器部分的情况下成为用于降低结漏电流的高浓度的半导体区。第一区的上述第三杂质引入区成为高浓度的源/漏区，例如，在MOS晶体管的情况下。第一区的上述第四杂质引入区成为高浓度的源/漏区，例如，在MOS晶体管的情况下。对于MOS晶体管，形成所谓的LDD结构的源/漏区。
依照本发明的第五半导体制造方法，通过使用2层结构的绝缘膜，由不包括氮化硅的第二绝缘膜构成的单层结构的侧壁形成在第一区的栅电极的侧壁上，以便在引入杂质后当进行引入杂质的活化退火时，能避免在栅电极中的杂质尤其是在p沟道MOS晶体管的栅电极中的硼(B)扩散进入半导体衬底，以便能抑制像MOS晶体管的电流驱动能力恶化这样的晶体管特性的恶化。另外，2层结构的绝缘膜在第二区中保持不变，以便能自由地选择第一绝缘膜的膜厚。以这种方式，当例如形成光电转换装置时，能使相对于入射光的反射强度减少到最小。对于其它方案，仅在MOS晶体管上形成难熔金属的金属硅化物并能制作精细结构的MOS晶体管，并且同时能够制造这样一种在同一半导体芯片上含有第一区和第二区的半导体器件，第一区中包括具有降低的寄生电阻、具有高速操作和降低功耗的LDD结构的MOS晶体管，以及在第二区中形成有抑制了结漏电流的MOS晶体管，使得它具有与本发明上述的第一半导体器件相同的效果。
对于上述半导体器件，能够在第一区中形成构成逻辑电路的第一MOS晶体管，并能够在第二区中形成信号电荷存储装置。
对于上述半导体器件，能够在第一区中形成构成逻辑电路的第一MOS晶体管，并能够在第二区中形成具有图象元件和由第二MOS晶体管以及传感器部分组成的成像区，以便其用作CMOS型固态成像器件。当应用于CMOS型固态成像器件时以及用3层膜结构形成多个绝缘膜时，借助于由第一氧化硅膜、第二氧化硅膜和在制作布线的工序中形成的上层绝缘膜，在成像区的传感器部分上能形成反射阻止膜。在这种情况下，能够选择第一绝缘膜的氧化硅膜的膜厚为20nm以下，以及选择第二绝缘膜的氮化硅膜和上层绝缘膜的氮化硅膜的总膜厚在150nm和20nm之间，并优选在100nm和20nm之间。对于第一绝缘膜的氧化硅膜的膜厚，越薄越好并能够使其为零厚度。通过设置或选择每层绝缘膜的膜厚为上述值，能够制作具有反射阻止功能的堆叠膜。当每层绝缘膜的膜厚变得厚于指示的值时，即，当膜厚变得太厚时，很难取得反射阻止功能并同时很难形成接触孔。而且，当用2层膜结构形成多个绝缘膜时，还能够在传感器部分上制作相同的反射阻止功能。
能够使用上述半导体器件作为具有嵌入式DRAM的逻辑半导体集成电路，其中在第一区中形成构成逻辑电路的第一场效应晶体管，以及在第二区中形成具有由第二场效应晶体管和电容器组成的存储器的DRAM单元。
在半导体器件的上述制造方法中，能够制造CMOS型固态成像器件，其中在第一区中形成由栅电极和第一及第二杂质引入区构成并构成逻辑电路的LDD结构型MOS晶体管；以及在第二区中形成由栅电极和第一及第二杂质引入区构成的LDD结构型MOS晶体管和由传感器部分构成的成像区，以便制造CMOS型固态成像器件。
在半导体器件的上述制造方法中，能够制造具有嵌入式DRAM的逻辑电路的半导体集成电路，其中在第一区中形成由栅电极和第一及第二杂质引入区构成并构成逻辑电路的LDD结构型MOS晶体管；以及在第二区中形成由包括栅电极和第一及第二杂质引入区的LDD结构型MOS晶体管和电容器构成的存储器。
依照本发明，能够构成装配有上述半导体器件的电子装置。对于装配在电子装置中的半导体器件，能够在第一区中形成构成逻辑电路的第一MOS晶体管，以及能够在第二区中形成信号电荷存储装置。例如，通过使用半导体器件能获得MOS型固态成像器件，其中在第一区中形成构成逻辑电路的第一MOS晶体管，以及在第二区中形成具有图象元件和由第二MOS晶体管和传感器部分组成的成像区，以便其用作用于MOS型固态成像器件的半导体器件。在另一个方案中，通过使用半导体器件能获得具有嵌入式DRAM的逻辑半导体集成电路，其中在第一区中形成构成逻辑电路的第一MOS晶体管，以及在第二区中形成具有由第二MOS晶体管和电容器组成的存储器的DRAM单元。
另外，通过装配有上述半导体器件，能构成便携型通信装置的电子装置。
附图说明
图1示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的一个示例性实施例的理论构造图；
图2是沿图1的CMOS型固态成像器件的A-A线截取的CMOS逻辑电路部分的截面图；
图3是沿图1的CMOS型固态成像器件的A-A线截取的图象元件部分的截面图；
图4至图13是CMOS逻辑电路部分的制造工序图，示出了CMOS型固态成像器件的制造方法的一个示例性实施例；
图14至图23是CMOS逻辑电路部分的制造工序图，示出了CMOS型固态成像器件的制造方法的一个示例性实施例；
图24示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的另一个示例性实施例的CMOS逻辑电路部分的截面图；
图25示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的另一个示例性实施例的图象元件部分的截面图；
图26是示出另一个示例性实施例的、依照本发明的CMOS型固态成像器件的传感器部分的截面图；
图27示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的又一个示例性实施例的CMOS逻辑电路部分的截面图；
图28示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的又一个示例性实施例的图象元件部分的截面图；
图29至图41是对应于图27的CMOS逻辑电路部分的制造工序图，示出了CMOS型固态成像器件的制造方法的又一个示例性实施例；
图42至图54是对应于图28的图象元件部分的制造工序图，示出了CMOS型固态成像器件的制造方法的又一个示例性实施例；
图55是图象元件部分的截面图，示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的又一个示例性实施例；
图56是图象元件部分的截面图，示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的又一个示例性实施例；
图57至图60是对应于图55的CMOS逻辑电路部分的制造工序图，示出了CMOS型固态成像器件的制造方法的又一个示例性实施例；
图61至图64是对应于图56的图象元件部分的制造工序图，示出了CMOS型固态成像器件的制造方法的又一个示例性实施例；
图65是图象元件部分的截面图，示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的又一个示例性实施例；
图66是图象元件部分的截面图，示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的又一个示例性实施例；
图67至图69是对应于图65的CMOS逻辑电路部分的制造工序图，示出了CMOS型固态成像器件的制造方法的又一个示例性实施例；
图70至图72是对应于图66的图象元件部分的制造工序图，示出了CMOS型固态成像器件的制造方法的又一个示例性实施例；
图73示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的又一个示例性实施例的图象元件部分的截面图；
图74示出了应用于CMOS型固态成像器件的、依照本发明半导体器件的又一个示例性实施例的图象元件部分的截面图；
图75至图78是对应于图73的CMOS逻辑电路部分的制造工序图，示出了CMOS型固态成像器件的制造方法的又一个示例性实施例；
图79至图82是对应于图74的图象元件部分的制造工序图，示出了CMOS型固态成像器件的制造方法的又一个示例性实施例；以及
图83示出了应用于具有嵌入式DRAM的逻辑LSI的、依照本发明半导体器件的一个示例性实施例的理论构造图。
具体实施方式
下文参考附图将描述本发明的示例性实施例。
图1示出了依照本发明应用于CMOS型固态成像器件的半导体器件的一个示例性实施例。依照示例性实施例的固态成像器件1包括：成像区3，其中由形成传感器部分的光电二极管和多个MOS晶体管构成的图象元件以矩阵形式排列；以及在成像区3的周围部分形成的CMOS逻辑电路部分4、5和模拟电路部分6、7。针对构成图象元件2的MOS晶体管，其总数随着图象元件的构造而不同，但是它们由用于至少驱动光电二极管的MOS晶体管形成，也就是，用于读出光电二极管的信号电荷的MOS晶体管、用于输出来自于光电二极管的信号的信号输出MOS晶体管，等等。这些成像区3、CMOS逻辑电路部分4、5和模拟电路部分6、7一起作为在一共用衬底上的嵌入的一块芯片构造，构成固态成像器件1。
图2和图3示出了图1的CMOS逻辑电路部分4和成像区3的一个图象元件2沿A-A线截取的截面结构。图2示出了CMOS逻辑电路部分4，并且图3示出了成像区3的一个图象元件2的主要部分。
如图2和图3所示，在依照示例性实施例的CMOS型固态成像器件1中，元件隔离区12形成在第一导电类型(即本例子中的n型)共用半导体衬底11上，构成成像区3的图象元件2被形成在半导体衬底11的预定区域中，并且CMOS逻辑电路部分4形成在半导体衬底11的另一个预定区域中。这样构造使得没有在图象元件2一边的MOS晶体管处形成难熔金属的金属硅化物层，以及在CMOS逻辑电路部分4一边的MOS晶体管处形成难熔金属的金属硅化物层。
如图2所示，在CMOS逻辑电路部分4中，第二导电类型即p型半导体阱区20形成在n型半导体衬底11深的位置处，并从第一MOS晶体管形成区13延伸至第四MOS晶体管形成区16，以便形成掺入第二导电类型即p型杂质的p型半导体阱区20。另外，在第一和第三MOS晶体管形成区13和15中，形成了从衬底表面延伸到p型半导体阱区20的p型半导体阱区21和23。而且，在第二和第四MOS晶体管形成区14和16中，形成了从衬底表面延伸到p型半导体阱区20的n型半导体阱区22和24。在p型半导体阱区21和n型半导体阱区22上，经由栅绝缘膜281，分别形成由例如多晶硅膜制成的栅电极301和302。在p型半导体阱区21中，形成由在栅电极301两侧的n-区311和n+区421构成的LDD结构的源/漏区，并形成n沟道MOS晶体管Tr1。在n型半导体阱区22中，形成由在栅电极302两侧的p-区312和p+区422构成的LDD结构的源/漏区，并形成p沟道MOS晶体管Tr2。n沟道MOS晶体管Tr1和p沟道MOS晶体管Tr2组成CMOS晶体管结构。经由栅绝缘膜282，在p型半导体阱区23和n型半导体阱区24上形成例如由多晶硅膜制成的栅电极303和304。在p型半导体阱区23中，形成由在栅电极303两侧的n-区313和n+区423构成的LDD结构的源/漏区，并形成n沟道MOS晶体管Tr3。在n型半导体阱区24中，形成由在栅电极304两侧的p-区314和p+区424构成的LDD结构的源/漏区，并形成p沟道MOS晶体管Tr4。n沟道MOS晶体管Tr3和p沟道MOS晶体管Tr4组成CMOS晶体管结构。
另外，在MOS晶体管Tr1至Tr4的栅电极301至304的每个侧壁上，形成第一绝缘膜35、第二绝缘膜36和第三绝缘膜38的3层结构的侧壁39[35A、36A、38A]。例如，可以用氧化硅膜(SiO2膜)形成第一和第三绝缘膜35和38，以及例如可以用氮化硅膜形成第二绝缘膜36。使用栅电极301至304作为掩模，通过自对准工艺形成构成源/漏区的n-区311、313和p-区312、314。使用由3层结构的绝缘膜35、36、38构成的侧壁39和栅电极301至304作为掩模，通过自对准工艺形成n+区421、423和p+区422、424。然后，难熔金属的金属硅化物层44分别形成在MOS晶体管Tr1至Tr4的栅电极301至304的表面上和源/漏区的n+区421、423和p+区422、424的表面上。应当注意，在CMOS逻辑电路部分5一边的结构相类似。在这种情况下，在CMOS逻辑电路部分4、5的例子中连接电源的2通道。例如，用于由n沟道MOS晶体管Tr1和p沟道MOS晶体管Tr2组成的CMOS晶体管结构的电源电压不同于用于由n沟道MOS晶体管Tr3和p沟道MOS晶体管Tr4组成的CMOS晶体管结构的电源电压。
如图3所示，关于图象元件2，在n型半导体衬底11的深部分处，形成掺入有p型杂质并延伸过传感器部分形成区17和MOS晶体管形成区18的p型半导体阱区25。而且，在MOS晶体管形成区18中，形成从表面侧延伸到p型半导体阱区25的双叠层p型半导体阱区26和27。在由p型半导体阱区25、26、27环绕的传感器部分形成区17中，在n型半导体区11A的表面侧，形成具有比区11A高的杂质浓度的n型半导体区315。n型半导体区11A是由p型半导体区25分开的一部分半导体衬底11，p型半导体区25是通过离子注入形成在半导体衬底11的深位置。在衬底的表面处，为了降低结漏电流，形成具有高杂质浓度的p+半导体区425，使其接触n型半导体区11A。p型半导体阱区25、n型半导体阱区11A、315和p+半导体区425构成光电二极管的传感器部分45，即HAD(空穴累积二极管)传感器。另一方面，在MOS晶体管形成区18中，经由栅绝缘膜283，形成例如由多晶硅膜制成的栅电极305、306、307；在栅电极的两侧，分别形成由n+区315、p+区425构成的LDD结构的源/漏区，和由n-区316和n+区426构成的LDD结构的源/漏区，以及由n-区317和n+区427构成的LDD结构的源/漏区；并形成多个n沟道MOS晶体管，例如，用于读出的MOS晶体管Tr5和用于输出信号的信号输出MOS晶体管Tr6、Tr7。另外，在图象元件2的区域中，堆叠第一绝缘膜35和第二绝缘膜36，用于覆盖传感器部分45的上侧、MOS晶体管Tr5、Tr6、Tr7的栅电极305至307和源/漏区，以便分别在栅电极305至307的侧壁上形成由第三绝缘膜38构成的侧壁部分38A。使用栅电极305至307作为掩模，通过自对准工艺形成构成源/漏区的n-区316、317。使用绝缘膜35、36、38的3层结构的侧壁40和栅电极305至307作为掩模，通过自对准工艺形成n+区426、427。这时，第一和第二绝缘膜35、36形成在源/漏区的n+区426、427上，但在注入杂质时，通过使绝缘膜35、36的膜厚和加速能量(注入能量)最佳化，也可以在绝缘膜35、36下面形成n+区426、427。而且，3层结构的侧壁40形成在栅电极305至307的侧壁上，以便能形成类似于图2所示的CMOS逻辑电路部分4的MOS晶体管Tr1至Tr4的LDD结构的源/漏区。对于MOS晶体管Tr5至Tr7，没有在栅电极305至307和n+区426、427上形成难熔金属的金属硅化物层。
依照本示例性实施例的CMOS型固态成像器件1，利用由第一、第二和第三绝缘膜35、36和38构成的侧壁39、40，难熔金属的金属硅化物层44能形成在CMOS逻辑电路部分4一边的MOS晶体管Tr1至Tr4的栅电极301至304的表面上和LDD结构的源/漏区的高杂质浓度区(n+区、p+区)421至424的表面上。同时，能够避免在图象元件2的一边形成用于MOS晶体管Tr5至Tr7的难熔金属的金属硅化物层。而且，图象元件2一边的MOS晶体管Tr5至Tr7可以构造成LDD结构的MOS晶体管。
在CMOS逻辑电路部分4、5中，形成难熔金属的金属硅化物层44，以便能设计具有精细结构和具有降低寄生电阻的器件，这样能够实现高速工作和降低功耗。另一方面，在图象元件2中，没有形成难熔金属的金属硅化物层，以便抑制由MOS晶体管中的难熔金属的金属引起的结漏电流。另外，由于用第一和第二绝缘膜35、36保护传感器部分的表面，因此抑制产生如等离子损伤和污染的缺陷。
因此，二者都可以是具有LDD结构的源/漏区的MOS晶体管，其中一个区域是具有由难熔金属的金属硅化物层形成的CMOS晶体管的CMOS逻辑电路区，以及另一个区域是具有未形成难熔金属的金属硅化物层的MOS晶体管的成像区，二者可以制作在同一半导体芯片中。
接着，将描述依照示例性实施例的固态成像器件1的制造方法。图4至图13示出了形成有难熔金属的金属硅化物层的CMOS逻辑电路4一边的制造工序，以及图14至图23示出了未形成难熔金属的金属硅化物层的一个图像元件2一边的制造工序。关于工序，图4至图13的工序与图14至图23的工序彼此相对应。
首先，如图4和图14所示，提供第一导电类型(即本例中的n型)的共用硅半导体衬底11，并在半导体衬底11中形成元件隔离区12。元件隔离区12的形成过程是：经由形成在半导体衬底11上的、例如由氮化硅膜(SiN膜)制成的掩模，在对应于元件隔离区的部分处形成凹槽；在凹槽的内壁上旋涂热氧化物膜；其后用氧化硅膜(例如，CVD-SiO2膜)填埋凹槽；并随后除去氮化硅膜。在CMOS逻辑电路部分4中，形成元件隔离区12以便形成第一MOS晶体管形成区13、第二MOS晶体管形成区14、第三MOS晶体管区15和第四MOS晶体管区16(参看图4)。在图象元件2中，形成元件隔离区12以便形成传感器部分(光电二极管)形成区17和MOS晶体管形成区18。(参看图14)
接着，如图5和图15所示，用于离子注入的绝缘膜例如屏蔽氧化物膜(SiO2膜)19形成在半导体衬底11上，使用离子注入方法通过引入预期的杂质，形成预定导电类型的半导体阱区。使用光致抗蚀剂方法，通过选择待注入的杂质和选择注入条件(注入能量、杂质浓度，等等)，将所选杂质注入到每个区域13至18中，可以形成半导体阱区。在CMOS逻辑电路部分4的一边，在例如每个MOS晶体管形成区13至16的深位置处，形成第二导电类型即p型和相同杂质浓度的半导体阱区20。另外，在第一和第三MOS晶体管形成区13和15中，形成从衬底表面延伸到p型半导体阱区20的p型半导体阱区21和23，并在第二和第四MOS晶体管形成区中，形成n型半导体阱区22和24。在这种情况下，针对第一至第四MOS晶体管区13至16，允许用单个离子注入工艺同时地形成p型半导体阱区20，或针对每一个p型和n型半导体阱区21、22、23、24，允许独立地形成它们。在后一种情况下，用于半导体阱区21、22、23、24的离子注入掩模是公共使用的，以便能节省一个用于离子注入的掩模(参看图5)。在图象元件2的一边，在传感器部分形成区17和MOS晶体管形成区18的深位置处，形成第二导电类型即p型和相同杂质浓度的p型半导体阱区25。此外，将p型半导体阱区26、27形成到沿深度方向上的部分处，使MOS晶体管形成区18和传感器部分形成区17的边缘分离。在传感器部分形成区17中，借助于n型半导体衬底11，形成由p型阱区25、26和27环绕的n型半导体阱区11A。(参看图15)
接着，如图6和图16所示，预期膜厚的绝缘膜28[281、282、283]分别地形成在CMOS逻辑电路部分4和图象元件2的区域13至18上，以及栅电极材料膜29形成在栅绝缘膜28上。作为栅绝缘膜28，例如使用氧化硅膜(SiO2膜)。作为栅电极材料膜29，例如，使用多晶硅膜。在CMOS逻辑电路部分4的一边，相同预期膜厚t1例如5nm厚的栅绝缘膜281形成在第一和第二MOS晶体管形成区13和14上；以及相同预期膜厚t2例如3nm厚的栅绝缘膜282形成在第三和第四MOS晶体管形成区15和16上(参看图6)。在图象元件2的一边，相同预期膜厚t3例如3nm厚的栅绝缘膜283形成在传感器部分形成区17和MOS晶体管形成区18上。(参看图16)栅电极材料膜29的膜厚t4可以选择例如200nm。
接着，如图7和图17所示，使用例如光致抗蚀剂方法和例如干刻蚀法的刻蚀方法，构图处理栅电极材料膜29，形成栅电极30[301、302、303、304、305、306、307]。在CMOS逻辑电路部分4的一边，分别在对应于第一MOS晶体管形成区13的位置处形成栅电极301，在对应于第二MOS晶体管形成区14的位置处形成栅电极302，在对应于第三MOS晶体管形成区15的位置处形成栅电极303，和在对应于第四MOS晶体管形成区16的位置处形成栅电极304。在本例中，考虑到性能设计，选择第一和第二MOS晶体管形成区13和14中的栅电极301和302的栅极长度大于第三和第四MOS晶体管形成区中的栅电极303和304的栅极长度(参看图7)。在图象元件2的一边，在对应于MOS晶体管形成区18的位置处形成栅电极305、306和307。(参看图17)
接着，如图8和图18所示，使用元件隔离区12和栅电极30[301至307]作为掩模，通过离子注入法，把预定杂质分别引入到在CMOS逻辑电路部分4一边和在图象元件2一边的区域，形成预定导电类型的杂质引入区31[311、312、313、314、315、316、317]。可以使用光致抗蚀剂方法，选择待注入杂质和选择注入条件(注入能量、杂质浓度，等等)，将所选杂质注入到每个区域中，从而形成杂质引入区31。在CMOS逻辑电路部分4的一边，在第一和第三p型半导体阱区21和23中，形成有构成LDD结构的、低杂质浓度的杂质引入区即n-区311、313，以及在第二和第四n型半导体阱区22和24中，形成有构成LDD结构的、低杂质浓度的杂质引入区即p-区312、314(参看图8)。在图象元件2的一边，在传感器部分形成区17的n区(对应于n型半导体衬底11的一部分)11A中，形成了构成光电二极管的杂质引入区即n型半导体区315。另外，在p型半导体阱区27中，形成了构成LDD结构的、低杂质浓度的杂质引入区即n-区316、317。(参看图18)
接着，如图9和图19所示，在包括栅电极30[301至307]的半导体衬底11的整个表面上，连续地形成膜厚分别为t5、t6的第一绝缘膜35和第二绝缘膜36。能够使用例如氧化硅膜(SiO2膜)作为第一绝缘膜35。能够使用例如氮化硅膜作为第二绝缘膜36，氮化硅膜的刻蚀速率不同于氧化硅膜的刻蚀速率。能够选择第一绝缘膜35的膜厚t5例如为大约10nm，以及第二绝缘膜36的膜厚t6例如大约为30nm。
接着，如图10和图20所示，光致抗蚀剂掩模37选择性地形成在图象元件2一边的第二绝缘膜36上，在这种条件下，使用回刻蚀法刻蚀处理在CMOS逻辑电路部分4一边的第一和第二绝缘膜35和36，使得仅仅在栅电极301至304的侧壁上分别地形成由第一绝缘膜35和第二绝缘膜36组成的侧壁部分35A和36A(参看图10)。在图象元件2一边的区域中，第一和第二绝缘膜35和36被光致抗蚀剂掩模37保护，并且留下来没有被刻蚀除去。(参看图20)
接着，如图11和图21所示，除去在图象元件2一边的光致抗蚀剂掩模37。随后，在CMOS逻辑电路部分4一边和图象元件2一边的半导体衬底的全部表面上形成预定膜厚t6的第三绝缘膜38(未示出)。能够使用例如氧化硅膜(SiO2膜)作为第三绝缘膜38，氧化硅膜的刻蚀速率不同于第二绝缘膜36的刻蚀速率。能够选择第三绝缘膜38的膜厚t7例如为大约100nm。使用回刻蚀法刻蚀处理第三绝缘膜38，以便在CMOS逻辑电路部分4的一边和图象元件2的一边，在栅电极301至307的侧壁上分别地形成侧壁部分38A。通过这种方式，在CMOS逻辑电路部分4的一边，分别地在栅电极301至304上形成由第一、第二和第三绝缘膜35A、36A和38A组成的3层结构的侧壁39(参看图11)。另外，在图象元件2的一边，因为第二绝缘膜36成为刻蚀终止层，使得第一和第二绝缘膜35和36未被除去，所以仅仅回刻蚀第三绝缘膜38。因此，在栅电极305至307的侧壁上分别地形成由第一、第二和第三绝缘膜35、36和38A组成的3层结构的侧壁40。(参看图21)
接着，如图12和图22所示，在CMOS逻辑电路部分4的一边和图象元件2的一边的区域中，使用栅电极301至307和侧壁39、40作为掩模，通过离子注入法引入预定的杂质，形成将成为源/漏区的、预定导电类型的杂质引入区42[421、422、423、424、425、426、427]和HAD(Hole AccumulationDiodes，空穴累积二极管)。使用光致抗蚀剂方法，选择待注入的杂质和选择注入条件(注入能量、杂质浓度，等等)，将所选杂质注入到每个区域中，从而形成杂质引入区42。在CMOS逻辑电路部分4的一边，在p型半导体阱区21和23中形成高杂质浓度的n+源/漏区421和423，以及在n型半导体阱区22和24中形成高杂质浓度的p+源/漏区422和424。用p-区312和p+区422以及用p-区314和p+区424分别形成LDD结构的P型源/漏区。用n-区311和n+区421以及用n-区313和n+区423分别形成LDD结构的N型源/漏区(参看图12)。在图象元件2的一边，为了大大降低结漏电流，在传感器部分形成区17的表面上形成p+半导体区(空穴存储区)425，它是高浓度的杂质引入区，用于形成埋入式光电二极管，即所谓的HAD(HoleAccumulation Diode，空穴累积二极管)。另外，在MOS晶体管形成区18中形成高杂质浓度的n+源/漏区426、427。用n-区316和n+区426以及用n-区317和n+区427分别形成LDD结构的N型源/漏区。(参看图22)
在图象元件2一边的MOS晶体管形成区18中，在其表面上形成第一绝缘膜35和第二绝缘膜36，并且当例如选择第一绝缘膜35的膜厚为10nm和选择第二绝缘膜36的膜厚为30nm时，在注入的离子例如是磷(P)的情况下，能够通过选择用于形成高杂质浓度的源/漏区的离子注入能量为20keV以上来形成n+源/漏区426、427。
接着，如图13和图23所示，在CMOS逻辑电路部分4一边，通过自对准硅化物法，在由多晶硅构成的栅电极301至304上和P+源/漏区421至424上形成难熔金属的金属硅化物层44。换句话说，在CMOS逻辑电路部分4的一边和图象元件2的一边的全部表面上，旋涂并形成难熔金属的金属膜。随后，通过合金处理并随后通过除去难熔金属的未反应金属，在CMOS逻辑电路部分4一边的栅电极301至304的表面上和源/漏区421至424的表面上形成难熔金属的金属硅化物层44。另一方面，当在图象元件2的一边形成第一和第二绝缘膜35和36时，在此处将不会形成难熔金属的金属硅化物层44。关于难熔金属的金属，例如可以使用Co、Ti、Mo、Ni、W等等。在本例中，形成Co硅化物层。
在CMOS逻辑电路部分4的一边，由形成在第一p型半导体阱区21中的n沟道MOS晶体管Tr1和形成在第二n型半导体阱区22中的p沟道MOS晶体管Tr2形成CMOS晶体管结构，以及由形成在第三p型半导体阱区23中的n沟道MOS晶体管Tr3和形成在第四n型半导体阱区24中的p沟道MOS晶体管Tr4形成CMOS晶体管结构。在图象元件2的一边，形成传感器部分45。在本例中，由P+半导体区425和n型半导体区315以及由n型半导体阱区11A和p型半导体阱区5构成的传感器部分45作为HAD传感器。
随后，依照涉及CMOS型固态成像器件的常规技术来执行布线工艺、在芯片上形成透镜的工艺(on-chip lens forming process)和滤色器形成工艺。依照上述工艺，可以得到期望的CMOS型固态成像器件1，其中仅在CMOS逻辑电路部分4的一边形成具有难熔金属的金属硅化物层44的CMOS晶体管，而在图象元件2的一边未形成难熔金属的金属硅化物层44。
在上述例子中，使用n型半导体衬底作为共用半导体衬底11，但应该注意，在其它半导体器件的情况下可以使用p型共用半导体衬底11。而且，能够形成分别与上述例子的半导体区相反的半导体区。
此外，在上述例子中，在CMOS逻辑电路部分4一边，对于p沟道MOS晶体管Tr2，将源/漏区制作成LDD结构，但也能够将源/漏区制作成除LDD结构之外的结构，即具有消除p-区312的形式。
依照示例性的实施例，在图象元件2中形成了未形成有难熔金属的金属硅化物层的栅电极305至307和高杂质浓度的源/漏区426、427，并且同时，在CMOS逻辑电路部分4的一边，在栅电极301至304处和在高杂质浓度的源/漏区421至424中可以形成难熔金属的金属硅化物层44。
在CMOS逻辑电路部分4的一边，其中可以在栅电极301至304处和在源/漏区的高杂质浓度的区域421至424中形成难熔金属的金属硅化物层44，通过形成由3层结构的绝缘膜35、36和38组成的侧壁39来制作LDD结构，并且同时，能够形成具有难熔金属的金属硅化物源层44的CMOS晶体管Tr1至Tr4。在图象元件2的一边，其中在栅电极305至307处和在源/漏区的高浓度的区域426、427中，没有形成难熔金属的金属硅化物层，能够形成MOS晶体管Tr5至Tr7，其中第一和第二绝缘膜35、36保留在传感器部分45上和源/漏区316、317、426、427上，即使当回刻蚀时也不被除去，并且通过仅回刻蚀第三绝缘膜38来形成侧壁40，以便即使在其为LDD结构的情况下也不用形成难熔金属的金属硅化物层。
当回刻蚀第三绝缘膜38时，第二绝缘膜36作为刻蚀终止层，以便第二和第一绝缘膜36和35避免通过刻蚀被除去，使得继续保留第一和第二绝缘膜35和36为原来的状态。由于通过硅化物法形成难熔金属的金属硅化物层44，在图象元件2的一边，在传感器部分45中以及在栅电极305至307处和在高杂质浓度的区426、427中，第一绝缘膜35和第二绝缘膜36被保留，因此不会形成难熔金属的金属硅化物层；而在CMOS逻辑电路部分4、5的一边，难熔金属的金属硅化物层44可以形成在第一绝缘膜35处、在除去了第二绝缘膜36的栅电极301至304处以及在源/漏区的高杂质浓度的区421至424中。
在图象元件2的一边，当注入离子用于在源/漏区中形成高杂质浓度的区426、427时，即使没有除去第一和第二绝缘膜35和36，通过选择第一和第二绝缘膜35和36的总厚度t4+t5为离子可以充分通过的厚度，也可以形成源/漏区中的高杂质浓度的区426、427。另外，通过控制第三绝缘膜38的膜厚，可以优化在向源/漏区中的区426、427注入杂质时用作掩模的侧壁40的厚度，以便能取得具有类似常规侧壁法效果的侧壁结构和源/漏区结构。
因此，可以获得一种CMOS逻辑电路部分4，降低了寄生电容，工作速度高且功耗低。同时，能够使图象元件2的结漏电流小，即，将噪声电平降低的高图象质量的成像部分集成在具有高速和低功耗的逻辑电路部分的同一半导体芯片中。此外，当形成侧壁39、40时，能避免图象元件2的传感器部分形成区17的表面暴露到回刻蚀时的等离子气氛中，使得其也能抑制由等离子损伤、污染等造成的传感器部分中的缺陷。
在上述示例性实施例中，该侧壁结构采用第一绝缘膜35、第二绝缘膜36和第三绝缘膜38的3层结构，但是可以使用2层结构。图24和图25示出了依照本发明的固态成像器件1的另一示例性实施例，其中侧壁结构制作为2层结构。在依照本发明的固态成像器件1的这种示例性实施例中，在CMOS逻辑电路部分4的一边，在构成MOS晶体管Tr1至Tr4的每个栅电极301至304的侧壁上形成由第一绝缘膜51和第二绝缘膜52构成的2层结构的侧壁53，第一绝缘膜51和第二绝缘膜52均被回刻蚀。另外，在图象元件2的一边，使第一绝缘膜51保留在图象元件2一边的全部表面上，而没有回刻蚀第一绝缘膜51，使得通过仅仅回刻蚀第二绝缘膜52，在MOS晶体管Tr5至Tr7的每个栅电极305至307的侧壁上形成由第二绝缘膜52组成的侧壁54。使用彼此具有不同刻蚀速率的膜作为第一绝缘膜51和第二绝缘膜52。例如，能够使用氮化硅膜作为第一绝缘膜51和氧化硅膜作为第二绝缘膜52。能够选择第一绝缘膜51的氮化硅膜的膜厚为30nm以下，以及能够选择第二绝缘膜52的氧化硅膜的膜厚为100nm以下。还能够使用氧化硅膜作为第一绝缘膜51以及能够使用氮化硅膜作为第二绝缘膜52。然而，针对回刻蚀，其类似于上述图13和图23的氧化硅膜的其它构造，以便省略重复说明。可选择地，针对制造工序，将用第一绝缘膜51代替第一和第二绝缘膜35和36，以及将用第二绝缘膜52代替第三绝缘膜38。其它类似于图4至图23所示的工序。
在图24和图25的示例性实施例中，当氮化硅膜用于第一绝缘膜51并且其直接堆叠在半导体衬底上时，如果存在界面能级上升的问题，那么把第一绝缘膜51换成氧化硅膜，或优选换成上述图11和图21所示的第一、第二和第三绝缘膜35、36和38的3层结构。
此外，由于氧化硅膜的介电常数比氮化硅膜的介电常数低，对于一种器件，当由栅电极的侧壁上的边缘电容构成的寄生电容(即在栅电极的栅绝缘膜的一边上的边缘部分和源/漏区之间形成的寄生电容)成为一个问题时，最好选择由氧化硅膜组成的绝缘膜作为3层结构的第一层。
在图13和图23的示例性实施例中，选择第一绝缘膜35的膜厚t5为大约10nm，第二绝缘膜36的膜厚t6为大约30nm以及第三绝缘膜38的膜厚t7为大约100nm，但针对绝缘膜35、36、38的各个膜厚，应考虑有效地选择，例如，第一绝缘膜35的膜厚t5为20nm以下，第二绝缘膜36的膜厚t6为30nm以下以及第三绝缘膜38的膜厚t7为100nm以下。
尤其是，对于图象元件2的传感器部分45，希望取得尽可能多的入射光而没有反射。如图26所示，经由绝缘膜283，在传感器部分45上形成作为第一绝缘膜的氧化硅膜35和通过低压CVD方法形成的、作为第二绝缘膜的氮化硅膜(LPCVD-SiN膜)36，以及更进一步地，通过等离子CVD方法，在其上附加地形成氮化硅膜(等离子CVD-SiN膜)46。在这种情况下，选择作为第一绝缘膜的氧化硅膜35的膜厚t4为20nm以下(越薄越好，并且包括0nm)，以及选择作为第二绝缘膜的氮化硅膜36和其上的氮化硅膜46的总厚度t8为150nm至20nm，优选为100nm至20nm，并且最佳值为大约60nm。通过选择每个绝缘膜的膜厚为这样的值，氧化硅膜35、氮化硅膜36和46的堆叠膜作为反射阻止膜，使得可以提高光入射到传感器部分45上的效率。
具有这种反射阻止功能的膜结构可以应用于由图24和图25所示的绝缘膜51、52组成的2层膜结构中。
在上述示例性实施例中，用包括氮化硅膜的3层结构或2层结构的绝缘膜构造侧壁。当要求MOS晶体管的特性以致于不能忽视上述氮化硅膜的影响时，希望消除氮化硅膜。例如，当制作CMOS晶体管结构时，通常通过离子注入把作为p型杂质的硼(B)引入到用于p沟道MOS晶体管的多晶硅的栅电极。在注入离子后，进行高温退火工艺用于其活化，但是如果那时栅绝缘膜薄，有可能出现多晶硅的栅电极中的硼(B)扩散并且进入硅衬底的现象。观察到这种硼(B)容易扩散，使得认识到当氮化硅膜(SiN膜)存在于侧壁上时，硼增加扩散的速度。不能彻底地了解它的机理，但是原因之一是氮化硅膜的膜材料含有大量氢，并且假设当氢在栅电极中扩散时使硼的扩散速度更迅速。假设第二个原因是氮化硅膜具有大的应力，使得由于这种膜应力使氢的扩散速度更加迅速。至少用实验方法认识到，当使用氮化硅膜时硼的扩散变得更快。
接着，将描述依照本发明的半导体器件的另一个示例性实施例及其制造方法，其中不使用氮化硅膜作为侧壁的绝缘膜。与上述相类似，示例性实施例的半导体器件是具有共用半导体衬底的半导体器件，在半导体衬底上设置了具有形成了难熔金属的金属硅化物层的MOS晶体管的半导体区和具有未形成难熔金属的金属硅化物层的MOS晶体管的半导体区。
图27和图28示出了将依照本发明的半导体器件应用于图1的CMOS型固态成像器件的另一个示例性实施例。图27和图28示出了对应于CMOS逻辑电路部分4和成像区3的一个图象元件2沿图1的A-A线截取的截面图。图27示出了CMOS逻辑电路部分4并且图28示出了一个图象元件2的主要部分。
如图27和图28所示，依照CMOS型固态成像器件的示例性实施例，元件隔离区12形成在第一导电类型(即本例中的n型)共用半导体衬底11中，构成成像区3的图象元件2形成在半导体衬底11的预定区域中，并且CMOS逻辑电路部分4形成在半导体衬底11的另一预定区域中。这样构造以便没有在图象元件2的一边形成难熔金属的金属硅化物层，以及在CMOS逻辑电路部分4一边的CMOS晶体管上形成难熔金属的金属硅化物层。
如图27所示，在CMOS逻辑电路部分4中，在n型半导体衬底11的深度位置处，形成从第一MOS晶体管形成区13延伸至第四MOS晶体管形成区16的、第二导电类型即p型半导体阱区20，以便形成掺有第二导电类型即p型杂质的p型半导体阱区20。另外，在第一和第三MOS晶体管形成区13和15中，形成从衬底表面延伸到p型半导体阱区20的p型半导体阱区21和23。而且，在第二和第四MOS晶体管形成区中，形成从衬底表面延伸到p型半导体阱区20的n型半导体阱区22和24。在p型半导体阱区21和n型半导体阱区22上，经由栅绝缘膜281分别形成由例如多晶硅膜制成的栅电极301和302。在p型半导体阱区21中，形成由在栅电极301两侧的n-区311和n+区421构成的LDD结构的源/漏区，从而形成n沟道MOS晶体管Tr1。在n型半导体阱区22中，形成由在栅电极302两侧的p-区312和p+区422构成的LDD结构的源/漏区，从而形成p沟道MOS晶体管Tr2。n沟道MOS晶体管Tr1和p沟道MOS晶体管Tr2组成CMOS晶体管结构。例如由多晶硅膜制成的栅电极303和304经由栅绝缘膜282形成在p型半导体阱区23和n型半导体阱区24上。在p型半导体阱区23中，形成由在栅电极303两侧的n-区313和n+区423构成的LDD结构的源/漏区，并形成n沟道MOS晶体管Tr3。在n型半导体阱区24中，形成由在栅电极304两侧的p-区314和p+区424构成的LDD结构的源/漏区，并形成p沟道MOS晶体管Tr4。n沟道MOS晶体管Tr3和p沟道MOS晶体管Tr4组成CMOS晶体管结构。
另外，根据本示例性实施例，在MOS晶体管Tr1至Tr4的每个栅电极301至304上具体地形成由绝缘膜73(对应于下文提到的第三绝缘膜)组成的单层侧壁75，没有使用氮化硅膜。例如可以用氧化硅膜(SiO2膜)形成绝缘膜73。按照由氧化硅膜构成的单层结构的侧壁75，当通过离子注入到例如源/漏区的引入杂质进行活化退火处理时，避免了硼(B)(下面说明的p沟道MOS晶体管Tr2、Tr4的栅电极302、304中的杂质)扩散并且避免其注入到硅衬底中。利用栅电极301至304作为掩模，通过自对准形成构成源/漏区的n-区311、313和p-区312、314。通过使用由单层结构的绝缘膜73制成的侧壁75和栅电极301至304作为掩模，用自对准形成n+区421、423和p+区422、424。然后，难熔金属的金属硅化物层44分别形成在MOS晶体管Tr1至Tr4的栅电极301至304的表面上和源/漏区的n+区421、423和p+区422、424的表面上。应当注意，在CMOS逻辑电路部分5一边的构造类似。在这种情况下，在CMOS逻辑电路部分4、5的例子中连接电源的2沟道。例如，使由n沟道MOS晶体管Tr1和p沟道MOS晶体管Tr2组成的CMOS晶体管结构的电源电压不同于由MOS晶体管Tr3和p沟道MOS晶体管Tr4组成的CMOS晶体管结构的电源电压。
如图28所示，针对图象元件2，在n型半导体衬底11的深度部分处，形成掺有p型杂质的、并延伸过传感器部分形成区17和MOS晶体管形成区18的p型半导体阱区25。而且，在MOS晶体管形成区18中，形成从表面侧延伸到p型半导体阱区25的双叠层p型半导体阱区26和27。在由p型半导体阱区25、26、27环绕的传感器部分形成区17中，在n型半导体区11A的表面侧，形成具有比区11A高的杂质浓度的n型半导体区315。n型半导体区11A是由p型半导体区25分开的一部分半导体衬底11，p型半导体区25是通过离子注入形成在半导体衬底11的深度位置。在衬底的表面处，为了降低结漏电流，形成具有高杂质浓度的p+半导体区425使其接触n型半导体区11A。由p型半导体阱区25、n型半导体阱区11A、315和p+半导体区425形成光电二极管的传感器部分(所谓的HAD传感器部分)45。另一方面，在MOS晶体管形成区18中，例如，经由栅绝缘膜28形成由多晶硅膜制成的栅电极305、306、307；分别在栅电极的两侧形成由n-区315、p+区425构成的LDD结构的源/漏区，和由n-区316和n+区426构成的LDD结构的源/漏区，以及由n-区317和n+区427构成的LDD结构的源/漏区；并形成多个n沟道MOS晶体管，例如，形成用于读出的MOS晶体管Tr5和用于输出来自于传感器部分45的信号的信号输出用MOS晶体管Tr6、Tr7。另外，在图象元件2的区域中，堆叠第一绝缘膜71和第二绝缘膜72用于覆盖传感器部分45的上侧、MOS晶体管Tr5、Tr6、Tr7的栅电极305至307以及源/漏区，以便由第三绝缘膜73构成的侧壁部分73A分别形成在栅电极305至307的侧壁上。例如可以用氧化硅膜(SiO2膜)形成第一膜71并且例如可以用氮化硅膜(SiN膜)形成第二绝缘膜72。例如可以用上述的氧化硅膜(SiO2膜)形成第三膜73。通过使用栅电极305至307作为掩模，用自对准形成构成源/漏区的n-区316、317。通过使用由3层结构的绝缘膜71、72、73A构成的侧壁76和栅电极305至307作为掩模，用自对准形成n+区426、427。这时，第一和第二绝缘膜71、72形成在源/漏区的n+区426、427上，但是在注入杂质时，通过使绝缘膜71、72的膜厚和加速能量(注入能量)最佳化，也可以在绝缘膜71、72下面形成n+区426、427。而且，3层结构的侧壁76形成在栅电极305至307的侧壁上，以便能形成与图27中所示的CMOS逻辑电路部分4的MOS晶体管Tr1至Tr4的源/漏区相类似的LDD结构的源/漏区。对于MOS晶体管Tr5至Tr7，难熔金属的金属硅化物层没有形成在栅电极305至307和n+区426、427上。
依照本示例性实施例的CMOS型固态成像器件，在CMOS逻辑电路部分4、5的一边，形成在栅电极301至304的侧壁上的一绝缘膜，例如不使用氮化硅膜的单层结构的氧化硅膜被作为侧壁，使得在将杂质离子注入到源/漏区的高杂质浓度区(n+区、p+区)421、424、422、423中之后当执行活化退火工艺时，抑制了硼(B)(它是p沟道MOS晶体管Tr2、Tr4的栅电极302、304中的杂质)的扩散，以便避免性能恶化。因此，能够构成要求晶体管严格特性的CMOS晶体管结构。
此外，它具有类似于上述示例性实施例的效果。更具体地说，在CMOS逻辑电路部分4一边，通过使用由第三绝缘膜73构成的单层结构的侧壁75，在CMOS晶体管Tr1至Tr4的栅电极301至304上和在LDD结构的源/漏区中的高杂质浓度区421至424的表面上，能形成难熔金属的金属硅化物层44。同时，能够避免在图象元件2的一边形成用于MOS晶体管Tr5至Tr7的难熔金属的金属硅化物层。而且，可以将图象元件2一边的MOS晶体管Tr5至Tr7构造成LDD结构的MOS晶体管。
在CMOS逻辑电路部分4、5中，形成难熔金属的金属硅化物层44，以便能设计具有精细结构和具有降低寄生电阻的器件，这样能够实现高速操作和降低功耗。另一方面，在图象元件2中，没有形成难熔金属的金属硅化物层，以便抑制由MOS晶体管中的难熔金属的金属引起的结漏电流。另外，由于传感器部分的表面被第一和第二绝缘膜71、72保护，因此抑制了产生如等离子损伤和污染的缺陷。
因此，二者可以是具有LDD结构的源/漏区的MOS晶体管，其中一个区域是具有由难熔金属的金属硅化物层形成的CMOS晶体管的CMOS逻辑电路区，以及另一个区域是具有没有形成难熔金属的金属硅化物层的MOS晶体管的成像区，二者可以制作在同一半导体芯片中。同时，避免了p沟道MOS晶体管的栅电极中的杂质硼(B)的扩散，以便获得实现晶体管严格特性的p沟道MOS晶体管。
接着，将描述依照示例性实施例的固态成像器件的制造方法。图29至图41示出了形成有难熔金属的金属硅化物层的CMOS逻辑电路4一边的制造工序，以及图42至图53示出了没有形成难熔金属的金属硅化物层的一个图像元件2一边的制造工序。针对工序，图29至图41的工序与图42至图53的工序彼此对应。
首先，如图29和图42所示，提供第一导电类型即在本例子中的n型共用硅半导体衬底11，并在半导体衬底11中形成元件隔离区12。元件隔离区12的形成方法与前述示例性实施例类似，即：经由形成在半导体衬底11表面上的例如氮化硅膜(SiN膜)制成的掩模，在对应元件隔离区的部分形成凹槽；在凹槽的内壁上旋涂热氧化物膜；其后用氧化硅膜(例如，CVD-SiO2膜)填埋凹槽；并随后除去氮化硅膜。在CMOS逻辑电路部分4中，形成元件隔离区12以便形成第一MOS晶体管形成区13、第二MOS晶体管形成区14、第三MOS晶体管区15和第四MOS晶体管区16(参看图29)。在图象元件2中，形成元件隔离区12以便形成传感器部分(光电二极管)形成区17和MOS晶体管形成区18。(参看图42)
接着，如图30和图43所示，用于离子注入的绝缘膜，例如，屏蔽氧化物膜(SiO2膜)19形成在半导体衬底11上，通过离子注入方法引入预期的杂质，以形成预定导电类型的半导体阱区。形成半导体阱区的形成方法可以是：使用光致抗蚀剂方法，选择待注入的杂质和选择注入条件(注入能量、杂质浓度，等等)，将所选杂质注入到每个区域13至18中。在CMOS逻辑电路部分4的一边，第二导电类型即p型和相同杂质浓度的半导体阱区20形成在例如每个MOS晶体管形成区13至16的深度位置处。另外，在第一和第三MOS晶体管形成区13和15中，形成从衬底表面延伸到p型半导体阱区20的p型半导体阱区21和23；并在第二和第四MOS晶体管形成区中，形成n型半导体阱区22和24。在这种情况下，针对第一至第四MOS晶体管区13至16，允许通过单个离子注入工艺同时形成p型半导体阱区20，或针对每一个p型和n型半导体阱区21、22、23、24，允许独立地形成它们。在后一种情况中，半导体阱区21、22、23、24的离子注入所用的掩模是通用的，以便其能节省一个用于离子注入的掩模(参看图30)。在图象元件2的一边，第二导电类型即p型和相同杂质浓度的半导体阱区25形成在传感器部分形成区17和MOS晶体管形成区18的深度位置处。此外，p型半导体阱区26、27被形成到深度方向的部分处，其将MOS晶体管形成区18和传感器形成区17的边缘分开。在传感器部分形成区17中，借助于n型半导体衬底11，形成由p型阱区25、26、27环绕的n型半导体阱区11A。(参看图43)
接着，如图31和图44所示，预期膜厚的绝缘膜28[281、282、283]分别形成在CMOS逻辑电路部分4和图象元件2的区域13至18上，以及栅电极材料膜29形成在栅绝缘膜28上。作为栅绝缘膜28，例如使用氧化硅膜(SiO2膜)。作为栅电极材料膜29，例如，使用多晶硅膜。在CMOS逻辑电路部分4的一边，相同预期膜厚t1例如5nm厚的栅绝缘膜281形成在第一和第二MOS晶体管形成区13和14上；以及相同预期膜厚t2例如3nm厚的栅绝缘膜282形成在第三和第四MOS晶体管形成区15和16上(参看图31)。在图象元件2的一边，相同预期膜厚t3例如3nm厚的栅绝缘膜283形成在传感器部分形成区17和MOS晶体管形成区18上。(参看图44)栅电极材料膜29的膜厚t4可以选择例如200nm。
接着，如图32和图45所示，使用例如光致抗蚀剂方法和例如干刻蚀法的刻蚀方法来构图处理栅电极材料膜29，并有选择地在图象元件2一边形成待形成的MOS晶体管的栅电极30[305、306、307]。在图象元件2的一边，在对应MOS晶体管形成区18的位置处形成栅电极305、306和307(参看图45)。在CMOS逻辑电路部分4的一边，光致抗蚀剂掩模77保留在栅电极材料膜29上，以便不刻蚀栅电极材料膜29。(参看图32)
接着，如图33和图46所示，使用元件隔离区12和栅电极30[305至307]作为掩模，通过离子注入法把预定杂质分别引入到图象元件2一边的区域，并形成预定导电类型的杂质引入区31[315、316、317]。在图象元件2的一边，在传感器部分形成区17的n区(对应于n型半导体衬底)11A中形成构成光电二极管的杂质引入区，即n型半导体区315。另外，在p型半导体阱区27中形成构成LDD结构的低杂质浓度的杂质引入区，即n-区316、317(参看图46)。在CMOS逻辑电路部分4的一边，旋涂并形成光致抗蚀剂掩模77，使得不引入杂质。(参看图33)
接着，如图34和图47所示，在CMOS逻辑电路部分4一边的栅电极材料膜29的上表面上和在图象元件2一边包括栅电极30[305至307]的半导体衬底11的全部表面上，连续地形成膜厚分别为t5、t6的第一绝缘膜71和第二绝缘膜72。能够使用例如氧化硅膜(SiO2膜)作为第一绝缘膜71。能够使用例如具有不同于氧化硅膜的刻蚀速率的氮化硅膜作为第二绝缘膜72。能够选择第一绝缘膜71的膜厚t5例如为大约10nm以及第二绝缘膜72的膜厚t6例如大约为30nm。
接着，如图35和图48所示，光致抗蚀剂掩模78选择性地形成在图象元件2一边的第二绝缘膜72上，并在这种条件下，使用回刻蚀法刻蚀处理在CMOS逻辑电路部分4一边的第一和第二绝缘膜71和72，以便暴露栅电极材料膜29(参看图35)。在图象元件2一边的区域中，第一和第二绝缘膜71和72被光致抗蚀剂掩模78保护，并且留下没有被刻蚀除去。(参看图48)
接着，如图36和图49所示，使用例如光致抗蚀剂法和例如干刻蚀法的刻蚀法构图处理CMOS逻辑电路部分4一边的栅电极材料膜29，并且形成栅电极30[301至304]。在CMOS逻辑电路部分4的一边，分别在对应第一MOS晶体管形成区13的位置处形成栅电极301，在对应第二MOS晶体管形成区14的位置处形成栅电极302，在对应第三MOS晶体管形成区15的位置处形成栅电极303，以及在对应第四MOS晶体管形成区16的位置处形成栅电极304。在本例中，类似于前述示例性实施例，考虑到性能设计，选择第一和第二MOS晶体管形成区13和14中的栅电极301和302的栅极长度大于第三和第四MOS晶体管形成区中的栅电极303和304的栅极长度。(参看图36)
接着，如图37和图50所示，针对在CMOS逻辑电路部分4的一边，使用元件隔离区12和使用栅电极30[301至304]作为掩模，用离子注入法分别引入预期的杂质，并形成预定导电类型的杂质引入区311、312、313、314。杂质引入区311至314可以如下形成：使用光致抗蚀剂方法，选择被注入的杂质和选择注入条件(注入能量、杂质浓度，等等)，将所选杂质引入到每个区域。在CMOS逻辑电路部分4的一边，在第一和第三p型半导体阱区21和23中形成了构成LDD结构的低杂质浓度的杂质引入区，即n-区311、313，以及在第二和第四n型半导体阱区22和24中形成了构成LDD结构的低杂质浓度的杂质引入区，即p-区312、314(参看图37)。在图象元件2的一边，因为用光致抗蚀剂掩模78保护，所以不进行刻蚀。(参看图50)
接着，如图38和图51所示，在CMOS逻辑电路部分4一边和在图象元件2一边的半导体衬底的全部表面上形成第三绝缘膜73。能够使用例如具有与第二绝缘膜72的材料不同的刻蚀速率的氧化硅膜(SiO2膜)作为第三绝缘膜73。能够选择第三绝缘膜73的膜厚t7例如为大约100nm。
接着，如图39和图52所示，使用回刻蚀法刻蚀处理第三绝缘膜73，以便在CMOS逻辑电路部分4的一边和图象元件2的一边的栅电极301至307的侧壁上分别地形成侧壁部分73A。以这种方式，在CMOS逻辑电路部分4的一边，在栅电极301至304上分别形成由第三绝缘膜73A组成的单层结构的侧壁75(参看图39)。另外，在图象元件2的一边，因为第二绝缘膜72成为刻蚀终止层以便将不会除去第一和第二绝缘膜71和72，所以仅仅回刻蚀第三绝缘膜73。因此，在栅电极305至307的侧壁上，分别地形成由第一、第二和第三绝缘膜71、72和73A组成的3层结构的侧壁76。(参看图52)
接着，如图40和图53所示，在CMOS逻辑电路部分4一边和在图象元件2一边的区域中，使用栅电极301至307和侧壁75、76作为掩模，用离子注入法引入预期的杂质，并形成将成为源/漏区的预定导电类型的杂质引入区42[421、422、423、424、425、426、427]和HAD(Hole AccumulationDiodes，空穴累积二极管)。杂质引入区42可以如下形成：使用光致抗蚀剂方法，选择被注入的杂质和选择注入条件(注入能量、杂质浓度，等等)，将所选杂质引入到每个区域。在CMOS逻辑电路部分4的一边，在p型半导体阱区21和23中形成高杂质浓度的n+源/漏区421和423，以及在n型半导体阱区22和24中形成高杂质浓度的p+源/漏区422和424。用p-区312和p+区422以及用p-区314和p+区424分别形成LDD结构的P型源/漏区。用n-区311和n+区421以及用n-区313和n+区423分别形成LDD结构的N型源/漏区(参看图40)。当引入杂质时，也在多晶硅的栅电极301至304中引入杂质，以便给出导电率。例如，把硼(B)引入到p沟道MOS晶体管一边的栅电极302、304中，以及把磷(P)引入到n沟道MOS晶体管一边的栅电极301、303中。在图象元件2的一边，为了大大降低结漏电流，在传感器部分形成区17的表面上形成p+半导体区(空穴存储区)425，它是用于形成埋入式光电二极管即所谓的HAD(空穴累积二极管)的高浓度杂质引入区。另外，在MOS晶体管形成区18中，形成高杂质浓度的n+源/漏区426、427。用n-区316和n+区426以及用n-区317和n+区427分别形成LDD结构的N型源/漏区。(参看图53)
在图象元件2一边的MOS晶体管形成区18中，在其表面上形成第一绝缘膜71和第二绝缘膜72，并且当例如选择第一绝缘膜71的膜厚为10nm和选择第二绝缘膜72的膜厚为30nm时，在注入离子例如是磷(P)的情况下，通过选择用于形成高杂质浓度的源/漏区的离子注入能量例如为20keV以上，可以形成n+源/漏区426、427。
接着，如图41和图54所示，在CMOS逻辑电路部分4一边，通过自对准硅化物法，在由多晶硅构成的栅电极301至304上和在源/漏区421至424上，形成难熔金属的金属硅化物层44(参看图41)。另一方面，当在图象元件2的一边形成第一和第二绝缘膜71和72时，那里将不会形成难熔金属的金属硅化物层44。关于难熔金属的金属，例如可以使用Co、Ti、Mo、Ni、W等等。在本例中，形成Co硅化物层。
在CMOS逻辑电路部分4的一边，用在第一p型半导体阱区21中形成的n沟道MOS晶体管Tr1和在第二n型半导体阱区22中形成的p沟道MOS晶体管Tr2形成CMOS晶体管结构，以及用在第三p型半导体阱区23中形成的n沟道MOS晶体管Tr3和在第四n型半导体阱区24中形成的D沟道MOS晶体管Tr4形成CMOS晶体管结构。在图象元件2的一边，形成传感器部分45。在本例中，由用P+半导体区425和n型半导体区315以及用n型半导体阱区11A和p型半导体阱区425构成作为HAD传感器的传感器部分45。
随后，根据涉及CMOS型固态成像器件的常规技术执行布线工艺、在芯片上形成透镜工艺和滤色器形成工艺。根据上述工艺，可以取得目标CMOS型固态成像器件，其中仅在CMOS逻辑电路部分4的一边形成具有难熔金属的金属硅化物层44的CMOS晶体管，而在图象元件2的一边没有形成难熔金属的金属硅化物层44。
在上述例子中，使用n型半导体衬底作为共用半导体衬底11，但应该注意到，在其它半导体器件的情况下可以使用p型共用半导体衬底11。而且，能够分别地形成与上述例子的半导体区相反的半导体区。
此外，在上述例子中，在CMOS逻辑电路部分4一边，将p沟道MOS晶体管Tr2的源/漏区制作为LDD结构，但还能够将源/漏区制作为除LDD结构外的结构，即采取消除p-区312的形式。
依照示例性的实施例，在CMOS逻辑电路部分4一边的LDD结构的各MOS晶体管上，形成了单层结构的侧壁75，侧壁75由除氮化硅外的绝缘膜制成，在本例中是氧化硅膜73(第三绝缘膜)。另外，把高浓度的杂质离子注入到多晶硅的栅电极中。例如，硼(B)杂质被离子注入到p沟道MOS晶体管的一边以及磷(P)杂质被离子注入到n沟道MOS晶体管的一边。以这种方式形成氧化硅膜而不是氮化硅膜的侧壁75，以便当在引入杂质后执行活化退火处理时，针对引入硼(B)的栅电极，能抑制硼(B)扩散到衬底中。因此，能形成具有极好晶体管特性的p沟道MOS晶体管。至于引入磷(P)的栅电极，很难使磷(P)扩散到衬底中。
而且，本示例性实施例还具有与上述那些实施例相同的效果。更详细地，能够制造一种CMOS型固态成像器件，其中在图象元件2一边不形成难熔金属的金属硅化物层44，并且仅仅在CMOS逻辑电路部分4、5一边形成难熔金属的金属硅化物层。此外，在CMOS逻辑电路部分4、5一边的MOS晶体管和在图象元件2一边的MOS晶体管都能形成在LDD结构的源/漏区中。在图象元件2的一边，当形成难熔金属的金属硅化物层44时，第一和第二绝缘膜71、72的表面被保护，以便可以避免在图象元件2的一边形成难熔金属的金属硅化物层。当回刻蚀图象元件2一边的第三绝缘膜73时，可以将第二绝缘膜72作为刻蚀终止层，以便使传感器部分的硅衬底表面不暴露到等离子中，使得硅衬底能避免如等离子损伤的损伤和缺陷并且抑制产生污染。而且，类似于结合上述图26的说明，通过选择例如具有第一绝缘膜71、第二绝缘膜72、其上的布线等的层间绝缘膜(氮化硅膜)的膜结构的膜厚这样的条件，能获得抑制反射的效果。因此，可以获得具有高速操作和具有低功耗的、降低了寄生电容的CMOS逻辑电路部分4。同时，可使图象元件2的结漏电流小，即将降低了噪声电平的高图象质量的成像部分集成在具有高速和低功耗的逻辑电路部分的同一半导体芯片中。
图55和图56示出了依照本发明的半导体器件应用于图1的CMOS型固态成像器件的另一个示例性实施例。该例是图27和图28所示的CMOS型固态成像器件的修改例子。
依照示例性实施例的固态成像器件，使CMOS逻辑电路部分4的一边构造成类似于上述图27，其中在MOS晶体管Tr1至Tr4的每个栅电极301至304处的侧壁75被形成为单层结构，由例如氧化硅膜(SiO2膜)73的第三绝缘膜构成(参看图55)。另一方面，图象元件2的一边被如下构造，例如氧化硅膜(SiO2膜)71、氮化硅膜(SiN膜)72和氧化硅膜(SiO2膜)73的第一、第二和第三绝缘膜保留在包括传感器部分45的表面、栅电极304至307和源/漏区的区域的整个表面上，没有被回刻蚀(参看图56)。然而，其它结构类似于图27和图28的结构，以便相同参考数字放在对应图27和图28的部分上，并且省略重复说明。
接着，将使用图57至图64描述这种CMOS固态成像器件的制造方法。图57至图60示出了CMOS逻辑电路部分4一边的制造工序，以及图61至图64示出了图像元件一边的制造工序，其中没有形成难熔金属的金属硅化物层。图57至图60的工序分别对应图61至图64的工序。
在该示例性实施例中，首先执行与上述图29至图34的工艺以及图42至图47的工艺相同的工艺。图57的工艺对应图34的工艺，以及图61的工艺对应图42的工艺。
接着，如图58和图62所示，使用栅电极305至307和由没有被回刻蚀的第一绝缘膜71和第二绝缘膜72组成的侧壁作为掩模，通过光致抗蚀剂法和离子注入法，在图象元件2的一边形成MOS晶体管的n+源/漏区426、427。而且，为了更加降低结漏电流，在传感器部分的n型半导体区11A的表面上形成p+半导体区425(参看图62)。在CMOS逻辑电路部分4的一边，借助于光致抗蚀剂掩模81，没有引入杂质。(参看图58)
接着，在CMOS逻辑电路部分4的一边，在进行与图35至图37的工序相同的工序之后，形成每个栅电极301至304，以及另外，形成源/漏区的n-和p-区311至314。在图象元件2的一边，在执行与图48至图50相同的工序之后，除去光致抗蚀剂掩模78。
接着，如图59和图63所示，在CMOS逻辑电路部分4和图象元件2的全部表面上，形成第三绝缘膜73(与上述相同的氧化硅膜)。
接着，如图60和图64所示，在图象元件的一边旋涂光致抗蚀剂掩模82，仅回刻蚀在CMOS逻辑电路部分4一边的第三绝缘膜73，并且形成由第三绝缘膜的氧化硅膜73构成的单层结构的侧壁75。
此后，通过执行与图40至图41的工序相同的工序，在CMOS逻辑电路部分4的一边形成具有难熔金属的金属硅化物层44的CMOS晶体管，以便形成CMOS逻辑电路部分4。另一方面，除去图象元件2一边的光致抗蚀剂掩模，以便执行图象元件的形成工序。(参看图55和图56)
该示例性实施例也具有与上述结合图27和图28的CMOS型固态成像器件及其制造方法相同的操作效果。而且，所述结构是可以自由选择第二绝缘膜72的膜厚的结构，以便使传感器部分45的反射光相对于入射光的强度(它取决于第一、第二和第三绝缘膜71、72和73的结构)减少到最小。
图65和图66示出了依照本发明的半导体器件应用于图1的CMOS型固态成像器件的另一个示例性实施例。该例是图27和图28所示的CMOS型固态成像器件的修改例子。
依照示例性实施例的固态成像器件，使CMOS逻辑电路部分4的一边构造成类似于上述图27，其中将MOS晶体管Tr1至Tr4的每个栅电极301至304的侧壁86形成为单层结构，它由最新形成的第二绝缘膜75(例如氧化硅膜：对应第三绝缘膜73)构成(参看图65)。另一方面，如下构造图象元件2的一边，消除第一绝缘膜71(例如，氧化硅膜)，在全部表面上重新旋涂第一绝缘膜84(氮化硅膜：对应上述的第二绝缘膜72)，并且同时形成由第二绝缘膜85(氧化硅膜：对应第三绝缘膜73)组成的侧壁87(参看图66)。然而，其它结构类似于图27和图28的结构，以便相同参考数字放在对应图27和图28的部分上，并且省略重复说明。
接着，将使用图67至图72描述这种CMOS固态成像器件的制造方法。图67至图69示出了CMOS逻辑电路4一边的制造工序，以及图70至图72示出了图像元件一边的制造工序，不形成难熔金属的金属硅化物层。图67至图69的工序分别对应图70至图72的工序。
在该示例性实施例中，在消除第一绝缘膜71(例如SiO2膜)的条件下，首先执行与上述图29至图34的工艺以及图42至图47的工艺相同的工艺。图67的工艺对应图34的工艺。以及图70的工艺对应图47的工艺，但是第一绝缘膜84(例如，氮化硅膜)最新堆叠在栅绝缘膜283和栅电极305至307上。选择如氮化硅膜的第一绝缘膜84的膜厚为大约40nm。
接着，执行与图35至图38的工序相同的工序，即，在CMOS逻辑电路部分4的一边形成栅电极301至304，另外，形成源/漏区的n-和p-区311至314，以及在全部表面上堆叠第二绝缘膜85(例如，氧化硅膜)。选择如氧化硅膜的第二绝缘膜85的膜厚为大约100nm。在图象元件2的一边，执行与图49至图51的工序相同的工序。
接着，如图68和图71所示，通过回刻蚀在CMOS逻辑电路部分4的一边和图象元件2一边的第二绝缘膜85，分别在栅电极301至307的侧壁上形成由第二绝缘膜85构成的侧壁86。
接着，如图69和图72所示(对应上述图40和图53)，在CMOS逻辑电路部分4的一边和图象元件2的一边，通过离子注入预定导电类型的高浓度的杂质，形成n+和p+源/漏区421至424、p+半导体区425和n+源/漏区426、427。针对图象元件2上的离子注入，在磷(P)的离子注入的情况下，用例如20keV以上的能量进行注入。此后，通过执行与图41和图54的工序相同的工序，形成难熔金属的金属硅化物层44，以便执行CMOS逻辑电路部分4的形成工序。另一方面，在执行图象元件2的形成工序时，没有形成难熔金属的金属硅化物层。
该示例性实施例也具有与上述结合图27和图28的CMOS型固态成像器件及其制造方法相同的操作效果。针对氧化硅膜和氮化硅膜的2层结构，当能够更加降低光接收传感器部分45上的反射光相对于入射光的强度时，可以改变该示例性实施例的结构。
图73和图74示出了依照本发明的半导体器件应用于图1的CMOS型固态成像器件的另一个示例性实施例。该例是图27和图28所示的CMOS型固态成像器件的修改例子。
依照示例性实施例的固态成像器件，使CMOS逻辑电路部分4的一边构造成类似于上述图27，其中将在MOS晶体管Tr1至Tr4的每个栅电极301至304上的侧壁75形成为单层结构，它由例如氧化硅膜(SiO2膜)73的第三绝缘膜构成(参看图73)。另一方面，如下构造图象元件2的一边，堆叠第一绝缘膜84(氮化硅膜：对应上述的第二绝缘膜72)第二绝缘膜85(氧化硅膜：对应第三绝缘膜73)，以便覆盖包括栅绝缘膜283的表面和栅电极305至307的整个表面。(参看图74)然而，其它结构类似于图27和图28的结构，以便相同参考数字放在对应图27和图28的部分上，并且省略重复说明。
接着，将使用图75至图82描述这种CMOS固态成像器件的制造方法。图75至图78示出了CMOS逻辑电路4一边的制造工序，以及图79至图82示出了不形成难熔金属的金属硅化物层的图像元件一边的制造工序。图75至图78的工序分别对应图79至图82的工序。
在该示例性实施例中，在消除第一绝缘膜71(例如SiO2膜)的条件下，首先执行与上述图29至图34的工艺以及图42至图47的工艺相同的工艺。图75的工艺对应图34的工艺，以及图79的工艺对应图47的工艺，但是第一绝缘膜84(例如，氮化硅膜)最新堆叠在栅绝缘膜283和栅极305至307上。选择如氮化硅膜的第一绝缘膜84的膜厚为大约40nm。
接着，如图76和图80所示，在图象元件2的一边，使用栅电极305至307和由未被回刻蚀的第一绝缘膜84构成的侧壁作为掩模，用光致抗蚀剂法和离子注入法形成MOS晶体管的n+源/漏区426，427。而且，为了更加降低结漏电流，在传感器部分的n型半导体区11A的表面上形成p+半导体区425(参看图80)。在CMOS逻辑电路部分4的一边，借助于光致抗蚀剂掩模88，未引入杂质。(参看图76)
接着，在CMOS逻辑电路部分4的一边，在执行与图35至图37的工艺相同的工艺后，形成每个栅电极301至304，以及另外，形成源/漏区的n-和p-区311至314。在图象元件2的一边，在执行与图48至图50的工序相同的工序之后，除去光致抗蚀剂掩模78。
接着，如图77和图81所示，在CMOS逻辑电路部分4和图象元件2的整个表面上形成第二绝缘膜85(如氧化硅膜)。
接着，如图78和图82所示，用光致抗蚀剂掩模89旋涂图象元件2的一边，仅回刻蚀在CMOS逻辑电路部分4的一边的第二绝缘膜85，并且形成由第二绝缘膜的氧化硅膜85构成的单层结构的侧壁86。
此后，通过执行与图40至图41的工序相同的工序，在CMOS逻辑电路部分4的一边，形成具有难熔金属的金属硅化物层44的CMOS晶体管，以便形成CMOS逻辑电路部分4。另一方面，除去图象元件一边的光致抗蚀剂掩模82，以便执行图象元件2的形成工序。(参看图73和图74)
该示例性实施例也具有与上述结合图27和图28的CMOS型固态成像器件及其制造方法相同的操作效果。而且，所述结构是可以自由选择第一绝缘膜84的膜厚的结构，以便使传感器部分45上的反射光相对于入射光的强度(它取决于第一绝缘膜84的结构)减少到最小。
上述示例性的实施例涉及应用于CMOS型固态成像器件的情况，但是本发明不局限于这种CMOS型固态成像器件。例如，如图83所示，本发明还可适用于半导体器件61，即，具有嵌入式DRAM的所谓逻辑半导体集成电路(LSI)，它由DRAM单元62以及设置在DRAM单元62周围的CMOS逻辑电路部分63、64和模拟电路部分65、66构成，其中一个存储器单元由MOS晶体管和电容器构成。在这种情况下，在DRAM单元62的一边，在MOS晶体管上不形成难熔金属的金属硅化物层，以及在CMOS逻辑电路部分63、64的一边，在CMOS晶体管上形成难熔金属的金属硅化物层。这种带有嵌入式DRAM61的逻辑LSI也设计为具有高品质特性。
而且，用于选择地形成难熔金属的金属硅化物层的区域不受上述例子的限制。例如，考虑到逻辑电路部分内部的例如I/O单元的静电击穿，不必在形成保护晶体管或保护二极管的区域中形成难熔金属的金属硅化物层。换句话说，这种情况中的逻辑电路落入在依照本发明未形成难熔金属的金属硅化物层的区域的范围内。
而且，本发明可广泛地适用于在一块半导体芯片内的区域中选择地形成难熔金属的金属硅化物层的各种器件。
因此，本发明可适用于装配有这些各种器件的各种电子装置。依照本发明，通过采用实现小尺寸和高性能的半导体器件，可以促使各种电子装置具有小尺寸和具有高性能。尤其是，通过使其应用于例如手机的移动通讯终端，可以获得非常大的效果。这样的电子装置包括在本发明的范围内。
而且，上述绝缘膜35、36、38或绝缘膜51、52的材料不局限于上述的组合，并且根据需要在任何时候可以进行改变。

Claims (79)

1、一种半导体装置，具有在衬底上形成有硅化物层的第一区和没有形成硅化物层的第二区，其中在形成于所述第一区中的第一场效应晶体管的栅电极的侧壁上形成由多个绝缘膜构成的侧壁，在所述第一场效应晶体管的源/漏区中形成所述硅化物层，用所述多个绝缘膜的下层绝缘膜覆盖所述第二区和形成在所述第二区中的第二场效应晶体管；以及对应所述第二场效应晶体管的栅电极的侧壁形成由所述多层绝缘膜的上层绝缘膜构成的侧壁。
2、根据权利要求1的半导体装置，其中在形成于所述第一区中的第一场效应晶体管的栅电极上形成硅化物层。
3、根据权利要求1的半导体装置，其中用第一绝缘膜、第二绝缘膜和第三绝缘膜形成所述多个绝缘膜；用所述第一和第二绝缘膜形成覆盖所述第二区的下层；以及用所述第三绝缘膜形成所述上层。
4、根据权利要求3的半导体装置，其中用具有与所述第三绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成所述第二绝缘膜。
5、根据权利要求3的半导体装置，其中用氧化硅膜形成所述第一和第三绝缘膜以及用氮化硅膜形成所述第二绝缘膜。
6、根据权利要求3的半导体装置，其中选择形成所述第一绝缘膜的氧化硅膜的膜厚为20nm以下，选择形成所述第二绝缘膜的氮化硅膜的膜厚为30nm以下，以及选择形成所述第三绝缘膜的氧化硅膜的膜厚为100nm以下。
7、根据权利要求1的半导体装置，其中用第一绝缘膜和第二绝缘膜形成所述多个绝缘膜，用所述第一绝缘膜形成覆盖所述第二区的下层，以及用所述第二绝缘膜形成所述上层绝缘膜。
8、根据权利要求7的半导体装置，其中用具有与所述第一绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成所述第二绝缘膜。
9、根据权利要求7的半导体装置，其中用氮化硅膜形成所述第一绝缘膜并用氧化硅膜形成所述第二绝缘膜。
10、根据权利要求7的半导体装置，其中选择形成所述第一绝缘膜的氮化硅膜的膜厚为30nm以下，以及选择形成所述第二绝缘膜的氧化硅膜的膜厚为100nm以下。
11、根据权利要求1的半导体装置，其中在所述第一区中形成构成逻辑电路的所述第一场效应晶体管以及在所述第二区中形成信号电荷存储装置。
12、根据权利要求1的半导体装置，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有图象元件和由第二场效应晶体管和传感器部分组成的成像区，使其用作CMOS型固态成像器件。
13、根据权利要求12的半导体装置，其中在所述成像区上堆叠第一绝缘膜的氧化硅膜、第二绝缘膜的氮化硅膜以及上层绝缘膜的氮化硅膜；选择所述第一绝缘膜的氧化硅膜的膜厚为20nm以下；以及选择所述第二绝缘膜的氮化硅膜和所述上层绝缘膜的氮化硅膜的总膜厚在150nm和20nm之间。
14、根据权利要求1的半导体装置，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有由第二场效应晶体管和电容器组成的存储器的DRAM单元，使其用作具有嵌入式DRAM的逻辑半导体集成电路。
15、一种半导体装置的制造方法，包括：
经由绝缘膜在衬底上将要形成硅化物层的第一区和不会形成硅化物层的第二区上形成栅电极的工序；
使用所述栅电极作为掩模通过把杂质引入到所述衬底而形成第一杂质引入区的工序；
在包括所述栅电极的所述衬底的全部表面上形成作为下层的绝缘膜的工序；
通过仅仅选择性地回刻蚀在所述第一区上成为所述下层的绝缘膜，来在栅电极的侧壁上形成侧壁的工序；
在所述第一和第二区上形成成为上层的绝缘膜，通过回刻蚀成为所述上层的所述绝缘膜在对应所述栅电极的侧壁的部分上形成侧壁，以及使用所述侧壁和所述栅电极作为掩模来引入杂质，从而形成第二杂质引入区的工序；以及
选择地在所述第一区的第二杂质引入区上或在所述第二杂质引入区和所述栅电极上形成硅化物层的工序。
16、根据权利要求15的半导体装置的制造方法，其中用第一绝缘膜、第二绝缘膜和第三绝缘膜的3层膜形成构成所述下层和上层绝缘膜的所述多个绝缘膜；用所述第一和第二绝缘膜形成该下层膜；以及用所述第三绝缘膜形成所述上层膜。
17、根据权利要求16的半导体装置的制造方法，其中用具有与所述第三绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成所述第二绝缘膜。
18、根据权利要求16的半导体装置的制造方法，其中用氧化硅膜形成所述第一绝缘膜；用氮化硅膜形成所述第二绝缘膜以及用氧化硅膜形成所述第三绝缘膜。
19、根据权利要求15的半导体装置的制造方法，其中用第一绝缘膜和第二绝缘膜的2层膜形成构成所述下层和上层绝缘膜的所述多个绝缘膜；用所述第一绝缘膜形成所述下层膜；以及用所述第二绝缘膜形成所述上层膜。
20、根据权利要求19的半导体装置的制造方法，其中用具有与所述第二绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成所述第一绝缘膜。
21、根据权利要求19的半导体装置的制造方法，其中用氧化硅膜形成所述第一绝缘膜以及用氮化硅膜形成所述第二绝缘膜。
22、根据权利要求15的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由所述栅电极和所述第一及第二杂质引入区组成的场效应晶体管和由传感器部分组成的成像区，以便制造CMOS型固态成像器件。
23、根据权利要求15的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由包括所述栅电极和所述第一及第二杂质引入区的场效应晶体管和电容器构成的存储器，以便制造具有嵌入式DRAM的逻辑半导体集成电路。
24、一种电子设备，装配有具有在衬底上形成有硅化物层的第一区和没有形成硅化物层的第二区的半导体装置，其中在形成于所述第一区中的第一场效应晶体管的栅电极的侧壁上形成由多个绝缘膜构成的侧壁，在所述第一场效应晶体管的源/漏区中或源/漏区和栅电极中形成所述硅化物层，用所述多个绝缘膜的下层绝缘膜覆盖所述第二区和形成在所述第二区中的第二场效应晶体管；以及对应所述第二场效应晶体管的栅电极的侧壁形成由所述多个绝缘膜的上层绝缘膜构成的侧壁。
25、根据权利要求24的电子设备，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成信号电荷存储装置。
26、根据权利要求24的电子设备，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有图象元件和由第二场效应晶体管及传感器部分组成的成像区，使其用作CMOS型固态成像器件。
27、根据权利要求24的电子设备，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有由第二场效应晶体管和电容器组成的存储器的DRAM单元，使其用作用于具有嵌入式DRAM的逻辑半导体集成电路的半导体装置。
28、根据权利要求24的电子设备，其中所述电子设备是便携型通讯装置。
29、一种半导体装置，具有在衬底上形成有硅化物层的第一区和没有形成硅化物层的第二区，其中用多个绝缘膜的下层绝缘膜覆盖所述第二区和在所述第二区中形成的第二场效应晶体管，对应所述第二场效应晶体管的栅电极的侧壁形成由所述多个绝缘膜的上层绝缘膜构成的单层膜的侧壁，在形成于所述第一区的第一场效应晶体管的栅电极的侧壁上形成由不包括氮化硅的所述单层膜构成的侧壁，以及在所述第一场效应晶体管的源/漏区中或源/漏区和栅电极中形成所述硅化物层。
30、一种半导体装置，具有在衬底上形成有硅化物层的第一区和没有形成硅化物层的第二区，其中用多个绝缘膜覆盖所述第二区和在所述第二区中形成的第二场效应晶体管，在形成于所述第一区中的所述第一场效应晶体管的栅电极的侧壁上形成由不包括氮化硅的所述多个绝缘膜的上层绝缘膜构成的单层膜的侧壁，以及在所述第一场效应晶体管的源/漏区中或在源/漏区和栅电极中形成所述硅化物层。
31、根据权利要求29的半导体装置，其中用第一绝缘膜、第二绝缘膜和第三绝缘膜形成所述多个绝缘膜；用所述第一和第二绝缘膜形成覆盖所述第二区的下层；以及用所述第三绝缘膜形成所述上层。
32、根据权利要求31的半导体装置，其中用氧化硅膜形成所述第一和第三绝缘膜以及用氮化硅膜形成所述第二绝缘膜。
33、根据权利要求32的半导体装置，其中选择形成所述第一绝缘膜的氧化硅膜的膜厚为20nm以下，选择形成所述第二绝缘膜的氮化硅膜的膜厚为30nm以下，以及选择形成所述第三绝缘膜的氧化硅膜的膜厚为100nm以下。
34、根据权利要求29的半导体装置，其中用第一绝缘膜和第二绝缘膜形成所述多个绝缘膜，用所述第一绝缘膜形成覆盖所述第二区的下层，以及用所述第二绝缘膜形成所述上层绝缘膜。
35、根据权利要求34的半导体装置，其中用氮化硅膜形成所述第一绝缘膜以及用氧化硅膜形成所述第二绝缘膜。
36、根据权利要求35的半导体装置，其中选择形成所述第一绝缘膜的氮化硅膜的膜厚为100nm以下，以及选择形成所述第二绝缘膜的氧化硅膜的膜厚为100nm以下。
37、根据权利要求30的半导体装置，其中用第一绝缘膜、第二绝缘膜和第三绝缘膜形成所述多个绝缘膜；以及用所述第三绝缘膜形成所述上层绝缘膜。
38、根据权利要求37的半导体装置，其中用氧化硅膜形成所述第一和第三绝缘膜以及用氮化硅膜形成所述第二绝缘膜。
39、根据权利要求38的半导体装置，其中选择形成所述第一绝缘膜的氧化硅膜的膜厚为20nm以下，选择形成所述第二绝缘膜的氮化硅膜的膜厚为30nm以下，以及选择形成所述第三绝缘膜的氧化硅膜的膜厚为100nm以下。
40、根据权利要求30的半导体装置，其中用第一绝缘膜和第二绝缘膜形成所述多个绝缘膜；以及用所述第二绝缘膜形成所述上层绝缘膜。
41、根据权利要求40的半导体装置，其中用氮化硅膜形成所述第一绝缘膜以及用氧化硅膜形成所述第二绝缘膜。
42、根据权利要求41的半导体装置，其中选择形成所述第一绝缘膜的氮化硅膜的膜厚为100nm以下，以及选择形成所述第二绝缘膜的氧化硅膜的膜厚为100nm以下。
43、根据权利要求29的半导体装置，其中在所述第一区中形成构成逻辑电路的所述第一场效应晶体管以及在所述第二区中形成信号电荷存储装置。
44、根据权利要求30的半导体装置，其中在所述第一区中形成构成逻辑电路的所述第一场效应晶体管以及在所述第二区中形成信号电荷存储装置。
45、根据权利要求29的半导体装置，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有图象元件并由第二场效应晶体管和传感器部分组成的成像区，使其用作CMOS型固态成像器件。
46、根据权利要求45的半导体装置，其中在所述成像区上堆叠第一绝缘膜的氧化硅膜、第二绝缘膜的氮化硅膜以及上层绝缘膜的氮化硅膜；选择所述第一绝缘膜的氧化硅膜的膜厚为20nm以下；以及选择所述第二绝缘膜的氮化硅膜和所述上层绝缘膜的氮化硅膜的总膜厚在150nm和20nm之间。
47、根据权利要求29的半导体装置，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有由第二场效应晶体管和电容器组成的存储器的DRAM单元，使其用作具有嵌入式DRAM的逻辑半导体集成电路。
48、根据权利要求30的半导体装置，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有图象元件并由第二场效应晶体管和传感器部分组成的成像区，使其用作CMOS型固态成像器件。
49、根据权利要求30的半导体装置，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有由第二场效应晶体管和电容器组成的存储器的DRAM单元，使其用作具有嵌入式DRAM的逻辑半导体集成电路。
50、一种半导体装置的制造方法，包括：
经由栅绝缘膜在衬底上将要形成硅化物层的第一区和不会形成硅化物层的第二区上形成栅电极的材料膜的工序；
通过仅选择性地构图处理所述第二区的所述栅电极的材料膜来形成栅电极的工序；
使用所述栅电极作为掩模通过把杂质引入第二区来形成第一杂质引入区的工序；
在所述第一区和所述第二区的全部表面上堆叠第一绝缘膜和第二绝缘膜的工序；
掩蔽所述第二区的上表面，在除去所述第一区的所述栅电极的所述材料膜上的所述第一和第二绝缘膜并且构图处理所述栅电极的材料膜的工序中形成栅电极，以及使用所述栅电极作为掩模把杂质引入所述第一区，来形成第二杂质引入区的工序；
通过在所述第一区和所述第二区的全部表面上形成所述第三绝缘膜并随后回刻蚀所述第三绝缘膜，从而在所述第一区中的栅电极的侧壁上形成由第三绝缘膜制成的单层膜的侧壁以及在所述第二区中的所述栅电极的侧壁上经由第一和第二绝缘膜用所述第三绝缘膜形成侧壁的工序；
使用所述栅电极和所述侧壁作为掩模通过在所述第一区和所述第二区中引入杂质来形成第三杂质引入区的工序；以及
在所述第一区的第三杂质引入区上或在所述第三杂质引入区和栅电极上形成硅化物层的工序。
51、一种半导体装置的制造方法，包括：
经由栅绝缘膜在衬底上将要形成硅化物层的第一区和不会形成硅化物层的第二区上形成栅电极的材料膜的工序；
通过仅选择性地构图处理所述第二区的所述栅电极的材料膜来形成栅电极的工序；
使用所述栅电极作为掩模通过把杂质引入所述第二区来形成第一杂质引入区的工序；
在所述第一区和所述第二区的全部表面上堆叠第一绝缘膜和第二绝缘膜的工序；
使用所述栅电极的所述第一和第二绝缘膜以及所述栅电极的侧壁作为掩模，通过把杂质引入到所述第二区中来形成第二杂质引入区的工序；
掩蔽所述第二区的上表面，在除去所述第一区的所述栅电极的所述材料膜上的所述第一和第二绝缘膜并且构图处理所述栅电极的所述材料膜的工艺中形成栅电极，以及使用所述栅电极作为掩模把杂质引入所述第一区，从而形成第三杂质引入区的工艺；以及
在所述第一区和所述第二区的全部表面上形成第三绝缘膜并随后掩蔽所述第二区并回刻蚀所述第三绝缘膜，在所述第一区中的所述栅电极的侧壁上形成由第三绝缘膜构成的单层膜的侧壁，以及使用所述栅电极和所述侧壁作为掩模把杂质引入到所述第一区中，来形成第四杂质引入区的工序；以及
在所述第一区的所述第四杂质引入区上或在所述第四杂质引入区和所述栅电极上形成硅化物层的工序。
52、一种半导体装置的制造方法，包括：
经由栅绝缘膜在衬底上将要形成硅化物层的第一区和不会形成硅化物层的第二区上形成栅电极的材料膜的工序；
通过仅选择性地构图处理所述第二区的所述栅电极的材料膜来形成栅电极的工序；
使用所述栅电极作为掩模通过把杂质引入所述第二区来形成第一杂质引入区的工序；
在所述第一区和所述第二区的全部表面上形成第一绝缘膜的工序；
掩蔽所述第二区，在除去所述第一区的所述栅电极的所述材料膜上的所述第一绝缘膜并且构图处理所述栅电极的所述材料膜的工艺中形成栅电极，以及用所述栅电极作为掩模把杂质引入所述第一区，来形成第二杂质引入区的工序；
通过在所述第一区和所述第二区的全部表面上形成第二绝缘膜并随后回刻蚀所述第二绝缘膜，在所述第一区的栅电极的侧壁上形成由第二绝缘膜构成的单层膜的侧壁以及在所述第二区中的所述栅电极的侧壁上经由所述第一绝缘膜用所述第二绝缘膜形成侧壁的工序；
使用所述栅电极和所述侧壁作为掩模，通过在所述第一区和所述第二区中引入杂质，来形成第三杂质引入区的工序；以及
在所述第一区的第三杂质引入区上或在所述第三杂质引入区和栅电极上形成硅化物层的工序。
53、一种半导体装置的制造方法，包括：
经由栅绝缘膜在半导体衬底上将要形成硅化物层的第一区和不会形成硅化物层的第二区上形成栅电极的材料膜的工序；
通过仅选择性地构图处理所述第二区的所述栅电极的材料膜来形成栅电极的工序；
使用所述栅电极作为掩模通过把杂质引入所述第二区来形成第一杂质引入区的工序；
在所述第一区和所述第二区的全部表面上形成第一绝缘膜的工序；
使用所述栅电极的所述第一绝缘膜和所述栅电极的侧壁作为掩模，通过把杂质引入到所述第二区中，来形成第二杂质引入区的工序；
掩蔽所述第二区，在除去所述第一区的所述栅电极的所述材料膜上的所述第一绝缘膜并且构图处理所述栅电极的材料膜的处理中形成栅电极，以及使用所述栅电极作为掩模把杂质引入所述第一区，来形成第三杂质引入区的工序；
在所述第一区和所述第二区的全部表面上形成第二绝缘膜并随后掩蔽第二区并回刻蚀所述第二绝缘膜，在所述第一区的栅电极的侧壁上形成由第二绝缘膜构成的单层膜的侧壁，以及使用所述栅电极和所述侧壁作为掩模把杂质引入到所述第一区中，来形成第四杂质引入区的工序；以及
在所述第一区的所述第四杂质引入区上或在所述第四杂质引入区和栅电极上形成硅化物层的工序。
54、根据权利要求50的半导体装置的制造方法，其中用具有与所述第三绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成所述第二绝缘膜。
55、根据权利要求54的半导体装置的制造方法，其中用氧化硅膜形成所述第一绝缘膜；用氮化硅膜形成所述第二绝缘膜以及用氧化硅膜形成所述第三绝缘膜。
56、根据权利要求51的半导体装置的制造方法，其中用具有与所述第三绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成所述第二绝缘膜。
57、根据权利要求56的半导体装置的制造方法，其中用氧化硅膜形成所述第一绝缘膜；用氮化硅膜形成所述第二绝缘膜以及用氧化硅膜形成所述第三绝缘膜。
58、根据权利要求52的半导体装置的制造方法，其中用具有与所述第二绝缘膜的刻蚀特性不同的刻蚀特性的绝缘膜形成所述第一绝缘膜。
59、根据权利要求58的半导体装置的制造方法，其中用氮化硅膜形成所述第一绝缘膜以及用氧化硅膜形成所述第二绝缘膜。
60、根据权利要求53的半导体装置的制造方法，其中用具有与所述第二绝缘膜的刻蚀特性不同的绝缘膜形成所述第一绝缘膜。
61、根据权利要求60的半导体装置的制造方法，其中用氮化硅膜形成所述第一绝缘膜以及用氧化硅膜形成所述第二绝缘膜。
62、根据权利要求50的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由所述栅电极和所述第一及第二杂质引入区组成的场效应晶体管和由传感器部分组成的成像区，以便制造CMOS型固态成像器件。
63、根据权利要求50的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由包括所述栅电极和所述第一及第二杂质引入区的场效应晶体管和电容器构成的存储器，以便制造具有嵌入式DRAM的逻辑半导体集成电路。
64、根据权利要求51的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由所述栅电极和所述第一及第二杂质引入区组成的场效应晶体管和由传感器部分组成的成像区，以便制造CMOS型固态成像器件。
65、根据权利要求51的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由包括所述栅电极和所述第一及第二杂质引入区的场效应晶体管和电容器构成的存储器，以便制造具有嵌入式DRAM的逻辑半导体集成电路。
66、根据权利要求52的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由所述栅电极和所述第一及第二杂质引入区组成的场效应晶体管和由传感器部分组成的成像区，以便制造CMOS型固态成像器件。
67、根据权利要求52的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由包括所述栅电极和所述第一及第二杂质引入区的场效应晶体管和电容器构成的存储器，以便制造具有嵌入式DRAM的逻辑半导体集成电路。
68、根据权利要求53的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由所述栅电极和所述第一及第二杂质引入区组成的场效应晶体管和由传感器部分组成的成像区，以便制造CMOS型固态成像器件。
69、根据权利要求53的半导体装置的制造方法，其中在所述第一区中形成由所述栅电极和所述第一及第二杂质引入区组成的并构成逻辑电路的场效应晶体管，以及在所述第二区中形成由包括所述栅电极和所述第一及第二杂质引入区的场效应晶体管和电容器构成的存储器，以便制造具有嵌入式DRAM的逻辑半导体集成电路。
70、一种电子设备，装配有具有在衬底上形成有硅化物层的第一区和没有形成硅化物层的第二区的半导体装置，其中用多个绝缘膜的下层绝缘膜覆盖所述第二区和在所述第二区中形成的第二场效应晶体管，对应所述第二场效应晶体管的栅电极的侧壁形成由所述多个绝缘膜的上层绝缘膜构成的单层膜的侧壁，在形成于所述第一区中的第一场效应晶体管的栅电极的侧壁上形成由不包括氮化硅的所述单层膜构成的侧壁；以及在所述第一场效应晶体管的源/漏区中或在源/漏区和栅电极中形成所述硅化物层。
71、根据权利要求70的电子设备，其中在所述第一区中形成构成逻辑电路的所述第一场效应晶体管以及在所述第二区中形成信号电荷存储装置。
72、根据权利要求70的电子设备，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有图象元件并由第二场效应晶体管和传感器部分组成的成像区，使其用作CMOS型固态成像器件。
73、根据权利要求70的电子设备，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有由第二场效应晶体管和电容器组成的存储器的DRAM单元，使其用作用于具有嵌入式DRAM的逻辑半导体集成电路的半导体装置。
74、根据权利要求70的电子设备，其中所述电子设备是便携型通讯装置。
75、一种电子设备，装配有具有在衬底上形成有硅化物层的第一区和没有形成硅化物层的第二区的半导体装置，其中用多个绝缘膜覆盖所述第二区和在所述第二区中形成的第二场效应晶体管，在形成于所述第一区中的所述第一场效应晶体管的栅电极的侧壁上形成由多个绝缘膜的上层绝缘膜构成并不包括氮化硅的侧壁，以及在所述第一场效应晶体管的源/漏区中或在源/漏区和栅电极中形成所述硅化物层。
76、根据权利要求75的电子设备，其中在所述第一区中形成构成逻辑电路的所述第一场效应晶体管以及在所述第二区中形成信号电荷存储装置。
77、根据权利要求75的电子设备，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有图象元件并由第二场效应晶体管和传感器部分组成的成像区，使其用作CMOS型固态成像器件。
78、根据权利要求75的电子设备，其中在所述第一区中形成构成逻辑电路的第一场效应晶体管，以及在所述第二区中形成具有由第二场效应晶体管和电容器组成的存储器的DRAM单元，使其用作用于具有嵌入式DRAM的逻辑半导体集成电路的半导体装置。
79、根据权利要求76的电子设备，其中所述电子设备是便携型通讯装置。
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