CN1420560A - 半导体器件及其制造方法 - Google Patents

Abstract

提供了一种半导体器件，包括：制作在半导体衬底上并具有布线沟槽的第一层间绝缘膜；布线部分，它具有制作在所述布线沟槽侧壁和底部表面上的第一阻挡金属层、制作在所述第一阻挡金属层上用以掩埋所述布线沟槽的第一导体层、以及制作在所述第一导体层表面上的帽层阻挡金属膜；制作在所述第一层间绝缘膜上并具有连接孔的第二层间绝缘膜；以及连接部分，它具有制作在所述连接孔的侧壁和底部表面上的第二阻挡金属层，以及制作在所述第二阻挡金属层上用以掩埋所述连接孔的第二导体层；其中，在所述连接部分与所述布线部分之间的连接处，至少清除所述连接孔底部表面上的所述第二阻挡金属层或所述帽层阻挡金属膜中的任何一个。根据本发明，能够减小第一层互连与栓塞之间的接触电阻，并能够改善电迁移阻力。

Description

半导体器件及其制造方法

技术领域

本发明涉及到半导体集成电路器件，更确切地说是涉及到能够用于各个互连之间连接部分的技术。

背景技术

近年来，由于半导体集成电路器件(半导体器件)倾向于小型化和多层化，对于用来在绝缘膜中形成沟槽，并以导电膜将其埋置，从而形成互连的所谓镶嵌技术，已经进行了研究。

这一镶嵌技术可以被粗略地分成单一镶嵌技术和双重镶嵌技术。在单一镶嵌技术中，布线沟槽和用来连接各个互连的沟槽，用不同的步骤来埋置，而在双重镶嵌技术中，布线沟槽和连接沟槽被同时埋置。

铜膜之类被用作待要填充在这种沟槽中的导电膜。

为了(1)防止构成待要埋置的导电膜的金属(当导电膜是铜膜时，此金属是铜)在绝缘膜中扩散，或(2)当绝缘膜由诸如氧化硅膜之类的氧化物组成时，防止否则会由于氧化硅膜与导电膜的接触而发生的导电膜氧化，制作了具有阻挡性质的导电膜。

在待要埋置在沟槽中的导电膜(例如铜膜)上，制作诸如氮化硅膜之类的具有阻挡性质的绝缘膜，以便防止金属扩散进入待要制作在导电膜上的绝缘膜中，或用绝缘膜防止其氧化。

发明内容

然而，氮化硅膜具有大的介电常数，致使互连的RC时间常数变大，从而干扰器件的高速运行。

构成导电膜的金属的扩散(转移)引起电迁移。作为对铜的扩散率的研究结果，铜-阻挡膜界面上的扩散激活能被认为大于铜-氮化硅膜界面上的扩散激活能(铜以更大的扩散率扩散)。因此，电迁移寿命受到铜-氮化硅膜界面上铜扩散的激活能的限制。

若电迁移在各个互连之间的连接部分的底部表面上引起空洞，则连接部分与下方互连之间的接触面积变小，导致互连寿命更快地降低。

本发明人研究了诸如具有阻挡性质的钨(W)膜之类的导电膜在互连上的形成。

例如，在美国专利6147402中，公开了在由Al-Cu合金(AlnCuy合金)组成的互连上形成由W组成的帽层(WCAP)的技术。

在美国专利6114243中，公开的是一种在所谓镶嵌结构中，在铜层(24)上形成导电帽层(26)，在其上形成通孔或双重镶嵌窗口(35)，然后形成阻挡层(36)和铜层(38)的技术。括号中的参考号是专利公报中所述的参考号。

然而，互连上诸如具有阻挡性质的钨(W)膜之类的导电膜(以下称为“帽层阻挡金属层”)的形成，导致这样一种结构，其中，构成互连的金属膜、帽层阻挡金属层、阻挡金属层、以及构成连接部分的金属层，已经被按此顺序层叠在互连与连接部分之间。在这种结构中，这些膜之间的接触电阻不可避免地增大。

当金属原子由于电迁移而在这种结构中发生转移时，连接部分与互连之间的帽层阻挡金属层和阻挡金属层的存在就干扰金属在连接部分与互连之间的转移。

结果，空洞的产生频率增大，且引起断路的可能性增大。与电迁移造成的断路一样，由于界面上阻挡金属和铜之间的应力诱导剥离或应力诱导空洞形成亦即应力迁移，也可能产生相似的断路。

本发明的目的是减小互连与连接部分之间的接触电阻。

本发明的另一目的是改善可靠性，更确切地说是降低电迁移造成的空洞或断路的产生频率，或降低应力迁移造成的断路的产生频率。

本发明的再一目的是改善半导体器件的特性。

借助于此处的描述和附图，本发明的上述目的和新颖特点将显而易见。

以下简要地概述一下本说明书公开的本发明的典型发明。

(1)一种根据本发明的半导体器件，包括：

制作在半导体衬底上并具有布线沟槽的第一层间绝缘膜；

布线部分，它具有：制作在布线沟槽侧壁和底部表面上的第一阻挡金属层，制作在第一阻挡金属层上用以掩埋布线沟槽的第一导体层，以及制作在第一导体层表面上的帽层阻挡金属膜；

制作在第一层间绝缘膜上并具有连接孔的第二层间绝缘膜；以及

连接部分，它具有：制作在连接孔的侧壁和底部表面上的第二阻挡金属层，以及制作在第二阻挡金属层上用以掩埋连接孔的第二导体层；

其中，在连接部分与布线部分之间的连接处，至少清除连接孔底部表面上的第二阻挡金属层或帽层阻挡金属膜中的任何一个。

(2)根据本发明的半导体器件的制造方法，包括：

在半导体衬底上制作第一层间绝缘膜，

在第一层间绝缘膜中制作布线沟槽，

在布线沟槽的侧壁和底部表面上制作第一阻挡金属层，

在第一阻挡金属层上制作第一导体层，以便用第一导体层掩埋布线沟槽，

在第一导体层的表面上制作帽层阻挡金属膜，

在第一层间绝缘膜上制作第二层间绝缘膜，

在第二层间绝缘膜中制作连接孔，

在连接孔的侧壁和底部表面上制作第二阻挡金属层，以及

在第二阻挡金属层上制作第二导体层，以便用第二导体层掩埋连接孔；

其中，在制作连接孔的步骤中，仅仅从连接孔与布线沟槽的重叠部分清除帽层阻挡金属膜。

(3)一种根据本发明的半导体器件，包括第一布线结构和第二布线结构，第一布线结构具有制作在其上的第一布线部分和第一连接部分；

第一布线部分具有第一导体层、制作在第一导体层侧壁和底部表面上以便环绕第一导体层的第一阻挡金属层、以及制作在第一导体层表面上的第一帽层阻挡金属膜；且

第一连接部分制作在第一布线部分上并具有第二导体层以及制作在第二导体层侧面和底部表面上以便环绕第二导体层的第二阻挡金属层；且

第二布线结构制作在第一布线结构上并具有制作在其上的第二布线部分和第二连接部分；

第二布线部分具有第三导体层、制作在第三导体层侧壁和底部表面上以便环绕第三导体层的第三阻挡金属层、以及制作在第三导体层表面上的第二帽层阻挡金属膜；且

第二连接部分制作在第二布线部分上并具有第四导体层和制作在第四导体层侧面和底部表面上以便环绕第四导体层的第四阻挡金属层；

其中，第一和第二阻挡金属层以及第一帽层阻挡金属膜的结构分别不同于第三和第四阻挡金属层和第二帽层阻挡金属膜。

(4)一种根据本发明的半导体器件，包括：

制作在半导体衬底上的笫一绝缘膜；

制作在第一绝缘膜上的第二绝缘膜；

借助于选择性地清除第一绝缘膜和第二绝缘膜而制作的布线沟槽；

布线部分，它具有制作在布线沟槽侧壁和底部表面上的第一阻挡金属层、制作在第一阻挡金属层上以便掩埋布线沟槽的第一导体层、以及制作在第一导体层表面上的帽层阻挡金属膜；

制作在第二绝缘膜上并具有连接孔的第三绝缘膜；以及

连接部分，它具有制作在连接孔侧壁和底部表面的至少侧壁上的第二阻挡金属层以及制作在第二阻挡金属层上以便掩埋连接孔的第二导体层；

其中，第二绝缘膜具有阻挡绝缘膜的功能。

(5)一种根据本发明的半导体器件的制造方法，包括：

在半导体衬底上制作第一绝缘膜，

在第一绝缘膜上制作第二绝缘膜，

借助于选择性地清除第一绝缘膜和第二绝缘膜而制作布线沟槽，

在布线沟槽的侧壁和底部表面上制作第一阻挡金属层，

在第一阻挡金属层上制作第一导体层以便将其掩埋在布线沟槽中，

在第一导体层表面上制作帽层阻挡金属膜，

在第二绝缘膜上制作第三绝缘膜，

在第三绝缘膜中制作连接孔，

在连接孔侧壁和底部表面中的至少侧壁上制作第二阻挡金属层，以及

在第二阻挡金属层上制作第二导体层以便将其掩埋在连接孔中；

其中，第二绝缘膜用作阻挡绝缘膜。

附图说明

图1是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图2是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图3是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图4是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图5是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图6是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图7是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图8是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图9是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图10是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图11是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图12是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图13是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图14是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图15是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图16是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图17是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图18是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图19是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图20是衬底的局部剖面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图21是衬底的局部平面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图22是衬底的局部平面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图23是衬底的局部平面图，说明了根据本发明实施方案1的半导体器件的制造方法；

图24是衬底的局部剖面图，说明了根据本发明实施方案2的半导体器件的制造方法；

图25是衬底的局部剖面图，说明了根据本发明实施方案2的半导体器件的制造方法；

图26是衬底的局部剖面图，说明了根据本发明实施方案3的半导体器件的制造方法；

图27是衬底的局部剖面图，说明了根据本发明实施方案4的半导体器件的制造方法；

图28是衬底的局部剖面图，说明了根据本发明实施方案5的半导体器件的制造方法；

图29是衬底的局部剖面图，说明了根据本发明实施方案6的半导体器件的制造方法；

图30是衬底的局部剖面图，说明了根据本发明实施方案6的半导体器件的制造方法；

图31是衬底的局部剖面图，说明了根据本发明实施方案7的半导体器件的制造方法；

图32是衬底的局部剖面图，说明了根据本发明实施方案8的半导体器件的制造方法；

图33是衬底的局部平面图，说明了根据本发明实施方案的半导体器件的制造方法；

图34是衬底的局部剖面图，说明了根据本发明实施方案的半导体器件的制造方法；

图35是衬底的局部平面图，说明了根据本发明实施方案9的半导体器件的制造方法；

图36是衬底的局部剖面图，说明了根据本发明实施方案9的半导体器件的制造方法；

图37是衬底的局部剖面图，说明了根据本发明实施方案6的半导体器件的制造方法；

图38是衬底的局部剖面图，说明了根据本发明实施方案7的半导体器件的制造方法；

具体实施方式

下面将根据附图来详细描述本发明的各个实施方案。在所有用来描述下述各个实施方案的附图中，用相似的参考号来表示具有相似功能的元件，且重复的描述从略。

(实施方案1)

以下按其制造步骤的顺序来描述根据本发明实施方案的半导体器件。图1-23是衬底的局部剖面图或局部平面图，说明了根据本发明实施方案1的半导体器件的制造方法。

如图1所示，作为半导体元件的一个例子，在半导体衬底的主表面上制作n沟道型MISFET(金属绝缘体半导体场效应晶体管)Qn。

下面是MISFET制作工艺的一个例子。

首先制备的是半导体衬底1，即所谓SOI(绝缘体上硅)衬底，它具有绝缘膜，例如制作在半导体区1a上的氧化硅膜1b以及制作在绝缘膜上的p型半导体区1c。此半导体衬底的各个元件形成区(半导体区1c)被元件隔离区2隔离。利用半导体区1c的热氧化或借助于将氧化硅膜掩埋在半导体区1c中形成的沟槽中，能够形成这些元件隔离区2。利用其中已经形成了元件隔离区2的这些区域，来确定其中待要制作诸如MISFET之类的半导体元件的有源区。

利用半导体衬底(以下简称为“衬底”)1的热氧化，在其表面上形成清洁的栅绝缘膜8。

在栅绝缘膜8上相继淀积低阻多晶硅膜9a、薄的WN(氮化钨)膜9b、以及W(钨)膜9c作为导电膜。

然后，利用例如干法腐蚀技术，对W膜9c、WN膜9b、以及多晶硅膜9a进行腐蚀，从而形成具有多晶硅膜9a、WN膜9b、以及W膜9c的栅电极。

借助于对栅电极9二侧上的衬底1进行n型杂质磷(P)或砷(As)的离子注入，形成n^-型半导体区11。

在衬底1上淀积氮化硅膜作为绝缘膜之后，进行各向异性腐蚀，以便在栅电极9的侧壁上形成侧壁间隔13。

然后，对栅电极9二侧上的衬底1进行n型杂质的离子注入，以便形成杂质浓度高于n^-型半导体区11的n⁺型半导体区14(源，漏)。

利用上述各个步骤，就形成了具有LDD(轻掺杂的漏)结构并配备有源和漏的n沟道型MISFET Qn。除了用于制作的杂质具有相反的导电性之外，可以用相似的方法来制作p沟道型MISFET Qp。

然后形成用来电连接n沟道型MISFET Qn或其它未示出的元件的互连。下面将描述其制作步骤。

如图1所示，在用CVD(化学气相淀积)方法在n沟道型MISFET Qn上形成氧化硅膜20作为绝缘膜之后，用化学机械抛光(CMP)方法对氧化硅膜20的表面进行抛光，以便整平表面。

在氧化硅膜20上形成光抗蚀剂膜(未示出，以下简称为“抗蚀剂膜”)。用此抗蚀剂膜作为掩模，对氧化硅膜20进行腐蚀，以便在n沟道型MISFET Qn的栅电极9上形成接触孔C1。

用CVD或溅射方法，在接触孔C1中的氧化硅膜20上，形成薄的氮化钛(TiN)膜P1a作为阻挡金属层，随之以用CVD方法形成钨(W)膜P1b作为导电膜。用CMP方法清除接触孔C1外面的TiN膜P1a和W膜P1b，以形成栓塞P1。钛(Ti)膜与TiN膜的叠层可以被用作阻挡金属层。

如图2所示，利用原硅酸四乙酯作为源材料，用CVD方法在氧化硅膜20和栓塞P1上形成氧化硅膜22a作为绝缘膜。这一氧化硅膜22a以下将被称为“TEOS膜22”。图2是局部放大图，示出了图1所示栓塞1的周围。栓塞P1(P1b)中的线是淀积钨膜时出现的裂缝。

然后在TEOS膜22a上形成低介电常数绝缘膜22b。借助于涂敷芳香族聚合物材料，随之以热处理，能够形成此低介电常数绝缘膜。作为变通，有机二氧化硅玻璃可以被用作低介电常数绝缘膜。在此情况下，材料涂敷也随之以热处理。此有机二氧化硅玻璃主要由SiOCH或SiOH组成。可以采用其它的有机聚合物材料或其中引入孔隙的上述材料。

涂敷这种膜作为低介电常数绝缘膜，使得能够整平衬底表面上的不平整性。衬底表面上的不平整性来自于下方层的不平整图形或CMP时的侵蚀或凹陷。

作为变通，可以用CVD方法来制作低介电常数绝缘膜。三甲基硅烷或四甲基硅烷被用作源材料来进行制作。在此情况下，膜主要由SiOC组成。此处可以使用的低介电常数绝缘膜的例子包括主要由SiOF组成的膜、主要由SiC组成的膜、以及具有芳香族碳氢化合物结构的有机聚合物膜(含有C和H的膜)。在上述膜或SiO₂(氧化硅)膜中引入孔隙(成多孔状)，能够减小介电常数。可以用CVD方法来制作这些膜。

这种低介电常数绝缘膜的介电常数(3.7或以下)低于氧化硅膜(例如TEOS膜)的介电常数，致使有可能减小各个互连(包括栅电极)之间的寄生电容，从而提高半导体器件的工作速度。

可以采用CVD方法制作的上述低介电常数绝缘膜(SiOC、SiOF、SiOC、或SiO₂的多孔材料)来代替TEOS膜22a。

在低介电常数绝缘膜22b上，制作TEOS膜22c。用相似于TEOS膜22a的方法来制作TEOS膜22c。

低介电常数绝缘膜22b被夹在TEOS膜22a与22c之间，以便保持其叠层的机械强度。在构成绝缘膜(22)的3个层中，亦即在TEOS膜22a与22c以及低介电常数绝缘膜22b中，制作布线沟槽。

然后，如图3所示，借助于用光刻和干法腐蚀方法从待要形成第一层互连的区域清除绝缘膜22(22a、22b、22c)，而制作布线沟槽HM1。布线沟槽HM1的厚度为例如0.25μm，宽度为0.18μm。若低介电常数绝缘膜22b与TEOS膜22a之间的腐蚀选择性被用于上述腐蚀，用TEOS膜22a作为腐蚀停止膜，则能够制作具有良好可控性的这一布线沟槽HM1。

如图4所示，借助于用溅射方法在包括布线沟槽HM1内部的绝缘膜22上进行淀积，形成依次层叠有氮化钽(TaN)膜和钽(Ta)膜的阻挡膜M1a。可以用CVD方法或作为溅射中的一种的离子化溅射方法来制作这一阻挡膜M1a。在这种离子化溅射中，构成阻挡膜的金属被离子化，并借助于对衬底进行偏置而将方向性赋予金属离子。这使得即使在微小的沟槽中也有可能淀积覆盖性良好的膜。阻挡膜M1a被制作成在布线沟槽HM1侧壁上的厚度约为5nm，而在其底部约为30nm。

阻挡膜不局限于上述TaN和Ta的层叠膜。可以用作阻挡膜的膜的例子包括由Ta、TaN、TaSiN、W、氮化钨(WN)、WSiN、Ti、TiN、或TiSiN组成的单层膜；Ti、TiN和Ti的三层膜；Ti和TiN的双层膜；TiSiN和Ta的双层膜；Ta、TaN、Ta的三层膜；以及Ta和TaN的双层膜。可以采用借助于层叠任何二个或更多个这种单层膜而得到的叠层膜。

用例如电镀方法，在阻挡膜M1a上形成诸如铜膜之类的导电膜。首先用例如离子化溅射方法形成薄的铜膜M1b作为电镀的籽晶膜。在这一离子化溅射中，铜被离子化，然后衬底被偏置，以便将方向性赋予得到的铜离子。在形成铜膜M1b的淀积时，靶与衬底之间的距离保持为大约300nm，并将衬底温度调节到25℃或以下。在成膜的开始阶段，比较小的DC或RF偏压被施加到衬底。在衬底上淀积一定厚度的铜膜之后，施加到衬底的偏压被相对提高。借助于提高偏压，离子被注入到衬底表面，且已经淀积在其上的铜膜被溅射腐蚀。此时，离子被基本上垂直于衬底注入，致使平面零件(绝缘膜22和布线沟槽HM1的底部)被择优腐蚀。已经散射的铜被重新淀积在布线沟槽HM1的侧壁上，从而改善了布线沟槽HM1侧壁和底部的台阶覆盖。用低压长距离溅射代替离子化溅射来制作膜。

用电镀方法，利用例如含硫酸铜的溶液作为电镀液，在铜膜M1b上制作铜膜M1c。制作此铜膜M1c以便以此掩埋布线沟槽HM1。

在减压气氛下，衬底1被退火(热处理)。如图5所示，例如用CMP或回腐蚀(etchback)方法，清除布线沟槽HM1外面的铜膜M1c和M1b以及阻挡膜M1a，以便形成由铜膜M1b和M1c以及阻挡膜M1a组成的第一层互连M1。然后进一步在减压气氛下对衬底进行退火(热处理)。

如图6所示，借助于在其上引起钨(W)的选择性生长或择优生长，在笫一层互连M1上形成厚度约为2-20nm的钨膜CM1。例如借助于在下列条件下处理1.5分钟来形成钨膜CM1：0.3 Torr(0.3×1.33322×10²Pa)，衬底托温度设定为460℃(实际衬底温度为430℃)，六氟化钨(WF₆)流速为5cc，氢(H₂)流速为500cc。

利用上述处理，钨仅仅选择性地生长在第一层互连M1上，或择优生长在第一层互连M1到TEOS膜22上。在优先考虑钨的生长速率的情况下，此处理在比较高的温度下进行，但可以将温度设定为大约300℃。于是，可以利用选择性生长或择优生长来方便地制作帽层导电膜。虽然1)钨膜在形成在整个衬底表面上之后，可以用光刻或干法腐蚀方法来进行图形化；或2)可以在CMP或回腐蚀时，用过抛光或过腐蚀方法形成帽层导电膜，从而使铜膜表面凹陷，并将钨膜埋置在此凹陷中(这意味着在钨膜形成在整个表面上之后，凹陷外面的钨膜被CMP之类清除)，但这种方法使制造步骤复杂化。此外，必须控制光刻时的不对准或CMP时的凹陷或侵蚀，使得难以形成精确的帽层导电膜。另一方面，若采用选择性生长或择优生长，则制造步骤不会变得复杂化，并能够形成具有良好精度的帽层导电膜。不言自明，形成帽层导电膜的方法不局限于选择性生长或择优生长；而是不仅能够采用CVD方法，而且能够采用电镀方法来形成帽层导电膜。

同第一层互连M1上的帽层导电膜一样，主要由W组成的金属层，或WN、WSiN、TiN、TiSiN、Ta、TaN或TaSiN(氮硅化钽)的单层膜，主要由Co、CoWP(钴钨磷)、CoWB(钴钨硼)组成的金属层，或借助于层叠其中任何多个膜而得到的叠层(双层膜或三层膜)，都可以用作钨膜。钨的电阻为5-20μΩ，而TiN的电阻为80-150μΩ。Ta或TaN的电阻也高于钨。因此，比之采用其它的膜，用钨作为帽层导电膜能够降低互连的电阻。要指出的是，铜的电阻为1.7-2.2μΩ。

可以在同一个装置中(原位)进行制作钨膜CM1之前的退火以及钨膜CM1的制作。当在其中具有成膜装置和退火装置二者的多工作室中进行膜的制作和退火而无须从工作室取出衬底时，可以防止衬底(铜膜M1c)的表面被沾污，从而改善钨膜的成膜性能和质量。

在形成钨膜CM1之前，CMP之后衬底表面上铜的沾污可以借助于用诸如氢氟酸(HF)之类的清洗液进行清洗而被清除。这种清洗改善了钨膜的选择性。此处，利用氢氟酸进行清洗只是一个例子，清洗液不局限于氢氟酸，只要对从衬底表面暴露的绝缘膜的表面具有腐蚀能力或能够清除附着在表面的铜沾污即可。倘若衬底1在形成钨膜CM1之前，在例如3000Pa(例如150-10000Pa)的压力下被暴露于流速为500cm³/min(sccm)(例如50-3000sccm)的氢(H₂)气氛中3分钟，则可以得到相似于上述清洗的效果。借助于消除铜沾污或利用氢处理将铜表面上的氧化物还原成铜，钨膜可以具有改进的选择性，能够防止损失选择性所造成的互连之间的短路，并能够改善制作在互连(铜膜)上的钨膜的厚度均匀性。由于铜的氧化物在电扩散时将用作铜离子的供应源，故这一氧化物的清除使得有可能减少铜离子在绝缘膜中的注入量，并改善半导体器件的可靠性。

当钨膜不可避免地生长在TEOS膜22上时，可以利用上述铜清洗带来的剥离效应来清除绝缘膜上的钨膜。对清洗液的组成没有限制，只要能够腐蚀从衬底表面暴露的绝缘膜表面或能够清除附着在表面上的钨即可。利用形成钨膜之后的CMP或衬底表面的后清洗，也能够清除绝缘膜上不必要的钨膜。清除TOES膜22c上的导电物质，能够防止各个互连之间的短路。

然后，如图7所示，用CVD方法，在TEOS膜22c和钨膜CM1上相继淀积TEOS膜24a、SiOC膜24b、以及TEOS膜24c作为绝缘膜。这些膜的表面上具有对应于钨膜CM1的不平整性。利用此叠层膜(24)的TEOS膜24a和SiOC膜24b，第一层互连M1被隔离于第二层互连M2。在这些膜中制作接触孔C2，用来形成连接第一层互连M1和第二层互连M2的栓塞(连接部分)P2。可以采用TMS膜、SiC膜、或作为介电常数低于SiN膜(氮化硅膜)的阻挡绝缘膜的SiCN膜来代替TEOS膜24a和24c。可以例如用下列方法来形成这种低介电常数绝缘膜。利用CVD方法，用三甲氧基硅烷和一氧化二氮(N₂O)能够形成TMS膜。它主要由SiON组成(主要由SiON组成的膜被称为“TMS膜”)。用三甲基硅烷能够形成SiC膜，而用三甲基硅烷和氨气能够形成SiCN膜。另一种低介电常数膜可以被用来代替TEOS膜24a或24c。SiOF膜可以被用来代替SiOC膜24b。

然后，如图8所示，在TEOS膜24上，相继制作采用诸如芳香族聚合物材料之类的涂敷材料的低介电常数绝缘膜26b和TEOS膜26c作为绝缘膜。以相似于用来形成低介电常数绝缘膜22b和TEOS膜22c的方法来形成这些膜(26b，26c)。由于涂敷的膜被用作低介电常数绝缘膜，故能够整平衬底表面的不平整性。此外，低介电常数绝缘膜26b被夹在TEOS膜26c与24c之间，致使能够保持这些膜组成的叠层膜(26)的机械强度。在绝缘膜(26)和上述TEOS膜24c中，形成待要被第二层互连M2掩埋的布线沟槽HM2。

如图9所示，硬掩模MK被淀积在TEOS膜26c上，随之以用光刻和干法腐蚀方法从第二层互连形成区清除硬掩模MK。氮化硅膜之类可以被用作硬掩模MK。

如图10所示，在硬掩模MK上形成抗蚀剂膜R1。然后，用光刻方法，从第一层互连与第二层互连的连接区清除抗蚀剂膜R1。

用此抗蚀剂膜R1作为掩模，例如用干法腐蚀方法，清除绝缘膜26(26b和26c)与绝缘膜24中的TEOS膜24c和SiOC膜24b，以形成接触孔C2。TEOS膜24a于是留在第一层互连M1上，以便防止否则在稍后要进行的用来清除抗蚀剂的烧蚀时会出现的被暴露的铜的氧化，并防止铜在干法腐蚀时散射。但由于铜膜M1C被作为帽层导电膜的钨膜CM1覆盖，故不一定要使TEOS膜24留在第一层互连M1上。

如图11所示，在清除抗蚀剂膜R1之后，借助于例如用硬掩模MK作为掩模，用干法腐蚀方法清除绝缘膜26(26b和26c)和TEOS膜24c，形成布线沟槽HM2。此时，保留在接触孔C2底部上的TEOS膜24a也被清除。

此布线沟槽HM2的厚度约为0.25μm，而宽度约为0.18μm。接触孔C2离布线沟槽HM2底部的深度约为0.35μm。而其直径约为0.18μm。

此处，在制作接触孔C2之后形成布线沟槽HM2。作为变通，也可以在形成布线沟槽HM2之后制作接触孔C2，然后将抗蚀剂膜等掩埋在此沟槽中，以便整平衬底表面。

如图12所示，例如用干法腐蚀方法，清除从接触孔C2底部暴露的钨膜CM1，以便暴露铜膜M1c。虽然没有特别的限制，但可以借助于改变所使用的腐蚀气体种类而连续地进行布线沟槽HM2的制作以及用来清除钨膜CM1的干法腐蚀。

由于能够利用形成接触孔C2和布线沟槽HM2的步骤来清除从接触孔C2底部暴露的钨膜CM1，故能够选择性地清除而无须增加步骤来制作另一个掩模。然后清除硬掩模MK。

然后，单独或组合利用下列处理来清除从接触孔底部暴露的铜膜M1c上的氧化物：在含氢或氨的气氛中热处理，将衬底表面暴露于含氢、氨、或者氢或氨之一与Ar之类的稀有气体的混合物中的任何一种的气氛中产生的等离子体，以及用Ar之类的稀有气体对衬底表面进行溅射腐蚀。然后，如图13所示，例如用低压长距离溅射方法，在包括布线沟槽HM2和接触孔C2内部的TEOS膜26上淀积例如依次层叠有氮化钽(TaN)膜和钽(Ta)膜的阻挡膜PM2a。可以用CVD方法，或用在铜膜M1b的制作步骤中具体描述了的离子化溅射方法，来制作阻挡膜PM2a。如上所述，离子化溅射能够赋予被淀积的金属离子方向性。在成膜的后期，当淀积在布线沟槽上或接触孔底部的金属在大的偏压下被溅射腐蚀时，这样散射的金属能够被重新淀积在其侧壁上，从而能够改善侧壁和底部的台阶覆盖。

此处，布线沟槽HM2侧壁上阻挡膜PM2a的厚度被调节为大约5nm，在布线沟槽HM2底部上为大约30nm，在接触孔C2侧壁上为大约3nm，而在接触孔C2底部上为大约20nm。借助于控制布线沟槽HM2底部上的阻挡膜PM2a的厚度大于接触孔C2底部上的厚度，即使阻挡膜PM2a稍后从接触孔C2底部被溅射腐蚀清除，阻挡膜PM2a也能够留在布线沟槽HM2的底部上。而且，借助于在将起始成膜条件设定成允许高的各向异性(方向性)的情况下制作阻挡膜PM2a，有可能防止布线沟槽HM2底部或侧壁上或接触孔C2侧壁上的阻挡膜PM2a过多地增厚。

如图14所示，从接触孔C2底部清除阻挡膜PM2a，随之以在阻挡膜PM2a和暴露的铜膜M1c上形成铜膜PM2b。可以例如用上述的离子化溅射方法来进行阻挡膜PM2a的清除和铜膜PM2b的形成。

当靶与衬底之间的距离被设定为大约300mm而衬底温度被调整为25℃或更低时，借助于在起始阶段对衬底施加大的DC或RF偏压，接触孔C2底部上的阻挡膜PM2a被溅射腐蚀，从而将气氛中所含的铜离子和氩(Ar)注入到衬底表面。此时，这些离子基本上垂直入射到衬底，致使平面部分(布线沟槽HM2的底部和接触孔C2的底部)被择优腐蚀。如上所述，布线沟槽HM2底部上的阻挡膜PM2a被制作成比接触孔C2底部上的更厚，致使当清除接触孔C2底部上的阻挡膜PM2a时，有可能在布线沟槽HM2底部上留下阻挡膜PM2a。

借助于适当地选择腐蚀条件，从而将被散射的阻挡膜PM2a重新淀积在布线沟槽HM1或接触孔C2的侧壁和底部上，能够改善这些侧壁或底部的台阶覆盖。借助于将已经在布线沟槽HM2或接触孔C2的侧壁的上部(角落)上淀积得很厚的阻挡膜PM2a重新淀积，还有可能匀平布线沟槽HM2或接触孔C2侧壁上的阻挡膜PM2a的厚度。

如图15所示，借助于减小偏压或停止施加偏压，在布线沟槽HM2和接触孔C2中淀积薄的铜膜PM2b作为电镀的籽晶膜。此时，如上所述，借助于在衬底上淀积一定厚度的铜膜之后将偏压提高到相对高的水平，有可能改善布线沟槽HM2或接触孔C2侧壁和底部上的铜膜PM2b的台阶覆盖。

结果，在布线沟槽HM2的侧壁和底部以及接触孔C2的侧壁上，通过阻挡膜PM2a形成铜膜PM2b，而在从接触孔C2底部暴露的铜膜M1c上，铜膜PM2b被直接形成，其间不插入阻挡膜PM2a。阻挡膜PM2a在布线沟槽HM2侧壁和底部上的厚度约为5nm，在接触孔C2侧壁上约为3nm，而铜膜PM2b的厚度约为10nm。

若在一个装置中进行从接触孔C2底部清除阻挡膜PM2a以及形成布线沟槽HM2和接触孔C2内部的铜膜PM2b，则能够防止阻挡膜PM2a的氧化或外来物质附着到其上，从而能够改善阻挡膜PM2a和铜膜PM2b的质量。在诸如偏压按需要被改变的条件下，当从接触孔C2底部清除阻挡膜PM2a时，也有可能在其它位置(布线沟槽HM2内部或接触孔C2侧壁上)形成铜膜PM2b。

可以在分立的装置中进行从接触孔C2底部清除阻挡膜PM2a以及形成布线沟槽HM2和接触孔C2内部的铜膜PM2b。例如，在用各向异性腐蚀方法从接触孔C2底部清除阻挡膜PM2a之后，可以用溅射方法形成布线沟槽HM2和接触孔C2内部的铜膜PM2b。在此情况下，可以在含氢或氨的减压气氛中进行热处理或等离子体处理，或用诸如氢氟酸(HF)之类的清洗液进行清洗，以便清除被各向异性腐蚀暴露的阻挡膜PM2a和铜膜M1c表面上的氧化物或外来物质。

然后，利用电镀方法，用含硫酸铜的溶液作为电镀液，在铜膜PM2b上形成铜膜PM2c。此铜膜PM2c被制作用以掩埋布线沟槽HM2和接触孔C2。

在减压气氛中对衬底1进行退火(热处理)之后，用CMP或回腐蚀方法清除布线沟槽HM2和接触孔C2外面的铜膜PM2c和PM2b以及阻挡膜PM2a，从而如图16所示形成各由铜膜PM2b和PM2c以及阻挡膜PM2a组成的第二层互连M2以及用来连接第一层互连M1与第二层互连的栓塞(连接部分)P2。此处，第二层互连M2意味着埋置在布线沟槽HM2中的铜膜PM2b和PM2c以及阻挡膜PM2a，而栓塞P2意味着从布线沟槽HM2延伸的埋置在接触孔C2中的铜膜PM2b和PM2c以及阻挡膜PM2a。

在减压气氛中，衬底1被进一步退火(热处理)。

如上所述，本实施方案由于清除了第一层互连M1与栓塞P2之间的钨膜CM1和阻挡膜PM2a，第一层互连M1因而与作为构成栓塞P2的主要金属的铜直接接触，从而减小了电阻。而且，本实施方案使得铜原子能够在第一层互连M1与栓塞P2之间运动，这就使得有可能减小第一层互连M1与栓塞P2之间界面处的空洞产生率，从而改善电迁移阻力。

具体地说，阻挡膜PM2a或钨膜CM1都不形成在接触孔C2的底部，亦即不形成在第一层互连M1与栓塞(连接部分)P2之间的接合处。由于阻挡膜PM2a和钨膜CM1二者被从接触孔C2底部清除，故第一层互连M1与作为构成栓塞P2的主要金属的铜直接接触。在阻挡金属与铜之间不存在界面，致使能够防止栓塞附近由应力迁移造成的断路。

由于钨膜CM1和阻挡膜PM2a成一整体(这些膜不不连续地覆盖着铜膜)，故其内部铜膜的整个表面被阻挡金属膜覆盖。粘附性比较低的铜与绝缘膜之间的界面可以从结构中消除，这就改善了铜表面上的粘附性。结果，能够抑制空洞的产生并能够改善电迁移阻力。

虽然钨膜CM1和阻挡膜PM2a都不存在于钨膜CM1与阻挡膜PM2a之间，但第一层互连M1与栓塞P2的其它部分被钨膜CM1或阻挡膜PM2a覆盖。这种结构使得有可能：1)防止构成待要埋置的导电膜的金属(在铜膜的情况下是铜)扩散进入绝缘膜，以及2)防止导电膜由于氧化硅膜与导电膜接触而氧化。

由于铜在铜-阻挡膜界面上比在铜-氮化硅膜界面上更不容易扩散，故比之使用诸如氮化硅膜之类的绝缘膜作为帽层膜，采用钨膜作为帽层导电膜使得有可能改善电迁移阻力。

此外，由于诸如氮化硅膜之类的绝缘膜不被用作帽层导电膜，故能够减小存在于各个互连之间的绝缘膜的有效介电常数。结果，能够改善信号经由互连的传输速度，从而能够实现半导体器件的高速工作。氮化硅膜的介电常数约为6-8，而TEOS膜的介电常数为4。

第一层互连M1与栓塞P2被硬钨膜CM1或阻挡膜PM2a覆盖，能够防止应力迁移造成的互连断路。例如由于热处理时施加的热应力而出现这种应力。确切地说，在本实施方案中，由于采用了硬度低的低介电常数绝缘膜，故对第一层互连M1与栓塞P2的保护是有效的。

由于钨膜被用作帽层导电膜，故能够掩埋如果有的话出现在下方铜膜表面上的缺陷，导致互连可靠性和产品成品率的改善。铜膜表面上的缺陷是破裂、收缩或刮伤引起的。例如，用CMP抛光铜膜时就出现破裂或刮伤。热处理或铜膜埋置不充分也产生破裂或刮伤。

若这种缺陷在铜膜中或在铜膜与阻挡膜之间的界面处引起空隙，则互连电阻增大。这种空隙成为电迁移的起点，从而降低电迁移阻力。制作在这种空隙上的栓塞不可避免地要增大连接电阻。

另一方面，采用钨膜作为帽层导电膜，能够借助于在其中埋置钨膜而修复空隙，从而改善电迁移阻力、得到的半导体器件的可靠性、以及产品的成品率。

然后，如图17所示，借助于在第二层互连M2上选择性地生长或择优生长钨(W)而在第二层互连M2(PM2c)上形成厚度约为2-20nm的钨膜CM2。例如用下列条件下的1.5分钟的处理来形成这一钨膜CM2：0.3 Torr(0.3×1.33322×10²Pa)，衬底托设定温度为460℃(实际衬底温度为430℃)，六氟化钨(WF₆)流速为5scc，氢(H₂)流速为500scc。上述处理仅仅在第二层互连M2上引起钨的选择性生长或与TEOS膜26c上的生长相比的钨在第二层互连M2上的择优生长。在优先考虑钨的生长速率的情况下，上述处理在相对高的温度下进行，但此温度可以被设定为大约300℃。

不仅可以采用钨作为帽层导电膜，而且可以采用WN、WSiN、CoWP、CoWB、TiN、TiSiN、Ta、TaN或TaSiN的单层膜或借助于层叠这些膜中的任何二个或更多个而得到的叠层膜(双层膜、三层膜等)作为帽层导电膜。

如上所述，可以在一个装置中(原位)进行紧临钨膜CM2形成之前的退火以及钨膜CM2的形成。

在形成钨膜CM2之前，例如借助于用诸如氢氟酸(HF)之类的清洗液进行清洗，或在3000Pa的压力下，在流速为500cm³/min(sccm)的氢(H₂)气氛中处理3分钟，可以清除CMP之后衬底表面上的铜沾污。可以利用上述铜清洗带来的剥离效应来清除已经生长在TEOS膜26c上的钨膜。在形成钨膜之后，借助于衬底表面的CMP，也可以清除TEOS膜26c上的钨膜。以这种方式清除TEOS膜26c上的导电物质，能够防止各个互连之间的短路。

如图18所示，用CVD方法，在TEOS膜26c和钨膜CM2上相继淀积TEOS膜28a、SiOC膜28b、以及另一个TEOS膜28c。这些膜的制作方法相似于用来制作TEOS膜24a和24c以及SiOC膜24b的方法。在TEOS膜28c上，相继形成采用芳香族聚合物材料的低介电常数绝缘膜30b和TEOS膜(未示出)作为绝缘膜。这些膜的制作方法相似于用来制作低介电常数绝缘膜22b和TEOS膜22c的方法。

在得到的5层绝缘膜中，以相似于用于布线沟槽HM2和接触孔C2的方法制作布线沟槽和接触孔。其制作步骤未示出。

以这种方式重复形成绝缘膜、布线沟槽、接触孔、阻挡膜、铜膜、以及钨膜，从而形成具有多层互连的半导体器件。

图19和20示出了5层互连(M1-M5)的一个例子。图21-23是图19和20所示半导体器件的局部平面图，其中图19对应于A-A’剖面，而图20对应于B-B’剖面。图21是平面图，清楚地示出了第一层互连M1至第五层互连M5的淀积。为了便于其理解，图22示出了第一层互连M1至第三层互连M3的淀积，而图23示出了第三层互连M3至第五层互连M5的淀积。

如图19-23所示，可以用相似于用于第二层互连M2及位于其下方的栓塞2的方法来形成第三层互连M3及位于其下方的栓塞P3。

具体地说，在绝缘膜(28和30)中形成布线沟槽(HM3)和接触孔(C3)之后，阻挡膜(PM3a)和铜膜(PM3b和PM3c)被相继制作在包括布线沟槽(HM3)和接触孔(C3)内部的绝缘膜上。在接触孔C3中，形成栓塞P3。

在制作接触孔(C3)时，形成在位于接触孔下方的互连的表面上的钨膜(CM2)被预先清除。在形成铜膜(PM3b)之前，从接触孔(C3)底部清除阻挡膜(PM3a)。也可以在形成铜膜(PM3b)时，从接触孔(C3)底部清除阻挡膜(PM3a)。

结果，可以获得如上所述的诸如降低互连(M3)与栓塞(P3)之间接触电阻以及改善电迁移阻力之类的效果。

如图19和20所示，第三层互连M3经由阻挡膜PM4a和钨膜CM3，被连接到第四层互连M4，而第四层互连M4经由阻挡膜PM5a和钨膜CM4，被连接到第五层互连M5。如图21和23所示，第三互连M3至第五互连M5中各个的宽度大，致使能够确保大的连接区(栓塞4或5的直径)。即使存在阻挡膜(PM4a，PM5a)和钨膜(CM3，CM4)，也能够将接触电阻抑制到比较小的水平。由于省略了从连接区清除这些膜的步骤，故能够简化步骤。构成第五层互连M5的阻挡膜PM5a是例如TiN膜、由Ti和TiN组成的双层膜、或由Ti、TiN、Ti组成的三层膜；PM5b是铝(Al)或Al合金膜；而其上的PM5c是TiN膜或由Ti和TiN组成的双层膜。在第五层互连M5上，由氧化硅膜和氮化硅膜组成的叠层膜38被形成作为保护膜。

如图19和20所示，第五层互连M5上的钨膜CM5可以被形成得比第四层互连M4上的钨膜CM4更薄。借助于将第五互连上的钨膜(第二帽层阻挡金属膜)调节成比第四层互连上的钨膜(第一帽层阻挡金属膜)更薄，能够减小与上层互连的连接电阻。借助于将下层钨膜制作得比上层钨膜更厚，能够保持可靠性裕度。

相反，关于第四层互连M4和第五层互连M5上的钨膜CM4和CM5，钨膜CM4可以被制作得比钨膜CM5更薄。形成在上层互连上的接触孔的直径通常大，致使上层互连上的钨膜(第二帽层阻挡金属膜)的厚度增加不影响连接电阻。借助于在不影响连接电阻的范围内加厚上层互连上的钨膜，能够保持可靠性裕度。由于上层互连的布局规则不那么严格，故能够减小由于加厚钨膜而可能出现的短路可能性。减薄下层互连上的钨膜(第一帽层阻挡金属膜)使得有可能减小互连表面上的不平整性，从而减小各个互连之间短路的可能性。当待要层叠的层数增加时，这种不平整性就占主导。若互连表面变得显著地不规则，则可以用涂敷膜作为互连上的绝缘膜来整平。迄今描述了第四层互连M4和第五层互连M5上的钨膜CM4和CM5，这同样适用于第三层互连M3和第四层互连M4上的钨膜CM3和CM4，或第二层互连M2和第三层互连M3上的钨膜CM2和CM3。

在形成叠层膜38之后，对衬底表面进行NH₃等离子体处理。这一处理引起：1)构成形成在衬底上的互连(M1-M4)的铜膜的表面还原，2)铜膜表面氮化，3)形成在衬底上的诸如TEOS膜之类的绝缘膜表面清洗，4)绝缘膜表面损伤恢复，或5)绝缘膜表面氮化。结果，能够抑制构成互连的铜的离子化。此外，能够防止铜离子在绝缘膜中扩散，从而能够改善绝缘膜的特性。

(实施方案2)

在本实施方案中，将描述其中待要形成布线沟槽和接触孔的绝缘膜的叠层结构的例子。

(1)在实施方案1中，布线沟槽HM2和接触孔C2制作在五层绝缘膜(24a、24b、24c、26b、26c)中(参见图12)，但这些膜中的24a可以被省略。图24是衬底的局部剖面图，示出了根据本发明实施方案2的半导体器件的制造方法。

下面将根据其制造方法来描述本发明这一实施方案的半导体器件。直至形成第一层互连M1及其上的钨膜CM1的各个步骤，相似于参照图1-6描述了的实施方案1的步骤，不再赘述。

然后，如图24所示，用CVD方法，在TEOS膜22c和钨膜CM1上，相继淀积SiOC膜24b和TEOS膜24c作为绝缘膜。在TEOS膜24c上，，相继形成采用诸如芳香族聚合物材料之类的涂敷材料的低介电常数绝缘膜26b和TEOS膜26c作为绝缘膜。这4个膜(24b、24c、26b、26c)的性质和形状如实施方案1详细所述。

在这这4个膜(24b、24c、26b、26c)中的SiOC膜24b中，制作接触孔C2，用来形成连接第一层互连M1和第二层互连M2的栓塞(连接部分)P2，同时在TEOS膜24c、低介电常数绝缘膜26b和TEOS膜26c中制作布线沟槽HM2。

如在实施方案1中那样，在TEOS膜26上形成第二层互连形成区中具有窗口的硬掩模(未示出)，随之以形成第一层互连与第二层互连连接区中具有窗口的抗蚀剂膜(未示出)。

用此抗蚀剂膜作为掩模，清除绝缘膜膜26和24，以便形成接触孔C2。在清除抗蚀剂膜之后，用硬掩模作为掩模，清除绝缘膜26和TEOS膜24，以便形成布线沟槽HM2。可以在形成布线沟槽HM2之后制作接触孔C2。

例如用干法腐蚀方法清除从接触孔C2底部暴露的钨膜CM1，以便暴露铜膜M1c。

制作第二层互连M2和栓塞(连接部分)P2的步骤以及之后的步骤，相似于实施方案1中的步骤，因此，下面仅仅描述其概况。

如在实施方案1中那样，在包括布线沟槽HM2和接触孔C2内部的TEOS膜26上形成阻挡膜PM2a。它在布线沟槽HM2侧壁上的厚度被淀积为大约5nm，布线沟槽HM2底部上的厚度被淀积为大约30nm，接触孔C2侧壁上的厚度被淀积为大约3nm，而接触孔C2底部上的厚度被淀积为大约20nm。

如在实施方案1中那样，从接触孔C2底部清除阻挡膜PM2a。在淀积薄的铜膜PM2b作为电镀籽晶膜之后，用电镀方法在铜膜PM2b上形成铜膜PM2c。在减压气氛中对衬底1进行退火(热处理)，随之以用CMP或回腐蚀方法清除布线沟槽HM2和接触孔C2外面的铜膜PM2c和PM2b以及阻挡膜PM2a，从而形成各由铜膜PM2b、PM2c、以及阻挡膜PM2a组成的第二层互连M2以及用来连接第一层互连M1和第二层互连的栓塞(连接部分)P2。

如在实施方案1中那样，在第二层互连M2上进行钨(W)的选择性生长或择优生长，从而形成钨膜CM2。

然后，如图24所示，用CVD方法在TEOS膜26c和钨膜CM2上相继淀积SiOC膜28b和TEOS膜28c。这些膜相似于SiOC膜24b和TEOS膜24c被形成。在TEOS膜28c上，相继形成采用诸如芳香族聚合物材料之类的涂敷材料的低介电常数绝缘膜30b和TEOS膜(未示出)作为绝缘膜。这些膜的制作相似于低介电常数绝缘膜22b和TEOS膜22c。

在上述的4层绝缘膜中，布线沟槽和接触孔的制作相似于布线沟槽HM2和接触孔C2的制作，但未示出此步骤。

根据本实施方案，布线沟槽HM2和接触孔C2制作在4层绝缘膜(24b、24c、26b、26c)中，致使其制作步骤比实施方案1更简单。

由于第一层互连M1与栓塞P2之间的钨膜CM1和阻挡膜PM2a被清除，故能够减小第一层互连M1与栓塞P2之间的接触电阻，并能够改善电迁移阻力。于是可获得实施方案1所述的效果。

(2)在实施方案1中，布线沟槽HM2和接触孔C2制作在5层绝缘膜(24a、24b、24c、26b、26c)中，但绝缘膜26c可以从这5个绝缘膜中省略。图25是衬底的局部剖面图，示出了根据本发明实施方案2的半导体器件的制造方法。

下面根据其制造方法来描述本发明这一实施方案的半导体器件。直至形成第一层互连M1及其上的钨膜CM1的各个步骤，相似于上面参照图1-6在实施方案1中所述的步骤，故不再赘述。

如图25所示，用CVD方法，在衬底1(第一层互连M1)上相继淀积TEOS膜24a、SiOC膜24b、另一个TEOS膜24c作为绝缘膜。然后，在TEOS膜24c上，用诸如芳香族聚合物材料之类的涂敷材料形成低介电常数绝缘膜26b作为绝缘膜。这4个膜(24a、24b、24c、26b)的性质和形状如实施方案1详细所述。

在这4个膜(24a、24b、24c、26b)中的SiOC膜24b和TEOS膜24a中，制作接触孔C2，用来形成连接第一层互连M1与第二层互连M2的栓塞(连接部分)P2，同时在TEOS膜24c和低介电常数绝缘膜26b中，形成沟槽HM2。

如在实施方案1中那样，在低介电常数绝缘膜26b上形成第二层互连形成区中具有窗口的硬掩模(未示出)，随之以形成第一层互连与第二层互连的连接区中具有窗口的抗蚀剂膜(未示出)。

以此抗蚀剂膜作为掩模，清除低介电常数绝缘膜26b、TEOS膜24c、SiOC膜24b，以形成接触孔C2，随之以清除抗蚀剂膜。用硬掩模作为掩模，清除低介电常数绝缘膜26b和TEOS膜24c，以形成布线沟槽HM2，并从接触孔C2底部清除TEOS膜24a。可以在制作布线沟槽HM2之后来形成接触孔C2。

例如用干法腐蚀方法，清除从接触孔C2底部暴露的钨膜CM1，以便暴露铜膜M1c(第一层互连M1)。

制作第二层互连M2和栓塞(连接部分)P2的步骤以及之后的步骤，相似于实施方案1中的步骤，因此，下面仅仅描述其概况。

如在实施方案1中那样，在包括布线沟槽HM2和接触孔C2内部的低介电常数绝缘膜26b上形成阻挡膜PM2a。它在布线沟槽HM2侧壁上的厚度被淀积为大约5nm，布线沟槽HM2底部上的厚度被淀积为大约30nm，接触孔C2侧壁上的厚度被淀积为大约3nm，而接触孔C2底部上的厚度被淀积为大约20nm。

如在实施方案1中那样，从接触孔C2底部清除阻挡膜PM2a。在淀积薄的铜膜PM2b作为电镀籽晶膜之后，用电镀方法在铜膜PM2b上形成铜膜PM2c。在减压气氛中对衬底1进行退火(热处理)，随之以用CMP或回腐蚀方法清除布线沟槽HM2和接触孔C2外面的铜膜PM2c和PM2b以及阻挡膜PM2a，从而形成各由铜膜PM2b、PM2c、以及阻挡膜PM2a组成的第二层互连M2以及用来连接第一层互连M1和第二层互连的栓塞(连接部分)P2。

如在实施方案1中那样，在第二层互连M2上进行钨(W)的选择性生长或择优生长，从而形成钨膜CM2。

然后，如图25所示，用CVD方法，在低介电常数绝缘膜2 6b和钨膜CM2上相继淀积TEOS膜28a、SiOC膜28b和另一个TEOS膜28c作为绝缘膜。这些膜相似于TEOS膜24a和24c以及SiOC膜24b被形成。在TEOS膜28c上，用诸如芳香族聚合物材料之类的涂敷材料，形成低介电常数绝缘膜30b作为绝缘膜。此膜的制作相似于低介电常数绝缘膜22b。

在上述4层绝缘膜中，以相似于用来制作布线沟槽HM2和接触孔C2的方法来制作布线沟槽和接触孔，但未示出此步骤。

根据本实施方案，布线沟槽HM2和接触孔C2制作在4层绝缘膜(24a、24b、24c、26b)中，致使其制作步骤比实施方案1更简单。其中要形成第一层互连的绝缘膜，可以由TEOS膜22a和低介电常数绝缘膜22b构成，而实施方案1所示的TEOS膜22c可以省略。图25示出了22c被省略的情况。

由于第一层互连M1与栓塞P2之间的钨膜CM1和阻挡膜PM2a被清除，故能够减小第一层互连M1与栓塞P2之间的接触电阻，并能够改善电迁移阻力。于是可获得实施方案1所述的相似效果。

(实施方案3)

在实施方案1中，其中埋置第二层互连M2的布线沟槽HM2制作在绝缘膜26和TEOS膜24c中。此布线沟槽HM2可以制作在绝缘膜26中。图26是衬底的局部剖面图，示出了根据本发明实施方案3的半导体器件的制造方法。

下面将根据其制造方法来描述本发明这一实施方案的半导体器件。直至形成第一层互连M1及其上的钨膜CM1的各个步骤，相似于上面参照图1-6在实施方案1中所示的步骤，不再赘述。

如图26所示，用CVD方法，在TEOS膜22c和钨膜CM1上，相继淀积TEOS膜24a、SiOC膜24b和另一个TEOS膜24c作为绝缘膜。然后，在TEOS膜24c上，相继形成采用芳香族聚合物材料的低介电常数绝缘膜26b和TEOS膜26c作为绝缘膜。这5个膜(24a、24b、24c、26b、26c)的性质和形状如实施方案1中详细所述。

在这5个膜(24a、24b、24c、26b、26c)中的TEOS膜24a和24c以及SiOC膜24b中，制作接触孔C2，用来形成连接第一层互连M1和第二层互连M2的栓塞(连接部分)P2，同时在低介电常数绝缘膜26b和TEOS膜26c中制作布线沟槽HM2。

如在实施方案1中那样，在TEOS膜26e上形成第二层互连形成区中具有窗口的硬掩模(未示出)，随之以在硬掩模上形成第一层互连与第二层互连连接区中具有窗口的抗蚀剂膜(未示出)。

用此抗蚀剂膜作为掩模，清除绝缘膜26(26b，26c)、TEOS膜24c以及SiOC膜24b，以便形成接触孔C2，随之以清除抗蚀剂膜。用硬掩模作为掩模，清除绝缘膜26(26b，26c)，以便形成布线沟槽HM2，并从接触孔C2底部清除TEOS膜24a。可以在形成布线沟槽HM2之后制作接触孔C2。

例如用干法腐蚀方法，清除从接触孔C2底部暴露的钨膜CM1，以便暴露铜膜M1c。

制作第二层互连M2和栓塞(连接部分)P2的步骤以及之后的步骤，相似于实施方案1中的步骤，因此，下面仅仅描述其概况。

如在实施方案1中那样，在包括布线沟槽HM2和接触孔C2内部的TEOS膜26c上形成阻挡膜PM2a。它在布线沟槽HM2侧壁上的厚度被淀积为大约5nm，布线沟槽HM2底部上的厚度被淀积为大约30nm，接触孔C2侧壁上的厚度被淀积为大约3nm，而接触孔C2底部上的厚度被淀积为大约20nm。

如在实施方案1中那样，从接触孔C2底部清除阻挡膜PM2a。在淀积薄的铜膜PM2b作为电镀籽晶膜之后，用电镀方法在铜膜PM2b上形成铜膜PM2c。在减压气氛中对衬底1进行退火(热处理)，随之以用CMP或回腐蚀方法清除布线沟槽HM2和接触孔C2外面的铜膜PM2c和PM2b以及阻挡膜PM2a，从而形成各由铜膜PM2b、PM2c、以及阻挡膜PM2a组成的第二层互连M2以及用来连接第一层互连M1和第二层互连的栓塞(连接部分)P2。

如在实施方案1中那样，在第二层互连M2上进行钨(W)的选择性生长或择优生长，从而形成钨膜CM2。

然后，如图26所示，用CVD方法，在TEOS膜26c和钨膜CM2上相继淀积TEOS 28a、SiOC膜28b和另一个TEOS膜28c作为绝缘膜。这些膜相似于SiOC膜24b以及TEOS膜24a和24c被形成。在TEOS膜28c上，相继形成采用芳香族聚合物材料的低介电常数绝缘膜30b和TEOS膜(未示出)作为绝缘膜。这些膜的制作相似于低介电常数绝缘膜22b和TEOS膜22c。

在上述的5层绝缘膜中，以相似于用于布线沟槽HM2和接触孔C2的方法制作布线沟槽和接触孔，但未示出此步骤。

于是能够在绝缘膜(26)中形成布线沟槽HM2。

同样在此实施方案中，由于第一层互连M1与栓塞P2之间的钨膜CM1和阻挡膜PM2a被清除，故能够减小第一层互连M1与栓塞P2之间的接触电阻，并能够改善电迁移阻力。于是可获得实施方案1所述的相似效果。

(实施方案4)

在实施方案2中，借助于在互连M1和M2上形成钨膜CM1和CM2，防止了构成互连的铜扩散进入绝缘膜中以及氧化硅膜与铜膜之间的接触造成的氧化物的形成。借助于在这些钨膜上形成薄的氮化硅膜，可以加强对铜扩散或氧化的防止。图27是衬底的局部剖面图，示出了根据本发明实施方案4的半导体器件的制造方法。

下面将根据其制造方法来描述本发明这一实施方案的半导体器件。直至形成第一层互连M1及其上的钨膜CM1的各个步骤，相似于上面参照图1-6在实施方案1中所述的步骤，不再赘述。

如图27所示，用CVD方法，淀积氮化硅膜401作为铜扩散防止膜或抗氧化膜。此氮化硅膜被制作成厚度为20nm或以下，由于如实施方案具体所述那样，存在于各个互连之间的绝缘膜的有效介电常数借助于减薄而尽可能地减小，故氮化硅膜具有大的介电常数。

然后，在氮化硅膜401上，用CVD方法相继淀积SiOC膜24b和TEOS膜24c作为绝缘膜。在TEOS膜24c上，相继形成采用芳香族聚合物材料的低介电常数绝缘膜26b和另一个TEOS膜26c作为绝缘膜。这4个膜(24b、24c、26b、26c)的性质和形状如实施方案1中详细所述。

在这4个膜(24b、24c、26b、26c)中的SiOC膜24b以及氮化硅膜401中，制作接触孔C2，用来形成连接第一层互连M1和第二层互连M2的栓塞(连接部分)P2，同时在TEOS膜24c、低介电常数绝缘膜26b、以及TEOS膜26c中，制作布线沟槽HM2。

如在实施方案1中那样，在TEOS膜26c上形成第二层互连形成区中具有窗口的硬掩模(未示出)，随之以形成第一层互连与第二层互连连接区中具有窗口的抗蚀剂膜(未示出)。

用此抗蚀剂膜作为掩模，清除绝缘膜膜26和绝缘膜24中的TEOS膜24c和SiOC膜24b，以便形成接触孔C2。在清除抗蚀剂膜之后，用硬掩模作为掩模，清除绝缘膜26(26b，26c)以及TEOS膜24c，以便形成布线沟槽HM2。可以在形成布线沟槽HM2之后制作接触孔C2。

例如用干法腐蚀方法，清除从接触孔C2底部暴露的氮化硅膜401以及下方的钨膜CM1，以便暴露铜膜M1c。

制作第二层互连M2和栓塞(连接部分)P2的步骤以及之后的步骤，相似于实施方案1中的步骤，因此，下面仅仅描述其概况。

如在实施方案1中那样，在包括布线沟槽HM2和接触孔C2内部的TEOS膜26c上形成阻挡膜PM2a。它在布线沟槽HM2侧壁上的厚度被淀积为大约5nm，布线沟槽HM2底部上的厚度被淀积为大约30nm，接触孔C2侧壁上的厚度被淀积为大约3nm，而接触孔C2底部上的厚度被淀积为大约20nm。

如在实施方案1中那样，从接触孔C2底部清除阻挡膜PM2a。在淀积薄的铜膜PM2b作为电镀籽晶膜之后，用电镀方法在铜膜PM2b上形成铜膜PM2c。在减压气氛中对衬底1进行退火(热处理)，随之以用CMP或回腐蚀方法清除布线沟槽HM2和接触孔C2外面的铜膜PM2c和PM2b以及阻挡膜PM2a，从而形成各由铜膜PM2b、PM2c、以及阻挡膜PM2a组成的第二层互连M2以及用来连接第一层互连M1和第二层互连的栓塞(连接部分)P2。

如在实施方案1中那样，在第二层互连M2上进行钨(W)的选择性生长或择优生长，从而形成钨膜CM2。然后，用CVD方法，在钨膜CM2上淀积氮化硅膜402作为铜扩散防止膜或抗氧化膜。此氮化硅膜被制作成厚度为20nm或以下。

然后，如图27所示，用CVD方法在氮化硅膜402上相继淀积SiOC膜28b和TEOS膜28c作为绝缘膜。这些膜相似于SiOC膜24b和TEOS膜24c被形成。在TEOS膜28c上，相继形成采用芳香族聚合物材料的低介电常数绝缘膜30b和TEOS膜(未示出)作为绝缘膜。这些膜的制作相似于低介电常数绝缘膜22b和TEOS膜22c。

在这些绝缘膜中，以相似于用于布线沟槽HM2和接触孔C2的方法，制作布线沟槽和接触孔，但未示出此步骤。

根据本实施方案，由于薄的氮化硅膜401和402被形成在钨膜CM1和CM2上，故能够加强对铜扩散或氧化的防止。借助于将这些氮化硅膜401和402的厚度调节为20nm或以下，能够减小存在于各个互连之间的绝缘膜的有效介电常数。

由于第一层互连M1与栓塞P2之间的钨膜CM1和阻挡膜PM2a被清除，故能够减小第一层互连M1与栓塞P2之间的接触电阻，并能够改善电迁移阻力。于是可获得实施方案1所述的相似效果。

(实施方案5)

在实施方案1中，被互连M1和M2填充的最上面的绝缘膜是TEOS膜22c和26c，可以用氮化硅膜代替。作为变通，可以采用介电常数低于氮化硅膜的作为阻挡绝缘膜的TMS膜、SiC膜、或SiCN膜。可以用CVD方法，例如用三甲氧基硅烷和一氧化二氮(N₂O)来形成这种低介电常数绝缘膜。此膜主要由SiON组成(以下将此膜称为“TMS膜”)。作为变通，可以用三乙基硅烷来形成SiC膜，或可以用三乙基硅烷和氨来形成SiCN膜。

总之，在实施方案5中，实施方案1中的TEOS膜22c和26c被诸如氮化硅膜、SiO膜、TMS膜、SiC膜、或SiCN膜之类的阻挡绝缘膜501和502代替。

图28是衬底的局部剖面图，示出了根据本发明实施方案5的半导体器件的制造方法。

下面将根据其制造方法来描述本发明这一实施方案的半导体器件。直至形成氧化硅膜20和埋置在此膜中的栓塞P1的各个步骤，相似于上面参照图1在实施方案1中所述的步骤，不再赘述。

如图28所示，如在实施方案1中那样，在氧化硅膜20和栓塞1上形成TEOS膜22a作为绝缘膜。然后，借助于对TEOS膜22a进行涂敷，随之以热处理而形成低介电常数绝缘膜22b。也可以用CVD方法来形成这一低介电常数绝缘膜。

在低介电常数绝缘膜22b上，形成诸如氮化硅膜、SiON膜、TMS膜、SiC膜、或SiCN膜之类的阻挡绝缘膜501作为铜扩散防止膜或抗氧化膜。

低介电常数绝缘膜22b被夹在用CVD方法形成的膜(22a和501)之间，以便保持其叠层膜的机械强度。在由TEOS膜22a、低介电常数绝缘膜22b、和诸如氮化硅膜之类的阻挡绝缘膜501组成的3层绝缘膜(22)中，制作布线沟槽HM1。

用光刻和干法腐蚀方法，形成其中要形成第一层互连的绝缘膜22(22a、22b、501)，从而形成布线沟槽HM1。此布线沟槽HM1的厚度约为0.25μm，而宽度为0.18μm。

如在实施方案1中那样，例如用溅射方法，在包括布线沟槽HM1内部的绝缘膜22上，淀积阻挡膜M1a，随之以用离子化溅射方法在阻挡膜M1a上形成薄的铜膜M1b作为电镀的籽晶膜。然后例如用电镀方法，在铜M1b上形成铜膜M1c。此铜膜M1c被形成为埋置在布线沟槽HM1中。

在减压气氛中，对衬底1进行退火(热处理)，随之以用CMP或回腐蚀方法清除布线沟槽HM1外面的铜膜M1c和M1b以及阻挡膜M1a，从而形成由铜膜M1c和M1b以及阻挡膜M1a组成的第一层互连M1。此时，在第一层互连M1形成区外面的区域中，诸如氮化硅膜、SiON膜、TMS膜、SiC膜、SiOC膜、SiOCN膜、或SiCN膜之类的阻挡膜501被暴露。然后，在减压气氛中对衬底1进行退火(热处理)。

如在实施方案1中那样，在第一层互连M1上进行钨(W)的选择性生长或择优生长作为帽层导电膜，从而在第一层互连M1上形成约2-20nm的钨膜CM1。在形成钨膜CM1之前，可以进行清洗或氢处理。或者，可以在形成钨膜CM1之后进行清洗。

在诸如氮化硅膜、SiON膜、TMS膜、SiC膜、SiOC膜、SiOCN膜、或SiCN膜之类的阻挡绝缘膜501和钨膜CM1上，用CVD方法相继淀积TEOS膜24a、SiOC膜24b、以及另一个TEOS膜24c作为绝缘膜。然后，在TEOS膜24c上，用芳香族聚合物材料形成低介电常数绝缘膜26b作为绝缘膜，随之以用相似于用来形成诸如氮化硅膜、SiON膜、TMS膜、SiC膜、SiOC膜、SiOCN膜、或SiCN膜之类的阻挡绝缘膜501的方法，形成诸如氮化硅膜、SiON膜、TMS膜、SiC膜、SiOC膜、SiOCN膜、或SiCN膜之类的阻挡绝缘膜502。这些膜24a、24b、24c、26b的性质和形状如实施方案1中详细所述。

在这5个膜(24a、24b、24c、26b、502)中的TEOS膜24a和SiOC膜24b中，制作接触孔C2，用来形成连接第一层互连M1和第二层互连M2的栓塞(连接部分)P2，同时在TEOS膜24c、低介电常数绝缘膜26b和氮化硅膜502中，制作布线沟槽HM2。

如在实施方案1中那样，在阻挡绝缘膜502上形成第二层互连形成区中具有窗口的硬掩模(未示出)，随之以形成第一层互连与第二层互连连接区中具有窗口的抗蚀剂膜(未示出)。

用此抗蚀剂膜作为掩模，清除绝缘膜膜26(502，26b)、TEOS膜24c以及SiOC膜24b，以便形成接触孔C2，随之以清除抗蚀剂膜。用硬掩模作为掩模，清除绝缘膜26(502，26b)和TEOS膜24c，以便形成布线沟槽HM2，并从接触孔C2底部清除TEOS膜24a。可以在形成布线沟槽HM2之后制作接触孔C2。

然后，例如用干法腐蚀方法清除从接触孔C2底部暴露的钨膜CM1，以便暴露铜膜M1c。

制作第二层互连M2和栓塞(连接部分)P2的步骤以及之后的步骤，相似于实施方案1中的步骤，因此，下面仅仅描述其概况。

如在实施方案1中那样，在包括布线沟槽HM2和接触孔C2内部的诸如氮化硅膜、SiON膜、TMS膜、SiC膜、SiOC膜、SiOCN膜、或SiCN膜之类的阻挡膜502上，形成阻挡膜PM2a。它在布线沟槽HM2侧壁上的厚度被淀积为大约5nm，布线沟槽HM2底部上的厚度被淀积为大约30nm，接触孔C2侧壁上的厚度被淀积为大约3nm，而接触孔C2底部上的厚度被淀积为大约20nm。

如在实施方案1中那样，从接触孔C2底部清除阻挡膜PM2a。在淀积薄的铜膜PM2b作为电镀籽晶膜之后，用电镀方法在铜膜PM2b上形成铜膜PM2c。在减压气氛中对衬底1进行退火(热处理)，随之以用CMP或回腐蚀方法清除布线沟槽HM2和接触孔C2外面的铜膜PM2c和PM2b以及阻挡膜PM2a，从而形成各由铜膜PM2b、PM2c、以及阻挡膜PM2a组成的第二层互连M2以及用来连接第一层互连M1和第二层互连的栓塞(连接部分)P2。

如在实施方案1中那样，在第二层互连M2上进行钨(W)的选择性生长或择优生长，从而形成钨膜CM2。

然后，如图28所示，用CVD方法，在阻挡绝缘膜502和钨膜CM2上相继淀积TEOS膜28a、SiOC膜28b、和TEOS膜28c作为绝缘膜。这些膜相似于SiOC膜24b以及TEOS膜24a和24c被形成。在TEOS膜28c上，相继形成使用芳香族聚合物材料的低介电常数绝缘膜30b以及氮化硅膜、SiON膜、TMS膜、SiC膜、SiOC膜、SiOCN膜、或SiCN膜(未示出)作为绝缘膜。这些膜的制作相似于低介电常数绝缘膜22b或诸如氮化硅膜、SiON膜、TMS膜、SiC膜、SiOC膜、SiOCN膜、或SiCN膜之类的阻挡绝缘膜502。

在上述的5层绝缘膜中，以相似于用于布线沟槽HM2和接触孔C2的方法制作布线沟槽和接触孔，但未示出此步骤。

在此实施方案中，诸如氮化硅膜、SiON膜、TMS膜、SiC膜、SiOC膜、SiOCN膜、以及SiCN膜之类的阻挡绝缘膜501和502被用作其中要埋置互连M1和M2的最上层绝缘膜。这样，即使在制作接触孔C2时出现掩模不对准，致使接触孔C2(栓塞P2)的图形侵入第一层互连M1，甚至达及氮化硅膜501，此阻挡绝缘膜501也防止了来自构成栓塞P2的铜膜的铜扩散，而且能够防止由铜膜与氧化硅膜(低介电常数绝缘膜22b)之间的接触造成的铜膜氧化。为了减小存在于各个互连之间的绝缘膜的有效介电常数，阻挡绝缘膜的厚度最好尽可能薄。

如图28所示，当为了提高互连的密度和集成度而将第一层互连M1的互连宽度和接触孔C2的直径设计成相等时，在第一层互连M1与接触孔C2之间就出现裕度范围造成的掩模不对准。即使发生这样的不对准，形成在接触孔C2底部上的阻挡绝缘膜501也能够防止铜从构成栓塞P2的铜膜经由接触孔C2底部向绝缘膜22b扩散。

如上所述，即使出现不对准，也能够在接触孔C2底部保持对铜扩散的阻挡性能，致使第一层互连M1的互连宽度和接触孔C2的直径能够被设计成相等，从而能够提高互连的密度和集成度而不损失互连可靠性。

由于第一层互连M1与栓塞P2之间的钨膜CM1和阻挡膜PM2a被清除，故可获得实施方案1所述的诸如减小第一层互连M1与栓塞P2之间的接触电阻以及改善电迁移阻力之类的效果。

(实施方案6)

在实施方案1中，在从接触孔C2底部清除阻挡膜PM2a之后，制作了铜膜PM2b和PM2c。阻挡膜PM2a可以留在第二层互连M2与栓塞P2之间而无须从接触孔C2底部清除。图29和30是衬底的局部剖面图，用来说明根据本发明实施方案6的半导体器件的制造方法。

下面将根据其制造方法来描述本发明这一实施方案的半导体器件。直至形成第一层互连M1及其上的钨膜CM1的各个步骤，相似于上面参照图1-6在实施方案1中所述的步骤，不再赘述。在图29中，氧化硅膜20中的栓塞P1被省略(这同样适用于图30-32)。

如图29所示，用CVD方法，在衬底1(钨膜CM1)上相继淀积TEOS膜24a、SiOC膜24b、以及另一个TEOS膜24c作为绝缘膜。然后，在TEOS膜24c上，相继形成采用芳香族聚合物材料的低介电常数绝缘膜26b以及TEOS膜26c作为绝缘膜。这5个膜(24a、24b、24c、26b、26c)的性质或形状如实施方案1中详细所述。

在这5个膜(24a、24b、24c、26b、26c)中的SiOC膜24b和TEOS膜24a中，制作接触孔C2，用来形成连接第一层互连M1和第二层互连M2的栓塞(连接部分)P2，同时在TEOS膜24c和26c、以及低介电常数绝缘膜26b中，制作布线沟槽HM2。

如在实施方案1中那样，在TEOS膜26c上形成第二层互连形成区中具有窗口的硬掩模(相似于图9所示的)，随之以在硬掩模上形成第一层互连与第二层互连连接区中具有窗口的抗蚀剂膜(相似于图10所示的)。

用此抗蚀剂膜作为掩模，清除TEOS膜26c中的TEOS膜24c和24a以及SiOC膜24b、低介电常数绝缘膜膜26b、以及绝缘膜24，以便形成接触孔C2(相似于图10中的)。在清除抗蚀剂膜之后，用硬掩模作为掩模，清除TEOS膜26c和24c以及低介电常数绝缘膜26b，以便形成布线沟槽HM2(相似于图11中的)。可以在形成布线沟槽HM2之后制作接触孔C2。

例如用干法腐蚀方法，清除从接触孔C2底部暴露的钨膜CM1，以便暴露铜膜M1c(相似于图12中的)。可以完全地清除钨膜CM1，或可以在接触孔底部留下不连续的钨膜。

如在实施方案1中那样，在包括布线沟槽HM2和接触孔C2内部的TEOS膜26c上，形成阻挡膜PM2a。它在布线沟槽HM2侧壁上的厚度被淀积为大约5nm，布线沟槽HM2底部上的厚度被淀积为大约30nm，接触孔C2侧壁上的厚度被淀积为大约3nm，而接触孔C2底部上的厚度被淀积为大约20nm。

如在实施方案1中那样，在阻挡膜PM2a上淀积薄的铜膜PM2b作为电镀籽晶膜之后，用电镀方法在铜膜PM2b上形成铜膜PM2c。在减压气氛中对衬底1进行退火(热处理)，随之以用CMP或回腐蚀方法清除布线沟槽HM2和接触孔C2外面的铜膜PM2c和PM2b以及阻挡膜PM2a，从而形成各由铜膜PM2b、PM2c、以及阻挡膜PM2a组成的第二层互连M2以及用来连接第一层互连M1和第二层互连的栓塞(连接部分)P2。

如在实施方案1中那样，在第二层互连M2上进行钨(W)的选择性生长或择优生长，从而形成钨膜CM2。

然后，如图29所示，在TEOS膜26c和钨膜CM2上，淀积诸如TEOS膜28a的绝缘膜。

在作为第一层互连M1和栓塞(连接部分)P2的连接部分的接触孔C2的底部上，阻挡膜PM2a未被从接触孔C2的底部清除。这意味着比之实施方案1，能够减少制造步骤数目，因为仅仅需要从接触孔C2的底部清除铜膜CM1而从接触孔C2底部清除阻挡膜PM2a的步骤可以省略。

在此实施方案中，第一层互连M1与栓塞P2之间的钨膜CM1被清除，致使能够减小其间的接触电阻。由于第一层互连M1与栓塞P2之间存在阻挡膜PM2a，故这一减少效应可能稍微小一些，但可获得诸如改善电迁移阻力之类的实施方案1所述的效果。可以利用其表面的腐蚀，在阻挡膜PM2a被减薄之后来淀积铜膜PM2b。

图37描述了此实施方案6应用于为提高互连密度和集成度而将第一层互连M1的互连宽度和接触孔C2的直径设计成相等的情况的例子。如图37所示，当第一层互连M1的互连宽度和接触孔C2的直径被设计成相等时，在制作接触孔C2时出现掩模不对准，接触孔C2的图形被形成为侵入第一层互连M1，甚至延伸到低介电常数绝缘膜22c。即使在这种情况下，由于阻挡膜PM2a被形成在接触孔C2侧壁和底部上，故也能够在接触孔C2底部上防止铜从构成栓塞P2的铜膜向绝缘膜22c扩散。而且能够防止由铜膜与氧化硅膜(TEOS膜22c)之间的接触造成的铜膜氧化。

这样，即使出现不对准，也能够在接触孔C2底部保持对铜扩散的阻挡性能，致使第一层互连M1的互连宽度和接触孔C2的直径能够被设计成相等，从而能够提高互连的密度和集成度而不损失互连可靠性。此外能够省略从接触孔C2底部清除阻挡膜PM2a的步骤，致使比之实施方案1能够减少制造步骤数目。

如图30所示，第一层互连M1与栓塞P2之间的阻挡膜PM2a可以被形成为不连续的膜。

在这种情况下，阻挡膜PM2a不被均匀地形成在接触孔C2的整个底部上，而是被局部地形成。这是一种不连续的膜，它允许铜膜M1c和M1b与铜膜PM2b和PM2c在未形成阻挡膜PM2a的部分处直接接触。

在作为第一层互连M1与栓塞(连接部分)P2之间的连接的接触孔C2的底部上，用来防止铜扩散的阻挡材料被形成为不连续膜。

例如借助于在包括布线沟槽HM2和接触孔C2内部的TEOS膜26c上形成阻挡膜PM2a，同时控制成膜条件，使接触孔C2底部上的阻挡膜显著地薄，能够形成这种不连续的膜。

作为变通，可以用下列方法来形成这种不连续的膜。在包括布线沟槽HM2和接触孔C2内部的TEOS膜26c上淀积阻挡膜PM2a到布线沟槽HM2侧壁上的厚度约为5nm，布线沟槽HM2底部上的厚度约为30nm，接触孔C2侧壁上的厚度约为3nm，而接触孔C2底部上的厚度约为20nm之后，从接触孔C2底部清除阻挡膜PM2a。在清除时，腐蚀条件被控制成不完全清除阻挡膜。

如上所述，若存在于第一层互连M1与栓塞P2之间的阻挡膜PM2a被形成为不连续的膜，则能够减小其间的接触电阻。此外，它使铜能够经由阻挡膜PM2a的不连续部分进行转移，从而可获得实施方案1所述的诸如改善电迁移阻力之类的效果。

(实施方案7)

在实施方案1中，在从接触孔C2底部清除钨膜CM1之后，制作了铜膜PM2b和PM2c。作为变通，钨膜CM1可以留在第二层互连M2与栓塞P2之间而无须从接触孔C2底部清除。图31是衬底的局部剖面图，用来说明根据本发明实施方案7的半导体器件的制造方法。

下面将根据其制造方法来描述本发明这一实施方案的半导体器件。直至形成第一层互连M1及其上的钨膜CM1的各个步骤，相似于参照图1-6所述的实施方案1的步骤，不再赘述。

然后，如图31所示，用CVD方法，在衬底1(钨膜CM1)上相继淀积诸如TEOS膜24a、SiOC膜24b、以及另一个TEOS膜24c之类的绝缘膜。在TEOS膜24c上，相继形成采用芳香族聚合物材料的低介电常数绝缘膜26b以及TEOS膜26c作为绝缘膜。这5个膜(24a、24b、24c、26b、26c)的性质或形状如实施方案1中详细所述。

在这5个膜(24a、24b、24c、26b、26c)中的SiOC膜24b和TEOS膜24a中，制作接触孔C2，用来形成连接第一层互连M1和第二层互连M2的栓塞(连接部分)P2，同时在TEOS膜24c和26c、以及低介电常数绝缘膜26b中，制作布线沟槽HM2。

如在实施方案1中那样，在TEOS膜26c上形成第二层互连形成区中具有窗口的硬掩模(相似于图9中的)，随之以形成第一层互连与第二层互连连接区中具有窗口的抗蚀剂膜(相似于图10中的)。

用此抗蚀剂膜作为掩模，清除TEOS膜26c、低介电常数绝缘膜膜26b、TEOS膜24c和24a、以及SiOC膜24b，以便形成接触孔C2(相似于图10中的)。在清除抗蚀剂膜之后，用硬掩模作为掩模，清除TEOS膜26c和24c以及低介电常数绝缘膜26b，以便形成布线沟槽HM2。可以在形成布线沟槽HM2之后制作接触孔C2(相似于图11中的)。然后清除硬掩模。接着形成第二层互连M2和栓塞(连接部分)P2，同时从接触孔C2底部暴露钨膜CM1。形成第二层互连M2和栓塞P2的步骤以及之后的步骤相似于实施方案1中的步骤，故下面仅仅描述其概况。

如在实施方案1中那样，在包括布线沟槽HM2和从中暴露钨膜CM1的接触孔C2内部的TEOS膜26c上，形成阻挡膜PM2a。它在布线沟槽HM2侧壁上的厚度被淀积为大约5nm，布线沟槽HM2底部上的厚度被淀积为大约30nm，接触孔C2侧壁上的厚度被淀积为大约3nm，而接触孔C2底部上的厚度被淀积为大约20nm。

如在实施方案1中那样，从接触孔C2底部清除阻挡膜PM2a。在淀积薄的铜膜PM2b作为电镀籽晶膜之后，用电镀方法在铜膜PM2b上形成铜膜PM2c。在减压气氛中对衬底1进行退火(热处理)，随之以用CMP或回腐蚀方法清除布线沟槽HM2和接触孔C2外面的铜膜PM2c和PM2b以及阻挡膜PM2a，从而形成各由铜膜PM2b、PM2c、以及阻挡膜PM2a组成的第二层互连M2以及用来连接第一层互连M1和第二层互连的栓塞(连接部分)P2。

如在实施方案1中那样，在第二层互连M2上进行钨(W)的选择性生长或择优生长，从而形成钨膜CM2。

然后，如图31所示，在TEOS膜26c和钨膜CM2上，淀积TEOS膜28a作为绝缘膜。

在此实施方案中，第一层互连M1与栓塞P2之间的阻挡膜PM2a被清除。致使能够减小其间的接触电阻。由于第一层互连M1与栓塞P2之间存在钨膜CM1，故这一减少效应可能稍微小一些，但可获得实施方案1所述的诸如电迁移阻力改善的效果。

在作为笫一层互连M1和栓塞(连接部分)P2的连接部分的接触孔C2的底部上，存在着钨膜CM1，但阻挡膜PM2a未被形成在接触孔C2的底部上。这意味着比之实施方案1，能够减少制造步骤数目，因为仅仅需要从接触孔C2的底部清除阻挡膜PM2a，而从接触孔C2底部清除铜膜CM1的步骤可以省略。

图38描述了此实施方案7应用于为提高互连密度和集成度而将第一层互连M1的互连宽度和接触孔C2的直径设计成相等的情况的例子。如图38所示，绝缘膜22的组成相似于实施方案5的。具体地说，如图38所示，在氧化硅膜20和栓塞P1上形成诸如实施方案5中那样的TEOS膜22a之类的绝缘膜之后，借助于涂敷到TEOS膜22a上，随之以热处理，形成低介电常数绝缘膜22b。作为变通，可以用CVD方法来形成此低介电常数绝缘膜。

然后，用CVD方法，在低介电常数绝缘膜22b上，形成诸如氮化硅膜、SiON膜、TMS膜、SiC膜、或SiCN膜之类的阻挡绝缘膜501作为铜扩散防止膜或抗氧化膜。

上述步骤及其以后的步骤相似于上面参照图31所述的实施方案7的步骤，故不再赘述。

在此实施方案中，阻挡绝缘膜501被用作其中要埋置互连M1的最上层绝缘膜。这样，即使在制作接触孔C2时出现掩模不对准且接触孔C2的图形侵入第一层互连M1，甚至达及阻挡绝缘膜501，接触孔C2底部上的这一阻挡绝缘膜501也能够防止铜从构成栓塞P2的铜膜向绝缘膜22b扩散，而且能够防止由铜膜与氧化硅膜(低介电常数绝缘膜22b)之间的接触造成的铜膜氧化。为了减小存在于各个互连之间的绝缘膜的有效介电常数，阻挡绝缘膜的厚度最好尽可能薄。

这样，即使出现不对准，也能够在接触孔C2的底部上保持对铜扩散的阻挡性能，致使第一层互连M1的互连宽度和接触孔C2的直径能够被设计成相等，从而能够提高互连的密度和集成度而不损失互连可靠性。此外能够省略从接触孔C2底部清除钨膜CM1的步骤，致使比之实施方案1能够减少制造步骤数目。

(实施方案8)

在实施方案1中，在互连M1和M2上形成单层钨膜CM1和CM2作为帽层导电膜。此帽层导电膜可以由叠层膜代替。图32是衬底的局部剖面图，用来说明根据本发明实施方案8的半导体器件的制造方法。

下面将根据其制造方法来描述本发明这一实施方案的半导体器件。直至形成第一层互连M1及其上的钨膜CM1的各个步骤，相似于上面参照图1-6在实施方案1中所述的步骤，不再赘述。

然后，如图32所示，借助于在氮气气氛中进行处理，钨膜CM1被转变为氮化钨膜CM1a，随之以如实施方案1那样在氮化钨膜CM1a上选择性生长或择优生长钨(W)，从而形成钨膜CM1b。得到的氮化钨膜CM1a和钨膜CM1b构成帽层导电膜801。

用CVD方法，在衬底(钨膜CM1b)上相继淀积TEOS膜24a、SiOC膜24b、以及另一个TEOS膜24c作为绝缘膜。然后在TEOS膜24c上，相继形成采用芳香族聚合物材料的低介电常数绝缘膜26b以及TEOS膜26c作为绝缘膜。这5个膜(24a、24b、24c、26b、26c)的性质或形状如实施方案1中详细所述。

在这5个膜(24a、24b、24c、26b、26c)中的SiOC膜24b和TEOS膜24a中，制作接触孔C2，用来形成连接第一层互连M1和第二层互连M2的栓塞(连接部分)P2，同时在TEOS膜24c和26c、以及低介电常数绝缘膜26b中，制作布线沟槽HM2。

如在实施方案1中那样，在TEOS膜26c上形成第二层互连形成区中具有窗口的硬掩模(未示出)，随之以在硬掩模上形成第一层互连与第二层互连连接区中具有窗口的抗蚀剂膜(未示出)。

用此抗蚀剂膜作为掩模，清除TEOS膜26c、低介电常数绝缘膜膜26b、TEOS膜24c和24a、以及SiOC膜24b，以便形成接触孔C2。在清除抗蚀剂膜之后，用硬掩模作为掩模，清除TEOS膜26c和24c以及低介电常数绝缘膜26b，从而形成布线沟槽HM2。可以在形成布线沟槽HM2之后制作接触孔C2。

例如用干法腐蚀方法，清除从接触孔C2底部暴露钨膜CM1b以及位于其下方的氮化钨膜CM1a，以便暴露铜膜M1c。

形成第二层互连M2和栓塞(连接部分)P2的步骤以及之后的步骤相似于实施方案1中的步骤，故下面仅仅描述其概况。

如在实施方案1中那样，在包括布线沟槽HM2和接触孔C2内部的TEOS膜26c上，形成阻挡膜PM2a。它在布线沟槽HM2侧壁上的厚度被淀积为大约5nm，布线沟槽HM2底部上的厚度被淀积为大约30nm，接触孔C2侧壁上的厚度被淀积为大约3nm，而接触孔C2底部上的厚度被淀积为大约20nm。

如在实施方案1中那样，从接触孔C2底部清除阻挡膜PM2a。在淀积薄的铜膜PM2b作为电镀籽晶膜之后，用电镀方法在铜膜PM2b上形成铜膜PM2c。在减压气氛中对衬底1进行退火(热处理)，随之以用CMP或回腐蚀方法清除布线沟槽HM2和接触孔C2外面的铜膜PM2c和PM2b以及阻挡膜PM2a，从而形成各由铜膜PM2b、PM2c、以及阻挡膜PM2a组成的第二层互连M2以及用来连接第一层互连M1和第二层互连的栓塞(连接部分)P2。

如在实施方案1中那样，用相似于用来形成氮化钨膜CM1a和钨膜CM1b的方法，在第二层互连M2上形成氮化钨膜CM2和钨膜CM2b。

然后，如图32所示，用CVD方法，在TEOS膜26c和钨膜CM2b上，相继淀积TEOS膜28a、SiOC膜28b、以及TEOS膜28c作为绝缘膜。在TEOS膜28c上，相继形成采用芳香族聚合物材料的低介电常数绝缘膜30b以及TEOS(未示出)作为绝缘膜。

在上述5层绝缘膜中，用相似于用来制作布线沟槽HM2和接触孔C2的方法，制作布线沟槽和接触孔，但未示出此步骤。

以上述方式，互连上的帽层导电膜801和802可以被制作成叠层膜。

同样，在此实施方案中，由于第一层互连M1与栓塞P2之间的钨膜CM1a、钨膜CM1b、以及阻挡膜PM2a被清除，故能够减小其间的接触电阻。此外，可获得实施方案1所述的诸如电迁移阻力改善的效果。

(实施方案9)

在实施方案1中，接触孔的直径被制作成基本上等于位于其下方的互连的宽度。接触孔下方的互连的宽度可以被制作成大于接触孔的直径，或可以在互连中局部安排直径大于接触孔的连接区。

例如，如图2 2所示，在实施方案1中，接触孔(例如C2)的直径几乎等于其下方的互连的宽度(例如M1的宽度)。图33示出了第一层互连M1、第二层互连M2、以及用来连接它们的栓塞P2的图形。图34是沿图33中C-C’线的剖面图。如图34所示，阻挡膜PM2a被形成在其中要制作栓塞P2的接触孔(C2)和其中要形成第二层互连的布线沟槽(HM2)的侧壁或底部上。虽然在图34的剖面中未示出，但钨膜CM1被形成在第一层互连M1的表面上作为帽层导电膜。栓塞P2与互连M1之间的阻挡膜PM2a和钨膜CM1被清除，致使能够减小其间的接触电阻，并可获得实施方案1所述的诸如改善电迁移阻力的效果。

如图35所示，连接区M901可以被排列在第一层互连M1的末端。此连接区M901被制作成宽度大于第一层互连M1。连接区M902被排列在第二层互连M2的末端处。图35示出了第一层互连M1、第二层互连M2、以及用来连接它们的栓塞P2的图形。图36是沿图35中C-C’线的剖面图。如图36所示，阻挡膜PM2a被形成在其中要制作栓塞P2的接触孔(C2)和其中要形成第二层互连的布线沟槽(HM2)的侧壁或底部上。钨膜CM1被形成在第一层互连M1的表面上作为帽层导电膜。在连接区M901的外围表面上，钨膜CM1仍然作为帽层导电膜。

同样在此情况下，栓塞P2与互连M1之间的阻挡膜PM2a和钨膜CM1被清除，致使能够减小其间的接触电阻，并可获得实施方案1所述的诸如改善电迁移阻力的效果。

于是，当在互连中排列宽的连接区M901和M902时，就能够保持栓塞或待要形成在其上的互连图形的对准裕度。

至此就根据各个实施方案详细描述了本发明人提出的本发明。但应该记住的是，本发明不局限于此即不受此限制。在不超越本发明范围的程度内可以被修正。

确切地说，在实施方案1-9中，用双重镶嵌方法形成了第二层互连M2和连接部分(栓塞)P2。也可以用单一镶嵌方法在分立的各个步骤中加以形成。在此情况下，借助于清除位于栓塞P2下方的第一层互连M1表面上的帽层导电膜以及栓塞P2底部上的阻挡膜，能够减小接触电阻，并能够改善电迁移阻力。

实施方案5所示的具有阻挡绝缘膜501的绝缘膜22，可以被应用于实施方案2-4和6-9。即使出现不对准，也能够在接触孔C2的底部上保持对铜扩散的阻挡性能，使得有可能将第一层互连M1的宽度设计成等于接触孔C2的直径，从而提高互连的密度和集成度，同时保持互连的可靠性。

实施方案2-4所示的绝缘膜22、24、26，可以被应用于实施方案6-9。

在实施方案1等之中，MISFET Qn被作为半导体元件的例子，但不仅可以制作MISFET，还可以制作诸如双极晶体管之类的其它元件。

在实施方案6中，阻挡膜PM2a被公开为阻挡材料，在作为第一层互连M1与栓塞(连接部分)P2之间的连接部分的接触孔的底部上形成为不连续的膜。不仅可以由上述阻挡膜PM2a，而且还可以由钨膜CM1或阻挡膜PM2a与钨膜CM1二者，来形成不连续的阻挡材料膜。

在实施方案1等之中，利用涂敷型材料来获得层间绝缘膜的整平，但也可以用CMP来代替。在实施方案1等之中，在加工沟槽时，利用了层叠的各个层间绝缘膜的腐蚀选择性比率之间的差别。作为变通，借助于控制干法腐蚀时间或监视腐蚀深度，可以在达及层间绝缘膜底部之前终止沟槽加工。

下面简要描述一下从本说明书公开的本发明的典型发明可获得的优点。

在具有其表面上有帽层阻挡金属膜的布线部分和其上形成的连接部分并具有作为其外围的被阻挡金属膜覆盖的导体层的半导体器件中，阻挡金属层或帽层阻挡金属膜中的至少一个，从布线部分与连接部分之间的连接处被清除，致使能够减小其间的接触电阻。此外，能够降低电迁移造成的空洞或断路的产生率。而且能够改善半导体器件的特性。

Claims (50)

1.一种半导体器件，包括：

制作在半导体衬底上并具有布线沟槽的第一层间绝缘膜；

布线部分，它具有制作在所述布线沟槽侧壁和底部表面上的第一阻挡金属层、制作在所述第一阻挡金属层上以便掩埋所述布线沟槽的第一导体层、以及制作在所述第一导体层表面上的帽层阻挡金属膜；

制作在所述第一层间绝缘膜上并具有连接孔的第二层间绝缘膜；以及

连接部分，它具有制作在所述连接孔的侧壁和底部表面上的第二阻挡金属层，以及制作在所述第二阻挡金属层上以便掩埋所述连接孔的第二导体层；

其中，在所述连接部分与所述布线部分之间的连接处，至少清除所述连接孔底部表面上的所述第二阻挡金属层或所述帽层阻挡金属膜中的任何一个。

2.一种半导体器件，包括布线部分和连接部分，

所述布线部分具有第一导体层和制作在所述第一导体层侧面和底部表面上从而环绕所述第一导体层的第一阻挡金属层，且

所述连接部分制作在所述布线部分上并具有第二导体层和制作在所述第二导体层侧面上从而环绕所述第二导体层的第二阻挡金属层，

其中，在所述连接部分与所述布线部分之间的连接处，所述第二阻挡金属层被制作成所述第二导体层底部表面上的不连续膜。

3.一种半导体器件，包括布线部分和制作在层间绝缘膜中的连接部分，

所述布线部分具有第一导体层、制作在所述第一导体层侧面和底部表面上从而环绕所述第一导体层的第一阻挡金属层、以及制作在所述第一导体层表面上的帽层阻挡金属膜，

所述连接部分具有第二导体层以及制作在所述第二导体层的侧面和底部表面中至少侧面上从而环绕所述第二导体层的第二阻挡金属层，

其中，在所述连接部分与所述布线部分之间的连接处，所述第二阻挡金属层或所述帽层阻挡金属膜都不被制作，或被制作成所述第二导体层底部表面上的不连续膜。

4.根据权利要求1的半导体器件，

其中在所述布线部分与所述连接部分之间的连接处，前者被制作成面积大于后者。

5.根据权利要求1的半导体器件，

其中所述帽层阻挡金属膜不仅仅制作在所述连接部分与所述布线部分之间的连接处。

6.根据权利要求1的半导体器件，

其中从所述连接孔的底部表面清除所述第二阻挡金属层。

7.根据权利要求1的半导体器件，

其中在所述第二导体层的底部表面上不制作所述第二阻挡金属层。

8.一种半导体器件的制造方法，包括下列步骤：

在半导体衬底上制作第一层间绝缘膜；

在所述第一层间绝缘膜中制作布线沟槽；

在所述布线沟槽的侧壁和底部表面上制作第一阻挡金属层；

在所述第一阻挡金属层上制作第一导体层，以便用所述第一导体层掩埋所述布线沟槽；

在所述第一导体层的表面上制作帽层阻挡金属膜；

在所述第一层间绝缘膜上制作第二层间绝缘膜；

在所述第二层间绝缘膜中制作连接孔；

在所述连接孔的侧壁和底部表面上制作第二阻挡金属层；以及

在所述第二阻挡金属层上制作第二导体层，以便用所述第二导体层掩埋所述连接孔，

其中，在制作所述连接孔的步骤中，仅仅在所述连接孔与所述布线沟槽的重叠部分处清除所述帽层阻挡金属膜。

9.根据权利要求8的制造方法，

其中，在所述布线沟槽与所述连接孔的重叠部分处，所述布线沟槽被制作成面积大于所述连接孔。

10.根据权利要求8的制造方法，还包括，在制作所述第二导体层之前，从所述连接孔的底部表面清除所述第二阻挡金属层。

11.一种半导体器件，包括第一布线结构和第二布线结构，

所述第一布线结构具有第一布线部分和制作在其上的第一连接部分，

所述第一布线部分具有第一导体层、制作在所述第一导体层侧面和底部表面上从而环绕所述第一导体层的第一阻挡金属层、以及制作在所述第一导体层表面上的第一帽层阻挡金属膜，

所述第一连接部分制作在所述第一布线部分上并具有第二导体层，第二阻挡金属层制作在所述第二导体层侧面和底部表面上从而环绕所述第二导体层，且

所述第二布线结构制作在所述第一布线结构上并具有第二布线部分和制作在其上的第二连接部分，

所述第二布线部分具有第三导体层、制作在所述第三导体层侧面和底部表面上从而环绕所述第三导体层的第三阻挡金属层、以及制作在所述第三导体层表面上的第二帽层阻挡金属膜，且

所述第二连接部分制作在所述第二布线部分上并具有第四导体层，第四阻挡金属层制作在所述第四导体层侧面和底部表面上从而环绕所述第四导体层，

其中，所述第一和第二阻挡金属层以及所述第一帽层阻挡金属膜的结构分别不同于所述第三和第四阻挡金属层以及所述第二帽层阻挡金属膜。

12.根据权利要求11的半导体器件，

其中所述第二帽层阻挡金属膜制作成比所述第一帽层阻挡金属膜更薄，或所述第一帽层阻挡金属膜被制作成比所述第二帽层阻挡金属膜更薄。

13.根据权利要求11的半导体器件，

其中从所述第四导体层的底部表面清除所述第四阻挡金属层或所述第二帽层阻挡金属膜中的任何一个，且

其中从所述第二导体层的底部表面清除所述第二阻挡金属层或所述第一帽层阻挡金属膜中的任何一个。

14.根据权利要求11的半导体器件，

其中保留所述第四阻挡金属层和所述第二帽层阻挡金属膜，而不从所述第四导体层的底部表面清除，且

其中从所述第二导体层的底部表面清除所述第二阻挡金属层或所述第一帽层阻挡金属膜中的任何一个。

15.根据权利要求11的半导体器件，

其中所述第二布线结构的所述第二连接部分的直径大于所述第一布线结构的所述第一连接部分，或所述第二布线结构的所述第二布线部分的宽度大于所述第一布线结构的所述第一布线部分。

16.根据权利要求11的半导体器件，还包括经由所述第二连接部分与所述第二布线部分连接的布线，

其中保留所述第四阻挡金属层和所述第二帽层阻挡金属膜不被清除。

17.一种半导体器件，包括：

制作在半导体衬底上的第一绝缘膜；

制作在所述第一绝缘膜上的第二绝缘膜；

借助于选择性地清除所述第一绝缘膜和所述第二绝缘膜而制作的布线沟槽；

布线部分，它具有制作在所述布线沟槽的侧壁和底部表面上的第一阻挡金属层、制作在所述第一阻挡金属层上以掩埋所述布线沟槽的第一导体层、以及制作在所述第一导体层表面上的帽层阻挡金属膜；

制作在所述第二绝缘膜上并具有连接孔的第三绝缘膜；以及

连接部分，它具有制作在所述连接孔侧壁和底部表面中至少侧壁上的第二阻挡金属层以及制作在所述第二阻挡金属层上以掩埋所述连接孔的第二导体层，

其中，所述第二绝缘膜具有阻挡绝缘膜的功能。

18.根据权利要求17的半导体器件，

其中具有阻挡绝缘膜功能的第四绝缘膜制作在所述帽层阻挡金属膜上。

19.根据权利要求17的半导体器件，

其中所述第二绝缘膜是由介电常数比氮化硅膜低的或介电常数不大于5.5的材料组成的低介电常数膜。

20.根据权利要求19的半导体器件，

其中所述低介电常数膜具有Si和C，Si和N，Si、C和N，Si、O和N，Si、O和C，或Si、O、C和N，或是利用CVD方法用TMS(三甲氧基硅烷)和N₂O形成的膜。

21.根据权利要求17的半导体器件，

其中所述第二绝缘膜在制作所述连接孔时具有腐蚀停止层的功能。

22.根据权利要求18的半导体器件，

其中所述第四绝缘膜在制作所述连接孔时具有腐蚀停止层的功能。

23.根据权利要求17的半导体器件，

其中所述第二阻挡金属层从所述连接孔的底部表面被清除。

24.根据权利要求17的半导体器件，

其中所述第一和第三绝缘膜包括由介电常数低于氧化硅膜或介电常数为3.7或以下的材料组成的低介电常数膜。

25.根据权利要求24的半导体器件，

其中所述低介电常数膜具有Si和C，Si、C和O，Si、O和F，C和H，或Si、O、C和H，或还是多孔的。

26.一种半导体器件的制造方法，包括下列步骤：

在半导体衬底上制作第一绝缘膜；

在所述第一绝缘膜上制作第二绝缘膜；

借助于选择性地清除所述第一绝缘膜和所述第二绝缘膜而制作布线沟槽；

在所述布线沟槽的侧壁和底部表面上制作第一阻挡金属层；

在所述第一阻挡金属层上制作第一导体层以便用所述第一导体层掩埋所述布线沟槽；

在所述第一导体层表面上制作帽层阻挡金属膜；

在所述第二绝缘膜上制作第三绝缘膜；

在所述第三绝缘膜中制作连接孔；

在所述连接孔侧壁和底部表面中的至少侧壁上制作第二阻挡金属层；以及

在所述第二阻挡金属层上制作第二导体层以便用所述第二导体层掩埋所述连接孔，

其中，所述第二绝缘膜用作阻挡绝缘膜。

27.根据权利要求26的制造方法，还包括在所述帽层阻挡金属膜上制作具有阻挡绝缘膜功能的第四绝缘膜的步骤。

28.根据权利要求26的制造方法，

其中所述第二绝缘膜是由介电常数比氮化硅膜低的或介电常数不大于5.5的材料组成的低介电常数膜。

29.根据权利要求28的制造方法，

其中所述低介电常数膜利用CVD方法，用Si和C，Si和N，Si、C和N，Si、O和N，Si、O和C，Si、O、C和N，或TMS和N₂O形成。

30.根据权利要求26的制造方法，

其中所述第二绝缘膜在制作所述连接孔时具有腐蚀停止层的功能。

31.根据权利要求27的制造方法，

其中所述第四绝缘膜在制作所述连接孔时具有腐蚀停止层的功能。

32.根据权利要求26的制造方法还包括，在制作所述第二导体层之前，从所述连接孔的底部表面清除所述第二阻挡金属层。

33.根据权利要求26的制造方法，还包括下列步骤：

在所述连接孔的制作步骤中，仅仅从所述连接孔与所述布线沟槽的重叠部分清除所述帽层阻挡金属膜；以及

在所述第二导体层的制作步骤之前，从所述连接孔的底部表面清除所述第二阻挡金属层。

34.根据权利要求26的制造方法，

其中所述第一和第三绝缘膜包括由介电常数低于氧化硅膜或介电常数为3.7或以下的材料组成的低介电常数膜。

35.根据权利要求34的制造方法，

其中所述低介电常数膜具有Si和C，Si、C和O，Si、O和F，C和H，或Si、O、C和H，或还是多孔的。

36.根据权利要求1的半导体器件，

其中所述阻挡金属层由Ta、TaN、TaSiN、W、WN、WSiN、Ti、TiN、TiSiN的任何一种的单层膜或通过将Ta、TaN、TaSiN、W、WN、WSiN、Ti、TiN、TiSiN的任何二种或更多种层叠而得到的叠层膜组成。

37.根据权利要求1的半导体器件，

其中所述帽层阻挡金属膜由主要包括W、WN、WSiN和W的金属层，主要包括CoWP、CoWB或Co的金属层，TiN、TiSiN、Ta、TaN、TaSiN的任何一种的单层膜或所述金属层和单层膜的任何二种的叠层膜组成。

38.根据权利要求1的半导体器件，

其中所述导体层由Cu、主要包括Cu和Al的金属层、主要包括Al和Ag的金属层、主要包括Ag的金属层中的任何一种组成。

39.根据权利要求8的制造方法，

其中所述阻挡金属层由Ta、TaN、TaSiN、W、WN、WSiN、Ti、TiN、TiSiN的任何一种的单层膜或借助于将Ta、TaN、TaSiN、W、WN、WSiN、Ti、TiN、TiSiN的任何二种或更多种层叠而得到的叠层膜组成。

40.根据权利要求8的制造方法，

其中所述帽层阻挡金属膜由主要包括W、WN、WSiN和W的金属层，主要包括CoWP、CoWB或Co的金属层，TiN、TiSiN、Ta、TaN、TaSiN的任何一种的单层膜，或借助于将所述金属层和单层膜的任何二种层叠而得到的叠层膜组成。

41.根据权利要求8的制造方法，

其中所述导体层由Cu、主要包括Cu和Al的金属层、主要包括Al和Ag的金属层、主要包括Ag的金属层中的任何一种组成。

42.一种半导体器件的制造方法，包括下列步骤：

(a)在半导体衬底上的第一绝缘膜中制作第一导体层；

(b)在所述第一导体层的表面上制作帽层阻挡金属膜；

(c)在所述帽层阻挡金属膜和第一绝缘膜上制作第二绝缘膜，然后在所述第二绝缘膜上制作第三绝缘膜；

(d)选择性地清除所述第二和第三绝缘膜以形成存在于所述第二绝缘膜和第三绝缘膜二者中并从所述布线沟槽向所述帽层阻挡金属膜延伸的连接孔；

(e)在所述布线沟槽的侧壁和底部以及所述连接孔的侧壁和底部上，制作阻挡金属膜；

(f)从所述连接孔的底部清除所述阻挡金属膜；以及

(g)在所述布线沟槽和连接孔中制作第二导体层。

43.根据权利要求42的制造方法，

其中在所述阻挡金属制作步骤中，所述阻挡金属膜被制作成在所述布线沟槽底部处的厚度大于在所述连接孔底部处的厚度。

44.根据权利要求43的制造方法，

其中在所述步骤(f)中，各向异性腐蚀被用来从所述连接孔底部清除所述阻挡金属膜。

45.根据权利要求42的制造方法还包括，在所述步骤(d)和(e)之间，清除从所述连接孔底部暴露的所述帽层阻挡金属膜。

46.一种半导体器件，包括：

(a)制作在半导体衬底上第一绝缘膜中的第一导体层；

(b)制作在所述第一绝缘膜和所述第一导体层上的第二绝缘膜；

(c)制作在所述第二绝缘膜上的第三绝缘膜；

(d)制作在所述第三绝缘膜中的布线沟槽；

(e)制作在所述第二绝缘膜中并从所述布线沟槽底部延伸到所述第一导体层的连接孔；

(f)制作在所述布线沟槽侧壁和底部以及所述连接孔侧壁上的阻挡金属层；

(g)制作在所述布线沟槽和连接孔中的第二导体层；以及

(h)制作在所述第一导体层与所述第二绝缘膜之间的帽层阻挡金属膜，

其中在所述第一导体层与所述第二导体层之间，既不制作所述帽层阻挡金属膜也不制作所述阻挡金属层。

47.一种半导体器件，包括：

(a)制作在半导体衬底上第一绝缘膜中的第一导体层；

(b)制作在所述第一绝缘膜和第一导体层上的第二绝缘膜；

(c)制作在所述第二绝缘膜上的第三绝缘膜；

(d)制作在所述第三绝缘膜中的布线沟槽；

(e)制作在所述第二绝缘膜中并从所述布线沟槽底部延伸到所述第一导体层的连接孔；

(f)制作在所述布线沟槽侧壁和底部以及所述连接孔侧壁和底部上的阻挡金属膜；

(g)制作在所述布线沟槽和连接孔中的第二导体层；以及

(h)制作在所述第一导体层与所述第二绝缘膜之间的帽层阻挡金属膜，

其中在所述第一导体层与所述第二导体层之间，不制作所述帽层阻挡金属膜。

48.一种半导体器件，包括：

(a)制作在半导体衬底上第一绝缘膜中的第一导体层；

(b)制作在所述第一导体层上的阻挡金属层；

(c)制作在所述第一绝缘膜和阻挡金属层上的第二绝缘膜；

(d)制作在所述第二绝缘膜上的第三绝缘膜；

(e)制作在所述第三绝缘膜中的布线沟槽；

(f)制作在所述第二绝缘膜中并从所述布线沟槽底部延伸到所述阻挡金属层的连接孔；

(g)制作在所述布线沟槽侧壁和底部以及所述连接孔侧壁上的阻挡金属膜；

(h)制作在所述布线沟槽和连接孔中的第二导体层，

其中在所述第一导体层与所述第二导体层之间，不制作所述阻挡金属层。

49.根据权利要求8的制造方法，还包括至少下列步骤之一：

在制作所述连接孔的步骤之后，在含氢或氨的气氛中，对所述第一导体层的暴露表面进行热处理；

在含氢或氨以及稀有气体中任何一种的气氛中，产生等离子体，从而用等离子体辐照所述第一导体层暴露的所述表面；以及

用稀有气体溅射腐蚀所述第一导体层暴露的所述表面。

50.根据权利要求10的制造方法，还包括至少下列步骤之一：

在清除所述第二阻挡金属层的步骤之后，在含氢或氨的气氛中，对所述第一导体层暴露的表面进行热处理；

在含氢或氨以及稀有气体中任何一种的气氛中，产生等离子体，从而用等离子体辐照所述第一导体层暴露的所述表面；以及

用含氢氟酸的溶液清洗所述第一导体层暴露的所述表面。

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