CN1449039A - 半导体集成电路装置 - Google Patents

Abstract

一种半导体集成电路装置，防止半导体集成电路装置的无用配线交叉，实现LSI配线的低阻抗。半导体集成电路装置为积层结构，其具有基本电路部件和与该基本电路部件电导通的底座以及与该底座电导通的保护电路，形成底座和保护电路邻接的一单元，将多个一单元配置在基本电路部件的周边。通过使供给电源电压的最上层金属在一单元的外侧回绕，加厚该最上层金属的膜厚，使供给接地电压的最下层金属的宽度尽可能宽，来实现LSI整体的低阻抗。

Description

半导体集成电路装置

本发明涉及一种半导体集成电路装置中的保护电路，特别是省略了半导体集成电路装置内部不需要的配线并且实现配线的低阻抗化的保护电路。

一般的，半导体集成电路装置当由外部在输入端子上施加过大的输入电压时，内部电路就有可能被击穿，为了将这种击穿防患于未然，而内装有各种输入保护电路。

例如，在多晶硅栅的MOS型集成电路中，设有如图11中所示的保护电路80。该保护电路80通过串联连接两个保护二极管D3、D4而构成。该保护二极管D3的阴极侧与Vcc(电源电压)连接，保护二极管D4与阳极侧GND(接地电压)连接。另外，输入端子81连接在两个保护二极管D3、D4的接点83上，另外由接点83取出输出端子82和内部电路连接。

通常，保护电路80的输入端子81会由外部静电等输入过大的电压。在此，在施加高于Vcc电压的情况下，保护二极管D3导通，固定接点83的电压电位，抑制由输出端子82向上述内部电路施加高电压。另外，在施加GND电平以下的负的高电压的情况下，保护二极管D4导通，固定接点83的电压电位，抑制由输出端子82向上述内部电路施加负的高电压。

图12是显示在LSI100内具有保护电路80的现有半导体集成电路装置的平面图。同图中，作为一例显示了在LSI100上配置了三个基本电路部件101A～101C、16个底座102A～102P及16个保护电路104A～104P。在此，所谓基本电路部件是指在其内部含有多个电阻元件、晶体管、电容元件等的电路。

各底座102A～102P通过配线103和基本电路部件101A～101C连接。另外，各保护电路104A～104P通过配线105和各底座102A～1012P以电导通的方式一个个连接。

此时，保护电路104A～104P的各保护电路是内部具有图11所示的保护电路80的保护电路。该保护电路104A～104P为了和在LSI100上形成的Vcc配线及GND配线电导通，上下必须有两根配线(无图示)。另外，该保护电路104A～104P中一个电路占有的面积是底座102A～102P中的一个占有的面积的约1/3～1/2左右。

通常，在决定图12所示的半导体集成电路装置的布置图时，由以下的步骤决定各元件的配置。

第一，将3个基本电路部件101A～101C以处于LSI100上的大概中央位置的方式配置。根据芯片尺寸及其功能方面决定该3个基本电路部件的位置关系。在图12中，相对最大面积的基本电路部件101C，使有同面积的2个基本电路部件101A、101B各自平行配置。

第二，在3个基本电路部件101A～101C的周围大概等间隔地配置底座102A～102P。

第三，在LSI100内配置保护电路104A～104P。此时，因为保护电路104A～104P的1个占有的面积小于底座102A～102P的一个占有的面积，所以各保护电路104A～104P就利用上述基本电路部件101A～101C和底座102A～102P形成的间隙即所谓死角来配置。

之后，为了基本电路部件101A～101C和底座102A～102P电导通配置配线103，为了使各底座102A～102P和各保护电路104A～104P分别电导通配置配线105。另外，保护电路104A～104P和Vcc配线、GND配线导通的配线另外形成。

上述技术记载于例如专利文献特开2001-127249号公报中。

发明内容

但是，在配置上述图12中显示的现有半导体集成电路装置的各元件时，可举出以下的问题。

第一，利用LSI100上的所谓死角，配置保护电路104A～104P，所以会产生配线103和配线105交叉的部位，例如，着眼于图12的LSI100右下端的底座102A和保护电路104A，则配线103和配线105交叉。

这样，当配线103和配线105交叉时，有产生非预期的故障(例如，信号线的短路、相互干扰等)的可能性。另外，这些配线103、105和保护电路104A～104P与用于和Vcc配线及GND配线各自导通的配线会相互复杂地缠绕。由此，使配线间的层间绝缘膜的膜厚更厚或需要多于预定的数量的通孔，或在布图设计的阶段产生各种不能预想到的各种故障。

第二，由于近年的半导体集成电路装置结构的积层化，其结果制造工艺也变得复杂了。为此，有下述缺点，在半导体集成电路装置上的配线数量增大，配线阻抗变高，LSI100的特性不能充分发挥。

本发明是鉴于上述缺点而开发的。提供一种半导体集成电路装置，其将各保护电路104和各底座102邻接配置，在同一单元内，将底座102和保护电路104做成一个整体(一体化物)，减少了不需要的配线长度。另外，通过加厚层叠结构中最上层的金属的层厚(膜厚)，扩大形成最下层金属的面积而实现配线的低阻抗。

附图说明

图1是本发明的半导体集成电路装置的实施例1的平面图；

图2是本发明的半导体集成电路装置的实施例1的立体图；

图3是本发明的半导体集成电路装置的实施例1的平面图；

图4是本发明的半导体集成电路装置的实施例1的剖面图；

图5是本发明的半导体集成电路装置的实施例1的剖面图；

图6是本发明的半导体集成电路装置的实施例2的平面图；

图7是本发明的半导体集成电路装置的实施例2的立体图；

图8是本发明的半导体集成电路装置的实施例2的平面图；

图9是本发明的半导体集成电路装置的实施例2的剖面图；

图10是本发明的半导体集成电路装置的实施例2的剖面图；

图11是保护电路的电路图；

图12是现有半导体集成电路装置的平面图。

具体实施方式

参照图1～图5说明本发明实施例1，参照图6～图10说明本发明的实施例2。

以下说明本发明的实施例1。图1是本发明实施例1的集成电路芯片(以下称LSI1)的平面图。

在基本电路部件2的周围形成底座，使基本电路部件2和芯片3通过配线4电导通。此时，基本电路部件2是指内部含有多个电阻元件、晶体管、电容元件等的电路。

配线4是连接基本电路部件2和底座3两者的金属配线。和底座3邻接配置的保护电路5由串联连接的两个二极管构成，在由外部施加过大的输入电压时，通过分别向Vcc配线或GND配线流过电流，固定输入电压电平，完成保护机能。

最上层金属7是在保护电路5的两个二极管中一个的最表面形成的金属配线。

本实施例作为一例显示了图1所示的在大致中央部分配置3个基本电路部件2和16个底座3的结构。但、基本电路部件2和底座3的数量没有特别的限定。

在本实施例中，和各底座3邻接形成防止静电击穿用的各保护电路5，并将它们作为一个整体即一体化物(以下称一单元6)来处理(图1中圆内部就表示一单元6)。另外，关于一单元6将在后述的图3中详细说明。

图2是由斜上方看到的图1的LSI的立体图。为说明方便，图1的配线4省略。

层间绝缘膜8是在LSI1的表面形成的层间绝缘膜。另外，各一单元6是沿各边在各边同一方向、保持一定的规律性形成的底座3和保护电路5的一体化物。

图3是放大的一单元6的平面图。一单元6由底座形成部10和保护电路5构成。底座3是连续形成大面积的长方形底座设置部3a和小面积的长方形底座引出部3b而得到的。

该底座设置部3a形成接合线(图中不显示)，由图1显示的基本电路部件2和配线4电导通。底座引出部3b和底座设置部3a连续形成，和其下形成的保护电路5直接连接。保护电路5由串联连接的两个二极管D1、D2构成。

以下参照图4、图5说明上述一单元6的剖面图。图4是图3的X1-X2线剖面图，图5是图3的Y1-Y2线剖面图。但是，图4、图5中为了便于说明，显示比图3的同一构成要素放大的图。

以下，就图4进行说明。

在P型的半导体基板20上形成N型半导体层21。半导体层21由元件分离层23、23a电分离。元件分离层23a是隔离保护电路5的两个二极管D1、D2的元件分离层。即在元件分离层23a的前侧配置二极管D1，后侧配置二极管D2。氧化膜24是在半导体层21的主表面上通过热氧化形成的硅氧化膜。

层间绝缘膜8是在该氧化膜24上形成的层间绝缘膜，其内部由金属形成的多个金属层(例如图中的最下层金属26和中间层金属27)和用于使该金属层电导通的多个连接孔28A、28B形成。

其次，就层间绝缘膜8内部的各金属层等进行说明。在氧化膜24的表面所希望位置形成最下层金属26，和保护电路5的二极管D1、D2的接点接触。该最下层金属26在其上方介由连接孔28A、中间层金属27、连接孔28B和底座3导通。另外，虽然此处展示了层间绝缘膜8内的金属层为2层(最下层金属26和中间层金属27)的一例，但是，本实施例中其金属层的数量没有限制。即，其他中间层金属在最下层金属26和中间层金属27之间有积层都可以。

底座3形成在层间绝缘膜8表面上所希望的位置，在底座设置部3a上形成有接合线29。该接合线29在底座设置部3a上与基本电路部件2形成电导通。在此，在底座设置部3a下没有特别的限制，设置密集的槽等的结构也没有任何问题。

以下就图5进行说明。

在P型半导体基板20上形成的半导体层21由多个元件分离层23电分割。由该元件分离层23使二极管D1和二极管D2分离，在该半导体层21的主表面上覆盖氧化膜24。

两二极管D1、D2都有由半导体层21的主表面通过扩散形成的P层30A、30B。该P层30A是二极管D1的P型的扩散层，P层30B是二极管D2的P型的扩散层。

最下层金属26A、26B、26C是同一平面(相同金属层)上的金属配线，在氧化膜24上形成，为了与二极管D1、D2的N型半导体层21及P型扩散层即P层30A、30B连接，而在该氧化膜24上各自制作布线图案。

此时，在底座引出部3b下形成使二极管D1的P层30A和二极管D2的N型半导体层21电导通那样连续的最下层金属26A。该最下层金属26A介由连接孔28A和中间层金属27连接，该中间层金属27介由连接孔28B和在层间绝缘膜8上形成的底座引出部3b连接。

在二极管D1中半导体层21的N层和最下层金属26B被连接，该最下层金属26B介由连接孔28A、中间层金属27、连接孔28B与在层间绝缘膜8上形成的最上层金属7连接。另外，在二极管D2中在半导体层21的N层形成的P层30B和最下层金属26C被连接。而后，电源电压Vcc经由最上层金属7向最下层金属26B供给，在最下层金属26C上供给接地电压GND。在此，分别向构成上述各保护电路的各二极管D1和各二极管D2供给接地电源GND及电源电压Vcc的GND配线及Vcc配线(图中不显示)，分别连接在对应于各保护电路5的各基本电路部件2上。

另外，在本实施例中，底座引出部3b和最上层金属7形成相同的膜厚，但这些膜厚也可不相同。

如上所述，本实施例中，通过整齐地配置多个具有图4、图5的剖面的图3的一单元6，形成图1、图2所示的半导体集成电路装置。

本发明的实施例1有以下效果。

由于底座形成部10和保护电路5是形成一体的一单元6，不需要连接底座形成部10和保护电路5的配线。这样，一单元6和各基本电路部件由一根配线4连接，不产生无用的配线相互的交叉，可以减少短路等故障的发生。另外，可以省略另外形成现有技术中需要的将保护电路连接在电源电压Vcc、接地电压GND上的金属配线的工序。

另外，由于底座形成部10和保护电路5是作为一体的一单元6，故具有下述优点，即只要在图案设计阶段制作一次相同的，则后面对相同的只需多次拷贝即可。但是，现有技术中，要有将保护电路104A～104P配置在LSI100内的死角的工序。因此，本实施例中，由于是以已经形成整体的一单元6进行操作，故省略了这些无用的工序，提高了作业效率。可大幅度缩短从设计到完成的时间。

另外，由于不存在保护电路用的配线和信号配线用的配线在金属层的交叉，所以可进行非常高性能的信号配线。

其次，就本发明的实施例2进行说明。图6是本发明的实施例2的集成电路(以下称LSI50)的平面图。

在基本电路部件52的周围形成底座53，经由配线54使基本电路部件52和底座53电导通。此时，基本电路部件52是指其内部含有多个电阻元件、晶体管、电容元件等的电路。

配线54是连接基本电路部件52和底座53两者的金属配线。和底座53邻接配置的保护电路55由串联连接的两个二极管构成。

本实施例中，和上述的实施例1相同，说明了在大致中央配置3个基本电路部件52和16个底座53的情况。另外，同样，基本电路部件52和底座53的数量没有特别的限定。

在本实施例中，也与各底座53邻接形成防止静电击穿用的各保护电路55，它们同样作为一单元66处理。

图6显示的半导体集成电路装置构成积层结构，其内部形成多个金属配线。本实施例中，在规律性排列的一单元56的外侧及内侧形成该金属的最上层金属57和最下层金属58。

图7是由斜上方看图6的LSI的立体图。层间绝缘膜59是在LSI50的表面形成的层间绝缘膜。另外，各一单元56是在该层间绝缘膜59上以同一方向维持一定规律性形成的底座53和保护电路55的一体化物。

在此，最上层金属57由铝的喷射形成，保持宽度d1不变沿多个一单元56的外侧回绕，并和各保护电路55外侧的二极管D1连接。

这样，最上层金属57通过沿多个一单元56的外侧回绕形成，用于谋求将该最上层金属57的宽度放大，实现该最上层金属57形成的Vcc配线的低阻抗化。

另外，最下层金属58和最上层金属57同样，由铝的喷射形成，保持宽度d2形成，在一单元56的内侧的该一单元56和基本电路部件52之间有大的面积，和各保护电路55的内侧二极管D2连接。

这样，最下层金属58通过在多个一单元56的内侧较大地形成，用于谋求扩大该最上层金属58的宽度，实现该最下层金属58形成的GND配线的低阻抗化。

并且，在上述的例子中，说明了最上层金属57及最下层金属58保持一定的宽度d1、d2的情况，该宽度d1、d2最好设计上尽可能宽地形成。这是由于要使上述的Vcc配线及GND配线进一步低阻抗化。

图8是将一单元56放大后的平面图。

最上层金属57在维持宽度d1的情况下，沿着一单元56的外侧在LSI50的周边形成，是和保护电路55的二极管D1表面连接的金属配线。

另外，最下层金属58是在维持宽度的情况下，在一单元56的内侧形成的宽幅的金属配线。在此，该最下层金属58是在层间绝缘膜59之下、在后述氧化膜73的表面形成的。

在此，在同图中显示了最上层金属57的宽度d1比最下层金属58的宽度d2窄的情况。但是，本实施例中，关于它们的宽度没有特别限制，通过尽可能宽地形成该最下层金属58的宽度d2，可以最大限度地降低该最下层金属58形成的GND配线的阻抗。

一单元56由底座形成部60和保护电路55构成。底座53是连续形成面积大的长方形底座设置部53a和面积小的长方形底座引出部53b而构成的。

该底座设置部53a与图6显示的基本电路部件52由配线54电连接，其上形成接合线(未图示)。底座引出部53b和底座设置部53a连续形成，和在其下形成的保护电路55直接连接。保护电路55由串联连接的两个二极管D1、D2构成。

参照图9、图10就上述一单元56的剖面图进行说明。图9是图8的X11-X12线的剖面图，图10是图8的Y11-Y12线的剖面图。但是，图9、图10中为了便于说明是将图8的同一结构要素放大了的图。

下面就图9进行说明。

在P型半导体基板70上形成有N型半导体层71。半导体层71由元件分离层72、72a电分离。元件分离层72a是隔开保护电路55的两个二极管D1、D2的元件分离层。即在元件分离层72a的前侧配置二极管D1，后侧配置二极管D2。氧化膜73是通过热氧化形成于半导体层71的主表面上的硅氧化膜。

层间绝缘膜59是形成于该氧化膜73上的层间绝缘膜，其内部由金属形成的多个金属层(例如图中的最下层金属58、中间层金属74)和使该金属层电导通的多个连接孔75A、75B形成。

下面，说明层间绝缘膜59内部的各金属层等。在氧化膜73的表面所希望的位置上形成最下层金属58，与保护电路55的二极管D1、D2的接点接触。该最下层金属58的上方通过连接孔75A、中间层金属74、连接孔75B与底座53导通。另外，此处说明了层间绝缘膜59内的金属层是两层(最下层金属58和中间层金属74)的例子，但本实施例中对该金属层的数量并无限制。即在最下层金属58和中间层金属74之间可以有任何层其他中间层金属。

底座53形成于层间绝缘膜59表面上所希望的位置，并且，在底座设置部53a上形成有接合线76。该接合线76在底座设置部53a上和基本电路部件52形成电导通。在此，该底座设置部53a下没有特别的限制，设置密集槽等结构也没有问题。

最上层金属57在保护电路55外侧的层间绝缘膜59上具有宽度d1。

本实施例中，也包括图6、图7的最上层金属57和底座53由同一喷射形成的情况，这种情况下，该底座53具有和最上层金属57相同的膜厚。另外，也可分别形成该最上层金属57和该底座53，采用不同的膜厚。

以下就图10进行说明。

在P型半导体基板70上形成的半导体层71由多个元件分离层72电分离。通过该元件分离层72分离二极管D1和二极管D2，在该半导体层21的主表面上覆盖氧化膜73。

两二极管D1、D2都有由半导体层71的主表面通过扩散形成的P层77A、77B。该P层77A是二极管D1的P型扩散层，P层77B是二极管D2的P型扩散层。

最下层金属58A、58B和58C是同一平面上(相同的金属层)的金属配线，形成于氧化膜73上，和二极管D1、D2的N型半导体层71及P型扩散层即P层77A、77B接触，在该氧化膜73上各自制作图案。

在此，最下层金属58A是使二极管D1的P层77A和二极管D2的N层电连接的金属配线。该最下层金属58A介由连接孔75A与中间层金属74连接，该中间层金属74介由另一连接孔75B与底座53的底座引出部53B连接。

另外，最下层金属58B是和二极管D1的N层连接的金属配线，同样地，介由连接孔75A、中间层金属74和连接孔75B和最上层金属57电连接。在此，最上层金属57中二极管D1的外侧(图中左侧)相当于图8显示的宽度d1。

另外，最下层金属58C是与二极管D2的P层77B电连接的金属配线，该最下层金属58C中二极管D2的外侧(图中右侧)相当于图8显示的宽度d2。并且，电源电压Vcc介由最上层金属57供给最下层金属58B，接地电压GND供给最下层金属58C。在此，向构成上述各保护电路的各二极管D1和各二极管D2分别供给接地电压GND及电源电压Vcc的GND配线及Vcc配线(图中不显示)各自连接在各保护电路55对应的各基本部件52上。

如上所述，本实施例中，通过多个、整齐地配置具有图9、图10的剖面的图8的一单元56，形成图6、图7显示的半导体集成电路装置。

在此，在图9、图10中，在由不同工序形成最上层金属57和底座53时，也可以使最上层金属57和底座53的膜厚不同。例如，在想要使Vcc配线的阻抗特别低时，也可使最上层金属57的膜厚与底座53的膜厚比极端地厚(例如是底座53的膜厚的两倍)。

相反，想要GND配线的阻抗特别低时，只要最大限度地形成最下层金属58C的宽度d2，扩大该最下层金属58C的面积即可。

这样，本发明的实施例2中，除上述实施例1的效果外，还有以下的效果。

通过沿着多个各一单元56的外侧形成最上层金属57，较大地形成该最上层金属57的宽度，可将Vcc配线的阻抗设定得较低。在此基础上，通过设计上最大限度厚地形成最上层金属57的膜厚，可将Vcc配线的阻抗设定得更低。

另外，通过将最下层金属58宽幅地形成于多个各一单元56的内侧，并较大地形成该最下层金属58的宽度，可将GND配线的阻抗设定得较低。在此基础上，通过设计上最大限度宽地形成该最下层金属58的宽度d2，可将GND配线的阻抗设定得更低。

并且，通过根据需要选择：使上述最上层金属57在一单元56的外侧回绕、较厚地形成该最上层金属57的膜厚、使最下层金属58在一单元56的内侧回绕及尽可能大地形成最下层金属58的宽度，或同时实施这几项，可具有进一步降低本发明的半导体集成电路装置的配线阻抗的相乘效果。

另外，本发明中，图1的一单元6及图6的一单元56是以整齐配置的情况来说明的，此时，所谓整齐是指将连接在保护电路5、55的GND配线上的最下层金属26、最下层金属58连接的二极管D2配置在LSI内侧，将与连接Vcc配线的中间层金属27、74连接的二极管D1配置在LSI外侧的情况。并且，各一单元6、56相互间等间隔配置的情况本发明也包括。

并且，在本实施例中，说明了向一单元56的外侧的最上层金属57供给电源电压Vcc，向内侧的最下层金属58供给接地电压GND的情况，但是，也可以反之，向最上层金属57供给接地电压GND，向内侧的最下层金属58供给电源电压Vcc。这种情况下，保护电路的二极管的朝向与上述实施例相反。

在本发明的实施例1、2中，说明了保护电路5、55是二极管的情况，但也可以是MOS晶体管、双极晶体管、PIN二极管、箝压电路等。

Claims (6)

1、一种半导体集成电路装置，其特征在于，其具有：基本电路部件，与所述基本电路部件电连接的底座，与所述底座电连接的保护电路；由将所述底座和所述保护电路相互邻接配置的一个单元构成，同时，多个该单元配置在所述基本电路部件的周边。

2、如权利要求1所述的半导体集成电路装置，其特征在于，具有向所述保护电路供给第一电位的第一金属配线和向所述保护电路供给第二电位的第二金属配线；所述第一金属配线配置在所述多个单元的外侧，所述第二金属配线配置在所述多个单元和所述基本电路部件之间的区域。

3、如权利要求2所述的半导体集成电路装置，其特征在于，所述第一金属配线和所述第二金属配线以不同的配线层形成。

4、如权利要求1所述的半导体集成电路装置，其特征在于，所述保护电路具有串联连接的第一二极管及第二二极管。

5、如权利要求4所述的半导体集成电路装置，其特征在于，具有向所述第一二极管的阴极供给电源电压电平的电源配线和向所述第二二极管的阳极供给接地电平的接地配线，所述电源配线配置在所述多个单元的外侧，同时，所述接地配线配置在所述多个单元和所述基本电路部件之间的区域。

6、如权利要求5所述的半导体集成电路装置，其特征在于，由最上层金属形成所述电源配线，由所述最下层金属形成所述接地配线。

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