CN1630078A

CN1630078A - 半导体器件

Info

Publication number: CN1630078A
Application number: CNA2004101019088A
Authority: CN
Inventors: 奥岛基嗣
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2003-12-19
Filing date: 2004-12-20
Publication date: 2005-06-22
Anticipated expiration: 2024-12-20
Also published as: JP2005183661A; US7183612B2; CN100505240C; JP4170210B2; US20050133839A1; EP1544918A2; EP1544918A3

Abstract

在ESD保护元件中，形成多个源极区和多个镇流电阻区。在镇流电阻区中接触沟道区的区域形成漏极区，在通过STI区与漏极区隔离的区域形成n⁺型扩散区。在漏极区上提供第三接触，在n⁺型扩散区上形成第一和第二接触，并且第一接触连接到焊盘。第二接触通过金属布线耦合到第三接触。第一和第二接触沿栅极的宽度方向布局。

Description

半导体器件

技术领域

本发明涉及具有ESD(静电放电)保护元件的半导体器件。本发明适用于在有限的区域中需要恒定电阻的半导体器件，并且特别适用于提供ESD保护元件的镇流电阻的情况。

背景技术

近来，随着半导体器件的功能和性能的增强，存在对具有超过几千个I/O(输入/输出)管脚的多管脚半导体器件的需求。因此，单个I/O模块的面积显著影响整个半导体器件的尺寸的减小和成本的降低。大比例占据I/O模块的面积的元件是ESD保护元件和高驱动功率的驱动器元件。具有多个并联的栅极宽度为几十微米的MOS(金属氧化物半导体)晶体管(手指)的多手指型(multi-finger type)保护元件用作ESD保护元件。

图1示出了ESD保护元件的工作特性图，加在ESD保护元件上的电压用横轴表示，流过ESD保护元件的电流用纵轴表示。图1是示意图，所以电压和电流的尺寸不必与实际测量相符合。

如图1所示，实际加到ESD保护元件的电压有两种类型，在出现快速恢复的方向中的电压和在没有出现快速恢复的方向中的电压。在出现快速恢复的方向中的电压是在通过控制栅极电压可以改变流过的电流量的方向中的电压，即，在ESD保护元件工作时施加电压的方向中的电压。例如，在NMOS晶体管的情况下，是在漏极变为正电位并且源极变为负电位的方向中的电压。在PMOS晶体管的情况下，是在源极变为正电位并且漏极变为负电位的方向中的电压。在没有出现快速恢复的方向中的电压是与出现快速恢复的方向中的电压相反的方向中施加的电压。

为了简化说明，在下面的介绍中，在出现快速恢复方向中的电压将称作“正ESD电压”，在该方向流过的电流将称作“正ESD电流”，而在不出现快速恢复方向中的电压将称作“负ESD电压”，在该方向流过的电流将称作“负ESD电流”。对于讨论ESD保护元件中如何出现快速恢复的一般问题，通常讨论正ESD电压。在本说明书中，除非特别说明正或负极，ESD电压为正ESD电压，ESD电流正ESD电流性。

如图1中的实线101所示，在加到ESD保护元件的电压较低的范围内，电流相对于电压单调递增，但是当电压超过给定阈值时，在MOS晶体管中形成漏极区、沟道区和源极区分别变成集电极、基极和发射极的寄生双极型晶体管，随着寄生双极型晶体管的工作，ESD保护元件快速恢复，以降低电阻，从而大电流流入ESD保护元件。如果ESD保护元件仅由通过salicide工艺(自对准硅化物工艺)形成的MOS晶体管构成，则工作特性变为虚线102表示的特性。

但是，在这种情况下，将出现问题。如图1所示，假如在多个手指中每个手指的最大允许电流为X，当每个手指的特性由虚线102表示时，第一个快速恢复的手指将被流过该手指的电流损坏。在这种情况下，镇流电阻加到MOS晶体管的漏极，将每个手指的特性设置为如虚线103所示的特性。即，将损坏手指的击穿电压V_B1设置得高于快速恢复起始电压V_SP1。对于该设计，在已经快速恢复的第一个手指损坏之前，其它手指依次快速恢复，从而让ESD电流流过。因此，电流不会集中在一个手指上，从而不会损坏全部ESD保护元件。

正如众所周知的，随着半导体元件的集成度变得越来越高，在栅极电极以及源极区和漏极区的上表面形成硅化物。由于硅化物具有较低的表面电阻，所以ESD保护元件的工作特性变成如图1中的虚线102所示的特性，从防止ESD的观点看将出现问题。

日本专利No.2773221公开了在漏极区中设置不形成硅化物或硅化物阻挡区的区域，从而增加漏极区的电阻。图2示出了在日本专利No.2773221中介绍的常规ESD保护元件的平面图。如图2所示，该常规ESD保护元件111具有在半导体衬底的上表面提供的源极区112和漏极区113。在源极区112和漏极区113之间的区域上提供栅极114。在漏极区113的上表面提供硅化物阻挡区115。在除硅化物阻挡区115之外的源极区112、栅极114和漏极区113的上表面的其它区域中形成Ti硅化物116。这增加了漏极区的电阻，并且加入了镇流电阻。

日本专利未决公开No.2001-284583公开了通过使用阱电阻加入镇流电阻的技术。即，在硅衬底的上表面形成深漏极扩散区。然后，以将深漏极扩散区和在其表面形成的自对准硅化物分为两个部分的方式形成沟槽隔离层，其中一部分在沟道侧，另一部分在接触侧。此时，所形成的沟槽隔离层比漏极扩散区浅，并且以流到沟槽隔离层的下部的方式在漏极扩散区中形成电流路径。日本专利未决公开No.2001-284583中介绍，该设计可以在ESD电流的电流路径中加入镇流电阻，并且通过控制沟槽隔离层的尺寸和位置可以控制快速恢复电压。

Koen G.Verhaege和Christian C.Russ的文献‘“Wafer CostReduction through Design of High Performance Fully silicided ESDDevices”，EOS/ESD Symposium 2000，p.18-28’公开了将多晶硅电阻连接到漏极区的技术。图3示出了常规ESD保护元件的剖面图。如图3所示，在常规ESD保护元件120中，在P型硅衬底121的上表面形成P阱133，在P阱133的上表面形成n⁺型扩散区的源极区122、栅极123和n⁺型扩散区的漏极区124，从而形成MOS晶体管125。漏极区124通过接触126、布线127和接触128连接到电阻129的一端。电阻129的另一端通过接触130连接到焊盘131。在形成在硅衬底121的上表面的器件隔离层132上形成电阻129，并且通过器件隔离层132与硅衬底121隔离。在P阱133的上表面形成p⁺型扩散区134，并施加地电位。文献介绍了通过多晶硅电阻129可以加入镇流电阻。

但是，现有技术存在以下问题。首先，根据在日本专利No.2773221中介绍的用硅化物阻挡区形成镇流电阻的技术，硅化物阻挡区的表面电阻为大约200Ω/□，从而当ESD保护元件的总栅极宽度为600μm时，硅化物阻挡区的宽度设置为2μm，从而形成0.6Ω的镇流电阻。因此，为了获得所需的较大的镇流电阻，源极和漏极间隙增大到例如大约3到4μm。该技术要求形成硅化物阻挡层的特殊步骤。

根据在日本专利未决公开No.2001-284583中介绍的用漏极扩散区的电阻形成镇流电阻的技术，需要形成深漏极扩散区。因此，在形成深漏极扩散区时需要厚抗蚀剂。这使得难以精确控制水平形状并且妨碍设计紧凑元件。

在Koen G.Verhaege和Christian C.Russ的文献中公开的用多晶硅电阻形成镇流电阻的技术存在的问题是负ESD电流加到焊盘131时，电阻加入到ESD电流的电流路径中，如图3所示。在ESD保护元件120中，在P型硅衬底121与n⁺型漏极区124之间形成PN二极管。当负ESD电流加到焊盘131时，电流沿P阱133-漏极区124-接触126-布线127-接触128-电阻129-接触130-焊盘131的路径流动，如图3中的箭头所示，由电阻129提供的电阻加到电流路径中。但是，当负ESD电流加到焊盘131时，ESD保护元件不快速恢复，不需要镇流电阻，并且如果存在镇流电阻将降低保护性能。换句话说，常规ESD保护元件对于负ESD电流具有较低的保护性能。

发明内容

本发明的一个目的是提供一种小型的半导体器件，其在制造时不需要特殊步骤，并且即使对负ESD电流也表现出足够的保护性能。

根据本发明的半导体器件包括半导体衬底。半导体衬底的上表面为第一导电类型。并且，半导体器件包括在半导体衬底的上表面形成的第二导电类型晶体管。半导体器件包括：在与半导体衬底上表面的第二导电类型晶体管绝缘的位置形成的第二导电类型扩散层；布线；将焊盘耦合到第二导电类型扩散层的第一接触；将第二导电类型扩散层耦合到布线的第二接触；以及将布线耦合到第二导电类型晶体管的源极和漏极之一的第三接触。

根据本发明，在焊盘与源极和漏极之一之间串连耦合第一接触、第二导电类型扩散层、第二接触、布线和第三接触。因此，当正ESD电流提供到焊盘时，可以在焊盘与源极和漏极中的另一个之间加入接触电阻，同时保持后面讨论的基本元件长度比现有技术中的小。当负ESD电流提供到焊盘时，电流流过由半导体衬底的上表面、第二导电类型扩散层和第一接触形成的电流路径，从而电流路径的电阻低。此外，可以在普通接触制造工艺中形成第一到第三接触，不需要特殊的步骤。

优选的是从第一接触向第二接触的方向为第二导电类型晶体管的栅极的宽度方向。栅极的宽度方向是垂直于从源极指向漏极的方向的方向。因此，在第二导电类型扩散层中的电流路径沿垂直于从源极指向漏极的方向的方向经过，从而可以用扩散层加入镇流电阻，而不增加源极和漏极之间的距离。由于每个手指可以彼此靠近排列，如后面所介绍的，衬底耦合效应变得更大，可以使镇流电阻的电阻值相对更低。

半导体器件还包括与第二导电类型晶体管并联耦合到焊盘的集成电路部分。当静电放电电流输入焊盘时，第二导电类型晶体管允许静电放电电流流过。这可以使集成电路部分不受ESD损坏。此时，焊盘也可以作为集成电路部分的输出焊盘，或者作为输入焊盘。焊盘可以是集成电路的电源焊盘。

多个第二导电类型晶体管可以沿其栅极的纵向方向布局，每相邻的两个第二导电类型晶体管成为一对，源极区被形成每一对的这些第二导电类型晶体管共用。由此，形成多手指型ESD保护元件。

在源极区没有共用的每相邻的两个第二导电类型晶体管中，可以共用布线和第二导电类型扩散层。这可以进一步减小布局面积。

在源极区没有共用的每相邻的两个第二导电类型晶体管中，可以共用第一和第二接触。这可以进一步减小布局面积。

半导体器件还包括：在与半导体衬底的上表面的第二导电类型晶体管和第二导电类型扩散层绝缘的位置形成另一个第二导电类型扩散层；另一个布线；将焊盘耦合到另一个第二导电类型扩散层的第四接触；以及将另一个第二导电类型扩散层耦合到另一个布线的第五接触。而且，第一接触将另一个布线耦合到第二导电类型扩散层，用于将焊盘耦合到第二导电类型扩散层。这使得电阻加到源极和漏极中的另一个上。

根据本发明的另一个半导体器件包括：在半导体衬底的上表面形成的第一导电类型区；在第一导电类型区的上表面形成的栅极绝缘层；在栅极绝缘层上提供的栅极电极；在第一导电类型区中直接位于栅极电极下面的区域两侧上分别形成的第一和第二第二导电类型区；在第一导电类型区中与第一和第二第二导电类型区用绝缘层绝缘和隔离的位置形成的第三第二导电类型区；在第一导电类型区上提供的布线层；在第三第二导电类型区上提供的第一和第二接触；以及在第二第二导电类型区上提供的第三接触。第一和第二接触布局在彼此远离的位置。第三第二导电类型区通过第一接触耦合到焊盘。第三第二导电类型区通过第二接触、布线层和第三接触耦合到第二第二导电类型区。

根据本发明的再一个半导体器件包括焊盘、电阻以及晶体管。并且电阻和晶体管与焊盘串连耦合。电阻位于使流过电阻的电流的方向是晶体管的栅极的宽度方向。

在这种情况下，电阻可以是扩散层。并且，再一个半导体器件还包括布线和接触。该接触分别耦合在所述晶体管的源极和漏极之一与所述布线之间、所述布线与所述扩散层之间、以及所述扩散层和所述焊盘之间。

根据本发明，第一到第三接触以及第二导电类型扩散层耦合在焊盘与源极和漏极中的一个之间，从而使用接触电阻的镇流电阻可以加在焊盘与源极和漏极中的一个之间。因此，当第二导电类型晶体管用作ESD保护元件时，不需要特殊的步骤就能够得到基本元件长度较小、所需布局面积较小，而且即使对于负ESD电流也具有高保护性能的ESD保护元件。

附图说明

图1示出了ESD保护元件的工作特性图，其中加在ESD保护元件的电压用横轴表示，流过ESD保护元件的电流用纵轴表示；

图2示出了常规ESD保护元件的平面图；

图3示出了常规ESD保护元件的剖面图；

图4示意性的示出了本发明第一实施例的原理的平面图；

图5示出了根据本实施例的半导体器件的一部分的剖面图；

图6示出了在根据本实施例的半导体器件中ESD保护元件的平面图；

图7示出了图6所示的ESD保护元件的一部分的平面图；

图8示出了图7所示的ESD保护元件的一部分的透视图；

图9示出了根据本实施例的半导体器件的制造方法的剖面图；

图10A示出了根据本实施例的半导体器件工作的平面图；

图10B是沿图10A的线A-B-C-D的剖面图；

图11A和11B是用来说明实施例的效果的平面图，图11A示出了沿栅极的宽度方向在n⁺型扩散区中形成电流路径的ESD保护元件，而图11B示出了沿栅极的纵向在n⁺型扩散区中形成电流路径的ESD保护元件；

图12是用来说明衬底耦合效应的示意图，其中加在ESD保护元件的电压用横轴表示，流过ESD保护元件的电流用纵轴表示；

图13示出了根据本发明第二实施例的ESD保护元件的平面图；

图14示出了根据本发明第三实施例的ESD保护元件的平面图；

图15示出了根据本发明第四实施例的ESD保护元件的平面图；

图16示出了根据本发明第五实施例的半导体器件的电路图；

图17示出了根据本发明第六实施例的半导体器件的电路图；

图18示出了根据本发明第七实施例的半导体器件的电路图；以及

图19示出了ESD保护元件的性能，ESD保护元件的面积(ESD面积)用横轴表示，ESD保护元件的ESD耐用性用纵轴表示。

具体实施方式

下面将参考附图具体介绍本发明的优选实施例。首先讨论本发明的第一实施例。图4示意性的示出了实施例的原理的平面图。图5示出了根据本实施例的半导体器件的一部分的剖面图。图6示出了在根据本实施例的半导体器件中ESD保护元件的平面图。图7示出了图6所示的ESD保护元件的一部分的平面图。图8示出了图7所示的ESD保护元件的一部分的透视图。图4和5仅示出了本实施例的半导体器件的典型元件，图中省略了其它元件。

如图4所示，本实施例的关键点在于半导体器件具有在半导体衬底(未示出)的上表面形成的第一导电类型区301，在第一导电类型区301的上表面形成的栅极绝缘层(未示出)，在栅极绝缘层上形成的栅极电极302，以及在第一导电类型区301中直接位于栅极电极302下面的区域两侧分别形成的第一第二导电类型区303和第二第二导电类型区304，还具有在第一导电类型区301中用第二第二导电类型区304和绝缘隔离层305绝缘和隔离的位置形成的第三第二导电类型区306作为电阻，在第三第二导电类型区306上提供有第一接触307和第二接触308，以及在第二第二导电类型区304上提供有第三接触310，第一接触307和第二接触308位于彼此远离的位置，第三第二导电类型区306通过第一接触307耦合到焊盘(未示出)，并通过第二接触308、布线层309和第三接触310耦合到第二第二导电类型区304，并且基准电位加到第一第二导电类型区303。例如，第一导电类型区301为P阱，第一第二导电类型区303为源极和漏极中的一个，例如，源极，第二第二导电类型区304为源极和漏极中的另一个，例如，漏极。

由于图4是示出了实施例的特征的模型的图，所以只示出了中央接触，省略了其它接触。虽然本实施例的介绍给出了第一导电类型区301为P阱的情况，但是，正如众所周知的，P形硅衬底通常用作半导体器件的衬底。

如图5和6所示，根据本实施例的半导体器件1具有P形硅衬底2(下文中也简称为“硅衬底2”)，在其上表面上形成彼此远离的P阱26和N阱(未示出)。P阱26和N阱用隔离层29彼此隔离。在P阱26的上表面形成ESD保护元件3。在N阱的上表面形成另一个ESD保护元件(未示出)。这些ESD保护元件使用MOS晶体管的寄生双极型工作。

下面给出在P阱26的上表面形成的ESD保护元件3的结构的详细讨论，其与在N阱的上表面形成另一个ESD保护元件的结构相似。但是，请注意，后一种ESD保护元件的各部分的极性与该ESD保护元件3的相应部分的极性是相反的。如图5和6所示，在硅衬底2的上表面围绕ESD保护元件3的区域中形成环形p⁺型扩散区，作为保护环(guard ring)4。在除ESD保护元件3和保护环4之外的硅衬底2的上表面的其它区域中形成STI(浅沟槽隔离)区5。在ESD保护元件3中，形成多个源极区6和多个镇流电阻区7，并且以两个布局端部为源极区6的方式沿一个方向交替布局。源极区6为n⁺型扩散区。

图7示出了图6所示的区域S，图8示出了图7所示的区域T。如图7和8所示，在P阱26的上表面的源极区6与镇流电阻区7之间的区域是沟道区8。在沟道区8上面提供栅极绝缘层9，栅极绝缘层9上提供栅极电极10。因此，多个栅极电极10彼此平行延伸，或者彼此大致或基本平行延伸。栅极电极10延伸的方向是栅极的宽度方向11。栅极电极10布局的方向，即，平行于硅衬底2的上表面并垂直于栅极的宽度方向11的方向，是栅极的纵向方向12。虽然在栅极绝缘层9和栅极电极10的两侧形成侧壁13，但是在图6和7中未显示出。

在与相关的沟道区8接触的镇流电阻区7中的这些区域形成漏极区14或n⁺型扩散区。在位于漏极区14之间的镇流电阻区7中的该区域中提供n⁺型扩散区15。n⁺型扩散区15是电阻。在漏极区14与n⁺型扩散区15之间的区域形成STI区5。这允许n⁺型扩散区15与硅衬底2中的漏极区14绝缘。除了STI区5的上表面之外，在源极区6、镇流电阻区7和栅极电极10的上表面形成硅化物层30(参看图9)。在图4到8中未示出硅化物层30。

在源极区6上提供多个接触16。接触16沿栅极的宽度方向11按列布局。接触16的下端连接到源极区6。每两个接触16组成一对。在每一对接触16上提供金属布线17，接触16的上端连接到金属布线17。即，两个接触16连接到一个金属布线17。在位于接触16之间的漏极区14上的区域提供单个接触18。在n⁺型扩散区15上提供多个接触19。在两个不同的漏极区14上提供的两个接触18和在n⁺型扩散区15上提供的一个接触19沿方向12按列布局。在两个接触18和一个接触19上提供金属布线20。两个接触18和一个接触19的上端连接到金属布线20。

在接触19之间的n⁺型扩散区15上提供单个接触21。在接触21上提供金属布线22，接触21的上端连接到金属布线22的下表面。因此，接触21和接触19沿栅极的宽度方向11交替布局。即，从接触21到接触19的方向是栅极的宽度方向11。在同一层中形成接触16、18、19和21，并且与在半导体器件中的同一层形成其它接触的同时形成。在同一层中形成金属布线17、20和22，并且与在半导体器件中的同一层形成其它金属布线的同时形成。在硅衬底2上提供层间绝缘层(未示出)。接触16、18、19和21以及金属布线17、20和22埋在层间绝缘层中。

源极区6、漏极区14、沟道区8、栅极绝缘层9、栅极电极10和侧壁13构成NMOS晶体管23。源极区6通过接触16和金属布线17耦合到地电位布线。漏极区14通过接触18、金属布线20、接触19、n⁺型扩散区15、接触21和金属布线22耦合到焊盘(未示出)。一个NMOS晶体管23是一个手指。当多个手指并联连接时，构成了ESD保护元件3。即，在ESD保护元件3中，多个NMOS晶体管23沿栅极的长度方向12布局，并且每两个相邻的NMOS晶体管23组成一对。在每一对NMOS晶体管23中共用源极区6。在每一对相邻的NMOS晶体管23中共用金属布线20和22、n⁺型扩散区15以及接触19和21。ESD保护元件3并联连接到应当防止ESD的内部电路(未示出)。

下面给出ESD保护元件3的各部分的尺寸的一个例子。例如，用90nm规则设计半导体器件1。与硅衬底2的上表面平行的每个接触的剖面形状为矩形，例如，垂直长度为0.12μm，水平长度为0.12μm，或者为圆形，例如，直径0.12μm。漏极区14与n⁺型扩散区15之间的距离为例如0.14μm，相邻的接触19与接触21之间的距离为例如0.20μm。沿栅极的纵向方向12的等效(comparative)元件长度LC为例如1.0到1.5μm；例如，长度LC为1.14μm。此时，每个接触的接触电阻为例如10Ω。

等效元件长度LC是表示沿栅极的长度方向12每个手指的长度的指标，并且是为在常规半导体器件的每个手指所需的尺寸与根据本发明的实施例的半导体器件的每个手指所需的尺寸之间提供比较的概念。因此，可以认为等效元件长度LC是基本元件长度。如图7所示，等效元件长度LC定义为沿方向11延伸的源极区6的中心线SC与沿方向11延伸的镇流电阻区7的中心线DC之间的距离。源极区6的中心线SC是在源极区6的两侧上的栅极电极10(栅极电极10a和10b)的相对端部的中心线。镇流电阻区7的中心线DC是在镇流电阻区7的两侧上的栅极电极10(栅极电极10b和10c)的相对端部的中心线。

下面将介绍根据本实施例的半导体器件的制造方法。图9示出了根据本实施例的半导体器件的制造方法的剖面图。如图4到9所示，首先，通过已知的方法以相同的工艺在P型硅衬底2的上表面形成STI区5和隔离层29。接着，在硅衬底2的上表面的预定位置形成P阱26和N阱(未示出)。此时，以在P阱26和N阱之间用隔离层29将其彼此远离的方式形成P阱26和N阱。

虽然下面将讨论在P阱26的上表面形成ESD保护元件3的方法，但是在N阱的上表面形成另一个ESD保护元件也可以采用相同的方法。在P阱26的上表面形成栅极绝缘层9、栅极电极10和侧壁13。接着，在P阱26的上表面形成源极区6、漏极区14和n⁺型扩散区15。此时，在栅极电极10正下方的区域的相对位置形成源极区6和漏极区14，栅极电极位于二者之间。栅极电极10正下方的区域，即，在源极区6和漏极区14之间的区域，成为沟道区8。在P阱26的上表面形成p⁺型扩散区作为保护环4。

接着，用已知的方法在源极区6、漏极区14、n⁺型扩散区15、保护环4和栅极电极10的上表面形成硅化物层30，如图9所示。硅化层30的厚度设置为例如30nm。接着，在整个表面上淀积大约0.6μm厚的由氮化硅层或氮氧化硅层等构成的层间绝缘层(未示出)。

接着，在硅衬底2上形成接触。此时，在源极区6形成接触16，在漏极区14形成接触18，在n⁺型扩散区15形成接触19和21。通过以下方法形成接触。通过例如等离子体蚀刻等已知方法在层间绝缘层的预定位置形成直径大约0.12μm的圆柱形孔。孔的深度设置为穿透层间绝缘层的深度，例如，大约0.6μm。在每个孔的内壁上淀积由双层膜(Ti/TiN)构成的阻挡金属，并且连接到硅化物层30。接着，例如W等导电材料埋在孔中，从而形成接触。以这种方式形成的接触的电阻值大约为20Ω，以大约各占一半的比例包括阻挡金属层本身的电阻和阻挡金属层与硅化物层的接触电阻。

接着，同时形成连接到接触16的金属布线17和将接触18和19连接到一起的金属布线20以及将接触21连接到焊盘(外部引脚)的金属布线22。通过已知的方法用例如铝或铜等材料形成这些金属布线。形成金属布线的工艺与形成其它必须的金属布线同时进行，其它的金属布线是，例如，将半导体器件的另一个扩散层上的接触与连接在栅极电极上形成的接触的金属布线相连接的金属布线。

接着，形成层叠的层间绝缘膜、层叠的布线、焊盘的引出装置(lead-out means)等。然后，接着进行正常所需的工序，例如，封装，由此，完成根据本实施例的半导体器件。

接着，讨论根据以上述方式构成的实施例的半导体器件的操作。图10A示出了根据本实施例的半导体器件操作的平面图，图10B是沿图10A的线A-B-C-D的剖面图。如图10A和10B所示，在P阱26与为n⁺型扩散区的源极区6、漏极区14和n⁺型扩散区15之间形成pn结。

下面将讨论在将地电位施加到金属布线17作为基准电位，并且正ESD电流加到金属布线22所连接的焊盘的情况下的操作。从焊盘输入的正ESD电流通过金属布线22-接触21-n⁺型扩散区15-接触19-金属布线20-接触18的电流路径流入漏极区14。此时，在n⁺型扩散区15中的电流路径沿栅极的宽度方向11从接触21向接触19延伸。因此，电流路径包括三个接触21、19和18以及n⁺型扩散区15，并且各元件的电阻串联连接。每个接触的接触电阻为例如大约20Ω，n⁺型扩散区15的扩散层电阻为例如大约10Ω。因此，电流路径的总电阻为例如大约70Ω。如果十组这种电流路径并联连接到一个手指的漏极区14，则加到一个手指的总电阻或镇流电阻为例如大约7Ω。当二十个手指并联连接时，在整个ESD保护元件中的镇流电阻变为例如大约0.35Ω。

当加到漏极区14的电压超过预定阈值时，NMOS晶体管快速恢复，并且在NMOS晶体管23下面形成的寄生双极型晶体管工作，使电流通过漏极区14-沟道区8-源极区6-接触16-金属布线17流到地电位布线。这允许加到焊盘的ESD电流放电到地电位布线，从而保护内部电路不受ESD电流的影响。

接着，介绍施加负ESD电流情况下的操作。在这种情况下，电流通过硅衬底2(P阱26)-n⁺型扩散区15-接触21-金属布线22的电流路径流入焊盘。这允许加到焊盘的负ESD电流放电，从而保护内部电路不受ESD电流的影响。此时，电流路径只包括一个接触21，并且在n⁺型扩散区15中电流流过的距离较短，从而与输入正ESD电流的情况相比显著减小了镇流电阻。

当正ESD电流加到焊盘上时，在本实施例中，ESD电流的电流路径包括三个接触21、19和18。这使得使用这些接触的接触电阻作为镇流电阻成为可能。这使得设计更小的ESD保护元件，同时保证所需的镇流电阻成为可能。例如，常规ESD保护元件的等效元件长度为3到4μm，而根据本实施例的等效元件长度可以设置为例如1.14μm。

图11A和11B是用来说明实施例的效果的平面图，图11A示出了沿栅极的宽度方向在n⁺型扩散区中形成电流路径的ESD保护元件，而图11B示出了沿栅极的纵向在n⁺型扩散区中形成电流路径的ESD保护元件。如图11A所示，根据本实施例，接触19和接触21沿栅极的宽度方向11布局在n⁺型扩散区15上，从而可以平行于栅极的宽度方向11在n⁺型扩散区15中形成电流路径。因此，能够形成具有足够长度的电流路径，同时使等效元件长度LC更小。如果接触19和接触21如图11B所示沿栅极的纵向方向12布局在n⁺型扩散区15上，则等效元件长度LC应当设置得大，以保证所需的电流路径。根据本实施例，通过以上可明显看出，沿栅极的宽度方向11布局接触19和接触21可以使ESD保护元件3的面积更小。这使得与常规半导体器件相比将I/O模块的面积减小大约50到70％成为可能。这有助于使半导体器件1更小。

当负ESD电流加到焊盘时，根据本实施例，仅有少量镇流电阻加入。此外，使等效元件长度更短可以进一步降低电流路径的电阻。结果，即使当负ESD电流加到焊盘时，也能够得到足够的保护性能。

另外，减小等效元件长度可以使手指之间的距离更小，从而可以使相邻的手指彼此更加靠近。这增强了衬底耦合效应，从而一个手指快速恢复时，靠近该手指的其它手指也可能快速恢复。这能够抑制电流集中到更有效地快速恢复的第一个手指上，因此能够防止手指损坏。

图12是用来说明衬底耦合效应的示意图，其中加在ESD保护元件的电压用横轴表示，流过ESD保护元件的电流用纵轴表示。如在背景技术中所讨论的，通常，在构成ESD保护元件3的多个NMOS晶体管23中位于中间的那个晶体管(手指)首先快速恢复，然后，其它手指依次快速恢复。此时，由于各个手指实际上彼此靠近，所以寄生双极型晶体管的操作导致衬底耦合效应，从而将快速恢复的第二和随后的手指的阈值电压下降。

即，当一个手指快速恢复并且电流流入该手指时，如图12中的实线101所示，靠近手指的衬底电位上升。结果，接近已快速恢复的第一手指的基极电位升高。因此，位于靠近已发生快速恢复的第一个手指的另一个手指在低于发生快速恢复的第一手指的快速恢复起始电压V_SP1的电压V_SP2处发生快速恢复，如虚线104所示。因此，每个手指应当加入电阻值低得足以使击穿电压V_B2超过快速恢复电压V_SP2的镇流电阻，如实线105所示。

手指越靠近发生快速恢复的第一手指，基极电位的上升越大，从而构成ESD保护元件3的多个手指彼此靠得越近，快速恢复电压V_SP2下降的越大。因此，即使对于相对低的镇流电阻，也可以保证对ESD的保护性能。可以减小在正常电路操作中要加入的额外的电阻，而且可以改善在正常电路操作中的性能。

在本实施例中，接触16、18、19和21可以在半导体器件中其它部分的那些接触形成的同时形成。金属布线17、20和22可以在半导体器件中其它部分的那些金属布线形成的同时形成。这消除了在形成根据本实施例的ESD保护元件中对提供特殊步骤的需要。因此，不会显著增加ESD保护元件的制造成本。

虽然上述实施例的介绍给出了多个(例如，20个)栅极电极全都彼此并联连接的情况，但是根据本发明，所有的栅极电极不必彼此并联连接。例如，属于一组的多个栅极电极可以彼此并联连接，而属于另一组的多个栅极电极可以彼此并联连接。在这种情况下，可以以组彼此电独立的方式设计属于一组的栅极电极和属于另一组的栅极电极。在这种情况下，栅极电极的组数为两个或更多。

下面将介绍本发明的第二实施例。图13示出了根据本实施例的ESD保护元件的平面图。如图13所示，本实施例在以下方面不同于第一实施例。在第二实施例中，n⁺型扩散区15、金属布线20和22的宽度或在栅极纵向方向12的长度更大。提供沿栅极宽度方向布局的两个接触19a代替第一实施例中的接触19。此外，提供沿栅极宽度方向布局的两个两个接触21a代替第一实施例中的接触21。构成一对的接触21a用金属布线22连接在一起。

因此，等效元件长度LC稍稍长于第一实施例中的，变为例如1.22μm。在本实施例中，接触16的接触电阻为例如20Ω，两个接触19a的总接触电阻为例如10Ω，两个接触21a的总接触电阻为例如10Ω，n⁺型扩散区15的表面电阻为例如5Ω，并且这些电阻串联连接。因此，当正ESD电流加到焊盘时，在焊盘与地电位布线之间形成的电流路径的总电阻为例如45Ω。本实施例的其它结构与第一实施例的相同。

在第一实施例和第二实施例中，n⁺型扩散区15连接到位于区域15两侧的两个漏极区14。因此，在第一实施例中，在接触19和21中分别流过在接触16和18中流过电流两倍的电流。结果，当ESD电流较大时，接触19和21容易损坏。在第二实施例中，通过比较的方式，在各个电流路径中并联提供两个接触19a，并且在各个电流路径中并联提供两个接触21a。因此，在接触19a和21a中流过的电流等于在接触16和18中流过电流的大小。因此，不会出现电流集中到接触19a和21a的情况，从而改善ESD耐用性。本实施例的其它操作和效果与第一实施例的相同。

下面将介绍本发明的第三实施例。图14示出了根据本实施例的ESD保护元件的平面图。如图14所示，本实施例在以下方面不同于第二实施例。在第三实施例中，n⁺型扩散区15沿方向12分为两个n⁺型扩散区15a。在n⁺型扩散区15a之间形成STI区5。在每个n⁺型扩散区15a上提供组成一对的两个接触19a中的一个。在每个n⁺型扩散区15a上提供组成一对的两个接触21a中的一个。因此，金属布线20沿方向12分为两个金属布线20a。每个接触19a和与该接触19a相邻的一个接触18连接到每个金属布线20a。

因此，等效元件长度LC稍稍长于第二实施例中的，变为例如1.34μm。在本实施例中，接触18的接触电阻为例如20Ω，接触19a的接触电阻为例如20Ω，接触21a的接触电阻为例如20Ω，n⁺型扩散区15的表面电阻为例如10Ω，并且这些电阻串联连接。因此，当正ESD电流加到焊盘时，在焊盘与地电位布线之间形成的电流路径的总电阻为例如70Ω。本实施例的其它结构与第一实施例的相同。

在本实施例中，在接触19a和21a中流过的电流等于在接触16和18中流过电流的大小，从而改善ESD耐用性。本实施例可以改善镇流电阻，同时保持ESD耐用性与第二实施例相同。本实施例的其它操作和效果与第一实施例的相同。

下面将介绍本发明的第四实施例。图15示出了根据本实施例的ESD保护元件的平面图。如图15所示，在本实施例中，在镇流电阻区7中沿方向12将n⁺型扩散区15分为四个n⁺型扩散区，两个n⁺型扩散区15b和两个n⁺型扩散区15c。在每个镇流电阻区7中，n⁺型扩散区15b和15c以n⁺型扩散区15b、n⁺型扩散区15c、n⁺型扩散区15c和n⁺型扩散区15b的顺序布局。在n⁺型扩散区15b和15c之间形成STI区5。金属布线20沿方向12分为两个金属布线20a，金属布线22沿方向12分为两个金属布线22a，在金属布线20a之间提供布线25。

在n⁺型扩散区15b的对应于接触18的位置提供接触19a。接触18的下端接触漏极区14，上端接触金属布线20a。接触19a的上端接触金属布线20a，下端接触n⁺型扩散区15b。因此，漏极区14通过接触18、金属布线20a和接触19a耦合到n⁺型扩散区15b。

在接触19a之间的n⁺型扩散区15b提供接触21b。在n⁺型扩散区15c的对应于接触21b的位置提供接触21c。接触21b的下端接触n⁺型扩散区15b，上端接触金属布线22a。接触21c的上端接触金属布线22a，下端接触n⁺型扩散区15c。因此，n⁺型扩散区15b通过接触21b、金属布线22a和接触21c耦合到n⁺型扩散区15c。

在接触21c之间的n⁺型扩散区15c，即，在对应于接触18和19a的位置，提供接触24。在两个n⁺型扩散区15c形成的两个接触24组成一对，上面布局金属布线25。接触24的下端接触n⁺型扩散区15c，上端接触金属布线25。接触21c的上端接触金属布线22a，下端接触n⁺型扩散区15c。因此，组成一对的两个接触24通过耦合到焊盘的金属布线25连接在一起。

在本实施例中，等效元件长度LC稍稍大于第一到第三实施例中的，变为例如1.75μm。加到焊盘的正ESD电流通过金属布线25-接触24-n⁺型扩散区15c-接触21c-金属布线22a-接触21b-n⁺型扩散区15b-接触19a-金属布线20a-接触18的电流路径流入漏极区14。即，在电流路径中插入五个接触和两个n⁺型扩散区。在n⁺型扩散区15b和15c中的电流路径沿栅极的宽度方向11延伸。每个接触的接触电阻为例如20Ω，每个n⁺型扩散区15的扩散层电阻为例如10Ω，从而电流路径的电阻或镇流电阻为例如120Ω。本实施例的其它结构与第一实施例的相同。

在第四实施例中，当正ESD电流加到焊盘上时，在电流路径中引入五个接触和两个n⁺型扩散区。因此，可以使镇流电阻比第一实施例中的更大。由于在各个接触中流过的电流彼此相等，所以抑制了电流集中到特定的接触上，并且ESD耐用性高。本实施例的其它操作和效果与第一实施例的相同。

虽然在第一到第四实施例的前面的介绍中给出了在电流路径中插入三个或五个接触来形成镇流电阻的情况，但是本发明并不限于这种情况，并且可以插入七个或更多个接触。虽然在第一到第四实施例的前面的介绍中给出了用NMOS晶体管作为ESD保护元件的情况，但是本发明并不限于这种情况，并且可以用PMOS晶体管代替。在这种情况下，镇流电阻加到漏极区，电源电位加到源极区。虽然在第一到第四实施例的前面的介绍中给出了镇流电阻加到NMOS晶体管的漏极的情况，但是镇流电阻也可加到源极。在这种情况下，用漏极代替源极作为一对手指之间的公共区。

下面将介绍本发明的第五实施例。图16示出了根据第五实施例的半导体器件的电路图。如图16所示，根据本实施例的半导体器件具有也作为内部电路的输出缓冲器的ESD保护元件。即，半导体器件31具有ESD保护元件34和39。

ESD保护元件34具有NMOS晶体管32和镇流电阻33。镇流电阻33连接到NMOS晶体管32的漏极。NMOS晶体管32的源极连接到地电位布线35，NMOS晶体管32的漏极连接到输出焊盘36。ESD保护元件34的布局与在第一到第四实施例的任一个中的ESD保护元件的相同。

ESD保护元件39具有PMOS晶体管37和镇流电阻38。镇流电阻38连接到PMOS晶体管37的漏极。PMOS晶体管37的源极连接到电源电位布线40，PMOS晶体管37的漏极连接到输出焊盘36。ESD保护元件39的布局与在第一到第四实施例的任一个中的ESD保护元件的相同。

半导体器件31还具有输出信号提供到NMOS晶体管32的栅极和PMOS晶体管37的栅极的内部电路41。换句话说，由于ESD保护元件具有多个栅极，相同的输出信号提供到第一到第四实施例中的栅极。虽然在图16中仅示出了单个内部电路，但是可以修改结构，从而输出信号从多个内部电路提供到栅极。在这种情况下，输出信号可以分别提供到栅极；例如，从内部电路41输出的输出信号提供到十五个栅极，而从另一个内部电路(未示出)输出的输出信号提供到另外五个栅极。不用说，当多个输出的信号以上述方式提供到多个栅极上时，栅极电极应当彼此电独立。此外，一些栅极电极固定到地电位或电源电位而不被提供任何输出信号。

下面讨论根据具有上述结构的本实施例的半导体器件的操作。当从内部电路41输出高电平信号时，NMOS晶体管32断开，PMOS晶体管37导通，从而从输出焊盘36输出高电平信号。但是，当从内部电路41输出低电平信号时，NMOS晶体管32导通，PMOS晶体管37断开，从而从输出焊盘36输出低电平信号。

当ESD电流输入到输出焊盘36时，ESD电流流过ESD保护元件34和ESD保护元件39，并放电到地电位布线35和电源电位布线40。因此，可以保护内部电路41不受ESD电流的影响。本实施例的其它操作和效果与第一实施例的相同。

下面将介绍本发明的第六实施例。图17示出了根据第六实施例的半导体器件的电路图。图17所示的电路的目的在于保护内部电路不受ESD的影响。如图17所示，半导体器件51具有ESD保护元件54和ESD保护元件59。

ESD保护元件54具有NMOS晶体管52和镇流电阻53。镇流电阻53连接到NMOS晶体管52的漏极。NMOS晶体管52的源极和栅极连接到地电位布线55，晶体管52的漏极连接到输入焊盘56。ESD保护元件54的布局与在第一到第四实施例的任一个中的ESD保护元件的相同。NMOS晶体管52的栅极直接或者通过电阻或晶体管连接到地电位布线55。当NMOS晶体管52的栅极通过电阻或晶体管耦合到地电位布线55时，可以使ESD保护元件54的快速恢复起始电压更低。

ESD保护元件59具有PMOS晶体管57和镇流电阻58。镇流电阻58连接到PMOS晶体管57的漏极。PMOS晶体管57的源极和栅极连接到电源电位布线60，晶体管57的漏极连接到输入焊盘56。ESD保护元件59的布局与在第一到第四实施例的任一个中的ESD保护元件的相同。

半导体器件51还具有其是内部电路的一部分的NMOS晶体管61和PMOS晶体管62。NMOS晶体管61的栅极连接到输入焊盘56，源极连接到地电位布线55。PMOS晶体管62的栅极连接到输入焊盘56，源极连接到电源电位布线60。半导体器件51还具有输入端连接到NMOS晶体管61的漏极和PMOS晶体管62的漏极的另一个内部电路63。

下面讨论根据具有上述结构的本实施例的半导体器件的操作。当高电平信号输入到输入焊盘56时，NMOS晶体管61断开，PMOS晶体管62导通，从而高电平信号输入到内部电路63。但是，当低电平信号输入到输入焊盘56时，NMOS晶体管61导通，PMOS晶体管62断开，从而低电平信号输入到内部电路63。

当ESD电流输入到输入焊盘56时，ESD电流流过ESD保护元件54和ESD保护元件59，并放电到地电位布线55和电源电位布线60。这可以保护其是内部电路的一部分的NMOS晶体管61和PMOS晶体管62，以及内部电路63不受ESD电流的影响。本实施例的其它操作和效果与第一实施例的相同。

在第五实施例中，在地电位布线35和/或电源电位布线40与输出焊盘36之间可以提供使用双极型晶体管或晶闸管的ESD保护元件。在这种情况下，由于在ESD保护元件34和39中形成镇流电阻，所以所提供的ESD电流大部分流入使用双极型晶体管或晶闸管的ESD保护元件，而没有太多流入ESD保护元件34和39。这可以防止ESD保护元件34和39损坏。同样，在第六实施例中，在地电位布线55和/或电源电位布线60与输入焊盘56之间可以提供使用双极型晶体管或晶闸管的ESD保护元件。

下面将介绍本发明的第七实施例。图18示出了根据本实施例的半导体器件的电路图。如图18所示，ESD保护元件72和内部电路73并联连接在电源电位布线70与地电位布线71之间。ESD保护元件72具有NMOS晶体管74和镇流电阻75。NMOS晶体管74的源极和栅极连接到地电位布线71，漏极连接到镇流电阻75的一端。镇流电阻75的另一端连接到电源电位布线70。ESD保护元件72的布局与在第一到第四实施例的任一个中的ESD保护元件的相同。根据本实施例，内部电路73通过电源电位布线70与地电位布线71可以免受传送的ESD电流的影响。NMOS晶体管74的栅极可以直接或者通过电阻或晶体管连接到地电位布线71。当NMOS晶体管74的栅极通过电阻或晶体管耦合到地电位布线71时，可以使ESD保护元件72的快速恢复起始电压更低。

虽然每个实施例的上述介绍给出了具有ESD保护元件的半导体器件，但是本发明并不限于这种情况，并且适用于在有限的区域中需要恒定电阻值的各种半导体器件。本发明对于具有高接触电阻的微加工(micro-fabricated)的半导体器件尤其有效。

通过与稍后介绍的比较例的比较具体介绍本发明的实施例的效果。图19示出了ESD保护元件的性能，该ESD保护元件的面积(ESD面积)用横轴表示，ESD保护元件的ESD耐用性用纵轴表示。“ESD耐用性”是表示ESD驱动能力的指示，并且等效于在短时间段内可以允许流入ESD保护元件的电流量。对于本发明的例1到4，分别制备根据第一到第四实施例的ESD保护元件。对于比较例，制备上述日本专利未决公开No.2001-284583中介绍的常规ESD保护元件(参看图2)。评估例1到4和比较例的ESD耐用性。

如图19所示，根据本发明的各个实施例的ESD保护元件的ESD耐用性与各自ESD面积基本成比例。ESD面积越大，ESD耐用性越大。将比较例与ESD耐用性相似于比较例的实施例的ESD保护元件进行比较，该实施例的ESD保护元件的ESD面积减小到大约为比较例的ESD面积的一半。

Claims

1.一种半导体器件，包括：

半导体衬底，所述半导体衬底的上表面为第一导电类型；

在所述半导体衬底的所述上表面形成的第二导电类型晶体管；

在与所述半导体衬底的所述上表面的所述第二导电类型晶体管绝缘的位置形成的第二导电类型扩散层；

布线；

将焊盘耦合到所述第二导电类型扩散层的第一接触；

将所述第二导电类型扩散层耦合到所述布线的第二接触；以及

将所述布线耦合到所述第二导电类型晶体管的源极和漏极之一的第三接触。

2.根据权利要求1的半导体器件，其中从所述第一接触到所述第二接触的方向是所述第二导电类型晶体管的栅极的宽度方向。

3.根据权利要求1的半导体器件，还包括与所述第二导电类型晶体管并联耦合到所述焊盘的集成电路部分，其中当静电放电电流输入到所述焊盘时，所述第二导电类型晶体管允许所述静电放电电流流过。

4.根据权利要求3的半导体器件，其中所述焊盘为所述集成电路部分的输出焊盘。

5.根据权利要求3的半导体器件，其中所述焊盘为所述集成电路部分的输入焊盘。

6.根据权利要求3的半导体器件，其中所述焊盘为所述集成电路部分的电源焊盘。

7.根据权利要求1的半导体器件，其中多个所述第二导电类型晶体管沿其栅极的纵向方向布局，每相邻的两个所述第二导电类型晶体管组成一对，源极区被形成每一对的这些第二导电类型晶体管共用。

8.根据权利要求7的半导体器件，其中在源极区没有共用的每相邻的两个所述第二导电类型晶体管中，共用所述布线和所述第二导电类型扩散层。

9.根据权利要求8的半导体器件，其中在所述两个第二导电类型晶体管中，共用所述第一和第二接触。

10.根据权利要求7的半导体器件，其中相同的信号加到所述多个第二导电类型晶体管的栅极。

11.根据权利要求1的半导体器件，还包括：

在与所述半导体衬底的所述上表面的所述第二导电类型晶体管和所述第二导电类型扩散层绝缘的位置形成另一个第二导电类型扩散层；

另一个布线；

将焊盘耦合到所述另一个第二导电类型扩散层的第四接触；以及

将所述另一个第二导电类型扩散层耦合到所述另一个布线的第五接触，其中所述第一接触将所述另一个布线耦合到所述第二导电类型扩散层，用于将所述焊盘耦合到所述第二导电类型扩散层。

12.根据权利要求1的半导体器件，其中在所述半导体衬底的所述上表面形成第一导电类型阱，并且在所述第一导电类型阱的上表面形成所述第二导电类型晶体管和所述第二导电类型扩散层。

13.一种半导体器件，包括：

在半导体衬底的上表面形成的第一导电类型区；

在所述第一导电类型区的上表面形成的栅极绝缘层；

在所述栅极绝缘层上提供的栅极电极；

在所述第一导电类型区中直接位于所述栅极电极下面的区域两侧分别形成的第一和第二第二导电类型区；

在所述第一导电类型区中与所述第一和第二第二导电类型区用绝缘层绝缘和隔离的位置形成的第三第二导电类型区；

在所述第一导电类型区上提供的布线层；

在所述第三第二导电类型区上提供的第一和第二接触；以及

在所述第二第二导电类型区上提供的第三接触，其中所述第一和第二接触布局在彼此远离的位置，所述第三第二导电类型区通过所述第一接触耦合到焊盘，并且所述第三第二导电类型区通过所述第二接触、所述布线层和所述第三接触耦合到所述第二第二导电类型区。

14.根据权利要求13的半导体器件，其中从所述第一接触到所述第二接触的方向是所述栅极电极的宽度方向。

15.根据权利要求13的半导体器件，其中多个所述栅极电极沿所述栅极电极的纵向方向布局在所述第一导电类型区上，在所述第一导电类型区中直接位于所述栅极电极下面的区域之间每隔一个区域中形成所述第一第二导电类型区，在没有由直接位于所述栅极电极下面的区域之间的所述区域形成的所述第一第二导电类型区的区域中在接触直接位于所述栅极电极下面的所述区域的区域中形成所述第二第二导电类型区，在所述第二第二导电类型区之间形成所述第三第二导电类型区。

16.根据权利要求13的半导体器件，还包括在所述半导体衬底的所述上表面形成的集成电路部分，其中所述焊盘是所述集成电路部分的输出焊盘。

17.根据权利要求13的半导体器件，还包括在所述半导体衬底的所述上表面形成的集成电路部分，其中所述焊盘是所述集成电路部分的输入焊盘。

18.根据权利要求13的半导体器件，还包括在所述半导体衬底的所述上表面形成的集成电路部分，其中所述焊盘是所述集成电路部分的电源焊盘。

19.一种半导体器件，包括：

焊盘；

电阻；以及

晶体管，其中所述电阻和所述晶体管与所述焊盘串连耦合，所述电阻位于使流过所述电阻的电流的方向是所述晶体管的栅极的宽度方向。

20.根据权利要求19的半导体器件，其中所述电阻是扩散层。

21.根据权利要求20的半导体器件，还包括：

布线；以及

接触，该接触分别耦合在所述晶体管的源极和漏极之一与所述布线之间、所述布线与所述扩散层之间、以及所述扩散层和所述焊盘之间。