CN104900719A - 一种沟槽肖特基二极管终端结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种沟槽肖特基二极管终端结构，包括一N型硅基片，且所述N型硅基片的一侧还设有一N型硅外延层，且所述N型硅外延层内设有若干第一沟槽，且所述第一沟槽的一侧设有一终端环结构,本发明还公开了沟槽肖特基二极管终端结构的制备方法。本发明由于第一沟槽对N型硅外延层的耗尽作用，第一沟槽的N型硅外延层的表面会形成耗尽层，随着反向电压增大，耗尽层会向硅表面深处(横向，纵向)扩展，使相邻沟槽间耗尽层相连，等同于在纵向上的耗尽层显著增加，从而增大了器件的反向耐压能力，同时减小了漏电流，而在器件的边缘部分增加一个终端环，用于改善器件的耐压和可靠性性能。
Description
技术领域
本发明涉及一种二极管终端结构，更确切地说是一种沟槽肖特基二极管终端结构，本发明还涉及一种沟槽肖特基二极管终端结构的制备方法。
背景技术
肖特基二极管以其良好的正向导通特性及快速开关速度在功率器件领域占有一席之地，但是由于其本身制作上采用金属半导体接触，其反向耐压及反向漏电情况不佳。
现有技术工艺条件中，大尺寸沟槽侧壁上的多晶硅形貌不能进行很好的控制，进而影响了其与金属层间的接触，造成了终端环结构特性的不稳定，同时，侧壁多晶硅的条宽过窄，不利于接触孔光刻对位，也会引入工艺不稳定问题。
发明内容
本发明的目的是提供一种沟槽肖特基二极管终端结构，其可以解决现有技术中的器件结构特性及工艺方法不稳定的缺点，本发明还提供了沟槽肖特基二极管终端结构的制备方法。
本发明采用以下技术方案：
一种沟槽肖特基二极管终端结构，包括一N型硅基片，且所述N型硅基片的一侧还设有一N型硅外延层，且所述N型硅外延层内设有若干第一沟槽，且所述第一沟槽的一侧设有一终端环结构。
所述终端环结构包括设于所述N型硅外延层内的一第二沟槽及一第三沟槽，且所述第三沟槽的尺寸大于所述第一沟槽，且第二沟槽与所述第一沟槽的尺寸相同。
还包括一第一氧化物层，其淀积于所述第一沟槽内部、第二沟槽内部、第三沟槽内部及所述第二沟槽与所述第三沟槽之间的所述N型硅外延层上。
还包括一多晶硅层，其淀积于所述的第一沟槽、第二沟槽及所述第三沟槽内部。
还包括一第二氧化物层，其淀积于所述第三沟槽底部的所述第一氧化物层上、所述第三沟槽内部的所述多晶硅层上及所述第二沟槽及所述第三沟槽之间的所述第一氧化物层上。
还包括一第一金属层，其淀积于所述N型硅外延层的外侧及所述第二氧化物层上。
还包括一第二金属层，且所述第二金属层淀积于所述第一金属层的外侧。
所述第一金属层通过以下方法进行热处理：快速热退火工艺下与N型硅外延层形成肖特基接触，退火温度在600℃～800℃之间，时间小于2分钟。
所述第一金属层的材质为钛、钴、镍、银、铂或钛中的任意一种或其组合与氮化钛的复合层。
所述第二金属层为铝层。
一种沟槽肖特基二极管终端结构的制备方法，包括以下步骤：
在N型硅基片上生长N型硅外延层；
在N型硅外延层刻蚀形成若干第一沟槽、一第二沟槽及一第三沟槽；
在N型硅外延层外侧生长一第一氧化物层；
在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅，多晶硅填满第一沟槽、第二沟槽且所述第三沟槽的槽壁淀积多晶硅；
在第一氧化物层、多晶硅层及第三沟槽底部的N型硅外延层外侧淀积一第二氧化物层；
将N型硅外延层表面和多晶硅层表面的第一氧化物层和第二氧化物层去除；
在N型硅外延层、第一氧化物层、多晶硅层和第二氧化物层外侧淀积一第一金属层；
在第一金属层外侧淀积一第二金属层；
将器件边缘的第一金属层和第二金属层去除，使其边缘处于第三沟槽的中央。
还包括：在所述N型硅外延层上淀积一掩蔽层，通过刻蚀未被掩蔽层掩蔽的N型硅外延层形成所述第一沟槽、一第二沟槽及一第三沟槽。
在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅步骤包括：
淀积多晶硅，且第一沟槽和第二沟槽淀积满多晶硅；
多晶硅刻蚀，将所述N型硅外延层表面及所述第三沟槽底部的多晶硅完全刻蚀掉，使得多晶硅填满第一沟槽、第二沟槽及所述第三沟槽的槽壁淀积有多晶硅。
本发明的优点是：由于第一沟槽对N型硅外延层的耗尽作用，第一沟槽的N型硅外延层的表面会形成耗尽层，随着反向电压增大，耗尽层会向硅表面深处(横向，纵向)扩展，使相邻沟槽间耗尽层相连，等同于在纵向上的耗尽层显著增加，从而增大了器件的反向耐压能力，同时减小了漏电流，而在器件的边缘部分增加一个终端环，用于改善器件的耐压和可靠性性能。
附图说明
下面结合实施例和附图对本发明进行详细说明，其中：
图1是本发明的沟槽肖特基二极管终端的结构示意图。
图2至图10是本发明的沟槽肖特基二极管终端中间结构的结构示意图。
图11是本发明的接触孔边缘的位置器件击穿电压的曲线示意图。
具体实施方式
下面结合附图进一步阐述本发明的具体实施方式：
如图1所示，一种沟槽肖特基二极管终端结构，包括一N型硅基片1，且N型硅基片1的一侧还设有一N型硅外延层2，且N型硅外延层1内设有若干第一沟槽21，且第一沟槽21的一侧设有一终端环结构4。
本发明的终端环结构4包括设于N型硅外延层内的一第二沟槽22及一第三沟槽23，且所述第三沟槽的尺寸大于所述第一沟槽21，且第二沟槽22与第一沟槽21的尺寸相同，本实施例中，第一沟槽21与第二沟槽22等间距排列，且第一沟槽21和第二沟槽22为小尺寸沟槽，且第三沟槽23为第三沟槽。
本发明还包括一第一氧化物层51、一多晶硅层52、一第二氧化物层53、一第一金属层54及一第二金属层55，第一氧化物层51淀积于第一沟槽21内部、第二沟槽22内部、第三沟槽23内部及第二沟槽22与第三沟槽23之间的N型硅外延层上。多晶硅层52淀积于的第一沟槽21、第二沟槽22及第三沟槽23内部。第二氧化物层53淀积于第三沟槽23底部的第一氧化物层51上、第三沟槽23内部的多晶硅层52上及第二沟槽22及第三沟槽23之间的第一氧化物层上51。第一金属层54淀积于N型硅外延层2的外侧及第二氧化物层53上。第二金属层55淀积于第一金属层54的外侧。
本发明还公开了一种沟槽肖特基二极管终端结构的制备方法，包括以下步骤：
在N型硅基片上生长N型硅外延层；
在N型硅外延层刻蚀形成若干第一沟槽、一第二沟槽及一第三沟槽；
在N型硅外延层外侧生长一第一氧化物层；
在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅，多晶硅填满第一沟槽、第二沟槽且所述第三沟槽的槽壁淀积多晶硅；
在第一氧化物层、多晶硅层及第三沟槽底部的N型硅外延层外侧淀积一第二氧化物层；
将N型硅外延层表面和多晶硅层表面的第一氧化物层和第二氧化物层去除；
在N型硅外延层、第一氧化物层、多晶硅层和第二氧化物层外侧淀积一第一金属层；
在第一金属层外侧淀积一第二金属层；
将器件边缘的第一金属层和第二金属层去除，使其边缘处于第三沟槽的中央。
还包括：在所述N型硅外延层上淀积一掩蔽层，通过刻蚀未被掩蔽层掩蔽的N型硅外延层形成所述第一沟槽、一第二沟槽及一第三沟槽。
在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅步骤包括：
淀积多晶硅，且第一沟槽和第二沟槽淀积满多晶硅；
多晶硅刻蚀，将所述N型硅外延层表面及所述第三沟槽底部的多晶硅完全刻蚀掉，使得多晶硅填满第一沟槽、第二沟槽及所述第三沟槽的槽壁淀积有多晶硅。
如图2所示，在N型硅基片上生长N型硅外延层，硅基片的电阻率低于0.005Ω/cm2，外延层的厚度和电阻率由器件的击穿电压决定。
如图3所示，在所述N型硅外延层上淀积一掩蔽层56,通过光刻刻蚀形成沟槽的刻蚀窗口；通过刻蚀掩蔽层56和N型硅外延层形成第一沟槽21、一第二沟槽22及一第三沟槽23，得到的第一沟槽和第二沟槽的大小相同，且第三沟槽的宽度大于第一沟槽的宽度。如图4所示，通过刻蚀将掩蔽层去除。
如图5所示，在N型硅外延层外侧生长一第一氧化物层51，作为后续多晶硅与N型硅外延层的隔离层，第一氧化物层的氧化物层厚度与器件反向击穿电压相关。
如图6所示，淀积多晶硅层，且第一沟槽和第二沟槽淀积满多晶硅。多晶硅层为N型掺杂，浓度在1E19/cm3以上，厚度在0.5um以上，保证可以将小尺寸沟槽全部填满，多晶硅淀积的厚度决定了第三沟槽的最小宽度。
如图7所示，多晶硅刻蚀，将N型硅外延层表面的多晶硅完全刻蚀掉，使N型硅外延层表面的第一氧化物层暴露在外，由于沟槽内与N型硅外延层表面的多晶硅厚度差，第一沟槽和第二沟槽仍内被多晶硅填充，第三沟槽的侧壁上仍有多晶硅保留。
如图8所示，在第一氧化物层、多晶硅层及第三沟槽底部的N型硅外延层外侧淀积一第二氧化物层，对器件边缘的表面和多晶硅层表面形成保护。
如图9所示，将N型硅外延层表面和多晶硅层表面的第一氧化物层和第二氧化物层去除；通过接触孔刻蚀将N型硅外延层表面和多晶硅表面的第一氧化物层和第二氧化物层去除，使其可以与后续工艺的金属层接触；器件边缘的第三沟槽内以及其内部相邻的一个沟槽间的氧化物层保留，形成本发明所需要的终端环结构。
如图10所示，在N型硅外延层、第一氧化物层、多晶硅层和第二氧化物层外侧淀积一第一金属层；第一金属层的材料为钛、钴、镍、银、铂或钛中的任意一种或其组合与氮化钛的复合层，在快速热退火工艺下与N型硅外延层形成肖特基接触，退火温度在600℃～800℃之间，时间小于2分钟。
如图1所示，在第一金属层外侧淀积一第二金属层；淀积第二层金属层，第二金属层的材质为铝或其他金属。
刻蚀掉器件边缘的第一金属层和第二金属层，使其边缘在第三沟槽中央；第二层金属与第一层金属接触的部分作为封装电极的阳极，边缘通过第一氧化物层和第二氧化物层与N型硅外延层隔离的部分作为场板，可以改善边缘终端环内的电场分布，提高终端环耐压程度。
将N型硅基片减薄，以减小器件导通状态下的电阻，并在N型硅基片的背面淀积金属层，如银，金或其他低阻抗合金层，作为封装电极的阴极。
本发明的器件结构为沟槽肖特基二极管，肖特基接触由第一金属层与N型硅外延层接触形成。在器件正向工作时，肖特基接触可以在很低的电压下(通常小于0.5V)使器件导通，呈现低阻抗状态；器件反向工作时，由于第一沟槽与N型硅外延层间的电势差，N型硅外延层中靠近第一沟槽的一侧形成一耗尽层，耗尽层能完全将第一沟槽间的N型硅外延层夹断，提高器件耐压性能，降低器件的漏电流。
本发明中第一沟槽和第二沟槽的宽度，由第一氧化物层厚度和多晶硅的填充能力决定；沟槽深度由器件的反向击穿电压决定，由于工艺负载效应的影响，第三沟槽的深度比第一、第二沟槽略深。
本发明的终端环结构将原有第三沟槽相邻的第二沟槽纳入到终端环结构中，使两个沟槽间的N型硅外延层表面不与金属层接触，N型硅外延层中的电场可以延伸到介质层中，根据高斯定律可以知道，介质层中的电场强度远大于N型硅外延层表面的电场，这样便可以改善N型硅外延层中沟槽底部的电场分布。原有结构中第三沟槽侧壁的多晶硅形貌不稳定，且条宽很小在后续的接触孔的光刻对位和刻蚀时会导致侧壁的多晶硅与金属层接触不好，或者接触孔刻蚀将侧壁的多晶硅周围氧化物层刻蚀掉的情况，导致器件特性不稳定，本发明可以对此有很好的改善。
本发明中，接触孔刻蚀边缘在相邻第二沟槽的中央，不存在明显的台阶差，光刻对位的工艺窗口也更大，从而提高器件特性的稳定性。
本发明提高了器件外围终端结构的耐压程度；第三沟槽侧壁的多晶硅形貌在工艺中不稳定，使得其与金属层接触特性也不稳定，本发明结构中侧壁的多晶硅不与金属层接触，降低了工艺不稳定对器件特性的影响。
外围终端环包括：第三沟槽、相邻的内圈的第二沟槽及其之间的N型硅外延层；第一沟槽及第二沟槽为均匀的间距；第一沟槽及第二沟槽被重掺杂的多晶硅填充，终端环的第三沟槽在侧壁上保留有多晶硅；N型硅外延层的硅与沟槽内填充的多晶间有氧化物层进行隔离；终端第三沟槽与内圈相邻第二沟槽间的N型硅外延层的表面有氧化物层保留，使其不与第一第二金属层接触，即接触孔刻蚀边缘在相邻第一沟槽中央；第二金属层在终端环的氧化物层上方形成场板，可以优化终端环内的电场分布；第一金属层与裸露的第一沟槽之间的N型硅外延层接触形成肖特基接触，与第一沟槽内的重掺杂多晶硅形成欧姆接触，第三沟槽侧壁的多晶硅不与金属层接触，降低了其形貌不稳定对器件特性造成的影响；优化第三沟槽与相邻的内圈第二沟槽的间距，可以提高终端环的耐压特性。
如图11所示，其为接触孔边缘的位置对器件击穿电压的影响，其中X＝0时为现有技术方案，接触孔边缘在第三沟槽侧壁处的击穿电压，以此为基准，边缘位置向芯片内部移动为X轴负方向，芯片外部为X轴正方向。X＝-0.93时为本发明实施例的技术方案，可以看到在此位置接触孔边缘位置最优化，可以提升8％的击穿电压。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种沟槽肖特基二极管终端结构，其特征在于，包括一N型硅基片，且所述N型硅基片的一侧设有一N型硅外延层，且所述N型硅外延层内设有若干第一沟槽及一终端环结构。
2.根据权利要求1所述的沟槽肖特基二极管终端结构，其特征在于，所述终端环结构包括设于所述N型硅外延层内的一第二沟槽及一第三沟槽，且所述第三沟槽的尺寸大于所述第一沟槽，且第二沟槽与所述第一沟槽的尺寸相同。
3.根据权利要求1或2所述的沟槽肖特基二极管终端结构，其特征在于，还包括一第一氧化物层，其淀积于所述第一沟槽内部、第二沟槽内部、第三沟槽内部及所述第二沟槽与所述第三沟槽之间的所述N型硅外延层上。
4.根据权利要求3所述的沟槽肖特基二极管终端结构，其特征在于，还包括一多晶硅层，其淀积于所述的第一沟槽、第二沟槽及所述第三沟槽内部。
5.根据权利要求4所述的沟槽肖特基二极管终端结构，其特征在于，还包括一第二氧化物层，其淀积于所述第三沟槽底部的所述第一氧化物层上、所述第三沟槽内部的所述多晶硅层上及所述第二沟槽及所述第三沟槽之间的所述第一氧化物层上。
6.根据权利要求5所述的沟槽肖特基二极管终端结构，其特征在于，还包括一第一金属层，其淀积于所述N型硅外延层的外侧及所述第二氧化物层上。
7.根据权利要求6所述的沟槽肖特基二极管终端结构，其特征在于，还包括一第二金属层，且所述第二金属层淀积于所述第一金属层的外侧。
8.一种沟槽肖特基二极管终端结构的制备方法，其特征在于，包括以下步骤：
在N型硅基片上生长N型硅外延层；
在N型硅外延层刻蚀形成若干第一沟槽、一第二沟槽及一第三沟槽；
在N型硅外延层外侧生长一第一氧化物层；
在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅，多晶硅填满第一沟槽、第二沟槽且所述第三沟槽的槽壁淀积多晶硅；
在第一氧化物层、多晶硅层及第三沟槽底部的N型硅外延层外侧淀积一第二氧化物层；
将N型硅外延层表面和多晶硅层表面的第一氧化物层和第二氧化物层去除；
在N型硅外延层、第一氧化物层、多晶硅层和第二氧化物层外侧淀积一第一金属层；
在第一金属层外侧淀积一第二金属层；
将器件边缘的第一金属层和第二金属层去除，使其边缘处于第三沟槽的中央。
9.根据权利要求9所述的沟槽肖特基二极管终端结构的制备方法，其特征在于，
还包括：在所述N型硅外延层上淀积一掩蔽层，通过刻蚀未被掩蔽层掩蔽的N型硅外延层形成所述第一沟槽、一第二沟槽及一第三沟槽。
10.根据权利要求9所述的沟槽肖特基二极管终端结构的制备方法，其特征在于，在第一沟槽、第二沟槽及第三沟槽内淀积多晶硅步骤包括：
淀积多晶硅，且第一沟槽和第二沟槽淀积满多晶硅；
多晶硅刻蚀，将所述N型硅外延层表面及所述第三沟槽底部的多晶硅完全刻蚀掉，使得多晶硅填满第一沟槽、第二沟槽及所述第三沟槽的槽壁淀积有多晶硅。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105762200A (zh) * | 2016-04-28 | 2016-07-13 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管结构及其制备方法 |
| CN105957884A (zh) * | 2016-06-24 | 2016-09-21 | 上海格瑞宝电子有限公司 | 一种分栅栅极沟槽结构和沟槽肖特基二极管及其制备方法 |
| CN106129126A (zh) * | 2016-08-31 | 2016-11-16 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管及其制备方法 |
| CN106611798A (zh) * | 2015-10-26 | 2017-05-03 | 南京励盛半导体科技有限公司 | 一种n型碳化硅半导体肖特基二极管结构 |
| CN106611776A (zh) * | 2015-10-22 | 2017-05-03 | 南京励盛半导体科技有限公司 | 一种n型碳化硅肖特基二极管结构 |
| CN107195693A (zh) * | 2017-05-12 | 2017-09-22 | 广微集成技术（深圳）有限公司 | 半导体器件及制造方法 |
| CN108807554A (zh) * | 2018-08-03 | 2018-11-13 | 深圳市晶相技术有限公司 | 肖特基二极管及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1620715A (zh) * | 2001-05-22 | 2005-05-25 | 通用半导体公司 | 双掩模沟槽肖特基二极管 |
| US20130313634A1 (en) * | 2012-05-24 | 2013-11-28 | Excelliance Mos Corporation | Power semiconductor device and edge terminal structure thereof |
| CN103887168A (zh) * | 2012-12-19 | 2014-06-25 | 竹懋科技股份有限公司 | 萧特基整流元件的制造方法及形成方法 |
| CN204668314U (zh) * | 2015-05-12 | 2015-09-23 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管终端结构 |
-
2015
- 2015-05-12 CN CN201510238896.1A patent/CN104900719A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1620715A (zh) * | 2001-05-22 | 2005-05-25 | 通用半导体公司 | 双掩模沟槽肖特基二极管 |
| US20130313634A1 (en) * | 2012-05-24 | 2013-11-28 | Excelliance Mos Corporation | Power semiconductor device and edge terminal structure thereof |
| CN103887168A (zh) * | 2012-12-19 | 2014-06-25 | 竹懋科技股份有限公司 | 萧特基整流元件的制造方法及形成方法 |
| CN204668314U (zh) * | 2015-05-12 | 2015-09-23 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管终端结构 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106611776A (zh) * | 2015-10-22 | 2017-05-03 | 南京励盛半导体科技有限公司 | 一种n型碳化硅肖特基二极管结构 |
| CN106611798A (zh) * | 2015-10-26 | 2017-05-03 | 南京励盛半导体科技有限公司 | 一种n型碳化硅半导体肖特基二极管结构 |
| CN105762200A (zh) * | 2016-04-28 | 2016-07-13 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管结构及其制备方法 |
| CN105762200B (zh) * | 2016-04-28 | 2019-04-09 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管结构及其制备方法 |
| CN105957884A (zh) * | 2016-06-24 | 2016-09-21 | 上海格瑞宝电子有限公司 | 一种分栅栅极沟槽结构和沟槽肖特基二极管及其制备方法 |
| CN106129126A (zh) * | 2016-08-31 | 2016-11-16 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管及其制备方法 |
| CN107195693A (zh) * | 2017-05-12 | 2017-09-22 | 广微集成技术（深圳）有限公司 | 半导体器件及制造方法 |
| CN108807554A (zh) * | 2018-08-03 | 2018-11-13 | 深圳市晶相技术有限公司 | 肖特基二极管及其制作方法 |
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