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CN1309079C - 半导体集成电路装置 - Google Patents

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CN1309079C
CN1309079C CNB2004100369012A CN200410036901A CN1309079C CN 1309079 C CN1309079 C CN 1309079C CN B2004100369012 A CNB2004100369012 A CN B2004100369012A CN 200410036901 A CN200410036901 A CN 200410036901A CN 1309079 C CN1309079 C CN 1309079C
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宇佐美志郎
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Abstract

本发明公开了一种半导体集成电路装置。其目的在于：提供一种具备能够抵抗来自外部的浪涌电流、且小型化的静电放电保护电路的半导体集成电路。本发明的半导体集成电路包括：外部连接用端子(1)、静电放电保护电路(2)、输出电路(3)、输出前置缓冲电路(4)、输入缓冲电路(5)、内部电路(41)、电源间静电放电保护电路(6)、及栅极电压控制电路(7)。栅极电压控制电路包括：电容(25)及电阻体(26)。若在外部连接用端子(1)上印加有正的浪涌电流，则N型MIS晶体管(24)的栅极电位也上升。N型MIS晶体管(24)成为通态(ON状态)，提供给外部连接用端子(1)的正电荷被接地线(23)放出。

Description

半导体集成电路装置
技术领域
本发明涉及一种具有静电放电(ESD)保护电路的半导体集成电路装置，特别涉及一种拥有提高输入、输出、输入出电路及内部电路的ESD保护能力的ESD保护电路的半导体集成电路装置。
背景技术
近年来，在半导体集成电路装置的进程中，为了适应细微化及高密度化的技术进步，高集成化正在进一步地发展。伴随着高集成化的发展，半导体集成电路装置因静电放电(以下称为浪涌电流(surge))而带来的破坏变得越来越小。例如，从外部连接用端子侵入的浪涌电流使输入电路、输出电路、输入出电路或内部电路等元件受到破坏，元件性能降低的可能性变大。因此，具备附带在外部连接用端子上，用来保护输入电路、输出电路、输出入电路或内部电路不受浪涌电流的破坏的保护电路变得越来越多。
图9为示出了以往拥有静电放电保护电路的半导体集成电路装置的输出电路及其周围的结构的电路图。如图9所示，以往的半导体集成电路装置包括：外部连接用端子101、静电放电保护电路102、输出电路103、输出前置缓冲电路104、内部电路121及电源间静电放电保护电路122。设置静电放电保护电路102及电源间静电放电保护电路122使其保护输出电路103，不受从外部连接用端子101侵入的浪涌电流的破坏。
静电放电保护电路102设置在外部连接用端子101与输出电路103之间，包括：P型MIS晶体管105、N型MIS晶体管106、电阻体107及电阻体108。并且，P型MIS晶体管105包括：连接在提供电源电压VDD用的电源线119的源极、中间通过电阻体107连接在电源线119的栅极、连接在外部连接用端子101的漏极及连接在电源线119的衬底区域(n阱)。并且，N型MIS晶体管106包括：连接在接地用的接地线120的源极、通过电阻体108连接在接地线120的栅极、连接在外部连接用端子101的漏极及连接在接地线120的衬底区域(p阱)。
输出电路103设置在静电放电保扩电路102与输出前置缓冲电路104之间，包括：P型MIS晶体管111及N型MIS晶体管112。并且，P型MIS晶体管111包括：连接在电源线119的源极、连接在输出前置缓冲电路104中的第1前置缓冲电路115的输出端子的栅极、连接在外部连接用端子101的漏极、及连接在电源线119的衬底区域(n阱)。并且，N型MIS晶体管112包括：连接在接地线120的源极、连接在输出前置缓冲电路104中的第2前置缓冲电路117的输出端子的栅极、连接在外部连接用端子101的漏极、及连接在接地线120的衬底区域(p阱)。
输出前置缓冲电路104为用以放大来自内部电路121的输出信号的电路，设置在内部电路121与输出电路103之间。输出前置缓冲电路104包括：在最后一级具备第1前置缓冲器115的第1前置缓冲电路116及在最后一级具备第2前置缓冲器117的第2前置缓冲电路118。在第1前置缓冲器115上设置有：连接在电源线119的电源电压供给用端子、连接在接地线120的接地端子、连接在输出电路103的P型MIS晶体管111的栅极的输出端子及连接在内部电路121的输入端子。并且，在第2前置缓冲117上设置有：连接在电源线119的电源电压供给用端子、连接在接地线120的接地端子、连接在输出电路103的N型MIS晶体管112的栅极的输出端子及连接在内部电路121的输入端子。并且，在第1前置缓冲电路116及第2前置缓冲电路118上设置有对应于来自内部电路121的输出信号的放大程度的多个前置缓冲器。并且，从第1前置缓冲电路116内的最后一级的第1前置缓冲器115的输出端子、和第2前置缓冲电路118内的最后一级的第2前置缓冲器117的输出端子，输出高低相反或者相同的输出信号。
电源间静电放电保护电路122设置在电源线119及接地线120之间，拥有N型MIS晶体管123。并且，N型MIS晶体管123包括：连接在接地用的接地线120的源极、通过电阻体124连接在接地线120的栅极、连接在电源线119的漏极、及连接在接地线120的衬底区域(p阱)。
根据以上结构的以往的半导体集成电路装置，印加在电源线119及外部连接用端子101之间的浪涌电流由于P型MIS晶体管105的击穿而被吸收，印加在接地线120及外部连接用端子101之间的浪涌电流由于N型MIS晶体管106的击穿被吸收。这样一来，保护了输出电路103，使其不受从外部通过外部连接用端子101侵入的浪涌电流的破坏。
但由于半导体集成电路装置必须对用户保证浪涌电流破坏耐压，因此必须满足ESD试验标准。近年来，以MIL标准为代表的人体带电模型(HBM)试验标准作为ESD试验标准正在成为世界标准，有必要研究更好的试验标准。
图10(a)、图10(b)依次为示出了进行HBM试验标准的ESD试验用的评价电路的电路图，及MIL标准的HBM放电波形标准的波形图。
如图10(a)所示，在评价电路中，在相对于电容C＝100pF的充放电用电容器151相互并列设置的两个电路上(图10(a)所示的左侧的电路及右侧的电路)，配置有电压可变型的充电用电源150及电阻R＝1.5kΩ的放电用电阻体153。并且，具备连接在充放电用电容器151的一个电极的切换开关152。通过该切换开关152，充电用电源150的高电压部和放电用电阻体153交替连接在充放电用电容器151的一个电极上。并且，充放电用电容器151的另一个电极连接在图10(a)所示的左侧电路中的充电用电源150的低电压部，及图10(a)所示的右侧的电路中的放电用电阻体153，并且，在图10(a)所示的右侧的电路中，受检验器件154介于充放电用电容器151的另一个电极与放电用电阻体153之间，进行受检验器件的ESD试验。
在使用该评价电路的ESD试验中，首先，通过切换开关152将充放电用电容器151的一个电极连接在充电用电源150上。这样一来，图10(a)所示的左侧的电路成为闭电路，电荷因充电用电源150被累积在充放电用电容器151上。例如，此时的充电电压为4000V。然后，通过切换开关152，将充放电用电容器151的另一个电极连接在放电用电阻体153。这样一来，图10(b)所示的右侧的电路成为闭电路，累积在充放电用电容器151的电荷经过放电用电阻体153，被印加在为受检验器件154的半导体集成电路装置上。
此时，按照图10(b)所示的HBM放电波形标准进行试验。在图10(b)中，横轴表示应力施加时间，纵轴表示浪涌电流(A)，Tr表示上升时间(ns)，Td表示衰减时间(ns)。
在图9所示的以往的半导体集成电路装置中，通常使用时，将电源电压VDD及接地电压VSS外加在电源线119及接地线120上。而在依照HBM试验标准进行ESD试验时，有在以接地电位VSS为基准的状态下，将正及负的浪涌电流加在外部连接用端子101的时候、及在以电源电压VDD为基准的状态下，将正及负的浪涌电流加在外部连接用端子101的时候。这里，以接地电位VSS为基准的状态是指不固定电源线119的电位使其为不印加电压的状态、且将接地线120固定在接地电压VSS的状态。以电源电压VDD为基准的状态是指将电源线119的电位固定在电源电压VDD、且不固定接地线120的电位使其为不印加电压的状态。
以下，对图10(a)所示的评价电路的右侧的电路进行说明，将充放电用电容器151的两个电极之间的电压加在放电用电阻体153和半导体集成电路装置(受检验器件154)之间。此时，减去放电用电阻体153而得到的电压被印加在输出电路103的外部连接用端子101与输入电路的外部连接用电路上(无图示)。
《专利文献》特开平07-022617号公报
而对图9所示的以往的半导体集成电路装置进行HBM试验标准(VSS接地)的ESD试验时，会产生静电放电保护电路102中的N型MIS晶体管106及输出电路103中的N型MIS晶体管112的耐压下降而被破坏的不良现象。
并且，为了减少LSI的芯片成本，必须要缩小N型MIS晶体管106及N型MIS晶体管112的晶体管尺寸。这也会更容易引起耐压的降低、破坏。
发明内容
本发明的目的在于：为了满足依照HBM试验标准进行的浪涌电流试验，通过研究提高对ESD保护能力的方法，来提供一种具备能够抵抗来自外部的浪涌电流、且更小型化的静电放电保护电路的半导体集成电路装置。
本发明的半导体集成电路装置包括：外部连接用端子、连接在前述外部连接用端子的静电放电保护电路、连接在前述静电放电保护电路的电源线、连接在前述静电放电保护电路的接地线、连接在前述电源线和前述接地线之间且拥有栅极绝缘型元件的电源间静电放电保护电路、连接在前述外部连接用端子的输入缓冲电路、连接在前述外部连接用端子的输出电路、连接在前述输出电路的输出前置缓冲电路、及连接在前述外部连接用端子的内部电路。前述电源间静电放电保护电路具备能够控制前述栅极绝缘型元件的栅极电压的第1栅极电压控制电路。
这样一来，通过栅极电压控制电路能够使栅极绝缘型元件较易变成通态(ON状态)。因此，当正的浪涌电流印加在外部连接用端子时，能够将该浪涌电流通过一路径放出，该路径从静电放电保护电路开始，经由电源线、电源间静电放电保护电路，向着接地线的方向。所以，能够通过该路径、和从静电放电保护电路开始直接向着接地线的路径的两条路径放出浪涌电流。因此，能够放出更多的浪涌电流，防止浪涌电流耐压的下降。
前述栅极绝缘型元件为源极连接在前述接地线、漏极连接在前述电源线的第1N型MIS晶体管，前述第1栅极电压控制电路也可以包括：一端连接在前述电源线且另一端连接在前述第1N型MIS晶体管的栅极的电容、及一端连接在接地线且另一端连接在前述第1N型MIS晶体管的栅极的电阻体。
此时，当正的浪涌电流印加在外部连接用端子时，电源线的电位上升，由前述电容和电阻体所构成的RC电路使栅极电位上升。因此，第1N型MIS晶体管变得较容成为通态(ON状态)。所以，浪涌电流通过静电放电保护电路、电源线、第1N型MIS晶体管被接地线放出。
前述栅极绝缘型元件为源极连接在前述接地线、漏极连接在前述电源线的第1N型MIS晶体管，前述第1栅极电压控制电路也可以包括：输出连接在前述第1NMIS晶体管的前述栅极且拥有奇数个反相器的第1反相器部、一端连接在前述电源线且另一端连接在前述第1反相器部的输入的电阻体、及一端连接在前述接地线且另一端连接在前述第1反相器部的输入的电容。
此时，若在外部连接用端子上印加有正的浪涌电流，则由前述电容和电阻体构成的RC电路，使第1反相部的输入的电位与接地线的电位相同。因此，低信号被输入反相部，高信号被反相部输出。所以，第1N型MIS晶体管更早成为通态(ON状态)。
前述栅极绝缘型元件为源极连接在前述接地线、漏极连接在前述电源线的第1N型MIS晶体管，前述第1栅极电压控制电路也可以包括：输出连接在前述第1N型MIS晶体管的前述栅极且拥有偶数个反相器的第1反相器部、一端连接在前述接地线且另一端连接在前述第1反相器部的输入的电阻体、及一端连接在前述电源线且另一端连接在前述第1反相器部的输入的电容。
此时，若在外部连接用端子上印加有正的浪涌电流，则第1反相器部的输入的电位上升到与电源线相同的电位。因此，高信号被输入反相器部，高信号被反相器部输出。所以，第1N型MIS晶体管更早成为通态(ON状态)。
前述栅极绝缘型元件为源极连接在前述接地线、漏极连接在前述电源线的第1N型MIS晶体管，前述第1栅极电压控制电路也可以包括：输出连接在前述第1N型MIS晶体管的栅极的第1施密特触发电路、一端连接在前述电源线且另一端连接在前述第1施密特触发电路的输入的电阻体、及一端连接在前述接地线且另一端连接在前述第1施密特触发电路的输入的电容。
此时，若第1N型MIS晶体管一旦成为通态(ON状态)，由于施密特触发电路的滞后特性，能够推迟转换成闭态(OFF状态)的时机，能够将通态(ON状态)保持更长的时间。
前述电源间静电放电保护电路也可以还包括：源极连接在前述电源线且漏极连接在前述接地线的第1P型MIS晶体管、及能够控制前述第1P型MIS晶体管的栅极电压的第2栅极电压控制电路。
此时，通过第2栅极电压控制电路能够使第1P型MIS晶体管较易变成通态(ON状态)。因此，当在外部连接用端子上印加有负的浪涌电流时，该浪涌电流能够通过一路径放出，该路径从静电放电保护电路开始，通过接地线、电源间静电放电保护电路，向着电源线的方向。因此，能够通过该路径和从静电放电保护电路开始直接向着电源线方向的路径的两条路径放出浪涌电流。因此能够放出更多的浪涌电流，能够防止浪涌电流耐压的下降。
前述第2栅极电压控制电路也可以还包括：一端连接在前述电源线且另一端连接在前述第1P型MIS晶体管的栅极的电阻体、及一端连接在前述接地线且另一端连接在前述第1P型MIS晶体管的栅极的电容。
此时，当在外部连接用端子印加有负的浪涌电流时，地线的电位下降，则栅极电位的电位也下降。因此，第1P型MIS晶体管变得较易成为通态(ON状态)。所以，浪涌电流通过静电放电保护电路、接地线、第1P型MIS晶体管，最后由电源线放出。
前述第2栅极电压控制电路也可以还包括：输出连接在前述第1P型MIS晶体管的栅极且拥有奇数个的反相器的第2反相器部、一端连接在前述电源线且另一端连接在前述第2反相器部的输入的电容、及一端连接在前述接地线且另一端连接在前述第2反相器部的输入的电阻体。
此时，若在外部连接用端子印加有负的浪涌电流，则由前述电容和电阻体构成的RC电路使第2反相器部的输入的电位变得比接地线高。因此，高信号被输入反相器部，低信号被反相器部输出。所以，第1P型MIS晶体管更早成为通态(ON状态)。
前述第2栅极电压控制电路也可以包括：输出连接在前述第1P型MIS晶体管的栅极且拥有偶数个反相器的第2反相器部、一端连接在前述接地线且另一端连接在前述第2反相器部的输入的电容、及一端连接在前述电源线且另一端连接在前述第2反相器部的输入的电阻体。
此时，若在外部连接用端子上印加有负的浪涌电流，则第2反相器部的输入的电位下降到与接地线相同的电位。因此，低信号被输入第2反相器部，低信号被第2反相器部输出。所以，第1P型MIS晶体管更早成为通态(ON状态)。
前述第2栅极电压控制电路也可以包括：输出连接在前述第1P型MIS晶体管的栅极的第2施密特触发电路、一端连接在前述电源线且另一端连接在前述第2施密特触发电路的输入的电容、及一端连接在前述接地线且另一端连接在前述第2施密特触发电路的输入的电阻体。
此时，当在外部连接用端子上印加有负的浪涌电流时，接地线的电位下降，输入到施密特触发电路的浪涌电流成为更平稳的波形被输出。因此，一旦第1P型MIS晶体管变成通态(ON状态)，就能够推迟转换为闭态(OFF状态)的时机，能够将通态(ON状态)保持更长的时间。
前述半导体集成电路装置也可以还包括：连接在前述外部连接用端子的输入缓冲电路。
前述半导体集成电路装置也可以还包括：连接在前述外部连接用端子的输出电路、及连接在前述输出电路的输出前置缓冲电路。
前述输出前置缓冲电路包括：在最后一级拥有连接在前述电源线的第1前置缓冲器的第1前置缓冲电路、及在最后一级拥有连接在前述电源线的第2前置缓冲器的第2前置缓冲电路。前述输出电路也可以包括：源极连接在前述电源线、漏极连接在前述外部连接用端子、栅极连接在前述第1前置缓冲器的输出端子、且n型衬底区域连接在前述电源线的第2P型MIS晶体管；及源极连接在前述接地线、漏极连接在前述外部连接用端子、栅极连接前述第2前置缓冲器的输出端子、且p型衬底区域连接在前述接地线的第2N型MIS晶体管。
前述半导体集成电路装置也可以还包括：连接在前述外部连接用端子的内部电路。
前述静电放电保护电路也可以还包括：源极连接在前述电源线、漏极连接在前述外部连接用端子、且n型衬底区域连接在前述电源线的第3P型MIS晶体管；及源极连接在前述接地线、漏极连接在前述外部连接用端子、且p型衬底区域连接在前述接地线的第3N型MIS晶体管。
前述半导体集成电路装置也可以还包括：介于前述第3P型MIS晶体管的栅极和前述电源线之间的电阻体、及介于前述第3N型MIS晶体管的栅极和前述接地线之间的电阻体。
前述静电放电保护电路也可以还包括：一端连接在前述电源线且另一端连接在前述外部连接用端子的第1PN二极管、及一端连接在前述接地线且另一端连接在前述外部连接用端子的第2PN二极管。
(发明的效果)
根据本发明的半导体集成电路装置，通过ESD试验将电荷印加在外部连接用端子时，能够通过控制栅极电位使电源间静电放电保护电路的晶体管为通态(ON状态)。这样一来，由于能够确保流入更多电流的放电路径，因此能够防止浪涌电流耐压的下降。
附图的简单说明
图1为示出了在第1实施例中拥有静电放电保扩电路的半导体集成电路装置的结构的电路图。
图2为示出了在第2实施例的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
图3为示出了在第3实施例的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
图4为示出了在第4实施例的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
图5为示出了在第5实施例的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
图6为示出了在第6实施例的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
图7为示出了在第7实施例中具备静电放电保护电路的半导体集成电路装置的结构的电路图。
图8为示出了在第8实施例中具备静电放电保护电路的半导体集成电路装置的结构的电路图。
图9为示出了以往的具备静电放电保护电路的半导体集成电路装置的输出电路及其周围的结构的电路图。
图10(a)、图10(b)依次为示出了进行HBM试验标准的ESD试验用的评价电路的电路图、及MIL标准的HBM放电波形规定的波形图。
符号的说明
1-外部连接用端子；2-静电放电保护电路；3-输出电路；
4-输出前置缓冲电路；5-输入缓冲电路；
6-电源间静电放电保护电路；7-栅极电压控制电路；
8-P型MIS晶体管；9-N型MIS晶体管；10、11-电阻体；
12-寄生顺向二极管、寄生逆向二极管；
13-寄生逆向二极管、寄生顺向二极管；
14-P型MIS晶体管；15-N型MIS晶体管；
16-寄生逆向二极管、寄生顺向二极管；
17-寄生逆向二极管、寄生顺向二极管；
18-前置缓冲器；19-前置缓冲电路；20-前置缓冲器；
21-前置缓冲电路；22-电源线；23-地线；
24-N型MIS晶体管；25-电容；26-电阻体；27-反相器；
28-施密特触发电路；30-P型MIS晶体管；31-栅极电压控制电路；
32-电阻体；33-电容；34-反相器；35-施密特触发电路；
36、37-PN二极管；41-内部电路；
42、43、44、45-反相器；
具体实施方式
-研究-
本案发明者们研究出了在图9所示的以往的半导体集成电路装置中，引起N型MIS晶体管106及N型MIS晶体管112的损坏及耐压下降的原因，其原因如下所述。
在使电源线119为不印加电压的状态，将接地线120固定在接地电压VSS的状态下，将正电荷印加在外部连接用端子101时的浪涌电流的放电路径分为以下的两种类型。第一种路径：依次通过外部连接用端子101、寄生顺向二极管109(P型MIS晶体管105的漏极区域与衬底区域之间的pn结部分)、寄生顺向二极管113(P型MIS晶体管111的漏区域和衬底区域之间的pn结)、电源线119、电源间静电放电保护电路122的N型MIS晶体管123、接地线120的路径。第二种路径：依次通过外部连接用端子101、静电放电保护电路102的N型MIS晶体管106、输出电路103的N型MIS晶体管112、及接地线120的路径。
此时，电源线119为通过寄生二极管109、113与外部连接用端子101相连接的状态。此时，若使外部连接用端子101的电位为Vpad、寄生二极管109、113的内部电压的合计为Vbiv，则电源线119的电位变成Vpad-Vbiv。
此时的外部连接用端子101的电位Vpad取决于N型MIS晶体管106及N型MIS晶体管112的快速返回特性。由于电源线119的电位下降了寄生二极管的内部电压Vbiv的部分成为Vpad-Vbiv，因此变得难以到达电源间静电放电保护电路122的击穿电压。所以，电源间静电放电保护电路122内的N型MIS晶体管123一直保持闭状态(OFF状态)，难以变成通态(ON状态)。
因此，在外部连接用端子101印加有正电荷时，前述第1种路径变得难以导通，变得会更多地选择第2种路径。也就是说，仅变成了通过外部连接用端子101、静电放电保护电路102的N型MIS晶体管106、输出电路103的N型MIS晶体管112及接地线120的路径，降低了耐压。
(第1实施例)
以下参照附图，对本发明的第1实施例加以说明。图1为示出了在第1实施例中具备静电放电保护电路的半导体集成电路装置的结构的电路图。另外，图1示出了半导体集成电路中的输出入部及其周围部的结构。
如图1所示，本实施例的半导体集成电路装置包括：外部连接用端子1、静电放电保护电路2、输出电路3、输出前置缓冲电路4、输入缓冲电路5、内部电路41及电源间静电放电保护电路6。设置静电放电保护电路2及电源间静电放电保护电路6是为了保护输出电路3、内部电路和输入缓冲电路5，使其不受从外部连接用端子1侵入的浪涌电流的破坏。本实施例的特征在于：在电源间静电放电保护电路6内设置栅极电压控制电路7。通过设置栅极电压控制电路7，能够控制ESD试验时的电源间静电放电保护电路6中的N型MIS晶体管24的栅极电压。
静电放电保护电路2设置在外部连接用端子1及输出电路3之间，包括：P型MIS晶体管8、N型MIS晶体管9、电阻体10及电阻体11。并且，P型MIS晶体管8包括：连接在提供电源电压VDD用的电源线22的源极、通过电阻体10连接在电源线22的栅极、连接在外部连接用端子1的漏极及连接在电源线22的衬底区域(n阱)。并且，N型MIS晶体管9包括：连接在接地用的接地线23的源极、通过电阻体11连接在接地线23的栅极、连接在外部连接用端子1的漏极及连接在接地线23的衬底区域(p阱)。
输出电路3设置在静电放电保护电路2和输出前置缓冲电路4之间，包括：P型MIS晶体管14及N型MIS晶体管15。并且，P型MIS晶体管14包括：连接在电源线22的源极、连接在输出前置缓冲电路4的前置缓冲器18的输出端子的栅极、连接在外部连接用端子1的漏极及连接在电源线22的衬底区域(n阱)。并且，N型MIS晶体管15包括：连接在接地线23的源极、连接在输出前置缓冲电路4的前置缓冲器20的输出端子的栅极、连接在外部连接用端子1的漏极及连接在接地线23的衬底区域(p阱)。
输出前置缓冲电路4为用来放大来自内部电路41的输出信号的电路，设置在内部电路41与输出电路3之间。输出前置缓冲电路4包括：在最后一级具备前置缓冲器18的前置缓冲电路19、及在最后一级具备前置缓冲器20的前置缓冲电路21。在前置缓冲器18上设置有连接在电源线22的电源电压提供用端子、连接在接地线23的接地端子、连接在输出电路3的P型MIS晶体管14的栅极的输出端子、及连接在内部电路41的输入端子。并且，在前置缓冲器20上设置有连接在电源线22的电源电压提供用端子、连接在接地线23的接地端子、连接在输出电路3的N型MIS晶体管15的栅极的输出端子、及连接在内部电路41的输入端子。另外，在前置缓冲电路19及前置缓冲电路21上设置有与来自内部电路41的输出信号的放大程度相对应的多个前置缓冲器。并且，从位于前置缓冲电路19内的最后一级的前置缓冲器18的输出端子、和位于前置缓冲电路21内的最后一级的前置缓冲器20的输出端子，输出高低相反或者相同的输出信号。
输入缓冲电路5的输入部连接在外部连接用端子1上，输出部连接在内部电路41和其它的内部电路上(无图示)。
电源间静电放电保护电路6设置在电源线22与接地线23之间，包括：N型MIS晶体管24及栅极电压控制电路7。并且，N型MIS晶体管24包括：连接在接地用的接地线23的源极、连接在提供电源电压VDD用的电源线22的漏极、连接在栅极电压控制电路7的输出端子的栅极、及连接在接地线23的衬底区域(p阱)。
栅极电压控制电路7设置在电源线22与接地线23之间，具备电容25及电阻体26。并且，电容25的一端连接在提供电源电压VDD用的电源线22，另一端连接在N型MIS晶体管24的栅极。并且，电阻体26的一端连接在提供接地电压VSS用的接地线23，另一端连接在N型MIS晶体管24的栅极。另外，这里用电容器(capacitor)作为电容25。但是，本发明也可以用布线电容、栅极电容、结电容等作为电容25。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体。
以下，再次参照图10(a)、10(b)，对以上所述的半导体集成电路装置的ESD检验时的工作情形加以说明。
首先，将本实施例的半导体集成电路装置作为图10(a)的受检验器件154设置在评价电路中。此时，使图1所示的半导体集成电路装置的电源线22为不印加电压的状态，且将接地线23固定在电压VSS上。其次，通过操作切换开关152，利用充电用电源150使电荷累积在充放电用电容器151上。然后，通过切换开关152使充放电用电容器151的一个电极连接在放电用电阻体153上。这样一来，正电荷被印加在图1所示的外部连接用端子1上。
此时，在从外部连接用端子1到电源线22的路径中，位于P型MIS晶体管8的漏区域和衬底区域(n阱)之间的pn结变成了寄生顺向二极管12，位于P型MIS晶体管14的漏区域和衬底区域(n阱)之间的pn结变成了寄生顺向二极管16。而在从外部连接用端子1到接地线23的路径中，位于N型MIS晶体管9的漏区域和衬底区域(p阱)之间的pn结变成了寄生逆向二极管13，位于N型MIS晶体管15的漏区域和衬底区域(p阱)之间的pn结变成了寄生逆向二极管17。
被印加在外部连接用端子1的正浪涌电流通过寄生顺向二极管12、16，流入电源线22，使电源线22的电位上升。在本实施例中，电容25被连接在电源线22与N型MIS晶体管24的栅极之间。并且，电阻体26被设置在接地线23与N型MIS晶体管24之间。因此，若电源线22的电位上升，则由电容25和电阻体26构成的RC电路使N型MIS晶体管24的栅极电位也上升。所以，N型MIS晶体管24变得较易成为通态(ON状态)。N型MIS晶体管24一变成通态(ON状态)，提供给外部连接用端子1的正电荷就被接地线23放电。此时，N型MIS晶体管24的寄生双极型晶体管也有助于放电。
当仅用以上所述的路径不能将浪涌电流放出时，一旦到达N型MIS晶体管9及N型MIS晶体管15的击穿电压，N型MIS晶体管9及N型MIS晶体管15就变成通态(ON状态)。因此，浪涌电流依次通过外部连接用端子1、N型MIS晶体管9、N型MIS晶体管15及接地线23。
如以上所述，本实施例能够使浪涌电流的放电路径为两条。因此，能够放出更多的浪涌电流，能够防止浪涌电流耐压的下降。
(第2实施例)
以下，参照附图，对本发明的第2实施例加以说明。另外，在本实施例中，由于半导体集成电路装置中的电源间静电放电保护电路以外的结构与第1实施例相同，因此省略对其的说明。图2为示出了第2实施例中的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
如图2所示，本实施例的电源间静电放电保护电路6设置在电源线22与接地线23之间，包括：N型MIS晶体管24及栅极电压控制电路7。并且，N型MIS晶体管24包括：连接在接地用的接地线23的源极、连接在提供电源电压VDD用的电源线22的漏极、及连接在栅极电压控制电路7的输出端子的栅极。
栅极电压控制电路7设置在电源线22与接地线23之间，包括：电容25、电阻体26及反相器27。电阻体26的一端连接在提供电源电压VDD用的电源线22，另一端连接在反相器27的输入端子。并且，电容25的一端连接在提供接地电压VSS用的接地线23，另一端连接在反相器27的输入端子。反相器27的输出端子连接在N型MIS晶体管24的栅极。这里，用电容器作为电容25。但是，本发明也可以用布线电容、栅极电容、结电容等作为电容25。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体。
其次，再次参照图10(a)、图10(b)，对以上所述的半导体集成电路装置的ESD试验时的工作情形加以说明。这里，由于半导体集成电路装置中的电源间静电放电保护电路6以外的结构与图1相同，因此也需要再次参照图1。
首先，将本实施例的半导体集成电路装置作为图10(a)的受检验器件154设置在评价电路上。此时，使图1所示的半导体集成电路装置的电源线22为不印加电压的状态，且将接地线23固定在电压VSS上。其次，通过操作切换开关152，利用充电用电源150使电荷累积在充放电用电容器151上。然后，通过切换开关152使充放电用电容器151的一个电极连接在放电用电阻体153上。这样一来，正电荷被印加在图1所示的外部连接用端子1上。
此时，在从外部连接用端子1到电源线22的路径中，位于P型MIS晶体管8的漏区域和衬底区域(n阱)之间的pn结变成了寄生顺向二极管12，位于P型MIS晶体管14的漏区域和衬底区域(n阱)之间的pn结变成了寄生顺向二极管16。而在从外部连接用端子1到接地线23的路径中，位于N型MIS晶体管9的漏区域和衬底区域(p阱)之间的pn结变成了寄生逆向二极管13，位于N型MIS晶体管15的漏区域和衬底区域(p阱)之间的pn结变成了寄生逆向二极管17。
被印加在外部连接用端子1的正电荷通过寄生顺向二极管12、16，流入电源线22，使电源线22的电位上升。在本实施例中，如图2所示，电阻体26及反相器27连接在电源线22与N型MIS晶体管24的栅极之间。通过设置电阻体26，使反相器27的输入部的电位下降到比电源线22低的电位。因此，低信号被输入反相器27，拥有电源线22的电位的高信号被反相器27输出。所以，电源间静电放电保护电路内的N型MIS晶体管24更早成为通态(ON状态)。此时，由于低信号一到达反相器27，高信号就马上被输出，因此能够更早使N型MIS晶体管24成为通态(ON状态)。N型MIS晶体管24一成为通态(ON状态)，提供给外部连接用端子1的正电荷就被接地线23放电。N型MIS晶体管24的寄生双极型晶体管也有助于该放电。另外，通过将电容25设置在反相器27的输入部与接地线23之间，防止了在通常工作状态时N型MIS晶体管24变成通态(ON状态)的现象。
当只用以上所述的路径不能放出浪涌电流时，一到达图1所示的N型MIS晶体管9及N型MIS晶体管15的击穿电压，N型MIS晶体管9及N型MIS晶体管15就变为通态(ON状态)。因此，浪涌电流依次通过外部连接用端子1、N型MIS晶体管9、N型MIS晶体管15及接地线23。
如以上所述，本实施例能够使浪涌电流的放电路径为两条。因此，能够放出更多的浪涌电流，能够防止浪涌电流耐压的下降。
另外，在本实施例中对反相器27为一个时的情况加以了说明。本实施例也能够设置复数个(奇数个)反相器。并且，也能够设置偶数个反相器，在这种情况下，交换前述结构中的电阻体26和电容25的位置就行。象这样设置复数个反相器时，能够使N型MIS晶体管24更早为通态(ON状态)。
(第3实施例)
以下，参照附图对第3实施例加以说明。另外，在本实施例中，由于半导体集成电路装置中的电源间静电放电保护电路以外的结构与第1实施例相同，因此省略对其的说明。图3为示出了第3实施例中的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
如图3所示，本实施例的电源间静电放电保护电路6设置在电源线22与接地线23之间，包括：N型MIS晶体管24及栅极电压控制电路7。并且，N型MIS晶体管24包括：连接在提供接地电压VSS用的接地线23的源极、连接在提供电源电压VDD用的电源线22的漏极、及连接在栅极电压控制电路7的输出端子的栅极。
栅极电压控制电路7设置在电源线22与接地线23之间，包括：电容25、电阻体26及施密特触发电路28。并且，电容25的一端连接在提供电源电压VDD用的电源线22，另一端连接在施密特触发电路28的输入端子。并且，电阻体26的一端连接在提供接地电压VSS用的接地线23，另一端连接在施密特触发电路28的输入端子。施密特触发电路28的输出端子连接在N型MIS晶体管24的栅极。此时，也可以用布线电容、栅极电容、结电容等作为电容25。也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体26。
在施密特触发电路28中，串联着反相器42、43、44，且连接着反馈反相器43的输出用的反相器45。反相器43和反相器45构成门闩电路。该结构为施密特触发电路28的结构的一个例子。本发明也可以使用拥有此结构以外的滞后特性的电路。
其次，再次参照图10(a)、图10(b)，对以上所述的半导体集成电路装置的ESD试验时的工作情形加以说明。这里，由于半导体集成电路装置中的电源间静电放电保护电路6以外的结构与图1相同，因此也需要再次参照图1。
首先，将本实施例的半导体集成电路装置作为图10(a)的受检验器件154设置在评价电路上。此时，使图1所示的半导体集成电路装置的电源线22为不印加电压的状态，且将接地线23固定在电压VSS上。其次，通过操作切换开关152，利用充电用电源150使电荷累积在充放电用电容器151上。然后，通过切换开关152使充放电用电容器151的一个电极连接在放电用电阻体153上。这样一来，正电荷被印加在图1所示的外部连接用端子1上。
此时，在从外部连接用端子1到电源线22的路径中，位于P型MIS晶体管8的漏区域和衬底区域(n阱)之间的pn结变成了寄生顺向二极管12，位于P型MIS晶体管14的漏区域和衬底区域(n阱)之间的pn结变成了寄生顺向二极管16。而在从外部连接用端子1到接地线23的路径中，位于N型MIS晶体管9的漏区域和衬底区域(p阱)之间的pn结变成了寄生逆向二极管13，位于N型MIS晶体管15的漏区域和衬底区域(p阱)之间的pn结变成了寄生逆向二极管17。
被印加在外部连接用端子1的正浪涌电流通过寄生顺向二极管12、16，流入电源线22，使电源线22的电位上升。在本实施例中，如图3所示，电阻体26及施密特触发电路28被连接在电源线22与N型MIS晶体管24的栅极之间。由于施密特触发电路28具有滞后特性，因此N型MIS晶体管24一旦变成通态(ON状态)，就能够推迟转换成闭态(OFF状态)的时机。所以，在NMIS晶体管24中，能够保持更长时间的通态(ON状态)。
并且，通过设置施密特触发电路28，能够使电阻体26的电阻值较小。因此，在通常工作状态时，能够保持在电源间静电放电保护电路6中所消耗的电流较少。
(第4实施例)
以下，参照附图对第4实施例加以说明。另外，在本实施例中，由于半导体集成电路装置中的电源间静电放电保护电路以外的结构与第1实施例相同，因此省略对其的说明。图4为示出了第4实施例中的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
如图4所示，本实施例的电源间静电放电保护电路6设置在电源线22与接地线23之间，包括：N型MIS晶体管24、P型MIS晶体管30及栅极电压控制电路7、31。并且，N型MIS晶体管24包括：连接在提供接地电压VSS用的接地线23的源极、连接在提供电源电压VDD用的电源线22的漏极、及连接在栅极电压控制电路7的输出端子的栅极。P型MIS晶体管30包括：连接在提供接地电压VSS用的接地线23的漏极、连接在提供电源电压VDD用的电源线22的源极、及连接在栅极电压控制电路31的输出端子的栅极。
栅极电压控制电路7设置在电源线22与接地线23之间，包括：电容25及电阻体26。并且，电容25的一端连接在提供电源电压VDD用的电源线22，另一端连接在栅极电压控制电路7的输出端子。并且，电阻体26的一端连接在提供接地电压VSS用的接地线23，另一端连接在栅极电压控制电路7的输出端子。除了电容器以外，也可以用布线电容、栅极电容、结电容等作为电容25。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体26。
栅极电压控制电路31设置在电源线22与地线23之间，包括：电容33及电阻体32。并且，电阻体32的一端连接在提供电源电压VDD用的电源线22，另一端连接在栅极电压控制电路31的输出端子。并且，电容33的一端连接在提供接地电压VSS用的接地线23，另一端连接在栅极电压控制电路31的输出端子。除了电容器以外，也可以用布线电容、栅极电容、结电容等作为电容33。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体32。
其次，再次参照图10(a)、图10(b)，对以上所述的半导体集成电路装置的ESD试验时的工作情形加以说明。这里，由于半导体集成电路装置中的电源间静电放电保护电路6以外的结构与图1相同，因此也需要再次参照图1。
ESD试验除了如第1～第3实施例所述，在使电源线22为不印加电压的状态、且将地线23固定在电压VSS的状态下进行的时候以外，也有在该状态的相反的状态下进行的时候。也就是说，也有使电源线22固定在电压VDD的状态、且使接地线23为不印加电压的状态的时候。本实施例的半导体集成电路装置能够对应该两种情况。以下加以详细说明。
首先，将本实施例的半导体集成电路装置作为图10(a)的受检验器件154设置在评价电路上。此时，使图1所示的半导体集成电路装置的电源线22为不印加电压的状态，且将接地线23固定在电压VSS上。其次，通过操作切换开关152，利用充电用电源150使电荷累积在充放电用电容器151上。然后，通过切换开关152使充放电用电容器151的一个电极连接在放电用电阻体153上。这样一来，正电荷被印加在图1所示的外部连接用端子1上。此时，通过进行与第1实施例相同的工作，能够放出浪涌电流。
其次，在使图1所示的半导体集成电路的接地线23为不印加电压的状态，且将电源线22固定在电压VDD的状态下，将负电荷印加在外部连接用端子1上。
此时，在从外部连接用端子1到接地线23的路径中，位于N型MIS晶体管9的漏区域和衬底区域(p阱)之间的pn结变成了寄生顺向二极管13，位于N型MIS晶体管15的漏区域和衬底区域(p阱)之间的pn结变成了寄生顺向二极管17。而在从外部连接用端子1到电源线22的路径中，位于P型MIS晶体管8的漏区域和衬底区域(n阱)之间的pn结变成了寄生逆向二极管12，位于P型MIS晶体管14的漏区域和衬底区域(n阱)之间的pn结变成了寄生逆向二极管16。
被印加在外部连接用端子1的负电荷通过寄生顺向二极管13、17，流入接地线23，使接地线23的电位下降。在本实施例中，如图4所示，电容33被连接在接地线23与P型MIS晶体管30的栅极之间。并且，电阻体32被设置在电源线22与P型MIS晶体管30之间。因此，接地线23的电位下降的同时，P型MIS晶体管30的栅极电位也下降。所以，P型MIS晶体管30变得较易成为通态(ON状态)。P型MIS晶体管30一变成通态(ON状态)，提供给外部连接用端子1的负电荷就被电源线22放电。此时，P型MIS晶体管30的寄生双极型晶体管也有助于放电。
当使用以上所述的路径不能放出浪涌电流时，接地线23的电位下降，若到达P型MIS晶体管8及P型MIS晶体管14的击穿电压，P型MIS晶体管8及P型MIS晶体管14就成为通态(ON状态)。因此，浪涌电流依次通过外部连接用端子1、静电放电保护电路2的P型MIS晶体管8、输出电路3的P型MIS晶体管14、及电源线22。
如上所述，本实施例不管在外部连接用端子上印加正电荷还是负电荷，都能够使浪涌电流的放电路径为两条。因此，能够放出更多的浪涌电流，能够防止浪涌电流耐压的降低。
(第5实施例)
以下，参照附图对本发明的第5实施例加以说明。另外，在本实施例中，由于半导体集成电路装置中的电源间静电放电保护电路以外的结构与第1实施例相同，因此省略对其的说明。图5为示出了第5实施例中的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
如图5所示，本实施例的电源间静电放电保护电路6设置在电源线22与接地线23之间，包括：N型MIS晶体管24、P型MIS晶体管30及栅极电压控制电路7、31。并且，N型MIS晶体管24包括：连接在提供接地电压VSS用的接地线23的源极、连接在提供电源电压VDD用的电源线22的漏极、及连接在栅极电压控制电路7的输出端子的栅极。P型MIS晶体管30包括：连接在提供接地电压VSS用的接地线23的漏极、连接在提供电源电压VDD用的电源线22的源极、及连接在栅极电压控制电路31的输出端子的栅极。
栅极电压控制电路7设置在电源线22与接地线23之间，包括：电容25、电阻体26及反相器27。并且，电阻体26的一端连接在提供电源电压VDD用的电源线22，另一端连接在反相器27的输入端子。
并且，电容25的一端连接在提供接地电压VSS用的接地线23，另一端连接在反相器27的输入端子。反相器27的输出端子连接在N型MIS晶体管24的栅极。除了电容器以外，也可以用布线电容、栅极电容、结电容等作为电容25。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体26。
栅极电压控制电路31设置在电源线22与接地线23之间，包括：电阻体32、电容33及反相器34。并且，电容33的一端连接在提供电源电压VDD用的电源线22，另一端连接在反相器34的输入端子。并且，电阻体32的一端连接在提供接地电压VSS用的接地线23，另一端连接在反相器34的输入端子。反相器34的输出端子连接在P型MIS晶体管30的栅极。除了电容器以外，也可以用布线电容、栅极电容、结电容等作为电容33。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体32。
其次，再次参照图10(a)、图10(b)，对以上所述的半导体集成电路装置的ESD试验时的工作情形加以说明。这里，由于半导体集成电路装置中的电源间静电放电保护电路6以外的结构与图1相同，因此也需要再次参照图1。
本实施例的半导体集成电路装置与第4实施例一样，除了在使电源线22为不印加电压的状态、且将接地线23固定在电压VSS的状态下进行的时候以外，也能够对应使电源线22固定在电压VDD的状态、且使接地线23为不印加电压的状态时进行ESD的情况。以下进行具体的说明。
首先，将本实施例的半导体集成电路装置作为图10(a)的受检验器件154设置在评价电路上。此时，使图1所示的半导体集成电路装置的电源线22为不印加电压的状态，且将接地线23固定在电压VSS上。其次，通过操作切换开关152，利用充电用电源150使电荷累积在充放电用电容器151上。然后，通过切换开关152使充放电用电容器151的一个电极连接在放电用电阻体153上。这样一来，正电荷被印加在图1所示的外部连接用端子1上。此时，通过进行与第2实施例相同的工作，能够放出浪涌电流。
其次，在使图1所示的半导体集成电路的接地线23为不印加电压的状态，且将电源线22固定在电压VSS的状态下，将负电荷印加在外部连接用端子1上。
此时，在从外部连接用端子1到接地线23的路径中，位于N型MIS晶体管9的漏区域和衬底区域(p阱)之间的pn结变成了寄生顺向二极管13，位于N型MIS晶体管15的漏区域和衬底区域(p阱)之间的pn结变成了寄生顺向二极管17。而在从外部连接用端子1到电源线22的路径中，位于P型MIS晶体管8的漏区域和衬底区域(n阱)之间的pn结变成了寄生逆向二极管12，位于P型MIS晶体管14的漏区域和衬底区域(p阱)之间的pn结变成了寄生逆向二极管16。
被印加在外部连接用端子1的负电荷通过寄生顺向二极管13、17，流入接地线23，使接地线23的电位下降。在本实施例中，如图5所示，电阻体32及反相器34被连接在接地线23与P型MIS晶体管30的栅极之间。由于设置电阻体32，使反相器34的输入部的电位上升到比接地线23的电位更高的电位。这样一来，高信号被输入到反相器34，具有接地线电位的低信号被反相器34输出。所以，P型MIS晶体管30变得较易成为通态(ON状态)。P型MIS晶体管30一变成通态(ON状态)，提供给外部连接用端子1的负电荷就被电源线22放出。此时，P型MIS晶体管30的寄生双极型晶体管也有助于放电。
当使用以上所述的路径不能放出浪涌电流时，接地线23的电位下降，一降到P型MIS晶体管8及P型MIS晶体管14的击穿电压，P型MIS晶体管8及P型MIS晶体管14就成为通态(ON状态)。因此，浪涌电流依次通过外部连接用端子1、静电放电保护电路2的PMIS晶体管8、输出电路3的P型MIS晶体管14、及电源线22。
如上所述，本实施例不管在外部连接用端子上施加正电荷还是负电荷，都能够使浪涌电流的放电路径为两条。因此，能够放出更多的浪涌电流，能够防止浪涌电流耐压的降低。
(第6实施例)
以下，参照附图对本发明的第6实施例加以说明。另外，在本实施例中，由于半导体集成电路装置中的电源间静电放电保护电路以外的结构与第1实施例相同，因此省略对其的说明。图6为示出了第6实施例中的半导体集成电路装置中的电源间静电放电保护电路的结构的电路图。
如图6所示，本实施例的电源间静电放电保护电路6设置在电源线22与接地线23之间，包括：N型MIS晶体管24、P型MIS晶体管30及栅极电压控制电路7、31。并且，N型MIS晶体管24包括：连接在提供接地电压VSS用的接地线23的源极、连接在提供电源电压VDD用的电源线22的漏极、及连接在栅极电压控制电路7的输出端子的栅极。P型MIS晶体管30包括：连接在接地用的接地线23的漏极、连接在提供电源电压VDD用的电源线22的源极、及连接在栅极电压控制电路31的输出端子的栅极。
栅极电压控制电路7设置在电源线22与接地线23之间，包括：电容25、电阻体26及施密特触发电路28。并且，电阻体26的一端连接在提供电源电压VDD用的电源线22，另一端连接在施密特触发电路28的输入端子。并且，电容25的一端连接在提供接地电压VSS用的接地线23，另一端连接在施密特触发电路28的输入端子。施密特触发电路28的输出端子连接在N型MIS晶体管24的栅极。除了电容器以外，也可以用布线电容、栅极电容、结电容等作为电容25。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体26。
栅极电压控制电路31设置在电源线22与接地线23之间，包括：电阻体32、电容33及施密特触发电路35。并且，电容33的一端连接在提供电源电压VDD用的电源线22，另一端连接在施密特触发电路35的输入端子。并且，电阻体32的一端连接在提供接地电压VSS用的接地线23，另一端连接在施密特触发电路35的输入端子。除了电容器以外，也可以用布线电容、栅极电容、结电容等作为电容33。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体32。
其次，再次参照图10(a)、图10(b)，对以上所述的半导体集成电路装置的ESD试验时的工作情形加以说明。这里，由于半导体集成电路装置中的电源间静电放电保护电路6以外的结构与图1相同，因此也需要再次参照图1。
本实施例的半导体集成电路装置与第4、5实施例一样，除了在使电源线22为不印加电压的状态、且将接地线23固定在电压VSS的状态下进行的时候以外，也能够对应使电源线22固定在电压VDD的状态、且使接地线23为不印加电压的状态时进行ESD的情况。以下进行具体的说明。
首先，将本实施例的半导体集成电路装置作为图10(a)的受检验器件154设置在评价电路上。此时，使图1所示的半导体集成电路装置的电源线22为不印加电压的状态，且将接地线23固定在电压VSS上。其次，通过操作切换开关152，利用充电用电源150使电荷累积在充放电用电容器151上。然后，通过切换开关152使充放电用电容器151的一个电极连接在放电用电阻体153上。这样一来，正电荷被印加在图1所示的外部连接用端子1上。此时，通过进行与第3实施例相同的工作，能够放出浪涌电流。
其次，在使图1所示的半导体集成电路的接地线23为不印加电压的状态，且将电源线22固定在电压VSS的状态下，将负电荷印加在外部连接用端子1上。
此时，在从外部连接用端子1到接地线23的路径中，位于N型MIS晶体管9的漏区域和衬底区域(p阱)之间的pn结变成了寄生顺向二极管13，位于N型MIS晶体管15的漏区域和衬底区域(p阱)之间的pn结变成了寄生顺向二极管17。而在从外部连接用端子1到电源线22的路径中，位于P型MIS晶体管8的漏区域和衬底区域(n阱)之间的pn结变成了寄生逆向二极管12，位于P型MIS晶体管14的漏区域和衬底区域(p阱)之间的pn结变成了寄生逆向二极管16。
被印加在外部连接用端子1的负电荷通过寄生顺向二极管13、17，流入接地线23，使接地线23的电位下降。在本实施例中，如图6所示，电阻体32及施密特触发电路35被连接在接地线23与P型MIS晶体管30的栅极之间。施密特触发电路35具有滞后特性，被输出的浪涌电流的波形变得比输入时的浪涌电流的波形平稳。因此，P型MIS晶体管30一旦成为通态(ON状态)，就能够推迟转换为闭态(OFF状态)的时机。所以，在P型MIS晶体管30中，能够将通态(ON状态)保持更长的时间。
并且，通过设置施密特触发电路35，能够使电阻体32的电阻值较小。因此，在通常工作情况下，能够保持使电源间静电放电保护电路6中所消耗的电流较少。
(第7实施例)
以下参照附图对第7实施例加以说明。图7为示出了第7实施例中具有静电放电保护电路的半导体集成电路装置的结构的电路图。另外，本实施例不对第1～第6实施例所述的输入出电路加以说明，对输入电路加以说明。
如图7所示，本实施例的半导体集成电路装置包括：外部连接用端子1、静电放电保护电路2、内部电路41、及电源间静电放电保护电路6。设置静电放电保护电路2和电源间静电放电保护电路6是为了保护内部电路41，使其不受从外部连接用端子1侵入的浪涌电流的破坏。在电源间静电放电保护电路6设置有栅极电压控制电路7。通过设置栅极电压控制电路7，能够控制在ESD试验时电源间静电放电保护电路6中的N型MIS晶体管24的栅极电压。
静电放电保护电路2设置在外部连接用端子1与内部电路41之间，包括：P型MIS晶体管8及N型MIS晶体管9。并且，P型MIS晶体管8包括：连接在提供电源电压VDD用的电源线22的源极、连接在电源线22的栅极、连接在外部连接用端子1的漏极、及连接在电源线22的衬底区域(n阱)。并且，N型MIS晶体管9包括：连接在提供接地电压VSS用的接地线23的源极、连接在接地线23的栅极、连接在外部连接用端子1的漏极、及连接在接地线23的衬底区域(p阱)。
电源间静电放电保护电路6设置在电源线22与接地线23之间，包括：N型MIS晶体管24、及栅极电压控制电路7。并且，N型MIS晶体管24包括：连接在提供接地电压VSS用的接地线23的源极、连接在提供电源电压VDD用的电源线22的漏极、及连接在栅极电压控制电路7的输出端子的栅极。
栅极电压控制电路7设置在电源线22与接地线23之间，包括：电容25、及电阻体26。并且，电容25的一端连接在提供电源电压VDD用的电源线22，另一端连接在栅极电压控制电路7的输出端子。并且，电阻体26的一端连接在提供接地电压VSS用的接地线23，另一端连接在栅极电压控制电路7的输出端子。这里，用电容器作为电容25。本发明也可以用布线电容、栅极电容、结电容等作为电容25。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体。
其次，再次参照图10(a)、图10(b)，对以上所述的半导体集成电路装置的ESD试验时的工作情形加以说明。
首先，将本实施例的半导体集成电路装置作为图10(a)的受检验器件154设置在评价电路上。此时，使图7所示的半导体集成电路装置的电源线22为不印加电压的状态，且将接地线23固定在电压VSS上。其次，通过操作切换开关152，利用充电用电源150使电荷累积在充放电用电容器151上。然后，通过切换开关152使充放电用电容器151的一个电极连接在放电用电阻体153上。这样一来，正电荷被印加在图7所示的外部连接用端子1上。
此时，在从外部连接用端子1到电源线22的路径中，位于P型MIS晶体管8的漏区域和衬底区域(n阱)之间的pn结变成了寄生顺向二极管12，而在从外部连接用端子1到接地线23的路径中，位于N型MIS晶体管9的漏区域和衬底区域(p阱)之间的pn结变成了寄生逆向二极管13。
被印加在外部连接用端子1的正电荷通过寄生顺向二极管12，流入电源线22，使电源线22的电位上升。在本实施例中，电容25被连接在电源线22与N型MIS晶体管24的栅极之间。并且，电阻体26被设置在接地线23与N型MIS晶体管24之间。
这样一来，电源线22的电位上升的同时，N型MIS晶体管24的栅极电位也上升。所以，N型MIS晶体管24变得较易成为通态(ON状态)。N型MIS晶体管24一成为通态(ON状态)，提供给外部连接用端子1的正电荷就被接地线23放出。此时，N型MIS晶体管24的寄生双极型晶体管也有助于放电。
以往，在外部连接用端子上的正浪涌电流，流入静电放电保护电路中N型MIS晶体管的反方向的寄生二极管，被接地线23放出。但近年来，由于晶体管尺寸缩小了，因此有可能会破坏N型MIS晶体管。而本发明能够通过电源间静电放电保护电路6的N型MIS晶体管24，在接地线23放出浪涌电流。因此，变得能够放出更多的浪涌电流，能够防止浪涌电流耐压的下降。
另外，本实施例对在输入电路中设置具有与第1实施例相同的结构的栅极电压控制电路7的情况加以了说明。但是，本发明能够设置具有与第2～第6实施例相同的结构的电路，作为栅极电压控制电路7。无论在哪种情况下，都能够获得可防止浪涌电流耐压的下降的效果。
(第8实施例)
以下，参照附图对第8实施例加以说明。图8为示出了在第8实施例中具有静电放电保护电路的半导体集成电路装置的结构的电路图。
如图8所示，本实施例的半导体集成电路装置与第7实施例一样，具备栅极电压控制电路7。并且，与第7实施例的不同之处在于：在静电放电保护电路2中不是设置P型MIS晶体管8及N型MIS晶体管9(图7所示)，而是设置PN二极管36、37。以下，对各个电路的结构加以详细的说明。
如图8所示，本实施例的半导体集成电路装置包括：外部连接用端子1、静电放电保护电路2、内部电路41、及电源间静电放电保护电路6。设置静电放电保护电路2及电源间静电放电保护电路6是为了保护内部电路41，使其不受从外部连接用端子1侵入的浪涌电流的破坏。
静电放电保护电路2设置在外部连接用端子1与内部电路41之间，具备PN二极管36、37。并且，PN二极管36包括：连接在提供电源电压VDD用的电源线22的阴极、及连接在外部连接用端子1的阳极。并且，PN二极管37包括：连接在提供接地电压VSS用的接地线23的阳极、及连接在外部连接用端子1的阴极。
电源间静电放电保护电路6设置在电源线22与接地线23之间，包括：N型MIS晶体管24、及栅极电压控制电路7。并且，N型MIS晶体管24包括：连接在提供接地电压VSS用的接地线23的源极、连接在提供电源电压VDD用的电源线22的漏极、及连接在栅极电压控制电路7的输出端子的栅极。
栅极电压控制电路7设置在电源线22与接地线23之间，包括：电容25及电阻体26。并且，电容25的一端连接在提供电源电压VDD用的电源线22，另一端连接在栅极电压控制电路7的输出端子。并且，电阻体26的一端连接在提供接地电压VSS用的接地线23，另一端连接在栅极电压控制电路7的输出端子。这里，用电容器作为电容25。本发明也可以用布线电容、栅极电容、结电容等作为电容25。并且，也可以用布线电阻、栅极电阻、晶体管电阻等作为电阻体。
其次，再次参照图10(a)、图10(b)，对以上所述的半导体集成电路装置的ESD试验时的工作情形加以说明。
首先，将本实施例的半导体集成电路装置作为图10(a)的受检验器件154设置在评价电路上。此时，使图8所示的半导体集成电路装置的电源线22为不印加电压的状态，且将接地线23固定在电压VSS上。其次，通过操作切换开关152，利用充电用电源150使电荷累积在充放电用电容器151上。然后，通过切换开关152使充放电用电容器151的一个电极连接在放电用电阻体153上。这样一来，正电荷被印加在图8所示的外部连接用端子1上。
此时，在从外部连接用端子1到电源线22的路径中，PN二极管36变成顺向二极管。而在从外部连接用端子1到接地线23的路径中，PN二极管37变成逆向二极管。
被印加在外部连接用端子1的正电荷通过PN二极管36，流入电源线22，使电源线22的电位上升。在本实施例中，将电容25连接在电源线22与N型MIS晶体管24的栅极之间。并且，将电阻体26设置在接地线23与N型MIS晶体管24之间。
这样一来，电源线22的电位上升的同时，N型MIS晶体管24的栅极电位也上升。所以，N型MIS晶体管24变得较易成为通态(ON状态)。N型MIS晶体管24一成为通态(ON状态)，提供给外部连接用端子1的正电荷就被地线23放出。此时，N型MIS晶体管24的寄生双极型晶体管也有助于放电。
以往，在外部连接用端子上的正浪涌电流，流入静电放电保护电路中N型MIS晶体管的反方向的寄生二极管，被接地线23放出。但近年来，由于晶体管尺寸缩小了，因此有可能会破坏N型MIS晶体管。而本发明能够通过电源间静电放电保护电路6的N型MIS晶体管24，在接地线23放出浪涌电流。因此，变得能够放出更多的浪涌电流，能够防止浪涌电流耐压的下降。
另外，本实施例对在输入电路中设置具有与第1实施例相同的结构的栅极电压控制电路7的情况加以了说明。但是，本发明能够设置具有与第2～第6实施例相同的结构的电路，作为栅极电压控制电路7。无论在哪种情况下，都能够获得可防止浪涌电流耐压的下降的效果。
(其它实施例)
另外，在前述实施例所述的静电放电保护电路2～电源间静电放电保护电路6的设置是举例说明。本发明也可以将各个电路设置在芯片上的任意位置。
(产业上的利用可能性)
本发明的半导体集成电路装置适用于保护输入、输出、输入出电路及内部电路用的保护电路，由于能够抵抗来自外部的浪涌电流、且能够细微化，因此在产业上的利用可能性较高。

Claims (14)

1、一种半导体集成电路装置，其特征在于：
包括：外部连接用端子、
连接在前述外部连接用端子的静电放电保护电路、
连接在前述静电放电保护电路的电源线、
连接在前述静电放电保护电路的接地线、
连接在前述电源线和前述接地线之间且拥有栅极绝缘型元件的电源间静电放电保护电路、
连接在前述外部连接用端子的输入缓冲电路、
连接在前述外部连接用端子的输出电路、
连接在前述输出电路的输出前置缓冲电路、
及连接在前述外部连接用端子的内部电路；
前述电源间静电放电保护电路具备能够控制前述栅极绝缘型元件的栅极电压的第1栅极电压控制电路。
2、根据权利要求第1项所述的半导体集成电路装置，其特征在于：
前述栅极绝缘型元件为源极连接在前述接地线、漏极连接在前述电源线的第1N型MIS晶体管；
前述第1栅极电压控制电路包括：一端连接在前述电源线且另一端连接在前述第1N型MIS晶体管的栅极的电容、及一端连接在接地线且另一端连接在前述第1N型MIS晶体管的栅极的电阻体。
3、根据权利要求第1项所述的半导体集成电路装置，其特征在于：
前述栅极绝缘型元件为源极连接在前述接地线、漏极连接在前述电源线的第1N型MIS晶体管；
前述第1栅极电压控制电路包括：输出连接在前述第1N型MIS晶体管的栅极且拥有奇数个反相器的第1反相器部、一端连接在前述电源线且另一端连接在前述第1反相器部的输入的电阻体、及一端连接在前述接地线且另一端连接在前述第1反相器部的输入的电容。
4、根据权利要求第1项所述的半导体集成电路装置，其特征在于：
前述栅极绝缘型元件为源极连接在前述接地线、漏极连接在前述电源线的第1N型MIS晶体管；
前述第1栅极电压控制电路包括：输出连接在前述第1N型MIS晶体管的栅极且拥有偶数个反相器的第1反相器部、一端连接在前述接地线且另一端连接在前述第1反相器部的输入的电阻体、及一端连接在前述电源线且另一端连接在前述第1反相器部的输入的电容。
5、根据权利要求第1项所述的半导体集成电路装置，其特征在于：
前述栅极绝缘型元件为源极连接在前述接地线、漏极连接在前述电源线的第1N型MIS晶体管；
前述第1栅极电压控制电路包括：输出连接在前述第1NMIS晶体管的栅极的第1施密特触发电路、一端连接在前述电源线且另一端连接在前述第1施密特触发电路的输入的电阻体、及一端连接在前述接地线且另一端连接在前述第1施密特触发电路的输入的电容。
6、根据权利要求第1项所述的半导体集成电路装置，其特征在于：
前述电源间静电放电保护电路还包括：源极连接在前述电源线且漏极连接在前述接地线的第1P型MIS晶体管；
及能够控制前述第1P型MIS晶体管的栅极电压的第2栅极电压控制电路。
7、根据权利要求第6项所述的半导体集成电路装置，其特征在于：
前述第2栅极电压控制电路还包括：一端连接在前述电源线且另一端连接在前述第1P型MIS晶体管的栅极的电阻体；
及一端连接在前述接地线且另一端连接在前述第1P型MIS晶体管的栅极的电容。
8、根据权利要求第6项所述的半导体集成电路装置，其特征在于：
前述第2栅极电压控制电路包括：输出连接在前述第1PMIS晶体管的栅极且拥有奇数个反相器的第2反相器部、一端连接在前述电源线且另一端连接在前述第2反相器部的输入的电容、及一端连接在前述接地线且另一端连接在前述第2反相器部的输入的电阻体。
9、根据权利要求第6项所述的半导体集成电路装置，其特征在于：
前述第2栅极电压控制电路包括：输出连接在前述第1P型MIS晶体管的栅极且拥有偶数个反相器的第2反相器部、一端连接在前述接地线且另一端连接在前述第2反相器部的输入的电容、及一端连接在前述电源线且另一端连接在前述第2反相器部的输入的电阻体。
10、根据权利要求第6项所述的半导体集成电路装置，其特征在于：
前述第2栅极电压控制电路包括：输出连接在前述第1P型MIS晶体管的栅极的第2施密特触发电路、一端连接在前述电源线且另一端连接在前述第2施密特触发电路的输入的电容、及一端连接在前述接地线且另一端连接在前述第2施密特触发电路的输入的电阻体。
11、根据权利要求第1项所述的半导体集成电路装置，其特征在于：
前述输出前置缓冲电路包括：在最后一级拥有连接在前述电源线的第1前置缓冲器的第1前置缓冲电路、及在最后一级拥有连接在前述电源线的第2前置缓冲器的第2前置缓冲电路；
前述输出电路包括：源极连接在前述电源线、漏极连接在前述外部连接用端子、栅极连接在前述第1前置缓冲器的输出端子、且n型衬底区域连接在前述电源线的第2P型MIS晶体管；及源极连接在前述接地线、漏极连接在前述外部连接用端子、栅极连接前述第2前置缓冲器的输出端子、且p型衬底区域连接在前述接地线的第2N型MIS晶体管。
12、根据权利要求第1项所述的半导体集成电路装置，其特征在于：
前述静电放电保护电路包括：源极连接在前述电源线、漏极连接在前述外部连接用端子、且n型衬底区域连接在前述电源线的第3P型MIS晶体管；及源极连接在前述接地线、漏极连接在前述外部连接用端子、且p型衬底区域连接在前述接地线的第3N型MIS晶体管。
13、根据权利要求第12项所述的半导体集成电路装置，其特征在于：
还包括：设置在前述第3P型MIS晶体管的栅极与前述电源线之间的电阻体、设置在前述第3N型MIS晶体管的栅极与前述接地线之间的电阻体。
14、根据权利要求第1项所述的半导体集成电路装置，其特征在于：
前述静电放电保护电路包括：一端连接在前述电源线且另一端连接在前述外部连接用端子的第1PN二极管、及一端连接在前述接地线且另一端连接在前述外部连接用端子的第2PN二极管。
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