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CN1691327A - 半导体器件 - Google Patents

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CN1691327A
CN1691327A CNA2005100647385A CN200510064738A CN1691327A CN 1691327 A CN1691327 A CN 1691327A CN A2005100647385 A CNA2005100647385 A CN A2005100647385A CN 200510064738 A CN200510064738 A CN 200510064738A CN 1691327 A CN1691327 A CN 1691327A
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semiconductor chip
schottky barrier
barrier diode
electrically connected
lead
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宇野友彰
白石正树
松浦伸悌
长泽俊夫
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Renesas Electronics Corp
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Renesas Technology Corp
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Abstract

本发明提供一种非绝缘DC－DC转换器，该转换器具有用于高端开关的功率MOSFET和用于低端开关的功率MOSFET。在该非绝缘DC－DC转换器中，用于高端开关的功率MOSFET、用于低端开关的功率MOSFET、分别控制这些功率MOSFET的操作的驱动电路、和与用于低端开关的功率MOSFET并联连接的肖特基势垒二极管，分别形成在不同的半导体芯片中。这四个半导体芯片存储在一个管壳中。这些半导体芯片安装在同一芯片焊盘上方。布置这些半导体芯片使得它们彼此接近。

Description

半导体器件
相关申请的交叉引用
本申请要求于2004年4月19日提交的日本专利申请No.2004-123153的优先权，据此将其内容通过参考引入本申请。
技术领域
本发明涉及一种半导体器件技术，并且特别地涉及一种在应用于具有电源电路的半导体器件时有效的技术。
背景技术
DC-DC转换器广泛用作电源电路的一个例子，该DC-DC转换器具有这样一种配置，其中用于高端开关的功率MOSFET(金属氧化物半导体场效应晶体管)和用于低端开关的功率MOSFET串联连接。用于高端开关的功率MOSFET具有用于控制DC-DC转换器的开关功能。用于低端开关的功率MOSFET具有用于同步和整流的开关功能。在这两个功率MOSFET彼此同步的同时，通过使这两个功率MOSFET交替地导通/截止，执行电源电压的转换。
与此同时，作为当前的DC-DC转换器，有一种已知的DC-DC转换器，其中肖特基势垒二极管与用于低端开关的功率MOSFET并联地电连接到该转换器的输出。也就是说，正向电压Vf比用于低端开关的功率MOSFET的寄生(体)二极管的正向电压低的肖特基势垒二极管与用于低端开关的功率MOSFET并联连接。在DC-DC转换器的无电流时间期间(对应于其中用于高端和低端开关的功率MOSFET都截止的时期)流过的电流被换向至肖特基势垒二极管，以因此降低二极管传导损耗和由于使反向恢复时间(trr)加快引起的二极管恢复损耗，由此降低在DC-DC转换器的无电流时间期间产生的损耗，以提高其电压转换效率。在由本发明人论述的DC-DC转换器中，用于高端开关的功率MOSFET、用于低端开关的功率MOSFET、用于控制那些功率MOSFET的操作的控制IC(集成电路)、及肖特基势垒二极管分别形成在分立半导体芯片中，并且相应的半导体芯片被封装在单独的管壳中。
例如，在专利文献1(日本未审专利公开No.2002-217416)中已经对该DC-DC转换器进行了描述，其公开了一种用于通过水平功率MOSFET形成高端开关并通过垂直功率MOSFET形成低端开关的技术。
例如，在专利文献2(日本未审专利公开No.2001-25239)中已经公开了一种技术，用于利用电阻器和电容器来降低噪声，该噪声给其中将控制电路、驱动电路和功率MOSFET做到一个芯片上的DC-DC转换器造成了问题。
发明内容
与此同时，本发明人发现如上所述的这种结构，即用于高端开关的功率MOSFET、用于低端开关的功率MOSFET、控制IC及肖特基势垒二极管分别形成在分立半导体芯片中，并且相应的半导体芯片被封装在单独的管壳中，该结构具有下列问题。
也就是说，分别设置管壳的上述结构伴随着一些问题，即在无电流时间期间负载电流至肖特基势垒二极管的换向被削弱，这是由用于电连接肖特基势垒二极管的阴极和DC-DC转换器的输出的布线电感以及用于电连接肖特基势垒二极管的阳极和接地布线的布线电感引起的，所以尽管连接了正向电压比寄生二极管的正向电压低的肖特基势垒二极管，但就降低二极管传导损耗和降低由于使反向恢复时间加快引起的二极管恢复损耗而言，不能获得足够的效果。
问题起因于，当由于布线电感而引起在无电流时间期间流过肖特基势垒二极管的负载电流变小并且负载电流甚至流入用于低端开关的功率MOSFET的体二极管时，DC-DC转换器的输出端上的电位通过体二极管的正向电压降低到负电位，并且电连接到功率MOSFET的控制IC的输出也变为负电位，所以在控制IC内寄生npn双极晶体管被导通，因此增加了控制IC的电流消耗。此外，问题起因于这样一种故障的发生，即当其增加的状态继续并且控制IC的CMOS(互补式MOS)反相器的p沟道MOSFET的源极电极(BOOT)端和DC-DC转换器的输出之间的电位变得低于指定的电位值时，DC-DC转换器的保护电路功能自动工作以停止用于高端开关的功率MOSFET的操作。除上述之外，问题还起因于当多个DC-DC转换器电连接到像CPU等的负载电路以构造包含多个DC-DC转换器的整个系统时，在肖特基势垒二极管连接到分开管壳中的单个DC-DC转换器时，整个系统的小型化受到影响。
本发明的目的在于提供一种能够提高半导体器件的电源转换效率的技术。
由本说明书和附图的描述，本发明的上述及其他目的和新颖特征将变得显而易见。
将本申请中公开的发明的一个代表性发明的概要简要阐明如下：
本发明提供一种半导体器件，该器件包括第一电源端子，用于供给第一电位；至少一个第二电源端子，用于供给低于第一电位的第二电位；第一和第二场效应晶体管，串联连接在该第一和第二电源端子之间；控制电路，电连接到该第一和第二场效应晶体管的输入，并控制该第一和第二场效应晶体管的操作；和输出布线部分，连接到连接该第一和第二场效应晶体管的布线，其中在该输出布线部分和该第二电源端子之间设置肖特基势垒二极管，该肖特基势垒二极管与该第二场效应晶体管并联连接，该第一场效应晶体管、该第二场效应晶体管、该控制电路和该肖特基势垒二极管分别形成在分立半导体芯片中，并且单独的半导体芯片封装在一个密封体中。
将本申请中公开的发明的该代表性发明所获得的有益效果简要阐明如下：
该第一场效应晶体管、该第二场效应晶体管、该控制电路和该肖特基势垒二极管分别形成在分立半导体芯片中，并且该分立半导体芯片封装在一个密封体中。从而，能缩短电连接该肖特基势垒二极管的阳极和该输出布线部分的布线部分、及电连接该肖特基势垒二极管的阴极和该第二电源端子的布线部分的长度。此外，能降低该布线部分的电感。因此，有可能降低无电流时间期间的二极管传导损耗和二极管恢复损耗，并提高半导体器件的电压转换效率。
附图说明
图1是表示根据本发明第一实施例的半导体器件的一个例子的电路图；
图2是说明图1所示半导体器件的控制电路的一个例子的电路图；
图3是用于描述图1所示半导体器件操作中的定时图的一个例子的示图；
图4是用于描述对本发明人所论述的半导体器件进行封装的配置例子的示图；
图5是用于描述半导体器件的电路的示图；
图6是用于描述形成有控制芯片的半导体芯片的寄生操作的示图；
图7是表示寄生在图4所示的半导体器件上的电感分量的等效电路；
图8是用于描述半导体器件的电路操作的示图；
图9是用于描述图8的电路操作中的器件部分的示图；
图10是用于描述根据本发明第一实施例的半导体器件的配置例子的示图；
图11是表示图10所示的半导体器件的主表面侧的整个平面图；
图12是表示图11所示的半导体器件的侧视图；
图13是说明图11所示半导体器件的背表面侧的整个平面图；
图14是表示图11所示半导体器件的外观的透视图；
图15是表示从图11所示半导体器件的管壳内部看到的管壳的主表面侧的整个平面图；
图16是沿图15的Y1-Y1线所取的横截面图；
图17是沿图15的X1-X1线所取的横截面图；
图18是表示第一半导体芯片的主表面侧的整个平面图，该第一半导体芯片构成图11所示的半导体器件的一部分；
图19是沿图18的X2-X2线所取的横截面图；
图20是表示图18所示的第一半导体芯片的局部横截面图；
图21是沿图18的Y2-Y2线所取的横截面图；
图22是说明第三半导体芯片的局部横截面图，该第三半导体芯片构成图11所示的半导体器件的一部分；
图23是描绘第四半导体芯片的局部横截面图，该第四半导体芯片构成图11所示的半导体器件的一部分；
图24是表示图11所示半导体器件的封装状态的一个例子的平面图；
图25是说明图24所示的半导体器件的侧视图；
图26是表示包含图11所示半导体器件的电路系统配置的一个例子的电路图；
图27是描绘图11所示半导体器件的组装工序的流程图；
图28是局部平面图，表示对在图11所示半导体器件的组装工序中采用的引线框的每个单位面积的主表面侧进行说明的一个例子；
图29是说明图28所示引线框的每个单位面积的背表面侧的平面图；
图30是表示在图11所示半导体器件的组装工序中采用的引线框的每个单位面积的平面图；
图31是描绘根据本发明第二实施例的半导体器件的配置例子的平面图；
图32是平面图，表示对除去图31所示半导体器件的金属布线板的半导体器件进行说明的配置例子；
图33是沿图31的Y3-Y3线所取的横截面图；
图34是沿图31的X3-X3线所取的横截面图；
图35是表示根据本发明第三实施例的半导体器件的顶表面的平面图；
图36是沿图35的Y4-Y4线所取的横截面图；
图37是沿图35的X4-X4线所取的横截面图；
图38是表示根据本发明第四实施例的半导体器件的横截面图；
图39是表示对图38的变型进行说明的半导体器件的横截面图；
图40是说明根据本发明第五实施例的半导体器件的配置例子的平面图；
图41是沿图40的X5-X5线所取的横截面图；
图42是表示根据本发明第六实施例的半导体器件的配置例子的平面图；
图43是说明除去图42中所示金属布线板和焊接线的半导体器件的配置例子的平面图；
图44是沿图42的Y6-Y6线所取的横截面图；
图45是沿图42的X6-X6线所取的横截面图；
图46是用来阐明根据本发明第七实施例的半导体器件的配置例子的示图；
图47是用来描述在图46中所示半导体器件配置中第三半导体芯片的寄生器件的工作状态的示图；
图48是用来描述在图46中所示半导体器件配置中第三半导体芯片的该寄生器件的工作状态的示图；
图49是表示根据本发明第七实施例的半导体器件的配置例子的平面图；
图50是沿图49的Y7-Y7线所取的横截面图；
图51是表示根据本发明第八实施例的半导体器件的配置例子的平面图；
图52是沿图51的Y8-Y8线所取的横截面图；
图53是表示根据本发明第九实施例的半导体器件的配置例子的平面图；和
图54是沿图53的Y9-Y9线所取的横截面图。
具体实施方式
为了方便理解下列优选实施例，将通过把它们分成多个部分或多个实施例来描述。但是，除非另有特别的说明，否则它们彼此不是无关的。其一个部分或一个实施例是对一些或所有其他部分或其他实施例的修改、细节和补充说明。
当对下列实施例中的元件数目等(包含件数、数值、数量、范围等)进行参照时，其数目不限于特定数目，并且除非另有特别的说明和原则上明确限于特定数目，否则可以大于或小于或等于特定数目。同样不必说，在下列实施例中使用的部件(包含元件或要素步骤等)不总是必需的，除非另有特别的说明和认为是原则上明确必需的。类似地，当对下列实施例中的元件等的形状、位置关系等进行参照时，它们将包含基本上相似或类似于它们的形状等的那些元件，除非另有特别的说明和认为是原则上明确如此的。这些可类似地应用于上述数值和范围。在用于描述实施例的所有附图中，每个具有相同功能的那些元件分别给予相同的标号，并且因此将省略对它们的重复描述。在实施例中，用场效应晶体管作为典型表示的MOSFET(金属氧化物半导体场效应晶体管)缩写为“MOS”，p沟道型MISFET缩写为“pMIS”以及n沟道型MISFET缩写为“nMIS”。以下将基于附图详细地描述本发明的实施例。
第一优选实施例
根据第一实施例的半导体器件是一种非绝缘DC-DC转换器，该转换器用在例如像台式个人计算机、笔记本式个人计算机、服务器或游戏机等的电子设备的电源电路中。图1表示非绝缘DC-DC转换器1的电路图的一个例子。该非绝缘DC-DC转换器1包括控制电路2、驱动电路(第一和第二控制电路)3a和3b、功率MOS(第一和第二场效应晶体管)Q1和Q2、肖特基势垒二极管(第一二极管)D1、线圈L1和电容器C1等。
控制电路2是一个供给用于控制功率MOS Q1和Q2的电压接通宽度(导通时间)的信号的电路。除功率MOS Q1和Q2外，封装控制电路2。控制电路2的输出(对应于控制信号的端子)电连接到其对应的驱动电路3a和3b的输入。驱动电路3a和3b的输出电连接到它们对应的功率MOS Q1和Q2的栅极。驱动电路3a和3b是这样的电路，即它们按照从控制电路2供给的控制信号，分别控制施加到功率MOS Q1和Q2栅极的电位，以由此控制功率MOS Q1和Q2的操作。例如，驱动电路3a和3b分别由CMOS反相器电路形成。驱动电路3a的电路图的一个例子表示在图2中。驱动电路3a具有这样的电路配置，其中p沟道功率MOS Q3和n沟道功率MOS Q4串联地互补连接。基于控制输入信号IN1控制驱动电路3a，并且驱动电路3a通过功率MOS Q1控制输出信号OUT1的电平。顺便提及，符号G指示栅极，符号D指示漏极，以及符号S指示源极。由于驱动电路3b在操作上基本上与驱动电路3a相同，所以省略其描述。
图1所示的功率MOS Q1和Q2串联连接在用于供给输入电源电位(第一电源电位)Vin的端子(第一电源端子)ET1和用于供给参考电位(第二电源电位)GND的端子(第二电源端子)之间。也就是说，以这样的方式设置功率MOS Q1，使它的源-漏通道串联连接在端子ET1和输出节点(输出端子)N1之间。以这样的方式设置功率MOS Q2，使它的源-漏通道串联连接在输出节点N1和用于供给接地电位GND的端子之间。输入电源电位Vin例如在约5-12V的范围内变化。参考电位GND例如是比输入电源电位低的电源电位，例如，对应于接地电位的0(零)V。非绝缘DC-DC转换器1的工作频率(对应于其中各功率MOS Q1和Q2导通和截止的周期或时期)例如是约1MHz。
功率MOS Q1是用于高端开关(高电位端：第一工作电压)的功率晶体管，并且具有用于将能量存储到线圈L1中的开关功能，该线圈L1将功率供给到非绝缘DC-DC转换器1的输出(负载电路4的输入)。功率MOS Q1由垂直场效应晶体管形成，其沟道在半导体芯片的厚度方向上形成。根据本发明人的论述，可以看到当非绝缘DC-DC转换器1的工作频率变高时，由于各寄生电容增加到功率MOS Q1，引起开关损耗(导通损耗和截止损耗)极大地出现在功率MOS Q1中。从而，考虑到开关损耗，通常希望供给水平场效应晶体管，作为用于高端开关的场效应晶体管，该水平场效应晶体管的沟道沿半导体芯片的主表面(横切半导体芯片厚度方向的表面)形成。这是因为，由于就其中栅极电极和漏极区域彼此重叠的面积而言，水平场效应晶体管的该面积小于垂直场效应晶体管的该面积，所以能降低在栅极和漏极之间所增加的寄生电容(栅极寄生电容)。但是，当试图得到一个电阻(导通电阻)时，该电阻是在与垂直场效应晶体管大约相同的值处的水平场效应晶体管的操作时形成，水平场效应晶体管的单元面积必须增加到大于或等于垂直场效应晶体管的单元面积的约2.5倍。因此，致使不利于器件尺寸的缩小。另一方面，与水平场效应晶体管相比，垂直场效应晶体管中每单位面积的沟道宽度能被增加，并且能降低它的导通电阻。也就是说，由垂直场效应晶体管形成功率MOS Q1，使得有可能实现器件尺寸缩小并使得封装成较小尺寸。
另一方面，功率MOS Q2是用于低端开关(低电位端：第二工作电压)的功率晶体管。此外，功率MOS Q2是非绝缘DC-DC转换器1的整流晶体管，并在它的电阻保持为低的情况下，具有与从控制电路2发送的频率同步地执行整流的功能。功率MOS Q2由垂直功率MOS形成，其沟道以类似于功率MOS Q1的方式，沿半导体芯片的厚度方向形成。例如，这起因于下列原因。图3表示非绝缘DC-DC转换器1的定时图的一个例子。Ton指示在用于高端开关的功率MOS Q1导通时的脉冲宽度，以及T指示脉冲周期。如图3所示，用于低端开关的功率MOS Q2的导通时间长于用于低端开关的功率MOS Q1的导通时间(在该时间期间施加电压)。因此，由于功率MOS Q2的导通电阻所产生的损耗，而不是开关损耗，极大地出现在功率MOS Q2中，所以应用垂直场效应晶体管是有利的，与水平场效应晶体管相比，该垂直场效应晶体管每单位面积的沟道宽度能够被增加。也就是说，由于通过利用垂直场效应晶体管形成用于低端开关的功率MOS Q2，能降低导通电阻，所以即使流过非绝缘DC-DC转换器1的电流增加，也能够提高电压转换效率。
输出节点N1用于向外部供给输出电源电位，该节点N1设置在用于连接图1所示非绝缘DC-DC转换器1的功率MOS Q1的源极和其功率MOS Q2的漏极的布线之间。输出节点N1通过输出布线电连接到线圈L1，并且通过输出布线电连接到负载电路4。肖特基势垒二极管D1的正向电压Vf低于功率MOS Q2的寄生二极管Dp的正向电压，该二极管D1电连接在用于连接输出节点N1和线圈L1的输出布线与用于供给参考电位GND的端子之间，使得它与功率MOS Q2并联。肖特基势垒二极管D1的阳极电连接到用于供给参考电位GND的端子，而其阴极电连接到用于连接线圈L1和输出节点N1的输出布线。这样连接肖特基势垒二极管D1，使得有可能降低当功率MOS Q2截止时无电流时间期间的电压降，并降低其二极管的传导损耗。通过使反相恢复时间(trr)加快，能降低二极管恢复损耗。
电容器C1电连接在用于连接线圈L1和负载电路4的输出布线与用于供给参考电位GND的端子之间。对于负载电路4，可以将电子设备的CPU(中央处理单元)或DSP(数字信号处理器)等作为例子说明。图1所示的端子ET2和ET3是用于向驱动器3a和3b分别供给电源电压的端子。
在这种电路中，通过使功率MOS Q1和Q2在彼此同步的同时交替地导通/截止，来执行电源电压的转换。也就是说，当用于高端开关的功率MOS Q1导通时，电流(第一电流)I1经由功率MOS Q1，从电连接到功率MOS Q1的漏极的端子ET1，流至输出节点N1。当用于高端开关的功率MOS Q1截止时，由于线圈L1的反电动势电压而引起电流I2流动。当电流I2流动时，用于低端开关的功率MOS Q2导通，使得电压降减小。电流I1例如是约20A的大电流。
接着，图4表示出了本发明人所论述的非绝缘DC-DC转换器的封装配置的一个例子。在非绝缘DC-DC转换器50A中，用于高端开关的功率MOS Q1、用于低端开关的功率MOS Q2、驱动电路3a和3b以及肖特基势垒二极管D1分别形成在分立或单独的半导体芯片5a至5d中，并分别封装在单独的管壳6a至6d中。然后，相应管壳6a至6d通过布线板的布线相互电连接，该管壳6a至6d安装在该布线板上方。但是，本发明人发现在这种封装配置中出现了下列问题。
第一个问题在于，由于肖特基势垒二极管D1设置在分立管壳中，所以用于电连接肖特基势垒二极管D1的阴极和DC-DC转换器的输出布线的布线通道，以及用于电连接肖特基势垒二极管D1的阳极和接地布线的布线通道变长，由此增加了寄生在这些布线上的电感Lk和La，结果是由于肖特基势垒二极管D1的连接，降低了电压转换效率的改善效果。也就是说，问题是在非绝缘DC-DC转换器1的无电流时间期间(其中功率MOS Q1和Q2都截止的时期)，负载电路换向至肖特基势垒二极管D1，被布线电感Lk和La禁止，使得即使连接其正向电压Vf低于寄生二极管Dp的正向电压的肖特基势垒二极管D1，对于降低二极管传导损耗和降低由于使反相恢复时间(trr)加快而引起的二极管恢复损耗，也不能得到足够的效果。在非绝缘DC-DC转换器中，驱动电流对于非绝缘DC-DC转换器是必需的，该驱动电流随着负载电路4的驱动电流的增加已经被新近增加。此外，从稳定地供给恒定电压的观点和使线圈L1和电容器C1成为较小尺寸(通过减少元件数目按比例缩减整个尺度)的观点看，非绝缘DC-DC转换器的工作频率也变高。因此，由布线电感Lk和La引起的问题变得日益显著。
第二个问题是由于负载电流换向至肖特基势垒二极管D1，受到布线电感Lk和La的禁止，而在驱动芯片(半导体芯片5c)中出现的问题，该驱动芯片由驱动电路3a和3b形成。参照图5和图6来说明这个问题。图5是用于描述包含驱动电路3a和3b及它们的输出级的非绝缘DC-DC转换器的示图，以及图6是用于描述形成有驱动电路3a的半导体芯片5c的寄生元件或器件的操作。图5所示每个端子ET4是用于供给参考电位GND的端子，以及端子ET5是非绝缘DC-DC转换器1的输出端子。端子ET6(BOOT)是自举电路的端子，用于控制用于高端开关的功率MOS Q1的栅极。由于功率MOS Q1的源极处的电位是一个高于参考电位GND(浮动)的值，所以相对于这样一个电压从端子ET6供给电压。符号UVL指示保护电路，它具有以下功能，当端子ET5和ET6之间的电压达不到某一预定参考电压时，该保护电路确定它为异常或错误状态，并且自动地停止非绝缘DC-DC转换器1的输出的产生。符号GH指示用于高端开关的功率MOSQ1的栅极。图6所示的半导体衬底SUB对应于半导体芯片5c的衬底部分，并且该衬底SUB由例如p型硅(Si)单晶形成。符号NISO指示n型半导体区域，符号PW指示p型半导体区域(p阱)，符号CHN指示其中形成p沟道功率MOS Q3的沟道的n型半导体区域，符号CHP指示其中形成n沟道功率MOS Q4的沟道的p型半导体区域，符号PR1指示用于p沟道功率MOS Q3的源极/漏极的p+型半导体区域，以及符号NR1指示用于n沟道功率MOS Q4的源极/漏极的n+型半导体区域。
在这样一种配置中，在功率MOS Q1和Q2二者的无电流时间，负载电流通过肖特基势垒二极管D1供给。但是，当对于重负载时，流过肖特基势垒二极管D1的负载电流由于如上所述的布线电感Lk和La而降低，并且负载电流也流到用于低端开关的功率MOS Q2的寄生二极管(体二极管)Dp中，非绝缘DC-DC转换器1的输出侧上的端子ET5(VSWH)的电位，由寄生二极管Dp的正向电压Vf而降低到负电位，并且也使电连接到功率MOS Q1的驱动芯片(控制IC)的输出变为负电位，从而寄生npn双极晶体管Qp在半导体芯片5c之内导通，由此引起了驱动芯片的电流消耗增加的问题。此外，问题起因于，当来自端子ET6的电荷的脱出(pulling-out)量增加并且端子ET5和ET6之间的电位变得低于预定电位值时，保护电路UVL自动地操作，所以故障发生，功率MOS Q1的操作停止。
第三个问题在于，由于肖特基势垒二极管D1形成为单独的管壳，所以系统尺寸增加。问题起因于，特别是当多个非绝缘DC-DC转换器电连接到一个负载电路4以构成整个系统时，会削弱对整个系统尺寸的缩小，其中肖特基势垒二极管D1在单独的管壳中连接到各单个的非绝缘DC-DC转换器。
第四个问题在于，由于用于高端开关的功率MOS Q1、用于低端开关的功率MOS Q2、驱动电路3a和3b以及肖特基势垒二极管D1容纳在分立管壳6a至6d中，所以在相应半导体芯片5a至5d(管壳6a至6d)之中延伸的布线通道变长，并且寄生在它们的布线部分上的电感增加，使得非绝缘DC-DC转换器50A的电压转换效率降低。图7是表示寄生在非绝缘DC-DC转换器50A上的电感分量的等效电路。符号LdH、LgH、LsH、LdL、LgL和LsL指示寄生在功率MOS Q1和Q2的管壳和印刷布线板的布线等上的电感。符号VgH指示用于导通功率MOS Q1的栅极电压，以及符号VgL指示用于导通功率MOS Q2的栅极电压。由于寄生在用于高端开关的功率MOS Q1的源极侧上的电感LsH、寄生在其栅极侧上的电感LgH以及寄生在用于低端开关的功率MOS Q2的源极侧上的电感LsL的影响，非绝缘DC-DC转换器50A的电压转换效率降低。特别是当寄生电感LsH增加时，用于高端开关的功率MOS Q1的导通损耗和截止损耗(特别是导通损耗)变得非常大，使得非绝缘DC-DC转换器50A的电压转换效率大大地降低。由于导通损耗和截止损耗与频率和输出电流成比例，所以随着如上所述非绝缘DC-DC转换器50A的电流增加以及它的频率增加的继续，损耗分量变大。
接着将描述当寄生电感LsH增加时，导通和截止变慢使得导通损耗和截止损耗增加的缘由。图8是用来描述非绝缘DC-DC转换器50A的电路操作的示图，以及图9是用来描述图8所示电路操作时的器件部分的示图。
当用于高端开关的功率MOS Q1的栅极电压超过阈值电压并且电流(第一电流)I1开始从功率MOS Q1的漏极区域DR1流向其源极区域SR1时，由于寄生电感LsH而产生反电动势(LsH×di/dt)，并且从而用于高端开关的功率MOS Q1的源极电位与输出节点N1相比变高。由于功率MOS Q1的栅极电压是以输出节点N1作为参考从驱动电路3a供给，所以施加在栅极电极G1和源极区域SR1之间的电压变得低于栅极电压VgH，该栅极电极G1连接到用于高端开关的功率MOS Q1的栅极。因此，产生电流I1的损耗，因为用于高端开关的功率MOS Q1的沟道电阻R1没有足够降低。也就是说，导通时间变长。如上所述，由于功率和频率的增加引起导通损耗和截止损耗，其原因在于，由于功率和频率的增加引起反电动势(LsH×di/dt)增加。
由于用于高端开关的功率MOS Q1具有用于将能量存储到线圈L1中的开关功能，该线圈L1向非绝缘DC-DC转换器50A的输出(负载电路4的输入)供给功率，所以在频率增加时要求开关操作加速。但是，由于寄生电感LgH出现在驱动电路3a和功率MOS Q1之间，所以开关操作变慢。也就是说，开关损耗产生并且电压转换效率降低。
另一方面，用于低端开关的功率MOS Q2采取与功率MOS Q1相比难以引起上述开关损耗的配置。也就是说，当用于高端开关的功率MOS Q1截止时，电流(第二电流)I21通过与用于低端开关的功率MOS Q2并联连接的肖特基势垒二极管D1流入输出侧。此外，电流(第二电流)I22通过寄生二极管Dp从参考电位GND流到功率MOS Q2的漏极区域DR2。当栅极电压VgL施加到它的对应栅极电极G2，该电极G2连接到用于低端开关的功率MOS Q2的栅极，在这个状态下导通功率MOS Q2时，电流(第三电流)I23通过其沟道区域从功率MOS Q2的源极区域SR2流到漏极区域DR2。但是，由于电流I21和I22在电流I23流动之前已经流动并且在电流I23流动的时候每单位时间电流的变化量小，所以由于寄生电感LsL而产生的反电动势可忽略地小，从而没有导致实质上的损耗。但是，当如上所述寄生在肖特基势垒二极管D1的阳极和阴极侧上的电感La和Lk大时，在肖特基势垒二极管D1侧上流动的电流I21变小，并且因此通过连接正向电压小于寄生二极管Dp的正向电压的肖特基势垒二极管D1不能得到足够的效果。顺便提及，同时寄生二极管Dp以类似方式也存在于用于高端开关的功率MOS Q1中，形成用于高端开关的功率MOS Q1上的寄生二极管Dp，使得其阳极在功率MOS Q1的源极区域SR1侧上，其阴极在漏极区域DR1上。从而，相对于与电流(第一电流)I1相同的方向，该电流I1从功率MOS Q1的漏极区域DR1流到其源极区域SR1，寄生二极管Dp没有在正方向上连接。因此，在施加栅极电压VgH以导通功率MOS Q1之前没有电流流过功率MOS Q1，每单位时间电流的变化量没有降低，从而导致出现开关损耗。
功率MOS Q2是用于非绝缘DC-DC转换器50A的整流晶体管，并且在它的电阻保持为低的情况下具有与从控制电路2发送的频率同步地执行整流的功能。因此，由于如上所述功率MOS Q2的导通时间比功率MOS Q1的导通时间长，所以由它的导通电阻引起的损耗，而不是开关损耗，变得显著，并且有必要降低该导通电阻。但是，由于由寄生电感LsL引起的布线电阻(布线阻抗)存在于功率MOS Q2和供有参考电位GND的端子(第二电源端子)ET4之间，导通电阻增加并且电流转换效率降低。
从而，本第一实施例以如图10中作为例子说明的这样一种方式构成：用于高端开关的功率MOS Q1、用于低端开关的功率MOS Q2、驱动电路3a和3b以及肖特基势垒二极管D1构成非绝缘DC-DC转换器1，它们分别形成在分立的半导体芯片5a至5d(第一至第四半导体芯片)中，并且该多个半导体芯片5a至5d容纳在同一管壳6中。首先，用于低端开关的功率MOS Q2和肖特基势垒二极管D1容纳在同一管壳6中。其次，与它们分别容纳在分立管壳中的这样一种结构相比，在功率MOS Q2和肖特基势垒二极管D1之间延伸的布线能够被缩短。因此，有可能降低寄生在布线上的电感La和Lk。从而，由于能充分地发挥肖特基势垒二极管D1的作用，所以能降低二极管传导损耗、以及由于使反向恢复时间(trr)加快而引起的二极管恢复损耗，并且能提高非绝缘DC-DC转换器1的电压转换效率。由于能充分地发挥肖特基势垒二极管D1的作用，所以有可能抑制或防止形成有驱动电路3a和3b的半导体芯片5c之内的寄生npn型双极晶体管Qp的导通，并且有可能抑制或防止位于半导体芯片5a之内的电路的电流消耗增加。还有可能抑制从端子ET6的电荷的脱出，禁止或防止端子ET5和ET6二者之间的电位变得低于指定的电位值，并且抑制或防止由于保护电路UVL的操作引起功率MOS Q1的停止操作(故障)。因此，能提高非绝缘DC-DC转换器1操作的可靠性。而且，由于肖特基势垒二极管D1被容纳在同一管壳6中，所以能使系统小尺寸化。
将半导体芯片5a至5d容纳在同一管壳6中，使得有可能缩短用于相应半导体芯片5a至5d的布线通道。从而有可能降低寄生在它们布线上的电感LdH、LgH，LsH，LdL，LgL and LsL。因此，能提高非绝缘DC-DC转换器1的电压转换效率。而且能使非绝缘DC-DC转换器1小型化。
当现在只把注意力放在尺寸减小和电感的减小上时，还可以考虑优选将用于低端开关的功率MOS Q2和肖特基势垒二极管D1形成在同一半导体芯片上。但是，在这种情况下不可能使它们的器件特性充分地显示出来。特别地，因为在肖特基势垒二极管D1侧上，要求外延层的厚度到一定程度以保证一个耐压，所以在将MOS Q2设置在形成有肖特基势垒二极管D1的半导体芯片中的情况下，用于低端开关的功率MOS Q2的性能退化。此外，问题还起因于制造过程变得复杂、花费制造各半导体芯片的时间以及其成本增加。从这种观点出发，在本实施例中，将用于低端开关的功率MOS Q2和肖特基势垒二极管D1按部分分别形成在分立的半导体芯片5b和5d中。从而，与其中用于低端开关的功率MOS Q2和肖特基势垒二极管D1形成在同一半导体芯片中的情况相比，它们的器件特性能充分地显示出来。因此，有可能提高非绝缘DC-DC转换器1的工作特性。由于能使非绝缘DC-DC转换器1的制造工序便利，所以能缩短制造非绝缘DC-DC转换器1所需求的时间，并能降低它的成本。
如果以类似的方式只将注意力放在尺寸减小和电感的减小上，那么考虑优选将用于高端开关的功率MOS Q1和用于低端开关的功率MOS Q2形成在同一半导体芯片上。但是，同样也在这种情形下，其中相应晶体管形成在同一半导体芯片中，它们的器件特性却不能被充分地显示出来。此外，问题还起因于制造过程变得复杂、花费制造半导体芯片所需的时间以及它的成本增加。由于如上所述用于低端开关的功率MOS Q2的导通时间比用于高端开关的功率MOS Q1的导通时间长，所以用于低端开关的功率MOS Q2易于产生热量。从而，还担心当两个功率MOS Q1和Q2形成在同一半导体芯片中时，在用于低端开关的功率MOS Q2操作时产生的热量通过半导体衬底对用于高端开关的功率MOS Q1施加影响。从这种观点出发，在本实施例中，将用于高端开关的功率MOS Q1、用于低端开关的功率MOS Q2以及驱动电路3a和3b按部分形成在它们对应的分立半导体芯片5a至5c中。从而，与其中用于高端开关的功率MOS Q1、用于低端开关的功率MOS Q2以及驱动电路3a和3b形成在同一半导体芯片中的情形相比较，它们的器件特性能被充分地显示出来。由于能使非绝缘DC-DC转换器1的制造过程便利，所以能够缩短制造非绝缘DC-DC转换器1所需求的时间，并能降低它的成本。由于有可能防止用于高端开关的功率MOS Q1和驱动电路3a和3b受到在用于低端开关的功率MOSQ2操作时所产生热量的不利影响，所以能提高非绝缘DC-DC转换器1操作的稳定性。
顺便提及，由于驱动电路3a和3b彼此同步地交替操作，所以就整个电路操作的稳定性而言，将它们形成在同一半导体芯片5c中。
与此同时，重要的是，如上所述将肖特基势垒二极管D1容纳在与功率MOS Q1和Q2以及驱动电路3a和3b相同的管壳6中，以便提高非绝缘DC-DC转换器1的电压转换效率。但是，在肖特基势垒二极管D1被仅仅容纳在相同管壳6中的情况下，就电压转换效率的提高而言，不能得到足够的效果。因此，将描述管壳6内部的特定配置的例子，该配置对于提高非绝缘DC-DC转换器1的电压转换效率是很重要的。
图11是表示管壳6的主表面侧的整个平面图，图12是图11中所示管壳6的侧视图，图13是表示图11中所示管壳6的背表面侧的整个平面图，以及图14是表示图11中所示管壳6的外观的透视图。
本实施例的管壳6例如以QFN(无引线四方扁平封装)配置的形式设置。但是，该管壳不限于QFN，而且能以各种方式变化。该管壳可以设置为像QFP(四方扁平封装)或SOP(小外形封装)等的扁平封装配置。
构成管壳6的树脂模塑体MB具有以薄板形式制作的外观。该树脂模塑体MB例如由环氧树脂形成。作为用于树脂模塑体MB的材料，例如从诸如应力降低等之类的原因出发，可以使用苯酚固化剂、硅酮橡胶以及添加有填料的联苯热固性树脂等。作为形成树脂模塑体MB的方法，使用适于大量生产的传递模塑法。例如三个芯片焊盘7a1、7a2和7a3(第一至第三芯片安装部分)的平面或扁平表面基本上是矩形的，它们的背表面从树脂模塑体MB的背表面露出。多个引线(外部端子)7b的部分沿树脂模塑体MB的外围，从树脂模塑体MB的四个侧表面及其背表面的外围露出。芯片焊盘7a1、7a2和7a3以及引线7b用例如像42合金等的金属材料作为主要材料形成。芯片焊盘每一个的厚度例如约为200μm。作为用于芯片焊盘7a1、7a2和7a3以及引线7b的另一种材料，例如还可以使用铜(Cu)材料或从其表面顺序镀有镍(Ni)、钯(Pd)和金(Au)的材料。如后面将要描述的，半导体芯片5a和5b安装在它们对应的芯片焊盘7a1和7a2的主表面上方。此外，半导体芯片5c和5d安装在它们对应的芯片焊盘7a3上方。在芯片焊盘7a3的一个角处形成定位锥TR1(指示记号)。锥TR1例如在装运管壳6时用于面对面的调整，以及当在管壳6上应用商标等时用于区分管壳6的主表面和背表面。锥TR1例如通过腐蚀形成。存在这样一种担心，由于芯片焊盘7a1和7a2分别对应于供有来自第一和第二电源端子的电流I1和I2的部分，该焊盘7a1和7a2上安装有形成有功率MOS Q1和Q2的半导体芯片5a和5b，当锥TR1形成时，芯片焊盘7a1和7a2的外部尺寸变小，并且因此这就对电流特性施加了影响。另一方面，由于没有动态电流流过芯片焊盘7a3并且电位固定，所以没有必要太多地担心或关心电流特性。因此，优选定位锥TR1形成在芯片焊盘7a3的某处。
顺便提及，芯片焊盘7a1、7a2和7a3的背表面(与其上方安装半导体芯片5a、5b和5c的表面相对的表面)和引线7b的背表面(焊接到布线板的端子上的接合表面)都存在于管壳6的安装表面(当管壳6安装在布线板上方时与布线板相对的表面)中。
下面，图15是表示通过管壳6的内部看到的管壳6的主表面侧的整个平面图，图16是沿图15的Y1-Y1线所取的横截面图，以及图17是沿图15的X1-X1所取的横截面图。顺便提及，尽管图15是平面图，但给芯片焊盘7a1至7a3、引线7b以及布线部分7c画上了阴影线，以使得容易看明白附图。
在管壳6中封装三个芯片焊盘7a1至7a3(第一至第三芯片安装部分)、如后面将描述的分别安装在芯片焊盘7a1至7a3上方的多个半导体芯片5a至5d、以及焊接线(以下简称“导线”)WA1至WA3和WB1至WB6，该焊接线用于将半导体芯片5a至5d的焊接焊盘(以下简称“焊盘”)BP1至BP11电连接到相应部件或部分。
芯片焊盘7a1至7a3以其中它们彼此隔开预定间隔的状态，彼此邻近地布置。当半导体芯片5a至5c操作时产生的热量，主要通过从半导体芯片5a至5c的背表面看到的芯片焊盘7a1至7a3，从芯片焊盘7a1至7a3的背表面侧辐射到外部。因此，分别形成芯片焊盘7a1至7a3大于半导体芯片5a至5c的面积。从而，能改善非绝缘DC-DC转换器1的散热并能提高它的操作稳定性。芯片焊盘7a1至7a3以及引线7b的背表面侧上外围的一部分，以使它们的厚度变薄这样一种方式形成有半腐蚀区。这样做提高了芯片焊盘7a1至7a3和引线7b与树脂模塑体MB之间的粘附力，以便降低或防止芯片焊盘7a1至7a3的剥离及其变形和破坏。
形成有用于高端开关的功率MOS Q1的半导体芯片5a，以其中使它的主表面向上的状态，布置在图15中所示的左上芯片焊盘7a1的上方。用于功率MOS Q1的源极电极的焊盘BP1和用于其栅极电极的焊盘BP2布置在半导体芯片5a的主表面上方。焊盘BP1通过多个导线WA1电连接到芯片焊盘7a2，并且通过多个导线WB1电连接到用于半导体芯片5c的驱动电路3a的源极电极的焊盘BP3。用于栅极电极的焊盘BP2通过多个导线WB2电连接到用于半导体芯片5c的驱动电路3a的输出(漏极)电极的焊盘BP4。此外，半导体芯片5a的背表面形成为连接到功率MOS Q1的漏极的漏极电极，并且该芯片5a的背表面通过芯片焊盘7a1电连接到多个引线7b1(7b)，该多个引线7b1(7b)与芯片焊盘7a1的外围集成。引线7b1电连接到端子ET1。顺便提及，导线WA1以这样一种的方式布置成Z字形，使得在第一方向X上邻近的导线WA1交替地连接到上和下焊盘BP1。
形成有用于高端开关的功率MOS Q1的半导体芯片5a是以矩形的形式制作的，其中其在图15的第一方向X上的长度长于在与方向X垂直的第二方向Y上的长度。布置半导体芯片5a从芯片焊盘7a1的中心的位置偏离，使得靠近芯片焊盘7a2。也就是说，半导体芯片5a布置成靠近芯片焊盘7a1的一侧，该侧邻近芯片焊盘7a2的一侧。以此方式布置半导体芯片5a以便靠近芯片焊盘7a2，使得有可能缩短导线WA1的长度，该导线WA1用于电连接用于功率MOS Q1的源极电极的焊盘BP1和芯片焊盘7a2。因此，有可能降低在功率MOS Q1的源极和功率MOS Q2的漏极之间产生的寄生电感LsH。半导体芯片5a以这样一种方式布置，使得它的长侧沿芯片焊盘7a2邻近其的长侧延伸。从而，由于能保证其中用于半导体芯片5a的源极电极的焊盘BP1和芯片焊盘7a2彼此相对的长度，所以通过以多个形式放置导线WA1能降低在功率MOS Q1的源极和功率MOS Q2的漏极之间形成的电感LsH。因为由于半导体芯片5a以矩形形式形成，能缩短在图15的第二方向Y上延伸、由多晶硅形成的栅极布线图形的长度，所以能降低功率MOS Q1的栅极电阻。此外，半导体芯片5a以这样一种方式布置，使得半导体芯片5a和5c之间的距离变得短于半导体芯片5a和5b之间的距离，并且具体地说，是用于半导体芯片5a的栅极电极的焊盘BP2和用于半导体芯片5c的输出电极的各焊盘BP4之间的距离减小。这种构造考虑到在用于高端开关的功率MOS Q1中，其栅极电感的增加给开关损耗的增加极大地施加了影响。通过将半导体芯片5a放置成靠近半导体芯片5c，能够缩短各导线WB2的长度，该各导线WB2用于电连接用于功率MOS Q1的栅极电极的焊盘BP2和其对应的用于驱动电路3a的输出电极的焊盘BP4。因此，有可能降低寄生在功率MOS Q1的栅极上的电感LgH，并且降低功率MOS Q1的开关损耗。由于半导体芯片5a的以上放置，能降低功率MOS Q1的开关损耗，并且能提高非绝缘DC-DC转换器1的电压转换效率。
两种类型的导线WA1和WB1电连接到用于半导体芯片5a的源极电极的焊盘BP1。也就是说，电连接到用于半导体芯片5a的源极电极的焊盘BP1的导线，分成连接到芯片焊盘7a2的导线WA1和连接到驱动电路3a的源极的导线WB1。从而，由于能分散用于电流I1和流向驱动电路3a的电流的通路，所以能降低在相应导线WA1和WB1中出现的电流负载，该电流I1从功率MOS Q1的源极通过芯片焊盘7a2流到输出端子。因此，由于能降低在功率MOS Q1和驱动电路3a之间产生的寄生电感，所以能进一步地改善开关损耗。
尽管导线WA1、WB1和WB2例如由金(Au)形成，但导线WA1使用比导线WB1和WB2粗的导线。因而，由于能降低在功率MOS Q1的源极侧上的布线电感，所以能降低非绝缘DC-DC转换器1的开关损耗，并且能提高它的电压转换效率。
形成有用于低端开关的功率MOS Q2的半导体芯片5b和形成有肖特基势垒二极管D1的半导体芯片5d，以其中它们的主表面朝上的状态，布置在面积最大的、图15的下端芯片焊盘7a2的上方。用于功率MOS Q2的源极电极的焊盘BP5a和BP5b以及用于其栅极电极的焊盘BP6，布置在半导体芯片5b的主表面上方。用于源极电极的焊盘BP5a通过多个导线WA2电连接到引线7b2(7b)，并且焊盘BP5b通过多个导线WB3电连接到焊盘BP7，该焊盘BP7用于半导体芯片5c的驱动电路3b的源极电极。用于栅极电极的焊盘BP6通过多个导线WB4电连接到焊盘BP8，该焊盘BP8用于半导体芯片5c的驱动电路3b的输出(漏极)。此外，半导体芯片5b的背表面用作功率MOS Q2的漏极电极，并通过芯片焊盘7a2电连接到多个引线7b3(7b)，该多个引线7b3(7b)与芯片焊盘7a2的外围集成。引线7b3电连接到用于输出的端子ET5。另一方面，用于肖特基势垒二极管D1的阳极电极的焊盘(对应于其中连接导线的区域)BP9布置在半导体芯片5d的主表面上方。用于阳极电极的焊盘BP9通过多个导线WA3电连接到用于半导体芯片5b的源极电极的焊盘BP5a。半导体芯片5d的背表面用作肖特基势垒二极管D1的阴极电极，且通过芯片焊盘7a2电连接到引线7b3。
形成有用于低端开关的功率MOS Q2的半导体芯片5b以矩形的形式制作，其中其在图15的第一方向X上的长度长于在第二方向Y上的长度。在沿半导体芯片5a布置半导体芯片5b时，半导体芯片5b与半导体芯片5a隔开，并且利用从芯片焊盘7a2的中心移动芯片5b使得靠近引线7b2来布置芯片5b。也就是说，半导体芯片5b布置成靠近芯片焊盘7a2的角(图15的左角)，该角接近于引线7b2，该引线7b2连接有供有参考电位GND的端子ET4。半导体芯片5b在第二方向Y上的长度，基本上等于多个引线7b2连接到的框部分在第二方向Y上的长度。此外，半导体芯片5b在第一方向X上的长度，基本上等于多个引线7b2连接到的框部分在第一方向X上的长度。利用这样一种配置，能缩短用于电连接用于功率MOS Q2的源极电极的焊盘BP5a和引线7b2的导线WA2的长度。半导体芯片5b的两个长边和短边彼此相交，并沿多个引线7b2的布局配置(扁平L形)来布置。特别地，制作用于功率MOS Q2的源极电极的焊盘BP5a，使得它沿多个引线7b2的布局配置延伸。从而，由于能保证其中焊盘BP5a和一组多个引线7b2相对的长度较长，所以能以多个形式布置导线WA2。此外，多个引线7b沿芯片焊盘7a2彼此相交的两边布置，并连接到沿该两边延伸的扁平L形的布线部分7c。由于通过以此方式将多个引线7b共同地连接到布线部分7c，而不是分开多个引线7b，其容量增加，所以能降低各布线电阻，并且能提高参考电位GND。这样一种配置考虑到在用于低端开关的功率MOS Q2的源极侧上导通电阻的增加对开关损耗的增加施加影响。由于利用以上配置能降低在功率MOS Q2的源极侧上的导通电阻，所以能降低功率MOS Q2的传导损耗。由于能降低在各导线WA2中出现的寄生阻抗的变化，所以也能降低流过导线WA2的电流大小的变化。由于这些，所以能提高非绝缘DC-DC转换器1的电压转换效率。此外，能提高参考电位GND且能改善非绝缘DC-DC转换器1的操作稳定性。
由于如上所述在用于低端开关的功率MOS Q2操作时在功率MOSQ2中产生的热量是最高的，所以功率MOS Q2安装在面积最大的芯片焊盘7a2的上方。从而，由于能改善在功率MOS Q2处产生的热的辐射，所以能提高非绝缘DC-DC转换器1的操作稳定性。
形成有肖特基势垒二极管D1的半导体芯片5d，安装在芯片焊盘7a2的上方，该芯片焊盘7a2上安装有芯片尺寸最大的半导体芯片5b。这是由于下列原因。首先，肖特基势垒二极管D1安装在面积大的芯片焊盘7a2上。其次，肖特基势垒二极管D1的阴极电极，通过芯片焊盘7a2电连接到它对应的输出布线和功率MOS Q1的漏极电极。因此，有可能极大地降低寄生在该阴极上的电感Lk。由于形成有肖特基势垒二极管D1的半导体芯片5d能布置在形成有功率MOS Q2的半导体芯片5b附近，所以能缩短用于电连接用于肖特基势垒二极管D1的阳极电极的焊盘BP9和用于功率MOS Q2的源极电极的焊盘BP5a的导线WA3的长度，并且因此能降低寄生在阳极上的电感La。制作用于肖特基势垒二极管D1的阳极电极的焊盘BP9，使得它沿用于功率MOS Q2的源极电极的焊盘BP5a延伸。从而，由于能保证其中焊盘BP9和焊盘BP5a相对的长度较长，所以能以多个形式布置导线WA3。此外，由于半导体芯片5d沿半导体芯片5b的短边布置，所以即使半导体芯片5d放置在其中布置有半导体芯片5b的芯片焊盘7a2中，导线WA2数目也不降低，该导线WA2用于电连接焊盘BP5a和引线7b2，该焊盘BP5a用于半导体芯片5b的用于低端开关的功率MOSQ2的源极电极。因此，功率MOS Q2的导通电阻不降低。因为如上所述由于这样一种配置而能降低电感La和Lk，所以如上所述肖特基势垒二极管D1的作用能充分显示出来。此外，能降低二极管传导损耗和由于使反向恢复时间(trr)加快引起的二极管恢复损耗，并且能提高非绝缘DC-DC转换器1的电压转换效率。由于能降低电感La和Lk，所以能降低噪声。
通过导线WA3电连接用于半导体芯片5d的阳极电极的焊盘BP9和半导体芯片5b的焊盘BP5a。因此，在热产生量高的功率MOS Q2处产生的热量能分散到其中不这样产生热量的肖特基势垒二极管D1中。从而，能提高非绝缘DC-DC转换器1的电压转换效率和操作稳定性。
此外，以这样一种方式形成用于半导体芯片5d的阳极电极的焊盘BP9，使得其面积变得小于半导体芯片5d的主表面中围绕焊盘BP9覆盖有绝缘膜的区域面积。也就是说，将焊盘BP9的面积配置成连接导线WA3所必需的最小区域，该焊盘BP9由对树脂模塑体MB粘附力低的金属形成。因此，能提高对树脂模塑体MB的粘附力。
尽管导线WA2、WA3、WB3和WB4都由例如金(Au)形成，但导线WA2和WA3使用比WB3和WB4粗的导线。从而，由于使用粗导线WA2作为电连接到功率MOS Q2的源极的导线，所以能降低功率MOS Q2的源极侧上的布线电感。因此，有可能降低功率MOS Q2的导通电阻，并且提高电压转换效率。由于使用粗导线WA3作为电连接到肖特基势垒二极管D1的阳极的导线，因此能降低肖特基势垒二极管D1的阳极侧上的布线电阻，所以能降低非绝缘DC-DC转换器1的损耗并因此能提高它的电压转换效率。
形成有驱动电路3a和3b的半导体芯片5c，以其中使它的主表面朝上的状态，布置在面积最小的、图15右上的芯片焊盘7a3上方。除焊盘BP3、BP4、BP7和BP8之外，用于驱动电路3a和3b的相应信号输入(栅极)电极的焊盘BP10和用于它们的源极电极的焊盘BP11也布置在半导体芯片5c的主表面上方。用于栅极电极的焊盘BP10通过多个导线WB5电连接到它们对应的引线7b4(7b)。用于源极电极的焊盘BP11经由多个导线WB6电连接到它们对应的引线7b5(7b)，该引线7b5(7b)与芯片焊盘7a3集成。
形成有驱动电路3a和3b的半导体芯片5c也以平面矩形的形式来制作。连接到功率MOS Q1和Q2的焊盘BP3、BP4、BP7和BP8，沿位于邻近相应半导体芯片5a和5b的边上的两边，布置在半导体芯片5c的主表面上方。从而，由于能进一步缩短导线WB1、WB2、WB3和WB4的长度，所以能进一步降低布线通路中产生的寄生电感LgH、LsH、LgL和LsL。由于希望降低开关损耗，而不是半导体芯片5a中的导通电阻，所以除了如上所述的特点，以这样一种方式布置半导体芯片，使得半导体芯片5c和5a之间的距离变短或减小为半导体芯片5c和5b之间的距离，同样对于导线WB1、WB2、WB3和WB4，形成分别电连接到功率MOS Q1的源极和栅极的导线WB1和WB2，短于分别电连接到功率MOS Q2的源极和栅极的导线WB3和WB4。
就其特性中的不同而言，半导体芯片5a至5c的外部尺寸(面积)不同。形成半导体芯片5a的外部尺寸大于半导体芯片5c的外部尺寸。形成半导体芯片5b的外部尺寸大于半导体芯片5a的外部尺寸。由于具有驱动电路3a和3b的半导体芯片5c是一个用来控制功率MOS Q1和Q2的栅极的控制电路，所以考虑到整个管壳的尺寸，希望降低器件的外部尺寸至尽可能地小。另一方面，希望设置各晶体管中产生的导通电阻尽可能地低，因为电流I1和I2流过功率MOS Q1和Q2。降低导通电阻，能通过扩展每单位单元面积的沟道宽度来实现。因此，形成半导体芯片5a和5b的外部尺寸大于半导体芯片5c的外部尺寸。此外，因为如图3所示用于低端开关的功率MOS Q2的导通时间比用于高端开关的功率MOS Q1的导通时间长，所以与功率MOS Q1的导通电阻相比，有必要进一步降低功率MOS Q2的导通电阻。因此，形成半导体芯片5b的外部尺寸大于半导体芯片5a的外部尺寸。
顺便提及，在通过例如超声波热压焊接法连接导线WA1至WA3和WB1至WB6的同时，担心在超声波能量不能良好地传递到芯片焊盘7a1至7a3和引线7b的布线焊接部分的情况下，出现焊接失败。因此，避开半腐蚀区，对它们进行引线焊接。从而，有可能降低或防止焊接失败。
使用细导线作为连接到半导体芯片5c的导线WB1至WB6，因为当为此使用粗导线时，不可避免地必须使焊盘BP3、BP4、BP7 BP8、BP10和BP11等大，使得各芯片的尺寸增加并且它的成本变高。
接着，图18是半导体芯片5a的放大平面图，图19是沿图18的X2-X2线所取的横截面图，图20是半导体芯片5a的局部横截面图，以及图21是沿图18的Y2-Y2线所取的横截面图。
半导体芯片5a包括半导体衬底9、形成在半导体衬底9的主表面(焊盘BP1和BP2的形成表面侧)中的多个晶体管器件、其中以多个级在半导体衬底9的主表面上方分别叠置绝缘膜10和布线层11a及11b的多层布线层、形成为覆盖布线层11的表面保护膜(最终保护膜)12、等等。半导体衬底9例如由n+型硅(Si)单晶形成。绝缘膜10例如由氧化硅(SiO2)膜构成。各布线层11a和11b例如由类似铝(Al)的金属材料形成，并且这里对应于顶布线层。表面保护膜12通过在氧化硅膜、氮化硅(Si3N4)膜或它们的层叠膜上方层叠类似聚酰亚胺膜(PiQ)的有机膜而形成。
半导体芯片5a具有主表面(电路形成表面)5ax和背表面(背电极形成表面)5ay，两个表面位于彼此相对的侧上。集成电路和焊盘BP1及BP2形成在半导体芯片5a的主表面5ax侧上，并且电连接到漏极区域DR的漏极电极13形成在背表面5ay上方。集成电路主要包括晶体管器件和形成在半导体衬底9的主表面5ax中的布线层11a及11b。漏极电极13通过使诸如金(Au)之类的金属蒸发而形成，并且如上所述连接到芯片焊盘7a2。在表面保护膜12中限定这样一个开口，以便使布线层11a和11b的部分露出。从开口14露出的布线层11a和11b的该部分配置为用于功率MOS Q1的源极电极的焊盘BP1和用于它的栅极电极的焊盘BP2。
源极电极焊盘BP1在半导体芯片5a的宽度方向上形成两个。相应焊盘BP1以沿半导体芯片5a的纵向方向(第一方向X)延伸的状态形成，使得彼此相对。栅极电极焊盘BP2布置在半导体芯片5a的一个短边的附近。焊盘BP2的平面形状例如是正方形，并且它的平面尺寸例如约为280μm×280μm。形成有焊盘BP2的布线层11b具有与其集成的布线部分11b1和11b2。布线部分11b1是沿半导体芯片5a的纵向方向延伸的图形，并且布置在两个焊盘BP1之间。一个布线部分11b2是沿半导体芯片5a的外围延伸的图形，并且布置成围绕两个焊盘BP1。布线部分11b1和11b2的宽度例如分别约为25μm。由于提供这样一种配置，所以能将焊盘BP1布置成靠近芯片焊盘7a2，并且沿一对长边延伸。从而，能缩短用于电连接焊盘BP1和芯片焊盘7a2的导线WA1的长度，并且能并排地布置更多的导线WA1。因此，有可能降低寄生电感LsH。形成半导体芯片5a的一端(与连接到焊盘BP2侧相对的一端)，使得在用于栅极电极的布线部分11b1处不连接到各导线11b2的部分。因此，不用其隔离能形成用于功率MOS Q1的源极区域SR1。也就是说，通过不用其隔离地形成源极区域SR1，能降低导通电阻。
外延层14ep例如由n型硅单晶形成，该外延层14ep形成在半导体衬底9的主表面上方。在该外延层14ep中形成n-型半导体区域15n1、设置在n-型半导体区域15n1上的p型半导体区域15p1、设置在p型半导体区域15p1上的n+型半导体区域15n2、以及从半导体衬底9的主表面延伸以便连接到p型半导体区域15p1的p+型半导体区域15p2。例如，在上述的半导体衬底9和外延层14ep中形成具有沟槽栅极结构的n沟道垂直功率MOS Q1。
功率MOS Q1包括具有作为源极区域SR1功能的n+型半导体区域15n2、具有作为漏极区域DR1功能的n-型半导体区域15n1、具有作为沟道形成区域CH1功能的p型半导体区域15p1、形成在沟槽16内壁表面上方的栅极绝缘膜17、以及埋入沟槽16的栅极电极G1，栅极绝缘膜17置于沟槽16和栅极电极G1之间，沟槽16在外延层14ep的厚度方向上挖出。栅极电极G1例如由低电阻多晶硅形成。利用这种沟槽栅极结构的形成，能使功率MOS Q1的单位面积按比例缩小或小型化，并达到高集成化。
各单元的栅极电极G1通过与其集成的由多晶硅形成的栅极布线GL，被拉出到场绝缘膜FLD上，并且通过接触孔18电连接到对应的布线层11b。栅极电极G1和栅极布线GL的表面覆盖有绝缘层(帽绝缘层)10，并与布线层11a隔离。每个布线层11a除了电连接到用于源极的n+型半导体区域15n2之外，还通过p+型半导体区域15p2电连接到它对应的用于沟道形成的p型半导体区域15p1。功率MOS Q1操作时的电流I1在源极区域SR1和漏极区域DR1之间沿沟槽16的深度方向流动(在漂移层的厚度方向上流动)，并沿栅极绝缘膜17的侧表面流动。在这样一种垂直功率MOS Q1中，它的每单位单元面积的栅极面积大，且栅极电极G1和漏极的漂移层的接合面积大，使得与水平场效应晶体管相比，其栅极和漏极之间的寄生电容变大，该水平场效应晶体管的沟道在与半导体衬底的主表面水平的方向上形成。另一方面，能提高每单位单元面积的沟道宽度并能降低导通电阻。顺便提及，PWL指示p-型阱。
下面，由于形成有用于低端开关的功率MOS Q2的半导体芯片5b的器件配置基本上与半导体芯片5a相同，所以将其省略。但是，用于低端开关的功率MOS Q2的阈值电压控制在比用于高端开关的功率MOS Q1的阈值电压高的值处。这是一种用来抑制这样一种现象(自导通)发生的配置，即当开关从用于高端开关的功率MOS Q1改变为用于低端开关的功率MOS Q2时，电流(穿越性电流)从端子ET1流到端子ET4。因为由于上述配置能限制或切断穿越性电流的通路，所以能禁止或防止自导通。
接着将说明形成有控制驱动电路3a和3b的半导体芯片5c。半导体芯片5c的电路配置和器件部分配置与图5和图6所示的那些相同。驱动3a的基本配置例子示于图22中。顺便提及，由于驱动电路3b的器件配置基本上与驱动电路3a基本相同，所以将说明驱动电路3a并因此省略对驱动电路3b的描述。
驱动电路3a具有形成在n型阱NWL1中的p沟道水平型(对应于这样一种类型：其沟道在与半导体衬底SUB的主表面水平的方向上形成)的功率MOS Q3、和形成在p型阱PWL1中的n沟道水平型的功率MOS Q4。功率MOS Q3包括源极区域SR3、漏极区域DR3、栅极绝缘膜20p以及栅极电极G3。源极区域SR3和漏极区域DR3的每一个具有p-型半导体区域21a和p+型半导体区域21b。功率MOS Q4包括源极区域SR4、漏极区域DR4、栅极绝缘膜20n以及栅极电极G4。源极区域SR4和漏极区域DR4的每一个具有n-型半导体区域22a和n+型半导体区域22b。此外，漏极区域DR3和DR4连接到输出端子ET7并通过输出端子ET7电连接到用于高端开关的功率MOS Q1的栅极。源极区域SR4连接到端子ET8并通过端子ET8电连接到用于高端开关的功率MOS Q1的源极。
下面将说明形成有肖特基势垒二极管D1的半导体芯片5d。图23表示半导体芯片5d的局部横截面图。图23的左侧指示器件区域DR，以及其右侧指示外围区域PR。半导体衬底23例如由n+型硅单晶形成。由例如n型硅单晶形成的外延层24形成在半导体衬底23的主表面上方。此外，布线层25形成在外延层24的主表面上方以便与外延层24相接触。布线层25具有一种结构，该结构通过从下层顺序叠置例如像钛钨(TiW)等阻挡金属层25a以及例如像铝(Al)等的金属层25b而形成。肖特基势垒二极管D1形成在其中阻挡金属层25a和外延层24在器件区域DR中接触的部分处。场绝缘膜FLD形成在器件区域DR外围处的外围区域PR中。p型阱PWL2形成在场绝缘膜FLD的器件区域DR侧端部下方的层中。例如像PGS(磷硅玻璃)等的绝缘膜26沉积在场绝缘膜FLD的上方。布线层25由表面保护膜27覆盖。表面保护膜27的结构与表面保护膜12的相同。开口28形成在表面保护膜27的部分处，并因此露出布线层25的部分。布线层25的露出部分用作焊盘BP9。另一方面，阴极电极29形成在半导体衬底23的背表面上方，该阴极电极29置于与半导体衬底23的主表面相对的侧上。阴极电极29通过借助于气相沉积法等粘附例如金(Au)等而形成。
接着，图24是表示管壳6封装状态的一个例子的平面图，以及图25是图24中所示管壳6的侧视图。顺便提及，图24表示透视管壳6以理解布线板30的布线方式的示图。
布线板30例如由印刷布线板形成。管壳6、31和32以及芯片部件33和34安装在布线板30的主表面上方。控制电路2形成在管壳31中，以及负载电路4形成在管壳32中。线圈L1形成在芯片部件33中，且电容器C1形成在各芯片部件34中。管壳31的引线31a通过布线板30的布线30a电连接到它们对应的管壳6的引线7b(7b4)。管壳6的引线7b1电连接到布线板30的布线30b。管壳6的输出引线(输出端子)7b3通过布线板30的布线(输出布线)30c电连接到芯片部件33的线圈L1的一端。芯片部件33的线圈L1的另一端通过布线板30的布线(输出布线)30d电连接到负载电路4。用于管壳6的参考电位GND的引线7b2，通过布线板30的布线30e电连接到多个芯片部件34的电容器C1的一端。芯片部件34的电容器C1的另一端通过布线板30的布线30d电连接到负载电路4。
接着，图26表示包括根据第一实施例的管壳6的非绝缘DC-DC转换器1电路系统配置的一个例子。在本电路系统中，多个管壳6与一个负载电路4并联连接。输入电源电位Vin、参考电位GND和控制电路2在多个管壳6之间共享。在这种类型的电路系统中，假设采用这样一种配置(见图4)，即功率MOS Q1和Q2、驱动电路3a和3b以及肖特基势垒二极管D1分别单独地封装，那么整个系统的小型化被削弱。另一方面，在本第一实施例中，由于功率MOS Q1和Q2、驱动电路3a和3b以及肖特基势垒二极管D1容纳在同一管壳6中，所以能使整个系统实现小尺寸化。
下面将利用组装流程图说明用于组装根据第一实施例的管壳6的方法。
首先制备四种类型的半导体晶片和切割胶带(步骤100a和100b)。将多个半导体芯片5a至5d分别形成在该四种类型的半导体晶片的主表面上方。随后，将切割胶带粘合到半导体晶片的背表面上，并且通过切割刀片将半导体芯片5a至5d分别从相应半导体晶片切下(步骤101和102)。
接着，制备引线框和芯片粘合剂(步骤103a和103b)。图28和29分别表示说明引线框7各单元区域的局部平面图的一个例子。图28表示引线框7的主表面，而图29表示引线框7的背表面。引线框7包括：两个框体部分7f1，沿图28的左右方向延伸；框体部分7f2，在与框体部分7f1正交的方向上延伸，以便充当在两个框体部分7f1之间的中间体；多个引线7b，从框体部分7f1和7f2的内周边向单元区域的中心延伸；和三个芯片焊盘7a1至7a3以及L形布线部分7c，与多个引线7b集成并且由框体部分7f1和7f2通过引线7b支撑。半腐蚀区形成在引线7b和芯片焊盘7a1至7a3的、背表面侧上的外周边上方，并且使半腐蚀区与其他部分相比要薄。顺便提及，为了容易看明白图29中的附图，给半腐蚀区画上了对角阴影线。作为芯片粘合剂，例如使用银(Ag)浆。
随后，通过置于其间的芯片粘合剂，将半导体芯片5a至5d安装到引线框7相应单元区域的芯片焊盘7a1至7a3的主表面上方。之后，实行退火或热处理以固化芯片粘合剂。从而，如图30的步骤S1所示，半导体芯片5a至5d被粘附到芯片焊盘7a1至7a3上(步骤104和105)。通过顺次安装小的半导体芯片5d、5c、5a和5b，还能实现生产率的提高。
接着，制备两种类型的导线WA1至WA3以及WB1至WB6(步骤106a和106b)。在由例如金(Au)形成导线WA1至WA3和WB1至WB6的任一个时，导线WA1至WA3为例如50μm厚的粗导线，以及导线WB1至WB6为例如30μm厚的细导线。随后，通过超声波热压法焊接这两种类型的导线WA1至WA3和导线WB1至WB6(步骤106)。现在有一种担心，即由于粗导线WA1至WA3的焊接处理需要的负荷大于在细导线WB1至WB6的焊接处理中需要的负荷，所以在首先焊接细导线WB1至WB6之后焊接粗导线WA1至WA3时，担心细导线WB1至WB6由于粗导线焊接中大的负荷而被破坏或断开。特别地，根据本发明人的论述，在芯片焊盘7a1至7a3处于绝缘的情况下容易发生导线破坏的故障。因此，在本实施例的导线焊接工序中，焊接粗导线WA1至WA3，并且之后焊接细导线WB1至WB6，如图30的步骤S2和S3所指示的那样。从而有可能限制或防止细导线WB1至WB6中的破坏和故障。
接着，制备密封或封装树脂和密封胶带(步骤107a和107b)。随后，通过传递模塑法执行树脂密封(模塑)工序步骤(步骤108)。传递模塑法是这样一种方法，即利用设置有一个盒、一个流道、一个树脂注入口和一个空腔等的成形模具(模塑模具)，经由流道和树脂注入口将热硬化树脂从该盒注入到该空腔中，以由此形成树脂模塑体MB。关于QFN型管壳6的制造，已经采用有一种单个型传递模塑法和一种批量型传递模塑法，单个型传递模塑法利用具有多个产品形成区(器件形成区和产品获得区)的多空腔引线框，并且树脂模塑或密封每个产品形成区中的安装到产品形成区的半导体芯片，而批量型传递模塑法用于共同地树脂模塑安装到相应产品形成区的半导体芯片。本实施例采用例如单个型传递模塑法。
例如，执行树脂密封工序如下。首先将密封胶带置于树脂模塑模具的模塑下模具上方。之后，将引线框7布置在密封胶带上方，并且以这样一种方式固定树脂模塑模具，使得多个引线7b的一些和芯片焊盘7a1至7a3的背表面都粘附到密封胶带上。在树脂密封工序之前将密封胶带粘合到引线框7的背表面上的原因如下：一种产品具有这样一种结构，如在本实施例中一样，多个芯片焊盘7a1至7a3包含在一个管壳6中，在树脂密封该产品的工序中，树脂容易在Z部处泄漏，在该Z部，如图28所示形成三个芯片焊盘7a1至7a3之间边界的缝隙相交叉，并且树脂(树脂毛刺)通过该交叉点Z闯入或侵入到芯片焊盘7a1至7a3的背表面(在布线板上封装管壳6时的封装或安装表面)中，干扰了管壳6的封装或安装，由此引起其封装的失败。因此，进行密封胶带的粘合以防止这样一种状态的发生。在本实施例中，为了避免树脂的上述泄漏，在密封工序之前，将密封胶带牢固地粘合到三个芯片焊盘的背表面(含有形成这三个芯片焊盘之间边界的缝隙)上，以由此防止密封树脂从交叉点Z等泄漏到芯片焊盘7a1至7a3的背表面。从而，能防止由于树脂毛刺引起的管壳6安装的失败。由于优选关于如上所述的密封工序，将密封胶带牢固地粘合到芯片焊盘7a1至7a3等上，所以从这样的观点出发，优选密封胶带可以是一种作为密封胶带粘着强度能得到例如大于或等于0.5N的高粘性强度的密封胶带。另一方面，近年来已经使用例如给定镍(Ni)/钯(Pd)/金(Au)薄镀层的引线框7。这是因为镀Pd(钯)引线框7具有这样的优点：在封装布线板上的管壳6时能实现无铅焊料的使用，且使用无铅焊料容易适应环境，并且还具有这样的优点：尽管一般的引线框为了导线焊接必须预先将银(Ag)浆涂覆到引线框的导线焊接部分上，但是镀Pd(钯)引线框7即使不向其涂覆Ag浆，导线也能被连接。另一方面，因为在镀Pd引线框7的情况下也会出现有关上述由于树脂毛刺引起的封装失败的问题，所以在形成有树脂毛刺的情况下，通过清洗工序等除去树脂毛刺。但是，问题起因于：由于在树脂密封工序之前引线框7给定电镀，以消除在镀Pd引线框7的情况下的制造工序，所以当试图借助于清洗工序等剥去树脂毛刺时，预先给定电镀的Pd镀膜也被剥离。也就是说，有镀Pb引线框7不能被使用的可能性。另一方面，由于如上所述能防止树脂毛刺的形成，并且在本实施例中在密封工序之后的强清洗工序是不必要的，所以能使用具有上述满意优点的镀Pd引线框7。
随后，将密封树脂注入模塑上模具(空腔)中。半导体芯片5a至5c和多个导线WA1至WA3以及WB1至WB6被树脂密封，使得芯片焊盘7a1至7a3的一些和多个引线7b的一些从树脂模塑体MB(密封体)露出，由此以形成对应的树脂模塑体MB。在本实施例中，如上所述半腐蚀区形成在芯片焊盘7a1至7a3以及引线7b的背表面的外围部分处。以此方式形成半腐蚀区(对角阴影线区域)，使得有可能增强芯片焊盘7a1至7a3以及引线7b和树脂模塑体MB之间的粘附力。也就是说，能限制或防止引线逃逸。特别地，随着对减小半导体器件的厚度和重量的要求，也已经使得引线框的厚度变薄。除此之外，引线7b与其他部分相比也变细，并且它们的触点处于浮置状态，而不连接到其他部分。因此，在进行树脂密封或模塑而没有执行任何手段的情况下，引线部分可能变形或剥离。从而，在引线7b的触点侧上的外周边部分，其背表面也进行半腐蚀，以在引线7b的背表面的外周边上形成台阶。因此，在密封工序中密封树脂流入它们的半腐蚀部分，以覆盖半腐蚀部分，并且按压并保持引线7b的触点侧上的外周边部分。因此，有可能限制或防止引线7b的变形和剥离。
在上述树脂密封工序之后，固化所注入的密封树脂(树脂固化步骤108)。在执行标记步骤109之后，将单个的产品部件从引线框7分割出来(步骤110)。
第二优选实施例
图31是表示根据第二实施例的管壳6配置例子的平面图，图32是表示除去图31的金属板布线的管壳6配置例子的平面图，图33是沿图31的Y3-Y3线所取的横截面图，以及图34是沿图31的X3-X3线所取的横截面图。顺便提及，图31和图32也表示透视密封部件MB以便容易看明白附图的示图。此外，给芯片焊盘7a1和7a2、引线7b以及布线部分7c画上了阴影线。
在第二实施例中，配置一些用于电连接焊盘和相应部分的布线作为金属板布线36来代替导线。也就是说，用于半导体芯片5a的功率MOS Q1的源极电极的焊盘BP1通过一个金属板布线36电连接到芯片焊盘7a2。用于半导体芯片5b的功率MOS Q2的源极电极的焊盘BP5通过一个金属板布线36电连接到引线7b2(7b)。金属板布线36例如由像铜(Cu)或铝(Al)等的金属形成，并且通过凸起电极37电连接到焊盘BP1和BP5以及引线7b。凸起电极37的每一个例如由像铅(Pb)/锡(Sn)或金(Au)等的金属形成。可以使用导电树脂代替凸起电极37。金属板布线36的每一个在其整个上方也覆盖有树脂模塑体MB。
从而，根据第二实施例，由于使用金属板布线36代替导线，所以能进一步地降低寄生在各布线通路上的电感。因此，与第一实施例相比较，能进一步地降低开关损耗并且能进一步提高非绝缘DC-DC转换器1的电压转换效率。
由于肖特基势垒二极管D1的阳极电极通过面积大的对应金属板布线36电连接到参考电位GND，所以能极大地降低阳极侧上的布线电阻和寄生在阳极电极侧上的电感La。因此，与第一实施例相比，肖特基势垒二极管D1的作用能充分地表现出来。此外，能降低二极管传导损耗和由于使反向恢复时间(trr)加快而引起的二极管恢复损耗。因此，有可能进一步提高非绝缘DC-DC转换器1的电压转换效率。因为能使电感Lk和La变低，所以能进一步降低噪声。
当现在仅将注意力放于寄生在布线通路上的电感上时，可以优选用于电连接驱动电路3a和3b的多个焊盘BP3、BP4、BP7、BP8、BP10及BP11和相应部分的导线WB1至WB6由金属板布线36形成。但是，用于驱动电路3a和3b的多个焊盘BP3、BP4、BP7、BP8、BP10及BP11的开口例如像90μm那么窄。如果连接金属板布线36代替导线WB1至WB6，那么即使在金属板布线36的情况下，也不可避免地会使用宽度窄的那些焊盘开口。从而可以预料到就寄生电感的降低而言，即使与导线相比，也不能得到足够的效果。制造例如100μm或小于100μm的金属板布线36也是困难的。此外，与导线相比，各金属板布线的连接也变得困难。因此，担心产品成本增加而产品产量降低。从而，第二实施例采用这样一种结构，使得驱动电路3a和3b的多个焊盘BP3、BP4、BP7、BP8、BP10及BP11和相应部分通过导线WB1至WB6分别连接。
但是，在如上所述的用于连接功率MOS Q1和Q2以及驱动电路3a和3b的布线部件中，并排连接多个导线WB1和WB2以降低布线通路上的寄生电感。也就是说，因为在这样的部分处能使用例如200μm宽的宽金属板布线36，所以金属板布线36能用作导线WB1和WB2的替换方案。由于通过以此方式借助于金属板布线36在功率MOS Q1和Q2以及驱动电路3a和3b两者之间电连接，能够降低寄生电感，所以能降低开关损耗。
第三优选实施例
图35是表示根据第三实施例的管壳6的顶表面的平面图，图36和图37分别是沿图35的Y4-Y4线和其X4-X4线所取的横截面图。顺便提及，管壳6的内部方式与图31所示的相同。在图35中，为了容易看明白附图，给管壳6的顶表面画上了阴影线。管壳6的顶表面对应于位于与管壳6的安装表面(与布线板相对的表面)相对侧上的表面。
在第三实施例中，以类似于第二实施例的方式，由金属板布线36连接焊盘与相应部分。但是，金属板布线36的一些从树脂模塑体MB露出。金属板布线36布置成覆盖用于形成功率MOS Q1和Q2的区域，该功率MOS Q1和Q2对应于半导体芯片5a和5b的热产生源。本实施例作为例子说明一种其中覆盖半导体芯片5a和5b的金属板布线36都从管壳6的顶表面露出的情况。但是，可以采用这样的配置，仅露出热产生量相对高的、形成有用于低端开关的功率MOS Q2的半导体芯片5b上的金属板布线36。通过将散热片置于管壳6的顶表面上方，并且将其焊接到各金属板布线36的露出表面上，也能使得散热进一步改善。
根据第三实施例，使得各金属板布线36除了在第一和第二实施例中得到的优点之外，还具有散热功能。从而，由于不需要添加用于散热的其他部件，所以与其中添加散热部件的情况相比，能减少组装管壳6的工序，并且能缩短组装管壳6所需的时间。由于能减少部件数目，所以能降低半导体器件的成本。
第四优选实施例
作为由于DC-DC转换器电流的增加和其频率的增加所引起的其他问题，出现在其操作中热的问题。由于在第一至第三实施例的描述中半导体芯片5a和5b构造成容纳在一个管壳6中，所以要求高散热性。第四实施例将说明一种其中已经考虑到散热的构造。
图38是表示根据第四实施例的管壳6的横截面图。在本实施例中，引线7b相对于第一至第三实施例中采用的引线7b反向模塑。在本结构中，芯片焊盘7a1和7a2的背表面(对应于在与其上方安装半导体芯片5a和5b的表面相对侧上的表面)露于管壳6的顶表面。引线7b的背表面(对应于焊接到布线板端子的接合表面)露于管壳6的安装表面。
图39是表示说明其中图38管壳6安装在布线板30上方的状态的一个例子的横截面图。位于管壳6的背表面(安装表面)上方的引线7b，通过置于其间的例如像铅/锡焊料等的粘合剂38，焊接到它们对应的布线板30的端子上。散热片(热沉)40通过具有高热传导率的例如像硅酮橡胶等的绝缘片39，粘合到管壳6的顶表面上，即芯片焊盘7a1和7a2的背表面上。在本构造中，半导体芯片5a和5b中产生的热经由芯片焊盘7a1和7a2从半导体芯片5a和5b的背表面传递到散热片40，热从散热片40辐射出去。从而，即使在两个半导体芯片5a和5b包含在一个管壳6中这样的构造下，使得非绝缘DC-DC转换器1处于大电流且高频率的形态，也能得到高散热性。尽管已经在本实施例中作为例子说明了空气冷却的热沉，但是可以使用例如液体冷却的热沉，它具有使冷却的流动水流入到散热体中这样的流动路径。
第五优选实施例
图40是表示根据第五实施例的管壳6配置的一个例子的平面图，图41是沿图40的X5-X5线所取的横截面图。顺便提及，同样在第五实施例中，图40也表示透视密封部件MB以容易看明白附图的示图。此外，给芯片焊盘7a1和7a2、引线7b以及布线部分7c画上了阴影线。沿图40的Y5-Y5线所取得横截面与图16相同。
在第五实施例中，形成有功率MOS Q2的半导体芯片5b布置成比形成有肖特基势垒二极管D1的半导体芯片5d更靠近一组(端子ET5侧)输出引线7b3。对供给参考电位GND作出贡献的布线部分7c被分成布线部分7c1和7c2。用于肖特基势垒二极管D1的阳极电极的焊盘BP9通过多个导线WA3电连接到布线部分7c1，而用于功率MOSQ2的源极电极的焊盘BP5a通过多个导线WA2电连接到布线部分7c2。也就是说，在本实施例中，参考电位GND被分成用于半导体芯片5d的参考电位GND和用于半导体芯片5b的参考电位GND。
从而，能容易地执行对于管壳6的热电阻测量(检查工序)及其分类。热电阻测量是利用正向电压Vf具有温度依赖性的关系，用于确定半导体芯片5b和5d与相应部分的电连接是好是坏的测量方法。当在测量时使得用于肖特基势垒二极管D1的参考电位GND和用于功率MOS Q2的参考电位GND在一起时，肖特基势垒二极管D1上的正向电压Vf与功率MOS Q2上的正向电压Vf被一起测量。但是，由于肖特基势垒二极管D1的正向电压Vf通常是低的，所以看到的是肖特基势垒二极管D1侧上的正向电压Vf，并且因此不能充分地测量功率MOS Q2侧上的正向电压Vf。因此，担心即使在功率MOS Q2侧上的连接出现问题，在测量时也变得不明显。从而，在本实施例中，在管壳6内部的肖特基势垒二极管D1和功率MOS Q2之间分开使用参考电位GND。因此，能以单独的状态测量肖特基势垒二极管D1和功率MOS Q2的正向电压Vf，由此使得有可能便于它们的测量。由于能提高测量的精确度，所以能提高检查工序的可靠性。从而有可能提高管壳6的可靠性。
第六优选实施例
图42是表示根据第六实施例的管壳6配置例子的平面图，图43是表示除去图42的金属板布线和导线的管壳6配置例子的平面图，图44是沿图42的Y6-Y6线所取的横截面图，以及图45是沿图42的X6-X6线所取的横截面图。顺便提及，图42和图43也表示透视密封部件MB以容易看明白附图的示图。此外，给芯片焊盘7a1和7a2、引线7b以及布线部分7c画上了阴影线。
第六实施例将说明其中将第二和第五实施例的构造结合在一起的一个例子。也就是说，将说明一个例子，其中在第五实施例的构造中，用金属板布线36取代一些导线。用于半导体芯片5a的功率MOS Q1的源极电极的焊盘BP1，通过一个金属板布线36电连接到芯片焊盘7a2。用于半导体芯片5b的功率MOS Q2的源极电极的焊盘BP5，通过一个金属板布线36电连接到布线部分7c2，并且通过布线部分7c2电连接到它对应的引线7b2(7b)。此外，用于半导体芯片5d的肖特基势垒二极管D1阳极电极的焊盘BP9，通过一个金属板布线36电连接到布线部分7c1，并且通过布线部分7c1电连接到它对应的引线7b2(7b)。
根据这样的第六实施例，能得到类似于第二和第五实施例的有益效果。
第七优选实施例
第七实施例将说明针对第一实施例中描述具有的第二个问题采取对策的例子。图46是用于描述根据第七实施例的非绝缘DC-DC转换器1配置例子的示图。在本实施例中，肖特基势垒二极管(第二肖特基势垒二极管)D2电连接在用于高端开关的功率MOS Q1的栅极电极(驱动电路3a的输出)和参考电位GND之间。肖特基势垒二极管D2的阳极电极电连接到参考电位GND，而其阴极电极电连接到用于高端开关的功率MOS Q1的栅极电极(驱动电路3a的输出)。形成有肖特基势垒二极管D2的半导体芯片5e和其他半导体芯片5a至5d一起容纳在管壳6中。
图47和图48分别是用于描述图46所示管壳6配置中的半导体芯片5c的寄生器件工作状态的示图。图47表示当驱动电路3a的功率MOS Q3截止而其功率MOS Q4导通时，处于瞬态的寄生器件的状态，以及图48表示当功率MOS Q3截止而其功率MOS Q4导通时，处于稳态的寄生器件的状态。
如上所述在功率MOS Q1和Q2二者的无电流时间，经由肖特基势垒二极管D1供给负载电流。但是，当加上重负载时，如上所述由于布线电感Lk和La而流过肖特基势垒二极管D1的负载电流变小，并且负载电流还流入到用于低端开关的功率MOS Q2的寄生二极管(体二极管)Dp中，非绝缘DC-DC转换器1输出侧上的端子ET5(VSWH)处的电位，通过寄生二极管Dp的正向电压Vf降低到负电位。如果不采取任何措施，那么电连接到功率MOS Q1的半导体芯片5c(驱动芯片或控制IC)的输出也降低到负电位。结果，问题出现于，在半导体芯片5c内寄生npn型双极晶体管Qp导通，使得驱动芯片的电流消耗增加。另一方面，尽管在第七实施例中如上所述端子ET5(VSWH)降低到负电位，但是具有例如约0.3V正向电压Vf的肖特基势垒二极管D2，如上所述电连接在用于高端开关的功率MOS Q1的栅极电极和参考电位GND之间，由此使得有可能提高用于高端开关的功率MOS Q1的栅极(GH)处的电位至约-0.3V。因此，有可能防止位于半导体芯片5c之内的寄生双极晶体管Qp导通。因此，能抑制半导体芯片5c的电流消耗的增加，并且能降低由半导体芯片5c消耗的损耗。由于有可能避免来自端子ET6(BOOT)的电荷脱出(pulling out)，所以能防止由于保护电路功能而引起的用于高端开关的功率MOS Q1的自动停止(故障)。
接着，图49是表示根据第七实施例的管壳6特定配置例子的平面图，以及图50是沿图49的Y7-Y7线所取的横截面图。顺便提及，图49也表示透视密封部件MB以容易看明白附图的示图。此外，给芯片焊盘7a1和7a2、引线7b以及布线部分7c画上了阴影线。沿图49的Y1-Y1线所取的横截面与图16相同，并且沿图49的X1-X1线所取的横截面与图17相同。从图50中省略导线，以使得容易看明白附图。
形成有肖特基势垒二极管D2的半导体芯片5e安装在芯片焊盘7a4(第四芯片安装部分)上方。半导体芯片5e的背表面用作阴极电极，并且电连接到芯片焊盘7a4。芯片焊盘7a4通过导线WA4电连接到形成有功率MOS Q1的半导体芯片5a的焊盘BP2。也就是说，肖特基势垒二极管D2的阴极电极电连接到它对应的功率MOS Q1的栅极电极。另一方面，用于阳极电极的焊盘BP12形成在半导体芯片5e的主表面上方。焊盘BP12通过导线WA5电连接到它对应的芯片焊盘7a3。芯片焊盘7a3供有参考电位GND。也就是说，肖特基势垒二极管D2的阳极电极电连接到参考电位GND。从而，肖特基势垒二极管D2的使用使得有可能在小区域中得到必要的正向电压Vf。在即使安装在管壳6的外面，肖特基势垒二极管D2也能够得到类似于以上的有益效果的同时，由于在管壳6中存储肖特基势垒二极管D2，所以能降低寄生在肖特基势垒二极管D2的阳极和阴极上的电感。因此，有可能提高其中插入肖特基势垒二极管D2的效果。
第八优选实施例
图51是表示根据第八实施例的管壳6配置例子的平面图，以及图52是沿图51的Y8-Y8线所取的横截面图。顺便提及，图51还表示透视密封部件MB以容易看明白附图的示图。此外，给芯片焊盘7a1和7a2、引线7b以及布线部分7c画上了阴影线。沿图51的Y1-Y1线所取的横截面与图16相同，并且沿图51的X1-X1线所取的横截面与图17相同。同样在图51中，也从其省略了导线，以使得容易看明白附图。
在第八实施例中，半导体芯片5e安装在芯片焊盘7a3的上方。也就是说，用于半导体芯片5e主表面的阳极电极的焊盘BP12，通过凸起电极37电连接到芯片焊盘7a3。从而，肖特基势垒二极管D2的阳极电极，通过芯片焊盘7a3电连接到参考电位GND。另一方面，位于半导体芯片5e的背表面上方的阴极电极29，通过导线WA4电连接到它对应的半导体芯片5a的焊盘BP1。从而，肖特基势垒二极管D2的阴极电极通过导线WA4电连接到它对应的功率MOS Q1的栅极电极。
根据第八实施例，除了在第七实施例中得到的有益效果之外，还得到下列有益效果。也就是说，由于与第七实施例相比，能使肖特基势垒二极管D2接近于半导体芯片5a和5c，所以能降低寄生在肖特基势垒二极管D2的阳极和阴极侧上的电感。特别地，由于肖特基势垒二极管D2的阳极电极通过面积大的芯片焊盘7a3电连接到参考电位GND，所以能降低寄生在肖特基势垒二极管D2的阳极侧上的电感。因此，能进一步地提高插入肖特基势垒二极管D2的效果。
第九优选实施例
图53是表示根据第九实施例的管壳6配置例子的平面图，以及图54是沿图53的Y9-Y9线所取的横截面图。顺便提及，图53还表示透视密封部件MB以容易看明白附图的示图。此外，给芯片焊盘7a1和7a2、引线7b和布线部分7c画上了阴影线。沿图53的Y1-Y1线所取的横截面与图16相同，而沿图53的X1-X1线所取的横截面与图17相同。同样在图54中，也从其省略了导线，以使得容易看明白附图。
在第九实施例中，半导体芯片5e安装在半导体芯片5a的焊盘BP1的上方。也就是说，位于半导体芯片5e的背表面上方的阴极电极，以直接与焊盘BP1接触的状态电连接到它对应的半导体芯片5a的焊盘BP1。从而，肖特基势垒二极管D2的阴极电极电连接到它对应的功率MOS Q1的栅极电极。另一方面，用于位于半导体芯片5e主表面上方的阳极电极的焊盘BP12，通过导线WA5电连接到芯片焊盘7a3。从而，肖特基势垒二极管D2的阳极通过芯片焊盘7a3电连接到参考电位GND。
根据第九实施例，除了在第七和第八实施例中得到的有益效果之外，还得到下列有益效果。也就是说，由于与第八实施例相比，能使半导体芯片5e接近半导体芯片5a和5c，所以能极大地降低寄生在肖特基势垒二极管D2的阳极和阴极侧上的电感。特别地，由于肖特基势垒二极管D2的阴极电极29直接连接到半导体芯片5a的焊盘BP1，所以能进一步降低寄生在肖特基势垒二极管D2的阴极侧上的电感。因此，能进一步提高插入肖特基势垒二极管D2的效果。由于即使插入肖特基势垒二极管D2也不需要改变用于引线框7的各构图的设计，所以能便于半导体器件的制造，并且还能降低产品成本。此外，由于半导体芯片被分成形成有肖特基势垒二极管D2的半导体芯片5a和形成有功率MOS Q1的半导体芯片5a，所以它们的器件特性能充分地表现出来。
虽然基于优选实施例对由本发明人作出的上述发明进行了具体的描述，但是本发明不限于上述的实施例。不必说，在不脱离本发明精神的范围下，能对其进行各种改变。
尽管实施例作为例子分别说明了例如扁平封装结构作为封装结构，但本发明并不限于此。例如，可以采用BGA(球栅阵列)封装结构。
虽然以上描述主要针对这样一种情况，其中将由本发明人作出的发明应用于用来驱动CPU和DSP的电源电路，该电源电路属于发明背景技术范围的应用领域，但是本发明不限于此，而是可以应用到多种方面。例如，本发明也能应用于用来驱动其他电路的电源电路中。
本发明能应用于半导体器件的制造工业中。

Claims (28)

1.一种半导体器件，包括：
第一芯片安装部分、第二芯片安装部分和第三芯片安装部分，分别间隔一定距离布置；
多个外部端子，布置在所述第一、第二和第三芯片安装部分的周围；
第一半导体芯片，布置在所述第一芯片安装部分的上方，并具有第一场效应晶体管；
第二半导体芯片，布置在所述第二芯片安装部分的上方，并具有第二场效应晶体管；
第三半导体芯片，布置在所述第三芯片安装部分的上方，并包含控制电路，该控制电路控制所述第一和第二场效应晶体管的操作；
第四半导体芯片，布置在所述第二芯片安装部分的上方，并具有第一肖特基势垒二极管；和
密封体，密封所述第一、第二、第三和第四半导体芯片，所述第一、第二和第三芯片安装部分以及所述多个外部端子的一些，
其中，所述多个外部端子包含第一电源端子，供给输入电源电位；第二电源端子，供给比所述输入电源电位低的电位；信号端子，控制所述第三半导体芯片的所述控制电路；和输出端子，将输出电源电位输出到外部，
其中，所述第一场效应晶体管具有串联连接在所述第一电源端子和所述输出端子之间的源-漏通道；
其中，所述第二场效应晶体管具有串联连接在所述输出端子和所述第二电源端子之间的源-漏通道，
其中，所述第三半导体芯片的所述控制电路，按照输入到所述信号端子的控制信号，控制所述第一和第二场效应晶体管的相应操作，
其中，所述第三半导体芯片以这样一种方式布置，即设定所述第三半导体芯片与所述第一半导体芯片之间的距离短于所述第三半导体芯片与所述第二半导体芯片之间的距离，以及
其中，所述第四半导体芯片的所述第一肖特基势垒二极管，具有电连接到所述输出端子的阴极和电连接到所述第二电源端子的阳极，并且电连接所述第一肖特基势垒二极管，使得它与所述第二场效应晶体管并联。
2.根据权利要求1所述的半导体器件，
其中，用于所述第四半导体芯片的主表面中的阳极的电极，通过导线电连接到用于所述第二半导体芯片的源极的电极，
其中，用于所述第二半导体芯片的主表面中的源极的电极，通过导线电连接到所述第二电源端子，以及
其中，在所述第四半导体芯片的所述主表面中的所述阳极电极处连接有所述导线的区域的面积，小于所述第四半导体芯片的所述主表面的、在连接有所述导线的所述区域周围用绝缘膜覆盖的区域的面积。
3.根据权利要求1所述的半导体器件，
其中，所述第二场效应晶体管的所述源极电连接到的所述第二电源端子，与所述第一肖特基势垒二极管的所述阳极电连接到的所述第二电源端子彼此分开。
4.根据权利要求3所述的半导体器件，
其中所述第四半导体芯片的所述主表面中的所述阳极电极和所述第二半导体芯片的所述主表面中的所述源极电极，通过导线分别电连接到彼此分开的所述第二电源端子，以及
其中，在所述第四半导体芯片的所述主表面中的所述阳极电极处连接有所述导线的区域的面积，小于所述第四半导体芯片的所述主表面的、在连接有所述导线的所述区域周围用绝缘膜覆盖的区域的面积。
5.根据权利要求1所述的半导体器件，
其中，所述第三半导体芯片的所述控制电路包含第一控制电路，控制所述第一场效应晶体管的所述操作；和第二控制电路，控制所述第二场效应晶体管的所述操作。
6.根据权利要求5所述的半导体器件，
其中，第二肖特基势垒二极管的阴极电连接到所述第一控制电路的输出，所述第二肖特基势垒二极管的阳极电连接到所述第二电源端子，并且所述第二肖特基势垒二极管电连接在所述第一控制电路的所述输出和所述第二电源端子之间。
7.根据权利要求6所述的半导体器件，其中所述密封体还包含：
(a)第五半导体芯片，具有所述第二肖特基势垒二极管；
(b)第四芯片安装部分，在其上方安装有所述第五半导体芯片，并且所述第四芯片安装部分电连接到所述第二肖特基势垒二极管的所述阴极；
(c)将所述第四芯片安装部分电连接到所述第一控制电路的所述输出的导线；和
(d)将所述第二肖特基势垒二极管的所述阳极电连接到所述第二电源端子的导线。
8.根据权利要求6所述的半导体器件，
其中，所述密封体还包含：
(a)第五半导体芯片，具有所述第二肖特基势垒二极管；和
(b)将所述第二肖特基势垒二极管的所述阴极电连接到所述第一控制电路的所述输出的导线，以及
其中，在其中所述第二肖特基势垒二极管的所述阳极通过所述第三芯片安装部分电连接到所述第二电源端子的状态下，将所述第五半导体芯片安装在所述第三芯片安装部分的上方。
9.根据权利要求6所述的半导体器件，
其中所述密封体还包含：
(a)第五半导体芯片，具有所述第二肖特基势垒二极管；和
(b)将所述第二肖特基势垒二极管的所述阳极电连接到所述第二电源端子的导线，以及
其中，在其中所述第二肖特基势垒二极管的所述阴极电连接到所述第一半导体芯片的所述第一场效应晶体管的栅极电极的状态下，将所述第五半导体芯片安装在所述第一半导体芯片的上方。
10.一种半导体器件，包括：
第一芯片安装部分、第二芯片安装部分和第三芯片安装部分，分别间隔一定距离布置；
多个外部端子，布置在所述第一、第二和第三芯片安装部分的周围；
第一半导体芯片，布置在所述第一芯片安装部分的上方，并具有第一场效应晶体管；
第二半导体芯片，布置在所述第二芯片安装部分的上方，并具有第二场效应晶体管；
第三半导体芯片，布置在所述第三芯片安装部分的上方，并包含控制电路，该控制电路控制所述第一和第二场效应晶体管的操作；
第四半导体芯片，布置在所述第二芯片安装部分的上方，并具有第一肖特基势垒二极管；和
密封体，密封所述第一、第二、第三和第四半导体芯片，所述第一、第二和第三芯片安装部分以及所述多个外部端子的一些，
其中，所述多个外部端子包含第一电源端子，供给输入电源电位；第二电源端子，供给比所述输入电源电位低的电位；信号端子，控制所述第三半导体芯片的所述控制电路；和输出端子，将输出电源电位输出到外部，
其中，所述第一场效应晶体管具有串联连接在所述第一电源端子和所述输出端子之间的源-漏通道；
其中，所述第二场效应晶体管具有串联连接在所述输出端子和所述第二电源端子之间的源-漏通道，
其中，所述第三半导体芯片的所述控制电路，按照输入到所述信号端子的控制信号，控制所述第一和第二场效应晶体管的相应栅极，
其中，所述第二半导体芯片放置在比所述输出端子更靠近所述第二电源端子的位置，以及
其中，所述第四半导体芯片的所述第一肖特基势垒二极管，具有电连接到所述输出端子的阴极和电连接到所述第二电源端子的阳极，并且电连接所述第一肖特基势垒二极管，使得它与所述第二场效应晶体管并联。
11.根据权利要求10所述的半导体器件，
其中，用于所述第四半导体芯片的主表面中的阳极的电极，通过导线电连接到用于所述第二半导体芯片的源极的电极，
其中，用于所述第二半导体芯片的主表面中的源极的电极，通过导线电连接到所述第二电源端子，以及
其中，在所述第四半导体芯片的所述主表面中的所述阳极电极处连接有所述导线的区域的面积，小于所述第四半导体芯片的所述主表面的、在连接有所述导线的所述区域的周围用绝缘膜覆盖的区域的面积。
12.根据权利要求10所述的半导体器件，
其中，所述第二场效应晶体管的所述源极电连接到的所述第二电源端子，和所述第一肖特基势垒二极管的所述阳极电连接到的所述第二电源端子，分别地形成并且彼此分开。
13.根据权利要求12所述的半导体器件，
其中，所述第四半导体芯片的所述主表面中的所述阳极电极和所述第二半导体芯片的所述主表面中的所述源极电极，通过导线分别电连接到分别地形成并彼此分开的所述第二电源端子，以及
其中，在所述第四半导体芯片的所述主表面中的所述阳极电极处连接有所述导线的区域的面积，小于所述第四半导体芯片的所述主表面的、在连接有所述导线的所述区域周围用绝缘膜覆盖的区域的面积。
14.根据权利要求10所述的半导体器件，
其中所述第三半导体芯片的所述控制电路包含第一控制电路，用于控制所述第一场效应晶体管的所述操作；和第二控制电路，用于控制所述第二场效应晶体管的所述操作。
15.根据权利要求14所述的半导体器件，
其中第二肖特基势垒二极管的阴极电连接到所述第一控制电路的输出，所述第二肖特基势垒二极管的阳极电连接到所述第二电源端子，并且所述第二肖特基势垒二极管电连接在所述第一控制电路的所述输出和所述第二电源端子之间。
16.根据权利要求15所述的半导体器件，其中所述密封体还包含：
(a)第五半导体芯片，具有所述第二肖特基势垒二极管；
(b)第四芯片安装部分，在其上方安装有所述第五半导体芯片，并且所述第四芯片安装部分电连接到所述第二肖特基势垒二极管的所述阴极；
(c)将所述第四芯片安装部分电连接到所述第一控制电路的所述输出的导线；和
(d)将所述第二肖特基势垒二极管的所述阳极电连接到所述第二电源端子的导线。
17.根据权利要求15所述的半导体器件，
其中，所述密封体还包含：
(a)第五半导体芯片，具有所述第二肖特基势垒二极管；和
(b)将所述第二肖特基势垒二极管的所述阴极电连接到所述第一控制电路的所述输出的导线，以及
其中，在其中所述第二肖特基势垒二极管的所述阳极通过所述第三芯片安装部分电连接到所述第二电源端子的状态下，将所述第五半导体芯片安装在所述第三芯片安装部分的上方。
18.根据权利要求15所述的半导体器件，
其中，所述密封体还包含：
(a)第五半导体芯片，具有所述第二肖特基势垒二极管；和
(b)将所述第二肖特基势垒二极管的所述阳极电连接到所述第二电源端子的导线，以及
其中，在其中所述第二肖特基势垒二极管的所述阴极电连接到所述第一半导体芯片的所述第一场效应晶体管的栅极电极的状态下，将所述第五半导体芯片安装在所述第一半导体芯片的上方。
19.一种半导体器件，包括：
第一芯片安装部分、第二芯片安装部分和第三芯片安装部分，分别间隔一定距离布置；
多个外部端子，布置在所述第一、第二和第三芯片安装部分的周围；
第一半导体芯片，布置在所述第一芯片安装部分的上方，并具有第一场效应晶体管；
第二半导体芯片，布置在所述第二芯片安装部分的上方，并具有第二场效应晶体管；
第三半导体芯片，布置在所述第三芯片安装部分的上方，并包含控制电路，该控制电路控制所述第一和第二场效应晶体管的操作；
第四半导体芯片，布置在所述第二芯片安装部分的上方，并具有第一肖特基势垒二极管；和
密封体，密封所述第一、第二、第三和第四半导体芯片，所述第一、第二和第三芯片安装部分以及所述多个外部端子的一些，
其中，所述多个外部端子包含第一电源端子，供给输入电源电位；第二电源端子，供给比所述输入电源电位低的电位；信号端子，控制所述第三半导体芯片的所述控制电路；和输出端子，将输出电源电位输出到外部，
其中，所述第一场效应晶体管具有串联连接在所述第一电源端子和所述输出端子之间的源-漏通道；
其中，所述第二场效应晶体管具有串联连接在所述输出端子和所述第二电源端子之间的源-漏通道，
其中，所述第三半导体芯片的所述控制电路，按照输入到所述信号端子的控制信号，控制所述第一和第二场效应晶体管的相应栅极，
其中，所述第一半导体芯片以这样一种方式布置，即其一侧接近所述第一芯片安装部分的一侧，其邻近于所述第二芯片安装部分的一侧，以及
其中，所述第四半导体芯片的所述第一肖特基势垒二极管，具有电连接到所述输出端子的阴极和电连接到所述第二电源端子的阳极，并且电连接所述第一肖特基势垒二极管，使得它与所述第二场效应晶体管并联。
20.根据权利要求19所述的半导体器件，
其中，用于所述第四半导体芯片的主表面中的阳极的电极，通过导线电连接到用于所述第二半导体芯片的源极的电极，
其中，用于所述第二半导体芯片的主表面中的源极的电极，通过导线电连接到所述第二电源端子，以及
其中，在所述第四半导体芯片的所述主表面中的所述阳极电极处连接有所述导线的区域的面积，小于所述第四半导体芯片的所述主表面的、在连接有所述导线的所述区域周围用绝缘膜覆盖的区域的面积。
21.根据权利要求19所述的半导体器件，
其中，所述第二场效应晶体管的所述源极电连接到的所述第二电源端子，和所述第一肖特基势垒二极管的所述阳极电连接到的所述第二电源端子，分别地形成并彼此分开。
22.根据权利要求21所述的半导体器件，
其中，所述第四半导体芯片的所述主表面中的所述阳极电极和所述第二半导体芯片的所述主表面中的所述源极电极，通过导线分别电连接到分别地形成并彼此分开的所述第二电源端子，以及
其中，在所述第四半导体芯片的所述主表面中的所述阳极电极处连接有所述导线的区域的面积，小于所述第四半导体芯片的所述主表面的、在连接有所述导线的所述区域周围用绝缘膜覆盖的区域的面积。
23.根据权利要求19所述的半导体器件，
其中，所述第三半导体芯片的所述控制电路包含第一控制电路，用于控制所述第一场效应晶体管的所述操作；和第二控制电路，用于控制所述第二场效应晶体管的所述操作。
24.根据权利要求23所述的半导体器件，
其中，第二肖特基势垒二极管的阴极电连接到所述第一控制电路的输出，所述第二肖特基势垒二极管的阳极电连接到所述第二电源端子，并且所述第二肖特基势垒二极管电连接在所述第一控制电路的所述输出和所述第二电源端子之间。
25.根据权利要求24所述的半导体器件，其中，所述密封体还包含：
(a)第五半导体芯片，具有所述第二肖特基势垒二极管；
(b)第四芯片安装部分，在其上方安装有所述第五半导体芯片，并且所述第四芯片安装部分电连接到所述第二肖特基势垒二极管的所述阴极；
(c)将所述第四芯片安装部分电连接到所述第一控制电路的所述输出的导线；和
(d)将所述第二肖特基势垒二极管的所述阳极电连接到所述第二电源端子的导线。
26.根据权利要求24所述的半导体器件，
其中，所述密封体还包含：
(a)第五半导体芯片，具有所述第二肖特基势垒二极管；和
(b)将所述第二肖特基势垒二极管的所述阴极电连接到所述第一控制电路的所述输出的导线，以及
其中，在其中所述第二肖特基势垒二极管的所述阳极通过所述第三芯片安装部分电连接到所述第二电源端子的状态下，将所述第五半导体芯片安装在所述第三芯片安装部分的上方。
27.根据权利要求24所述的半导体器件，
其中，所述密封体还包含：
(a)第五半导体芯片，具有所述第二肖特基势垒二极管；和
(b)将所述第二肖特基势垒二极管的所述阳极电连接到所述第二电源端子的导线，以及
其中，在其中所述第二肖特基势垒二极管的所述阴极电连接到所述第一半导体芯片的所述第一场效应晶体管的栅极电极的状态下，将所述第五半导体芯片安装在所述第一半导体芯片的上方。
28.一种半导体器件，包括：
第一电源端子，用于供给第一电位；
至少一个第二电源端子，用于供给比所述第一电位低的第二电位；
第一和第二场效应晶体管，串联连接在所述第一和第二电源端子之间；
第一和第二控制电路，分别电连接到所述第一和第二场效应晶体管的输入，并控制所述第一和第二场效应晶体管的操作；和
输出布线部分，连接到连接所述第一和第二场效应晶体管的布线，
其中，肖特基势垒二极管的阴极电连接到连接所述第一控制电路的输出和所述第一场效应晶体管的所述输入的布线，所述肖特基势垒二极管的阳极电连接到所述第二电源端子，并且所述肖特基势垒二极管电连接在连接所述第一控制电路的所述输出和所述第一场效应晶体管的所述输入的布线，和所述第二电源端子之间。
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