JP2003031672A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Mathematical Physics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路装置のＥＳＤ試験において、
電源ラインの電位上昇に起因する出力回路のサージ耐圧
の低下を抑制する。 【解決手段】 半導体集積回路装置は、外部接続用パッ
ド１と、静電放電保護回路２と、出力回路３と、出力プ
リバッファ回路４と、内部回路２１とを備えており、静
電放電保護回路２によって外部接続用パッド１から侵入
するサージから出力回路３を保護するように構成されて
いる。ｎ型基板領域（ｎウェル）と電源ライン１９との
間には、ゲートが外部接続用パッド１に接続される基板
電位固定用ＰＭＩＳトランジスタ２５が設けられてい
る。ＥＳＤ試験の際には、外部接続用パッド１に正電荷
を印加すると、基板電位固定用ＰＭＩＳトランジスタ２
５がＯＦＦ状態になるので、電源ライン１９の電位上昇
が抑制される。
電源ラインの電位上昇に起因する出力回路のサージ耐圧
の低下を抑制する。 【解決手段】 半導体集積回路装置は、外部接続用パッ
ド１と、静電放電保護回路２と、出力回路３と、出力プ
リバッファ回路４と、内部回路２１とを備えており、静
電放電保護回路２によって外部接続用パッド１から侵入
するサージから出力回路３を保護するように構成されて
いる。ｎ型基板領域（ｎウェル）と電源ライン１９との
間には、ゲートが外部接続用パッド１に接続される基板
電位固定用ＰＭＩＳトランジスタ２５が設けられてい
る。ＥＳＤ試験の際には、外部接続用パッド１に正電荷
を印加すると、基板電位固定用ＰＭＩＳトランジスタ２
５がＯＦＦ状態になるので、電源ライン１９の電位上昇
が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、静電放電（ＥＳ
Ｄ）保護回路を備えた半導体集積回路装置に関するもの
であり、特に出力回路のＥＳＤ保護能力が向上されたＥ
ＳＤ保護回路を有するものに関する。
Ｄ）保護回路を備えた半導体集積回路装置に関するもの
であり、特に出力回路のＥＳＤ保護能力が向上されたＥ
ＳＤ保護回路を有するものに関する。
【０００２】
【従来の技術】近年、半導体集積回路装置は、プロセス
分野の微細化及び高密度化の技術進歩に応じて高集積化
が進み、それに伴い静電放電（以下、サージと称す）に
よってもたらされるダメージに弱くなってきている。例
えば、外部接続用パッドから侵入するサージによって入
力回路、出力回路、入出力回路や内部回路などの素子が
破壊されたり、素子の性能が低下する可能性が大きくな
っている。そのため、外部接続用パッドに付随して、入
力回路、出力回路、入出力回路や内部回路をサージから
保護するための保護回路が備えられていることが多くな
ってきている。
分野の微細化及び高密度化の技術進歩に応じて高集積化
が進み、それに伴い静電放電（以下、サージと称す）に
よってもたらされるダメージに弱くなってきている。例
えば、外部接続用パッドから侵入するサージによって入
力回路、出力回路、入出力回路や内部回路などの素子が
破壊されたり、素子の性能が低下する可能性が大きくな
っている。そのため、外部接続用パッドに付随して、入
力回路、出力回路、入出力回路や内部回路をサージから
保護するための保護回路が備えられていることが多くな
ってきている。
【０００３】図７は、従来の静電放電保護回路を有する
半導体集積回路装置の出力回路及びその周辺の構成を示
す電気回路図である。図７に示すように、この半導体集
積回路装置は、外部接続用パッド１０１と、静電放電保
護回路１０２と、出力回路１０３と、出力プリバッファ
回路１０４と、内部回路１２１とを備えており、静電放
電保護回路１０２によって外部接続用パッド１０１から
侵入するサージから出力回路１０３を保護するように構
成されている。
半導体集積回路装置の出力回路及びその周辺の構成を示
す電気回路図である。図７に示すように、この半導体集
積回路装置は、外部接続用パッド１０１と、静電放電保
護回路１０２と、出力回路１０３と、出力プリバッファ
回路１０４と、内部回路１２１とを備えており、静電放
電保護回路１０２によって外部接続用パッド１０１から
侵入するサージから出力回路１０３を保護するように構
成されている。
【０００４】静電放電保護回路１０２は、外部接続用パ
ッド１０１と出力回路１０３との間に設けられており、
ＰＭＩＳトランジスタ１０５と、ＮＭＩＳトランジスタ
１０６と、第１の抵抗体１０７及び第２の抵抗体１０８
とを有している。そして、ＰＭＩＳトランジスタ１０５
は、電源電圧ＶＤＤを供給するための電源ライン１１９
に接続されるソースと、第１の抵抗体１０７を介在させ
て電源ライン１１９に接続されるゲートと、外部接続用
パッド１０１に接続されるドレインと、電源ライン１１
９に接続される基板領域（ｎウェル）とを有している。
また、ＮＭＯＳ型トランジスタ１０６は、接地電圧ＶＳ
Ｓを供給するための接地ライン１２０に接続されるソー
スと、第２の抵抗体１０８を介在させて接地ライン１２
０に接続されるゲートと、外部接続用パッド１０１に接
続されるドレインと、接地ライン１２０に接続される基
板領域（ｐウェル）とを有している。
ッド１０１と出力回路１０３との間に設けられており、
ＰＭＩＳトランジスタ１０５と、ＮＭＩＳトランジスタ
１０６と、第１の抵抗体１０７及び第２の抵抗体１０８
とを有している。そして、ＰＭＩＳトランジスタ１０５
は、電源電圧ＶＤＤを供給するための電源ライン１１９
に接続されるソースと、第１の抵抗体１０７を介在させ
て電源ライン１１９に接続されるゲートと、外部接続用
パッド１０１に接続されるドレインと、電源ライン１１
９に接続される基板領域（ｎウェル）とを有している。
また、ＮＭＯＳ型トランジスタ１０６は、接地電圧ＶＳ
Ｓを供給するための接地ライン１２０に接続されるソー
スと、第２の抵抗体１０８を介在させて接地ライン１２
０に接続されるゲートと、外部接続用パッド１０１に接
続されるドレインと、接地ライン１２０に接続される基
板領域（ｐウェル）とを有している。
【０００５】出力回路１０３は、静電放電保護回路１０
２と出力プリバッファ回路１０４との間に設けられてお
り、ＰＭＩＳトランジスタ１１１と、ＮＭＩＳトランジ
スタ１１２とを有している。そして、ＰＭＩＳトランジ
スタ１１１は、電源ライン１１９に接続されるソース
と、出力プリバッファ回路１０４の第１のプリバッファ
１１５の出力端子に接続されるゲートと、外部接続用パ
ッド１０１に接続されるドレインと、電源ライン１１９
に接続される基板領域（ｎウェル）とを有している。ま
た、ＮＭＯＳ型トランジスタ１１２は、接地ライン１２
０に接続されるソースと、出力プリバッファ回路１０４
の第２のプリバッファ１１７の出力端子に接続されるゲ
ートと、外部接続用パッド１０１に接続されるドレイン
と、接地ライン１２０に接続される基板領域（ｐウェ
ル）とを有している。
２と出力プリバッファ回路１０４との間に設けられてお
り、ＰＭＩＳトランジスタ１１１と、ＮＭＩＳトランジ
スタ１１２とを有している。そして、ＰＭＩＳトランジ
スタ１１１は、電源ライン１１９に接続されるソース
と、出力プリバッファ回路１０４の第１のプリバッファ
１１５の出力端子に接続されるゲートと、外部接続用パ
ッド１０１に接続されるドレインと、電源ライン１１９
に接続される基板領域（ｎウェル）とを有している。ま
た、ＮＭＯＳ型トランジスタ１１２は、接地ライン１２
０に接続されるソースと、出力プリバッファ回路１０４
の第２のプリバッファ１１７の出力端子に接続されるゲ
ートと、外部接続用パッド１０１に接続されるドレイン
と、接地ライン１２０に接続される基板領域（ｐウェ
ル）とを有している。
【０００６】出力プリバッファ回路１０４は、内部回路
１２１からの出力信号を増幅するためのものであり、内
部回路１２１と出力回路１０３との間に設けられてお
り、最終段に第１のプリバッファ１１５を備えた第１の
プリバッファ回路１１６と、最終段に第２のプリバッフ
ァ１１７を備えた第２のプリバッファ回路１１８とを有
している。第１のプリバッファ１１５には、電源ライン
１１９に接続される電源電圧供給用端子と、接地ライン
１２０に接続される接地端子と、出力回路１０３のＰＭ
ＩＳトランジスタ１１１のゲートに接続される出力端子
と、内部回路１２１に接続される入力端子とが設けられ
ている。また、第２のプリバッファ１１７には、電源ラ
イン１１９に接続される電源電圧供給用端子と、接地ラ
イン１２０に接続される接地端子と、出力回路１０３の
ＮＭＩＳトランジスタ１１２のゲートに接続される出力
端子と、内部回路１２１に接続される入力端子とが設け
られている。なお、第１のプリバッファ回路１１６及び
第２のプリバッファ回路１１８には、内部回路１２１か
らの出力信号の増幅度合いに応じて、それぞれ複数のプ
リバッファが設けられている。そして、第１のプリバッ
ファ回路１１６内の最終段の第１のプリバッファ１１５
の出力端子と、第２のプリバッファ回路１１８内の最終
段の第２のプリバッファ１１７の出力端子とからは、高
低が逆又は同一の出力信号が出力されるように、第１，
第２のプリバッファ回路１１６，１１８は、構成されて
いる。
１２１からの出力信号を増幅するためのものであり、内
部回路１２１と出力回路１０３との間に設けられてお
り、最終段に第１のプリバッファ１１５を備えた第１の
プリバッファ回路１１６と、最終段に第２のプリバッフ
ァ１１７を備えた第２のプリバッファ回路１１８とを有
している。第１のプリバッファ１１５には、電源ライン
１１９に接続される電源電圧供給用端子と、接地ライン
１２０に接続される接地端子と、出力回路１０３のＰＭ
ＩＳトランジスタ１１１のゲートに接続される出力端子
と、内部回路１２１に接続される入力端子とが設けられ
ている。また、第２のプリバッファ１１７には、電源ラ
イン１１９に接続される電源電圧供給用端子と、接地ラ
イン１２０に接続される接地端子と、出力回路１０３の
ＮＭＩＳトランジスタ１１２のゲートに接続される出力
端子と、内部回路１２１に接続される入力端子とが設け
られている。なお、第１のプリバッファ回路１１６及び
第２のプリバッファ回路１１８には、内部回路１２１か
らの出力信号の増幅度合いに応じて、それぞれ複数のプ
リバッファが設けられている。そして、第１のプリバッ
ファ回路１１６内の最終段の第１のプリバッファ１１５
の出力端子と、第２のプリバッファ回路１１８内の最終
段の第２のプリバッファ１１７の出力端子とからは、高
低が逆又は同一の出力信号が出力されるように、第１，
第２のプリバッファ回路１１６，１１８は、構成されて
いる。
【０００７】以上のように構成された従来の半導体集積
回路装置によれば、電源ライン１１９と外部接続用パッ
ド１０１との間に加わるサージは、ＰＭＩＳトランジス
タ１０５がブレークダウンすることにより吸収され、接
地ライン１２０と出力外部接続用パッド１０１との間に
加わるサージは、ＮＭＩＳトランジスタ１０６がブレー
クダウンすることにより吸収される。従って、外部から
外部接続用パッド１０１を通じて侵入するサージから出
力回路１０３を効果的に保護することができる。
回路装置によれば、電源ライン１１９と外部接続用パッ
ド１０１との間に加わるサージは、ＰＭＩＳトランジス
タ１０５がブレークダウンすることにより吸収され、接
地ライン１２０と出力外部接続用パッド１０１との間に
加わるサージは、ＮＭＩＳトランジスタ１０６がブレー
クダウンすることにより吸収される。従って、外部から
外部接続用パッド１０１を通じて侵入するサージから出
力回路１０３を効果的に保護することができる。
【０００８】ところで、半導体集積回路装置は、ユーザ
ーに対してサージ破壊耐圧を保証する必要があるため、
ＥＳＤ試験規格を満足する必要がある。近年、ＥＳＤ試
験規格として、ＭＩＬ規格に代表される人体帯電モデル
（ＨＭＢ）のＥＳＤ試験が世界標準になってきており、
このＨＭＢ試験規格をクリアする必要がある。
ーに対してサージ破壊耐圧を保証する必要があるため、
ＥＳＤ試験規格を満足する必要がある。近年、ＥＳＤ試
験規格として、ＭＩＬ規格に代表される人体帯電モデル
（ＨＭＢ）のＥＳＤ試験が世界標準になってきており、
このＨＭＢ試験規格をクリアする必要がある。
【０００９】図８（ａ），（ｂ）は、それぞれ順に、Ｈ
ＭＢ試験規格によるＥＳＤ試験を行うための評価回路の
回路図、及びＭＩＬ規格によるＨＭＢ放電波形規定を示
す波形図である。
ＭＢ試験規格によるＥＳＤ試験を行うための評価回路の
回路図、及びＭＩＬ規格によるＨＭＢ放電波形規定を示
す波形図である。
【００１０】図８（ａ）に示すように、評価回路は、容
量Ｃ＝１００ｐＦを有する充放電用キャパシタ１５１に
対して並列に設けられた２つの回路（図８（ａ）に示す
左側の回路及び右側の回路）に、充電用電源１５０と、
抵抗Ｒ＝１．５ｋΩを有する放電用抵抗体１５３とを配
置している。そして、充放電用キャパシタ１５１の一方
の電極に接続された切り換えスイッチ１５２を備え、こ
の切り換えスイッチ１５２によって、充放電用キャパシ
タ１５１の一方の電極との接続を電圧可変型の充電用電
源１５０の高電圧部と放電用抵抗体１５３とに交互に切
り換えるように構成されている。また、充放電用キャパ
シタ１５１の他方の電極は、図８（ａ）に示す左側の回
路においては充電用電源１５０の低電圧部に接続され、
図８（ａ）に示す右側の回路においては、放電用抵抗体
１５３に接続されている。そして、図８（ａ）に示す右
側の回路において、充放電用キャパシタ１５１の他方の
電極と放電用抵抗体１５３との間に、被試験デバイス１
５４を介在させて、被試験デバイスのＥＳＤ試験を行う
ように構成されている。
量Ｃ＝１００ｐＦを有する充放電用キャパシタ１５１に
対して並列に設けられた２つの回路（図８（ａ）に示す
左側の回路及び右側の回路）に、充電用電源１５０と、
抵抗Ｒ＝１．５ｋΩを有する放電用抵抗体１５３とを配
置している。そして、充放電用キャパシタ１５１の一方
の電極に接続された切り換えスイッチ１５２を備え、こ
の切り換えスイッチ１５２によって、充放電用キャパシ
タ１５１の一方の電極との接続を電圧可変型の充電用電
源１５０の高電圧部と放電用抵抗体１５３とに交互に切
り換えるように構成されている。また、充放電用キャパ
シタ１５１の他方の電極は、図８（ａ）に示す左側の回
路においては充電用電源１５０の低電圧部に接続され、
図８（ａ）に示す右側の回路においては、放電用抵抗体
１５３に接続されている。そして、図８（ａ）に示す右
側の回路において、充放電用キャパシタ１５１の他方の
電極と放電用抵抗体１５３との間に、被試験デバイス１
５４を介在させて、被試験デバイスのＥＳＤ試験を行う
ように構成されている。
【００１１】この評価回路を用いたＥＳＤ試験では、ま
ず切り換えスイッチ１５２により、充放電用キャパシタ
１５１の一方の電極を充電用電源１５０に接続すると、
図８（ａ）に示す左側の回路が閉回路になり、充電用電
源１５０によって充放電用キャパシタ１５１の充電電圧
が例えば４０００Ｖになるように電荷が蓄積される。そ
の後、切り換えスイッチ１５２により、充放電用キャパ
シタ１５１の一方の電極を放電用抵抗体１５３に接続す
ると、図８（ｂ）に示す右側の回路が閉回路になり、充
放電用キャパシタ１５１に蓄積されている電荷が放電用
抵抗体１５３を経て被試験デバイス１５４である半導体
集積回路装置に印加される。
ず切り換えスイッチ１５２により、充放電用キャパシタ
１５１の一方の電極を充電用電源１５０に接続すると、
図８（ａ）に示す左側の回路が閉回路になり、充電用電
源１５０によって充放電用キャパシタ１５１の充電電圧
が例えば４０００Ｖになるように電荷が蓄積される。そ
の後、切り換えスイッチ１５２により、充放電用キャパ
シタ１５１の一方の電極を放電用抵抗体１５３に接続す
ると、図８（ｂ）に示す右側の回路が閉回路になり、充
放電用キャパシタ１５１に蓄積されている電荷が放電用
抵抗体１５３を経て被試験デバイス１５４である半導体
集積回路装置に印加される。
【００１２】このとき、図８（ｂ）に示すようなＨＭＢ
放電波形規定に基づいて試験が行われる。図８（ｂ）に
おいて、横軸はストレス印加時間、縦軸はサージ電流
（Ａ）、Ｔｒは立ち上がり時間（ｎｓ）、Ｔｄは減衰時
間（ｎｓ）を表している。
放電波形規定に基づいて試験が行われる。図８（ｂ）に
おいて、横軸はストレス印加時間、縦軸はサージ電流
（Ａ）、Ｔｒは立ち上がり時間（ｎｓ）、Ｔｄは減衰時
間（ｎｓ）を表している。
【００１３】図７に示す従来の半導体集積回路装置にお
いて、通常使用状態では、電源ライン１１９及び接地ラ
イン１２０には、それぞれ電源電圧ＶＤＤ及び接地電圧
ＶＳＳが接続されている。一方、ＨＭＢ試験規格による
ＥＳＤ試験は、電源ライン１１９は、電位を固定せずオ
ープン状態にし、接地ライン１２０は、接地電圧ＶＳＳ
に固定した状態で行なわれる。つまり、図８（ａ）に示
す評価回路の右側の回路において、充放電用キャパシタ
１５１の２つの電極間の電圧が、放電用抵抗体１５３
と、半導体集積回路装置（被試験デバイス１５４）とに
印加される。このとき、入力回路と出力回路との外部接
続用パッド（入力回路及び入力回路の外部接続用回路は
図示せず）とには、放電用抵抗体１５３によって電圧降
下した電圧が印加される。なお、図８（ａ）に示す出力
回路の外部接続用パッド１５３には、正又は負の電荷が
印加され、ＥＳＤ規格を満足するか否かが判定される。
いて、通常使用状態では、電源ライン１１９及び接地ラ
イン１２０には、それぞれ電源電圧ＶＤＤ及び接地電圧
ＶＳＳが接続されている。一方、ＨＭＢ試験規格による
ＥＳＤ試験は、電源ライン１１９は、電位を固定せずオ
ープン状態にし、接地ライン１２０は、接地電圧ＶＳＳ
に固定した状態で行なわれる。つまり、図８（ａ）に示
す評価回路の右側の回路において、充放電用キャパシタ
１５１の２つの電極間の電圧が、放電用抵抗体１５３
と、半導体集積回路装置（被試験デバイス１５４）とに
印加される。このとき、入力回路と出力回路との外部接
続用パッド（入力回路及び入力回路の外部接続用回路は
図示せず）とには、放電用抵抗体１５３によって電圧降
下した電圧が印加される。なお、図８（ａ）に示す出力
回路の外部接続用パッド１５３には、正又は負の電荷が
印加され、ＥＳＤ規格を満足するか否かが判定される。
【００１４】
【発明が解決しようとする課題】ところが、図７に示す
従来の半導体集積回路装置に対して、ＨＭＢ試験規格
（Ｖss接地）によるＥＳＤ試験をした場合、出力回路１
０３のＮＭＩＳトランジスタ１１２が集中的に破壊され
たり、耐圧低下が生じるという不具合があった。
従来の半導体集積回路装置に対して、ＨＭＢ試験規格
（Ｖss接地）によるＥＳＤ試験をした場合、出力回路１
０３のＮＭＩＳトランジスタ１１２が集中的に破壊され
たり、耐圧低下が生じるという不具合があった。
【００１５】このＮＭＩＳトランジスタ１１２の破壊や
耐圧低下は、以下の要因によるものであると思われる。
耐圧低下は、以下の要因によるものであると思われる。
【００１６】すなわち、電源ライン１１９をオープン状
態にし、接地ライン１２０を電圧Ｖssに固定した状態
で、外部接続用パッド１０１に正電荷を印加した場合、
外部接続用パッド１０１から電源ライン１１９に至る回
路において、ＰＭＩＳトランジスタ１０５のドレイン領
域と基板領域との間のｐｎ接合部が寄生順方向ダイオー
ド１０９となり、ＰＭＩＳトランジスタ１１１のドレイ
ン領域と基板領域との間のｐｎ接合部が寄生順方向ダイ
オード１１３となる。一方、外部接続用パッド１０１か
ら接地ライン１２０に至る回路において、ＮＭＩＳトラ
ンジスタ１０６のドレイン領域と基板領域との間のｐｎ
接合部が寄生逆方向ダイオード１１０となり、ＮＭＩＳ
トランジスタ１１２のドレイン領域と基板領域との間の
ｐｎ接合部が寄生逆方向ダイオード１１４となる。
態にし、接地ライン１２０を電圧Ｖssに固定した状態
で、外部接続用パッド１０１に正電荷を印加した場合、
外部接続用パッド１０１から電源ライン１１９に至る回
路において、ＰＭＩＳトランジスタ１０５のドレイン領
域と基板領域との間のｐｎ接合部が寄生順方向ダイオー
ド１０９となり、ＰＭＩＳトランジスタ１１１のドレイ
ン領域と基板領域との間のｐｎ接合部が寄生順方向ダイ
オード１１３となる。一方、外部接続用パッド１０１か
ら接地ライン１２０に至る回路において、ＮＭＩＳトラ
ンジスタ１０６のドレイン領域と基板領域との間のｐｎ
接合部が寄生逆方向ダイオード１１０となり、ＮＭＩＳ
トランジスタ１１２のドレイン領域と基板領域との間の
ｐｎ接合部が寄生逆方向ダイオード１１４となる。
【００１７】このため、外部接続用パッド１０１に印加
された正電荷は、寄生順方向ダイオード１０９及び１１
３を通って電源ライン１１９に流れ込み、電源ライン１
１９の電位が上昇し、それに伴って第２のプリバッファ
１１７の電源電圧供給用端子の電位が上昇する。このと
き、静電放電保護回路１０２のＮＭＩＳトランジスタ１
０６のゲートの電位は接地電位に固定されているが、出
力回路１０３のＮＭＩＳトランジスタ１１２のゲートの
電位は不定状態にある。従って、第２プリバッファ１１
７の電源電圧供給用端子の電位の上昇により、ＮＭＩＳ
トランジスタ１０６に比べてＮＭＩＳトランジスタ１１
２の方が先にトランジスタがＯＮ状態となると、静電放
電電流（サージ電流）がＮＭＩＳトランジスタ１１２に
集中して流れるため、ＮＭＩＳトランジスタ１１２が集
中的に破壊されたり、耐圧低下が生じると考えられる。
された正電荷は、寄生順方向ダイオード１０９及び１１
３を通って電源ライン１１９に流れ込み、電源ライン１
１９の電位が上昇し、それに伴って第２のプリバッファ
１１７の電源電圧供給用端子の電位が上昇する。このと
き、静電放電保護回路１０２のＮＭＩＳトランジスタ１
０６のゲートの電位は接地電位に固定されているが、出
力回路１０３のＮＭＩＳトランジスタ１１２のゲートの
電位は不定状態にある。従って、第２プリバッファ１１
７の電源電圧供給用端子の電位の上昇により、ＮＭＩＳ
トランジスタ１０６に比べてＮＭＩＳトランジスタ１１
２の方が先にトランジスタがＯＮ状態となると、静電放
電電流（サージ電流）がＮＭＩＳトランジスタ１１２に
集中して流れるため、ＮＭＩＳトランジスタ１１２が集
中的に破壊されたり、耐圧低下が生じると考えられる。
【００１８】本発明の目的は、ＨＭＢ試験規格によるサ
ージ試験を満足することができるＥＳＤ保護能力を有す
る静電放電保護回路を備えた半導体集積回路装置を提供
することにある。
ージ試験を満足することができるＥＳＤ保護能力を有す
る静電放電保護回路を備えた半導体集積回路装置を提供
することにある。
【００１９】
【課題を解決するための手段】本発明の第１の半導体集
積回路装置は、外部接続用パッドと、外部接続用パッド
に接続された静電放電保護回路と、外部接続用パッドに
接続された出力回路と、出力回路に接続された出力プリ
バッファ回路と、静電放電保護回路及び出力回路に電源
電圧を供給するための第１の電源ラインと、出力プリバ
ッファ回路に電源電圧を供給するための第２の電源ライ
ンとを備え、第１の電源ラインと第２の電源ラインと
は、電気的に分離されている。
積回路装置は、外部接続用パッドと、外部接続用パッド
に接続された静電放電保護回路と、外部接続用パッドに
接続された出力回路と、出力回路に接続された出力プリ
バッファ回路と、静電放電保護回路及び出力回路に電源
電圧を供給するための第１の電源ラインと、出力プリバ
ッファ回路に電源電圧を供給するための第２の電源ライ
ンとを備え、第１の電源ラインと第２の電源ラインと
は、電気的に分離されている。
【００２０】これにより、静電放電保護回路及び出力回
路に電源電圧を供給するための第１の電源ラインと、出
力プリバッファ回路に電源電圧を供給するための第２の
電源ラインとが電気的に分離されているので、ＥＳＤ試
験において外部接続用パッドに正電荷を印加することに
よって第２の電源ラインの電位が上昇することはない。
したがって、出力プリバッファ回路内の素子の作動が抑
制され、出力プリバッファ回路内の素子の作動によっ
て、出力回路内のいずれかの素子が先に動作することが
抑制される。よって、出力回路内のいずれかの素子のみ
に電流が集中にすることによるサージ破壊を抑制するこ
とができ、サージ耐圧の高い半導体集積回路装置が得ら
れる。
路に電源電圧を供給するための第１の電源ラインと、出
力プリバッファ回路に電源電圧を供給するための第２の
電源ラインとが電気的に分離されているので、ＥＳＤ試
験において外部接続用パッドに正電荷を印加することに
よって第２の電源ラインの電位が上昇することはない。
したがって、出力プリバッファ回路内の素子の作動が抑
制され、出力プリバッファ回路内の素子の作動によっ
て、出力回路内のいずれかの素子が先に動作することが
抑制される。よって、出力回路内のいずれかの素子のみ
に電流が集中にすることによるサージ破壊を抑制するこ
とができ、サージ耐圧の高い半導体集積回路装置が得ら
れる。
【００２１】外部接続用パッドに接続された入力バッフ
ァ回路と、外部接続用パッドと入力バッファ回路との間
に介設された保護抵抗体とをさらに備えることにより、
静電放電保護回路を出力回路及び入力バッファ回路の保
護回路として機能させることが可能になる。
ァ回路と、外部接続用パッドと入力バッファ回路との間
に介設された保護抵抗体とをさらに備えることにより、
静電放電保護回路を出力回路及び入力バッファ回路の保
護回路として機能させることが可能になる。
【００２２】静電放電保護回路が、ソースが第１の電源
ラインに接続され、ドレインが外部接続用パッドに接続
され、ｎ型基板領域が第１の電源ラインに接続されてい
る第１のＰＭＩＳトランジスタと、ソースが接地ライン
に接続され、ドレインが外部接続用パッドに接続され、
ｐ型基板領域が接地ラインに接続されている第１のＮＭ
ＩＳトランジスタとを有し、出力プリバッファ回路が、
最終段に電源電圧供給用端子が第２の電源ラインに接続
された第１のプリバッファを有する第１のプリバッファ
回路と、最終段に電源電圧供給用端子が第２の電源ライ
ンに接続された第２のプリバッファを有する第２のプリ
バッファ回路とを有し、出力回路が、ソースが第１の電
源ラインに接続され、ドレインが外部接続用パッドに接
続され、ゲートが第１のプリバッファの出力端子に接続
され、ｎ型基板領域が第１の電源ラインに接続されてい
る第２のＰＭＩＳトランジスタと、ソースが接地ライン
に接続され、ドレインが外部接続用パッドに接続され、
ゲートが第２のプリバッファの出力端子に接続され、ｐ
型基板領域が接地ラインに接続されている第２のＮＭＩ
Ｓトランジスタとを有していることにより、ＥＳＤ試験
中に、第２のプリバッファからの出力に応じて第１のＮ
ＭＩＳトランジスタよりも先に第２のＮＭＩＳトランジ
スタ作動するのを防止することができる。よって、第２
のＮＭＩＳトランジスタに電流が集中してサージ耐圧が
低下するのを抑制することができる。
ラインに接続され、ドレインが外部接続用パッドに接続
され、ｎ型基板領域が第１の電源ラインに接続されてい
る第１のＰＭＩＳトランジスタと、ソースが接地ライン
に接続され、ドレインが外部接続用パッドに接続され、
ｐ型基板領域が接地ラインに接続されている第１のＮＭ
ＩＳトランジスタとを有し、出力プリバッファ回路が、
最終段に電源電圧供給用端子が第２の電源ラインに接続
された第１のプリバッファを有する第１のプリバッファ
回路と、最終段に電源電圧供給用端子が第２の電源ライ
ンに接続された第２のプリバッファを有する第２のプリ
バッファ回路とを有し、出力回路が、ソースが第１の電
源ラインに接続され、ドレインが外部接続用パッドに接
続され、ゲートが第１のプリバッファの出力端子に接続
され、ｎ型基板領域が第１の電源ラインに接続されてい
る第２のＰＭＩＳトランジスタと、ソースが接地ライン
に接続され、ドレインが外部接続用パッドに接続され、
ゲートが第２のプリバッファの出力端子に接続され、ｐ
型基板領域が接地ラインに接続されている第２のＮＭＩ
Ｓトランジスタとを有していることにより、ＥＳＤ試験
中に、第２のプリバッファからの出力に応じて第１のＮ
ＭＩＳトランジスタよりも先に第２のＮＭＩＳトランジ
スタ作動するのを防止することができる。よって、第２
のＮＭＩＳトランジスタに電流が集中してサージ耐圧が
低下するのを抑制することができる。
【００２３】第１のＰＭＩＳトランジスタのゲートと第
１の電源ラインとの間に介設された第１の抵抗体と、第
１のＮＭＩＳトランジスタのゲートと第１の電源ライン
との間に介設された第２の抵抗体とをさらに備えること
が好ましい。
１の電源ラインとの間に介設された第１の抵抗体と、第
１のＮＭＩＳトランジスタのゲートと第１の電源ライン
との間に介設された第２の抵抗体とをさらに備えること
が好ましい。
【００２４】ゲートが接地ラインに接続され、ソースが
第１の電源ラインに接続され、ドレインが第１のＰＭＩ
Ｓトランジスタのゲートに接続された第３のＰＭＩＳト
ランジスタと、第３のＰＭＩＳトランジスタと接地ライ
ンとの間に介設された第１の抵抗体と、ゲートが第１の
電源ラインに接続され、ソースが接地ラインに接続さ
れ、ドレインが第１のＮＭＩＳトランジスタのゲートに
接続された第３のＮＭＩＳトランジスタと、第３のＮＭ
ＩＳトランジスタのゲートと第１の電源ラインとの間に
介設された第２の抵抗体とをさらに備えることにより、
第３のＰＭＩＳトランジスタ及び第３のＮＭＩＳトラン
ジスタをそれぞれ抵抗体として機能させることができ、
半導体集積回路装置の占有面積の低減を図ることができ
る。
第１の電源ラインに接続され、ドレインが第１のＰＭＩ
Ｓトランジスタのゲートに接続された第３のＰＭＩＳト
ランジスタと、第３のＰＭＩＳトランジスタと接地ライ
ンとの間に介設された第１の抵抗体と、ゲートが第１の
電源ラインに接続され、ソースが接地ラインに接続さ
れ、ドレインが第１のＮＭＩＳトランジスタのゲートに
接続された第３のＮＭＩＳトランジスタと、第３のＮＭ
ＩＳトランジスタのゲートと第１の電源ラインとの間に
介設された第２の抵抗体とをさらに備えることにより、
第３のＰＭＩＳトランジスタ及び第３のＮＭＩＳトラン
ジスタをそれぞれ抵抗体として機能させることができ、
半導体集積回路装置の占有面積の低減を図ることができ
る。
【００２５】本発明の第２の半導体集積回路装置は、外
部接続用パッドと、外部接続用パッドに接続され、ｎ型
基板領域を有する静電放電保護回路と、外部接続用パッ
ドに接続されｍｎ型基板領域を有する出力回路と、出力
回路に接続された出力プリバッファ回路と、静電放電保
護回路及び出力回路に電源電圧を供給するための第１の
電源ラインと、静電放電保護回路及び出力回路のｎ型基
板領域の電位を固定するための第２の電源ラインとを備
え、第１の電源ラインと第２の電源ラインとは、電気的
に分離されている。
部接続用パッドと、外部接続用パッドに接続され、ｎ型
基板領域を有する静電放電保護回路と、外部接続用パッ
ドに接続されｍｎ型基板領域を有する出力回路と、出力
回路に接続された出力プリバッファ回路と、静電放電保
護回路及び出力回路に電源電圧を供給するための第１の
電源ラインと、静電放電保護回路及び出力回路のｎ型基
板領域の電位を固定するための第２の電源ラインとを備
え、第１の電源ラインと第２の電源ラインとは、電気的
に分離されている。
【００２６】これにより、静電放電保護回路及び出力回
路に電源電圧を供給するための第１の電源ラインと、ｎ
型基板領域の電位を固定するための第２の電源ラインと
が電気的に分離されているので、ＥＳＤ試験において外
部接続用パッドに正電荷を印加したときに、第１，第２
のＰＭＩＳトランジスタの順方向寄生ダイオードを経て
第１の電源ラインに正電荷が流れるのを抑制することが
でき、第１の電源ラインの電位の上昇を抑制することが
できる。したがって、出力プリバッファ回路内の素子の
作動が抑制され、出力プリバッファ回路内の素子の作動
によって、出力回路内のいずれかの素子が先に動作する
ことが抑制される。よって、出力回路内のいずれかの素
子のみに電流が集中にすることによるサージ破壊を抑制
することができ、サージ耐圧の高い半導体集積回路装置
が得られる。
路に電源電圧を供給するための第１の電源ラインと、ｎ
型基板領域の電位を固定するための第２の電源ラインと
が電気的に分離されているので、ＥＳＤ試験において外
部接続用パッドに正電荷を印加したときに、第１，第２
のＰＭＩＳトランジスタの順方向寄生ダイオードを経て
第１の電源ラインに正電荷が流れるのを抑制することが
でき、第１の電源ラインの電位の上昇を抑制することが
できる。したがって、出力プリバッファ回路内の素子の
作動が抑制され、出力プリバッファ回路内の素子の作動
によって、出力回路内のいずれかの素子が先に動作する
ことが抑制される。よって、出力回路内のいずれかの素
子のみに電流が集中にすることによるサージ破壊を抑制
することができ、サージ耐圧の高い半導体集積回路装置
が得られる。
【００２７】外部接続用パッドに接続された入力バッフ
ァ回路と、外部接続用パッドと入力バッファ回路との間
に介設された保護抵抗体とをさらに備えることにより、
静電放電保護回路を出力回路及び入力バッファ回路の保
護回路として機能させることが可能になる。
ァ回路と、外部接続用パッドと入力バッファ回路との間
に介設された保護抵抗体とをさらに備えることにより、
静電放電保護回路を出力回路及び入力バッファ回路の保
護回路として機能させることが可能になる。
【００２８】静電放電保護回路が、ソースが第１の電源
ラインに接続され、ドレインが外部接続用パッドに接続
され、ｎ型基板領域が第１の電源ラインに接続されてい
る第１のＰＭＩＳトランジスタと、ソースが接地ライン
に接続され、ドレインが外部接続用パッドに接続され、
ｐ型基板領域が接地ラインに接続されている第１のＮＭ
ＩＳトランジスタとを有し、出力プリバッファ回路が、
最終段に電源電圧供給用端子が第２の電源ラインに接続
された第１のプリバッファを有する第１のプリバッファ
回路と、最終段に電源電圧供給用端子が第２の電源ライ
ンに接続された第２のプリバッファを有する第２のプリ
バッファ回路とを有し、出力回路が、ソースが第１の電
源ラインに接続され、ドレインが外部接続用パッドに接
続され、ゲートが第１のプリバッファの出力端子に接続
され、ｎ型基板領域が第１の電源ラインに接続されてい
る第２のＰＭＩＳトランジスタと、ソースが接地ライン
に接続され、ドレインが外部接続用パッドに接続され、
ゲートが第２のプリバッファの出力端子に接続され、ｐ
型基板領域が接地ラインに接続されている第２のＮＭＩ
Ｓトランジスタとを有していることにより、ＥＳＤ試験
中に、第２のプリバッファからの出力に応じて第１のＮ
ＭＩＳトランジスタよりも先に第２のＮＭＩＳトランジ
スタ作動するのを防止することができる。よって、第２
のＮＭＩＳトランジスタに電流が集中してサージ耐圧が
低下するのを抑制することができる。
ラインに接続され、ドレインが外部接続用パッドに接続
され、ｎ型基板領域が第１の電源ラインに接続されてい
る第１のＰＭＩＳトランジスタと、ソースが接地ライン
に接続され、ドレインが外部接続用パッドに接続され、
ｐ型基板領域が接地ラインに接続されている第１のＮＭ
ＩＳトランジスタとを有し、出力プリバッファ回路が、
最終段に電源電圧供給用端子が第２の電源ラインに接続
された第１のプリバッファを有する第１のプリバッファ
回路と、最終段に電源電圧供給用端子が第２の電源ライ
ンに接続された第２のプリバッファを有する第２のプリ
バッファ回路とを有し、出力回路が、ソースが第１の電
源ラインに接続され、ドレインが外部接続用パッドに接
続され、ゲートが第１のプリバッファの出力端子に接続
され、ｎ型基板領域が第１の電源ラインに接続されてい
る第２のＰＭＩＳトランジスタと、ソースが接地ライン
に接続され、ドレインが外部接続用パッドに接続され、
ゲートが第２のプリバッファの出力端子に接続され、ｐ
型基板領域が接地ラインに接続されている第２のＮＭＩ
Ｓトランジスタとを有していることにより、ＥＳＤ試験
中に、第２のプリバッファからの出力に応じて第１のＮ
ＭＩＳトランジスタよりも先に第２のＮＭＩＳトランジ
スタ作動するのを防止することができる。よって、第２
のＮＭＩＳトランジスタに電流が集中してサージ耐圧が
低下するのを抑制することができる。
【００２９】第１のＰＭＩＳトランジスタのゲートと第
１の電源ラインとの間に介設された第１の抵抗体と、第
１のＮＭＩＳトランジスタのゲートと第１の電源ライン
との間に介設された第２の抵抗体とをさらに備えること
が好ましい。
１の電源ラインとの間に介設された第１の抵抗体と、第
１のＮＭＩＳトランジスタのゲートと第１の電源ライン
との間に介設された第２の抵抗体とをさらに備えること
が好ましい。
【００３０】ゲートが接地ラインに接続され、ソースが
第１の電源ラインに接続され、ドレインが第１のＰＭＩ
Ｓトランジスタのゲートに接続された第３のＰＭＩＳト
ランジスタと、第３のＰＭＩＳトランジスタと接地ライ
ンとの間に介設された第１の抵抗体と、ゲートが第１の
電源ラインに接続され、ソースが接地ラインに接続さ
れ、ドレインが第１のＮＭＩＳトランジスタのゲートに
接続された第３のＮＭＩＳトランジスタと、第３のＮＭ
ＩＳトランジスタのゲートと第１の電源ラインとの間に
介設された第２の抵抗体とをさらに備えることにより、
第３のＰＭＩＳトランジスタ，第３のＮＭＩＳトランジ
スタをそれぞれ抵抗体として機能させることができ、半
導体集積回路装置の占有面積の低減を図ることができ
る。
第１の電源ラインに接続され、ドレインが第１のＰＭＩ
Ｓトランジスタのゲートに接続された第３のＰＭＩＳト
ランジスタと、第３のＰＭＩＳトランジスタと接地ライ
ンとの間に介設された第１の抵抗体と、ゲートが第１の
電源ラインに接続され、ソースが接地ラインに接続さ
れ、ドレインが第１のＮＭＩＳトランジスタのゲートに
接続された第３のＮＭＩＳトランジスタと、第３のＮＭ
ＩＳトランジスタのゲートと第１の電源ラインとの間に
介設された第２の抵抗体とをさらに備えることにより、
第３のＰＭＩＳトランジスタ，第３のＮＭＩＳトランジ
スタをそれぞれ抵抗体として機能させることができ、半
導体集積回路装置の占有面積の低減を図ることができ
る。
【００３１】ゲートが第１の電源ラインに接続され、ソ
ースが外部接続用パッドに接続され、ドレインが第１の
ＰＭＩＳトランジスタのゲートに接続されている第４の
ＰＭＩＳトランジスタと、ゲートが第１の電源ラインに
接続され、ソースが外部接続用パッドに接続され、ドレ
インが第２のＰＭＩＳトランジスタのゲートに接続され
ている第５のＰＭＩＳトランジスタとをさらに備えるこ
とにより、第１，第２のＰＭＩＳトランジスタを確実に
ＯＦＦ状態に維持することができるので、ＥＳＤ試験中
に、外部接続用パッドに高電圧が印加されたときでも、
第１，第２のＰＭＩＳトランジスタを通じて第１の電源
ラインに正の電荷が移動するのを抑制することができ
る。よって、上述の効果をより確実に発揮することがで
きる。
ースが外部接続用パッドに接続され、ドレインが第１の
ＰＭＩＳトランジスタのゲートに接続されている第４の
ＰＭＩＳトランジスタと、ゲートが第１の電源ラインに
接続され、ソースが外部接続用パッドに接続され、ドレ
インが第２のＰＭＩＳトランジスタのゲートに接続され
ている第５のＰＭＩＳトランジスタとをさらに備えるこ
とにより、第１，第２のＰＭＩＳトランジスタを確実に
ＯＦＦ状態に維持することができるので、ＥＳＤ試験中
に、外部接続用パッドに高電圧が印加されたときでも、
第１，第２のＰＭＩＳトランジスタを通じて第１の電源
ラインに正の電荷が移動するのを抑制することができ
る。よって、上述の効果をより確実に発揮することがで
きる。
【００３２】本発明の第３の半導体集積回路装置は、外
部接続用パッドと、外部接続用パッドに接続され、ｎ型
基板領域を有する静電放電保護回路と、外部接続用パッ
ドに接続され、ｎ型基板領域を有する出力回路と、出力
回路に接続された出力プリバッファ回路と、静電放電保
護回路、出力回路、及び、出力プリバッファ回路に電源
電圧を供給するための電源ラインと、ゲートが外部接続
用パッドに接続され、ソースが電源ライン接続され、ド
レインが静電放電保護回路及び出力回路のｎ型基板領域
に接続されて、静電放電保護回路及び出力回路のｎ型基
板領域の電位を固定するための基板電位固定用ＰＭＩＳ
トランジスタとを備えている。
部接続用パッドと、外部接続用パッドに接続され、ｎ型
基板領域を有する静電放電保護回路と、外部接続用パッ
ドに接続され、ｎ型基板領域を有する出力回路と、出力
回路に接続された出力プリバッファ回路と、静電放電保
護回路、出力回路、及び、出力プリバッファ回路に電源
電圧を供給するための電源ラインと、ゲートが外部接続
用パッドに接続され、ソースが電源ライン接続され、ド
レインが静電放電保護回路及び出力回路のｎ型基板領域
に接続されて、静電放電保護回路及び出力回路のｎ型基
板領域の電位を固定するための基板電位固定用ＰＭＩＳ
トランジスタとを備えている。
【００３３】これにより、ＥＳＤ試験によって外部接続
用パッドに正電荷を印加した場合、静電放電保護回路内
及び出力回路内のｎ型基板領域を一方の極とする各寄生
順方向ダイオードが形成されても、基板電位固定用ＰＭ
ＩＳトランジスタのゲートは外部接続用パッドに接続さ
れているため、外部接続用パッドに正電荷が印加される
と、基板電位固定用ＰＭＩＳトランジスタはＯＦＦ状態
となる。したがって、静電保護回路や出力回路から電源
ラインに電荷が流れ込むことによる電源ラインの電位の
上昇を抑制することができる。したがって、出力プリバ
ッファ回路内の素子の作動が抑制され、出力プリバッフ
ァ回路内の素子の作動によって、出力回路内のいずれか
の素子が先に動作することが抑制される。よって、出力
回路内のいずれかの素子のみに電流が集中にすることに
よるサージ破壊を抑制することができ、サージ耐圧の高
い半導体集積回路装置が得られる。
用パッドに正電荷を印加した場合、静電放電保護回路内
及び出力回路内のｎ型基板領域を一方の極とする各寄生
順方向ダイオードが形成されても、基板電位固定用ＰＭ
ＩＳトランジスタのゲートは外部接続用パッドに接続さ
れているため、外部接続用パッドに正電荷が印加される
と、基板電位固定用ＰＭＩＳトランジスタはＯＦＦ状態
となる。したがって、静電保護回路や出力回路から電源
ラインに電荷が流れ込むことによる電源ラインの電位の
上昇を抑制することができる。したがって、出力プリバ
ッファ回路内の素子の作動が抑制され、出力プリバッフ
ァ回路内の素子の作動によって、出力回路内のいずれか
の素子が先に動作することが抑制される。よって、出力
回路内のいずれかの素子のみに電流が集中にすることに
よるサージ破壊を抑制することができ、サージ耐圧の高
い半導体集積回路装置が得られる。
【００３４】外部接続用パッドに接続された入力バッフ
ァ回路と、外部接続用パッドと入力バッファ回路との間
に介設された保護抵抗体とをさらに備えることにより、
静電放電保護回路を出力回路及び入力バッファ回路の保
護回路として機能させることが可能になる。
ァ回路と、外部接続用パッドと入力バッファ回路との間
に介設された保護抵抗体とをさらに備えることにより、
静電放電保護回路を出力回路及び入力バッファ回路の保
護回路として機能させることが可能になる。
【００３５】静電放電保護回路が、ソースが電源ライン
に接続され、ドレインが外部接続用パッドに接続され、
ｎ型基板領域が電源ラインに接続されている第１のＰＭ
ＩＳトランジスタと、ソースが接地ラインに接続され、
ドレインが外部接続用パッドに接続され、ｐ型基板領域
が接地ラインに接続されている第１のＮＭＩＳトランジ
スタとを有し、出力プリバッファ回路が、最終段に電源
電圧供給用端子が第２の電源ラインに接続された第１の
プリバッファを有する第１のプリバッファ回路と、最終
段に電源電圧供給用端子が電源ラインに接続された第２
のプリバッファを有する第２のプリバッファ回路とを有
し、出力回路が、ソースが電源ラインに接続され、ドレ
インが外部接続用パッドに接続され、ゲートが第１のプ
リバッファの出力端子に接続され、ｎ型基板領域が電源
ラインに接続されている第２のＰＭＩＳトランジスタ
と、ソースが接地ラインに接続され、ドレインが外部接
続用パッドに接続され、ゲートが第２のプリバッファの
出力端子に接続され、ｐ型基板領域が接地ラインに接続
されている第２のＮＭＩＳトランジスタとを有している
ことにより、ＥＳＤ試験中に、第２のプリバッファから
の出力に応じて第１のＮＭＩＳトランジスタよりも先に
第２のＮＭＩＳトランジスタ作動するのを防止すること
ができる。よって、第２のＮＭＩＳトランジスタに電流
が集中してサージ耐圧が低下するのを抑制することがで
きる。
に接続され、ドレインが外部接続用パッドに接続され、
ｎ型基板領域が電源ラインに接続されている第１のＰＭ
ＩＳトランジスタと、ソースが接地ラインに接続され、
ドレインが外部接続用パッドに接続され、ｐ型基板領域
が接地ラインに接続されている第１のＮＭＩＳトランジ
スタとを有し、出力プリバッファ回路が、最終段に電源
電圧供給用端子が第２の電源ラインに接続された第１の
プリバッファを有する第１のプリバッファ回路と、最終
段に電源電圧供給用端子が電源ラインに接続された第２
のプリバッファを有する第２のプリバッファ回路とを有
し、出力回路が、ソースが電源ラインに接続され、ドレ
インが外部接続用パッドに接続され、ゲートが第１のプ
リバッファの出力端子に接続され、ｎ型基板領域が電源
ラインに接続されている第２のＰＭＩＳトランジスタ
と、ソースが接地ラインに接続され、ドレインが外部接
続用パッドに接続され、ゲートが第２のプリバッファの
出力端子に接続され、ｐ型基板領域が接地ラインに接続
されている第２のＮＭＩＳトランジスタとを有している
ことにより、ＥＳＤ試験中に、第２のプリバッファから
の出力に応じて第１のＮＭＩＳトランジスタよりも先に
第２のＮＭＩＳトランジスタ作動するのを防止すること
ができる。よって、第２のＮＭＩＳトランジスタに電流
が集中してサージ耐圧が低下するのを抑制することがで
きる。
【００３６】第１のＰＭＩＳトランジスタのゲートと電
源ラインとの間に介設された第１の抵抗体と、第１のＮ
ＭＩＳトランジスタのゲートと電源ラインとの間に介設
された第２の抵抗体とをさらに備えることが好ましい。
源ラインとの間に介設された第１の抵抗体と、第１のＮ
ＭＩＳトランジスタのゲートと電源ラインとの間に介設
された第２の抵抗体とをさらに備えることが好ましい。
【００３７】ゲートが接地ラインに接続され、ソースが
電源ラインに接続され、ドレインが第１のＰＭＩＳトラ
ンジスタのゲートに接続された第３のＰＭＩＳトランジ
スタと、第３のＰＭＩＳトランジスタと接地ラインとの
間に介設された第１の抵抗体と、ゲートが電源ラインに
接続され、ソースが接地ラインに接続され、ドレインが
第１のＮＭＩＳトランジスタのゲートに接続された第３
のＮＭＩＳトランジスタと、第３のＮＭＩＳトランジス
タのゲートと電源ラインとの間に介設された第２の抵抗
体とをさらに備えることにより、第３のＰＭＩＳトラン
ジスタ，第３のＮＭＩＳトランジスタをそれぞれ抵抗体
として機能させることができ、半導体集積回路装置の占
有面積の低減を図ることができる。
電源ラインに接続され、ドレインが第１のＰＭＩＳトラ
ンジスタのゲートに接続された第３のＰＭＩＳトランジ
スタと、第３のＰＭＩＳトランジスタと接地ラインとの
間に介設された第１の抵抗体と、ゲートが電源ラインに
接続され、ソースが接地ラインに接続され、ドレインが
第１のＮＭＩＳトランジスタのゲートに接続された第３
のＮＭＩＳトランジスタと、第３のＮＭＩＳトランジス
タのゲートと電源ラインとの間に介設された第２の抵抗
体とをさらに備えることにより、第３のＰＭＩＳトラン
ジスタ，第３のＮＭＩＳトランジスタをそれぞれ抵抗体
として機能させることができ、半導体集積回路装置の占
有面積の低減を図ることができる。
【００３８】ゲートが電源ラインに接続され、ソースが
外部接続用パッドに接続され、ドレインが第１のＰＭＩ
Ｓトランジスタのゲートに接続されている第４のＰＭＩ
Ｓトランジスタと、ゲートが電源ラインに接続され、ソ
ースが外部接続用パッドに接続され、ドレインが第２の
ＰＭＩＳトランジスタのゲートに接続されている第５の
ＰＭＩＳトランジスタとをさらに備えることにより、第
１，第２のＰＭＩＳトランジスタを確実にＯＦＦ状態に
維持することができるので、ＥＳＤ試験中に、外部接続
用パッドに高電圧が印加されたときでも、第１，第２の
ＰＭＩＳトランジスタを通じて電源ラインに正の電荷が
移動するのを抑制することができる。よって、上述の効
果をより確実に発揮することができる。
外部接続用パッドに接続され、ドレインが第１のＰＭＩ
Ｓトランジスタのゲートに接続されている第４のＰＭＩ
Ｓトランジスタと、ゲートが電源ラインに接続され、ソ
ースが外部接続用パッドに接続され、ドレインが第２の
ＰＭＩＳトランジスタのゲートに接続されている第５の
ＰＭＩＳトランジスタとをさらに備えることにより、第
１，第２のＰＭＩＳトランジスタを確実にＯＦＦ状態に
維持することができるので、ＥＳＤ試験中に、外部接続
用パッドに高電圧が印加されたときでも、第１，第２の
ＰＭＩＳトランジスタを通じて電源ラインに正の電荷が
移動するのを抑制することができる。よって、上述の効
果をより確実に発揮することができる。
【００３９】第４のＰＭＩＳトランジスタのゲートと電
源ラインとの間に介設された第１の時定数調整用抵抗体
と、一方の極が第４のＰＭＩＳトランジスタのゲートに
接続され、他方の極が接地ラインに接続された第１の電
位固定用キャパシタと、第５のＰＭＩＳトランジスタの
ゲートと電源ラインとの間に介設された第２の時定数調
整用抵抗体と、一方の極が第５のＰＭＩＳトランジスタ
のゲートに接続され、他方の極が接地ラインに接続され
た第２の電位固定用キャパシタとをさらに備えることに
より、ＥＳＤ試験の開始時から第４，第５のＰＭＩＳト
ランジスタのゲートの電圧が低電位に維持されるので、
第４，第５のＰＭＩＳトランジスタにより第１，第２の
ＰＭＩＳトランジスタを確実にＯＦＦ状態に維持するこ
とができる。よって、上述の効果をより確実に発揮する
ことができる。
源ラインとの間に介設された第１の時定数調整用抵抗体
と、一方の極が第４のＰＭＩＳトランジスタのゲートに
接続され、他方の極が接地ラインに接続された第１の電
位固定用キャパシタと、第５のＰＭＩＳトランジスタの
ゲートと電源ラインとの間に介設された第２の時定数調
整用抵抗体と、一方の極が第５のＰＭＩＳトランジスタ
のゲートに接続され、他方の極が接地ラインに接続され
た第２の電位固定用キャパシタとをさらに備えることに
より、ＥＳＤ試験の開始時から第４，第５のＰＭＩＳト
ランジスタのゲートの電圧が低電位に維持されるので、
第４，第５のＰＭＩＳトランジスタにより第１，第２の
ＰＭＩＳトランジスタを確実にＯＦＦ状態に維持するこ
とができる。よって、上述の効果をより確実に発揮する
ことができる。
【００４０】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態の静電放電保護回路を有する半導体
集積回路装置の出力回路及びその周辺の構成を示す電気
回路図である。図１に示すように、この半導体集積回路
装置は、外部接続用パッド１と、静電放電保護回路２
と、出力回路３と、出力プリバッファ回路４と、内部回
路２１とを備えており、静電放電保護回路２によって外
部接続用パッド１から侵入するサージから出力回路３を
保護するように構成されている。本実施形態の特徴は、
互いに電気的に分離された，第１の電源ライン２２と第
２の電源ライン２３とが設けられている点である。
明の第１の実施形態の静電放電保護回路を有する半導体
集積回路装置の出力回路及びその周辺の構成を示す電気
回路図である。図１に示すように、この半導体集積回路
装置は、外部接続用パッド１と、静電放電保護回路２
と、出力回路３と、出力プリバッファ回路４と、内部回
路２１とを備えており、静電放電保護回路２によって外
部接続用パッド１から侵入するサージから出力回路３を
保護するように構成されている。本実施形態の特徴は、
互いに電気的に分離された，第１の電源ライン２２と第
２の電源ライン２３とが設けられている点である。
【００４１】静電放電保護回路２は、外部接続用パッド
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８とを有している。そして、ＰＭ
ＩＳトランジスタ５は、電源電圧ＶＤＤを供給するため
の第１の電源ライン２２に接続されるソースと、第１の
抵抗体７を介在させて第１の電源ライン２２に接続され
るゲートと、外部接続用パッド１に接続されるドレイン
と、第１の電源ライン２２に接続される基板領域（ｎウ
ェル）とを有している。また、ＮＭＯＳ型トランジスタ
６は、接地電圧ＶＳＳを供給するための接地ライン２０
に接続されるソースと、第２の抵抗体８を介在させて接
地ライン２０に接続されるゲートと、外部接続用パッド
１に接続されるドレインと、接地ライン２０に接続され
る基板領域（ｐウェル）とを有している。
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８とを有している。そして、ＰＭ
ＩＳトランジスタ５は、電源電圧ＶＤＤを供給するため
の第１の電源ライン２２に接続されるソースと、第１の
抵抗体７を介在させて第１の電源ライン２２に接続され
るゲートと、外部接続用パッド１に接続されるドレイン
と、第１の電源ライン２２に接続される基板領域（ｎウ
ェル）とを有している。また、ＮＭＯＳ型トランジスタ
６は、接地電圧ＶＳＳを供給するための接地ライン２０
に接続されるソースと、第２の抵抗体８を介在させて接
地ライン２０に接続されるゲートと、外部接続用パッド
１に接続されるドレインと、接地ライン２０に接続され
る基板領域（ｐウェル）とを有している。
【００４２】出力回路３は、静電放電保護回路２と出力
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２とを有
している。そして、ＰＭＩＳトランジスタ１１は、第１
の電源ライン２２に接続されるソースと、出力プリバッ
ファ回路４の第１のプリバッファ１５の出力端子に接続
されるゲートと、外部接続用パッド１に接続されるドレ
インと、第１の電源ライン２２に接続される基板領域
（ｎウェル）とを有している。また、ＮＭＩＳトランジ
スタ１２は、接地ライン２０に接続されるソースと、出
力プリバッファ回路４の第２のプリバッファ１７の出力
端子に接続されるゲートと、外部接続用パッド１に接続
されるドレインと、接地ライン２０に接続される基板領
域（ｐウェル）とを有している。
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２とを有
している。そして、ＰＭＩＳトランジスタ１１は、第１
の電源ライン２２に接続されるソースと、出力プリバッ
ファ回路４の第１のプリバッファ１５の出力端子に接続
されるゲートと、外部接続用パッド１に接続されるドレ
インと、第１の電源ライン２２に接続される基板領域
（ｎウェル）とを有している。また、ＮＭＩＳトランジ
スタ１２は、接地ライン２０に接続されるソースと、出
力プリバッファ回路４の第２のプリバッファ１７の出力
端子に接続されるゲートと、外部接続用パッド１に接続
されるドレインと、接地ライン２０に接続される基板領
域（ｐウェル）とを有している。
【００４３】出力プリバッファ回路４は、内部回路２１
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、第２の電源ライン２３に接続される電
源電圧供給用端子と、接地ライン２０に接続される接地
端子と、出力回路３のＰＭＩＳトランジスタ１１のゲー
トに接続される出力端子と、内部回路２１に接続される
入力端子とが設けられている。また、第２のプリバッフ
ァ１７には、第２の電源ライン２３に接続される電源電
圧供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＮＭＩＳトランジスタ１２のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。なお、第１のプリバッファ回
路１６及び第２のプリバッファ回路１８には、内部回路
１２１からの出力信号の増幅度合いに応じて、それぞれ
複数のプリバッファが設けられている。そして、第１の
プリバッファ回路１６内の最終段の第１のプリバッファ
１５の出力端子と、第２のプリバッファ回路１８内の最
終段の第２のプリバッファ１７の出力端子とからは、高
低が逆又は同一の出力信号が出力されるように、第１，
第２のプリバッファ回路１６，１８は構成されている。
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、第２の電源ライン２３に接続される電
源電圧供給用端子と、接地ライン２０に接続される接地
端子と、出力回路３のＰＭＩＳトランジスタ１１のゲー
トに接続される出力端子と、内部回路２１に接続される
入力端子とが設けられている。また、第２のプリバッフ
ァ１７には、第２の電源ライン２３に接続される電源電
圧供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＮＭＩＳトランジスタ１２のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。なお、第１のプリバッファ回
路１６及び第２のプリバッファ回路１８には、内部回路
１２１からの出力信号の増幅度合いに応じて、それぞれ
複数のプリバッファが設けられている。そして、第１の
プリバッファ回路１６内の最終段の第１のプリバッファ
１５の出力端子と、第２のプリバッファ回路１８内の最
終段の第２のプリバッファ１７の出力端子とからは、高
低が逆又は同一の出力信号が出力されるように、第１，
第２のプリバッファ回路１６，１８は構成されている。
【００４４】第１の実施形態における半導体集積回路装
置によれば、静電放電保護回路２のＰＭＩＳトランジス
タ５のソースと基板領域（ｎウェル）、及び、出力回路
３のＰＭＩＳトランジスタ１１のソースと基板領域（ｎ
ウェル）が接続された第１の電源ライン２２と、出力プ
リバッファ回路４の第１，第２のプリバッファ１５，１
７の各電源電圧供給用端子が接続された第２の電源ライ
ン２３とは、電気的に分離されている。このように、第
１の電源ライン２２と第２の電源ライン２３とが電気的
に分離されていることによって、図８（ａ）に示す評価
回路を用いて、図８（ｂ）に示すようなＨＭＢ放電波形
規定に基づいてＥＳＤ試験を行う際には、第２のプリバ
ッファ１７の電源電圧供給用端子が接続されている第２
の電源ライン２３の電位の上昇が抑制される。したがっ
て、第２のプリバッファ１７からの出力によって出力回
路３のＮＭＩＳトランジスタ１２のゲートが上昇してＮ
ＭＩＳトランジスタ１２がＯＮ状態になる事態が回避さ
れる。よって、ＮＭＩＳトランジスタ１２がＯＮ状態に
なることによるＮＭＩＳトランジスタの集中的な破壊や
サージ耐圧の低下を防止することができる。
置によれば、静電放電保護回路２のＰＭＩＳトランジス
タ５のソースと基板領域（ｎウェル）、及び、出力回路
３のＰＭＩＳトランジスタ１１のソースと基板領域（ｎ
ウェル）が接続された第１の電源ライン２２と、出力プ
リバッファ回路４の第１，第２のプリバッファ１５，１
７の各電源電圧供給用端子が接続された第２の電源ライ
ン２３とは、電気的に分離されている。このように、第
１の電源ライン２２と第２の電源ライン２３とが電気的
に分離されていることによって、図８（ａ）に示す評価
回路を用いて、図８（ｂ）に示すようなＨＭＢ放電波形
規定に基づいてＥＳＤ試験を行う際には、第２のプリバ
ッファ１７の電源電圧供給用端子が接続されている第２
の電源ライン２３の電位の上昇が抑制される。したがっ
て、第２のプリバッファ１７からの出力によって出力回
路３のＮＭＩＳトランジスタ１２のゲートが上昇してＮ
ＭＩＳトランジスタ１２がＯＮ状態になる事態が回避さ
れる。よって、ＮＭＩＳトランジスタ１２がＯＮ状態に
なることによるＮＭＩＳトランジスタの集中的な破壊や
サージ耐圧の低下を防止することができる。
【００４５】以上の作用について、さらに詳しく説明す
る。図１に示す半導体集積回路装置において、ＥＳＤ試
験の際に外部接続用パッド１に正電荷を印加すると、外
部接続用パッド１から第１の電源ライン２２に至る回路
において、ＰＭＩＳトランジスタ５のドレイン領域と基
板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイ
オード９となり、ＰＭＩＳトランジスタ１１のドレイン
領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順
方向ダイオード１３となる。一方、外部接続用パッド１
から接地ライン２０に至る回路において、ＮＭＩＳトラ
ンジスタ６のドレイン領域と基板領域（ｐウェル）との
間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭ
ＩＳトランジスタ１２のドレイン領域と基板領域（ｐウ
ェル）との間のｐｎ接合が寄生逆方向ダイオード１４と
なる。
る。図１に示す半導体集積回路装置において、ＥＳＤ試
験の際に外部接続用パッド１に正電荷を印加すると、外
部接続用パッド１から第１の電源ライン２２に至る回路
において、ＰＭＩＳトランジスタ５のドレイン領域と基
板領域（ｎウェル）との間のｐｎ接合が寄生順方向ダイ
オード９となり、ＰＭＩＳトランジスタ１１のドレイン
領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順
方向ダイオード１３となる。一方、外部接続用パッド１
から接地ライン２０に至る回路において、ＮＭＩＳトラ
ンジスタ６のドレイン領域と基板領域（ｐウェル）との
間のｐｎ接合が寄生逆方向ダイオード１０となり、ＮＭ
ＩＳトランジスタ１２のドレイン領域と基板領域（ｐウ
ェル）との間のｐｎ接合が寄生逆方向ダイオード１４と
なる。
【００４６】このため、外部接続用パッド１に印加され
た正電荷は、寄生順方向ダイオード９及び１３を通って
第１の電源ライン２２に流れ込み、第１の電源ライン２
２の電位が上昇する。
た正電荷は、寄生順方向ダイオード９及び１３を通って
第１の電源ライン２２に流れ込み、第１の電源ライン２
２の電位が上昇する。
【００４７】しかしながら、第１のプリバッファ１５と
第２のプリバッファ１７の各電源電圧供給用端子が接続
されている第２の電源ライン２３は、第１の電源ライン
２２とは電気的に分離されているため、電位の上昇を抑
制することができる。そのため、第２のプリバッファ１
７の電源電圧供給用端子の電位の上昇が抑制され、第２
の出力バッファ１７から出力回路３のＮＭＩＳトランジ
スタ１２への高電圧信号の出力を防ぐことができる。従
って、出力回路３のＮＭＩＳトランジスタ１２が静電放
電保護回路２のＮＭＩＳトランジスタ６よりも先にＯＮ
状態になるのを防止することができるので、サージ耐圧
の低下を防止することができる。
第２のプリバッファ１７の各電源電圧供給用端子が接続
されている第２の電源ライン２３は、第１の電源ライン
２２とは電気的に分離されているため、電位の上昇を抑
制することができる。そのため、第２のプリバッファ１
７の電源電圧供給用端子の電位の上昇が抑制され、第２
の出力バッファ１７から出力回路３のＮＭＩＳトランジ
スタ１２への高電圧信号の出力を防ぐことができる。従
って、出力回路３のＮＭＩＳトランジスタ１２が静電放
電保護回路２のＮＭＩＳトランジスタ６よりも先にＯＮ
状態になるのを防止することができるので、サージ耐圧
の低下を防止することができる。
【００４８】（第２の実施形態）図２は、本発明の第２
の実施形態の静電放電保護回路を有する半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図で
ある。図２に示すように、この半導体集積回路装置は、
外部接続用パッド１と、静電放電保護回路２と、出力回
路３と、出力プリバッファ回路４と、内部回路２１とを
備えており、静電放電保護回路２によって外部接続用パ
ッド１から侵入するサージから出力回路３を保護するよ
うに構成されている。本実施形態の特徴は、電源ライン
１９とは電気的に分離された基板固定用電源ライン２４
が設けられている点である。
の実施形態の静電放電保護回路を有する半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図で
ある。図２に示すように、この半導体集積回路装置は、
外部接続用パッド１と、静電放電保護回路２と、出力回
路３と、出力プリバッファ回路４と、内部回路２１とを
備えており、静電放電保護回路２によって外部接続用パ
ッド１から侵入するサージから出力回路３を保護するよ
うに構成されている。本実施形態の特徴は、電源ライン
１９とは電気的に分離された基板固定用電源ライン２４
が設けられている点である。
【００４９】静電放電保護回路２は、外部接続用パッド
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８とを有している。そして、ＰＭ
ＩＳトランジスタ５は、電源電圧ＶＤＤを供給するため
の電源ライン１９に接続されるソースと、第１の抵抗体
７を介在させて電源ライン１９に接続されるゲートと、
外部接続用パッド１に接続されるドレインと、基板電位
固定用電源ライン２４に接続される基板領域（ｎウェ
ル）とを有している。また、ＮＭＯＳ型トランジスタ６
は、接地電圧ＶＳＳを供給するための接地ライン２０に
接続されるソースと、第２の抵抗体８を介在させて接地
ライン２０に接続されるゲートと、外部接続用パッド１
に接続されるドレインと、接地ライン２０に接続される
基板領域（ｐウェル）とを有している。
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８とを有している。そして、ＰＭ
ＩＳトランジスタ５は、電源電圧ＶＤＤを供給するため
の電源ライン１９に接続されるソースと、第１の抵抗体
７を介在させて電源ライン１９に接続されるゲートと、
外部接続用パッド１に接続されるドレインと、基板電位
固定用電源ライン２４に接続される基板領域（ｎウェ
ル）とを有している。また、ＮＭＯＳ型トランジスタ６
は、接地電圧ＶＳＳを供給するための接地ライン２０に
接続されるソースと、第２の抵抗体８を介在させて接地
ライン２０に接続されるゲートと、外部接続用パッド１
に接続されるドレインと、接地ライン２０に接続される
基板領域（ｐウェル）とを有している。
【００５０】出力回路３は、静電放電保護回路２と出力
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２とを有
している。そして、ＰＭＩＳトランジスタ１１は、電源
ライン１９に接続されるソースと、出力プリバッファ回
路４の第１のプリバッファ１５の出力端子に接続される
ゲートと、外部接続用パッド１に接続されるドレイン
と、基板電位固定用電源ライン２４に接続される基板領
域（ｎウェル）とを有している。また、ＮＭＩＳトラン
ジスタ１２は、接地ライン２０に接続されるソースと、
出力プリバッファ回路４の第２のプリバッファ１７の出
力端子に接続されるゲートと、外部接続用パッド１に接
続されるドレインと、接地ライン２０に接続される基板
領域（ｐウェル）とを有している。
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２とを有
している。そして、ＰＭＩＳトランジスタ１１は、電源
ライン１９に接続されるソースと、出力プリバッファ回
路４の第１のプリバッファ１５の出力端子に接続される
ゲートと、外部接続用パッド１に接続されるドレイン
と、基板電位固定用電源ライン２４に接続される基板領
域（ｎウェル）とを有している。また、ＮＭＩＳトラン
ジスタ１２は、接地ライン２０に接続されるソースと、
出力プリバッファ回路４の第２のプリバッファ１７の出
力端子に接続されるゲートと、外部接続用パッド１に接
続されるドレインと、接地ライン２０に接続される基板
領域（ｐウェル）とを有している。
【００５１】出力プリバッファ回路４は、内部回路２１
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、電源ライン１９に接続される電源電圧
供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＰＭＩＳトランジスタ１１のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。また、第２のプリバッファ１
７には、電源ライン１９に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＮＭＩＳトランジスタ１２のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。なお、第１のプリバッファ回路１６及び
第２のプリバッファ回路１８には、内部回路１２１から
の出力信号の増幅度合いに応じて、それぞれ複数のプリ
バッファが設けられている。そして、第１のプリバッフ
ァ回路１６内の最終段の第１のプリバッファ１５の出力
端子と、第２のプリバッファ回路１８内の最終段の第２
のプリバッファ１７の出力端子とからは、高低が逆又は
同一の出力信号が出力されるように、第１，第２のプリ
バッファ回路１６，１８のプリバッファは構成されてい
る。
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、電源ライン１９に接続される電源電圧
供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＰＭＩＳトランジスタ１１のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。また、第２のプリバッファ１
７には、電源ライン１９に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＮＭＩＳトランジスタ１２のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。なお、第１のプリバッファ回路１６及び
第２のプリバッファ回路１８には、内部回路１２１から
の出力信号の増幅度合いに応じて、それぞれ複数のプリ
バッファが設けられている。そして、第１のプリバッフ
ァ回路１６内の最終段の第１のプリバッファ１５の出力
端子と、第２のプリバッファ回路１８内の最終段の第２
のプリバッファ１７の出力端子とからは、高低が逆又は
同一の出力信号が出力されるように、第１，第２のプリ
バッファ回路１６，１８のプリバッファは構成されてい
る。
【００５２】本実施形態の半導体集積回路装置によれ
ば、静電放電保護回路２のＰＭＩＳトランジスタ５のソ
ース、出力回路３のＰＭＩＳトランジスタ１１のソー
ス、及び、出力プリバッファ回路４の第１，第２のプリ
バッファ１５，１７の各電源電圧供給用端子が接続され
た電源ライン１９と、静電放電保護回路２のＰＭＩＳト
ランジスタ５の基板領域（ｎウェル）、及び、出力回路
３のＰＭＩＳトランジスタ１１の基板領域（ｎウェル）
が接続された基板電位固定用電源ライン２４とは、電気
的に分離されている。このように、電源ライン１９と基
板電位固定用電源ライン２４とが電気的に分離されてい
ることによって、図８（ａ）に示す評価回路を用いて、
図８（ｂ）に示すようなＨＭＢ放電波形規定に基づいて
ＥＳＤ試験を行う際には、第２のプリバッファ１７の電
源電圧供給用端子が接続されている電源ライン１９の電
位の上昇が抑制される。したがって、第２のプリバッフ
ァ１７からの出力によって出力回路３のＮＭＩＳトラン
ジスタ１２のゲートが上昇してＮＭＩＳトランジスタ１
２がＯＮ状態になる事態が回避される。よって、ＮＭＩ
Ｓトランジスタ１２がＯＮ状態になることによるＮＭＩ
Ｓトランジスタの集中的な破壊やサージ耐圧の低下を防
止することができる。
ば、静電放電保護回路２のＰＭＩＳトランジスタ５のソ
ース、出力回路３のＰＭＩＳトランジスタ１１のソー
ス、及び、出力プリバッファ回路４の第１，第２のプリ
バッファ１５，１７の各電源電圧供給用端子が接続され
た電源ライン１９と、静電放電保護回路２のＰＭＩＳト
ランジスタ５の基板領域（ｎウェル）、及び、出力回路
３のＰＭＩＳトランジスタ１１の基板領域（ｎウェル）
が接続された基板電位固定用電源ライン２４とは、電気
的に分離されている。このように、電源ライン１９と基
板電位固定用電源ライン２４とが電気的に分離されてい
ることによって、図８（ａ）に示す評価回路を用いて、
図８（ｂ）に示すようなＨＭＢ放電波形規定に基づいて
ＥＳＤ試験を行う際には、第２のプリバッファ１７の電
源電圧供給用端子が接続されている電源ライン１９の電
位の上昇が抑制される。したがって、第２のプリバッフ
ァ１７からの出力によって出力回路３のＮＭＩＳトラン
ジスタ１２のゲートが上昇してＮＭＩＳトランジスタ１
２がＯＮ状態になる事態が回避される。よって、ＮＭＩ
Ｓトランジスタ１２がＯＮ状態になることによるＮＭＩ
Ｓトランジスタの集中的な破壊やサージ耐圧の低下を防
止することができる。
【００５３】以上の作用について、さらに詳しく説明す
る。図２に示す半導体集積回路装置において、ＥＳＤ試
験の際に外部接続用パッド１に正電荷を印加すると、外
部接続用パッド１から基板電位固定用電源ライン２４に
至る回路において、ＰＭＩＳトランジスタ５のドレイン
領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順
方向ダイオード９となり、ＰＭＩＳトランジスタ１１の
ドレイン領域と基板領域（ｎウェル）との間のｐｎ接合
が寄生順方向ダイオード１３となる。なお、外部接続用
パッド１から接地ライン２０に至る回路において、ＮＭ
ＩＳトランジスタ６のドレイン領域と基板領域（ｐウェ
ル）との間のｐｎ接合が寄生逆方向ダイオード１０とな
り、ＮＭＩＳトランジスタ１２のドレイン領域と基板領
域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオー
ド１４となる。
る。図２に示す半導体集積回路装置において、ＥＳＤ試
験の際に外部接続用パッド１に正電荷を印加すると、外
部接続用パッド１から基板電位固定用電源ライン２４に
至る回路において、ＰＭＩＳトランジスタ５のドレイン
領域と基板領域（ｎウェル）との間のｐｎ接合が寄生順
方向ダイオード９となり、ＰＭＩＳトランジスタ１１の
ドレイン領域と基板領域（ｎウェル）との間のｐｎ接合
が寄生順方向ダイオード１３となる。なお、外部接続用
パッド１から接地ライン２０に至る回路において、ＮＭ
ＩＳトランジスタ６のドレイン領域と基板領域（ｐウェ
ル）との間のｐｎ接合が寄生逆方向ダイオード１０とな
り、ＮＭＩＳトランジスタ１２のドレイン領域と基板領
域（ｐウェル）との間のｐｎ接合が寄生逆方向ダイオー
ド１４となる。
【００５４】つまり、図２に示す寄生順方向ダイオード
９及び寄生順方向ダイオード１３とは、外部接続用パッ
ド１と電源ライン１９との間に形成されるのではなく、
外部接続用パッド１と基板電位固定用電源ライン２４と
の間に形成される。このため、外部接続用パッド１に印
加された正電荷は、寄生順方向ダイオード９及び１３を
通って基板電位固定用電源ライン２４に流れ込み、基板
電位固定用電源ライン２４の電位が上昇する。
９及び寄生順方向ダイオード１３とは、外部接続用パッ
ド１と電源ライン１９との間に形成されるのではなく、
外部接続用パッド１と基板電位固定用電源ライン２４と
の間に形成される。このため、外部接続用パッド１に印
加された正電荷は、寄生順方向ダイオード９及び１３を
通って基板電位固定用電源ライン２４に流れ込み、基板
電位固定用電源ライン２４の電位が上昇する。
【００５５】一方、外部接続用パッド１と電源ライン１
９との間には、寄生順方向ダイオードが形成されないた
め、電源ライン１９の電位の上昇を抑制することができ
る。そのため、第２のプリバッファ１７から出力回路３
のＮＭＩＳトランジスタ１２への高電圧信号の出力を防
ぐことができる。従って、出力回路３のＮＭＩＳトラン
ジスタ１２が静電放電保護回路２のＮＭＩＳトランジス
タ６よりも先にＯＮ状態になるのを防止することができ
るので、サージ耐圧の低下を防止することができる。
９との間には、寄生順方向ダイオードが形成されないた
め、電源ライン１９の電位の上昇を抑制することができ
る。そのため、第２のプリバッファ１７から出力回路３
のＮＭＩＳトランジスタ１２への高電圧信号の出力を防
ぐことができる。従って、出力回路３のＮＭＩＳトラン
ジスタ１２が静電放電保護回路２のＮＭＩＳトランジス
タ６よりも先にＯＮ状態になるのを防止することができ
るので、サージ耐圧の低下を防止することができる。
【００５６】（第３の実施形態）図３は、本発明の第３
の実施形態の静電放電保護回路を有する半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図で
ある。図３に示すように、この半導体集積回路装置は、
外部接続用パッド１と、静電放電保護回路２と、出力回
路３と、出力プリバッファ回路４と、内部回路２１とを
備えており、静電放電保護回路２によって外部接続用パ
ッド１から侵入するサージから出力回路３を保護するよ
うに構成されている。本実施形態の特徴は、基板電位固
定用ＰＭＩＳトランジスタ２５が設けられている点であ
る。
の実施形態の静電放電保護回路を有する半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図で
ある。図３に示すように、この半導体集積回路装置は、
外部接続用パッド１と、静電放電保護回路２と、出力回
路３と、出力プリバッファ回路４と、内部回路２１とを
備えており、静電放電保護回路２によって外部接続用パ
ッド１から侵入するサージから出力回路３を保護するよ
うに構成されている。本実施形態の特徴は、基板電位固
定用ＰＭＩＳトランジスタ２５が設けられている点であ
る。
【００５７】静電放電保護回路２は、外部接続用パッド
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８とを有している。そして、ＰＭ
ＩＳトランジスタ５は、電源電圧ＶＤＤを供給するため
の電源ライン１９に接続されるソースと、第１の抵抗体
７を介在させて電源ライン１９に接続されるゲートと、
外部接続用パッド１に接続されるドレインと、基板電位
固定用ＰＭＩＳトランジスタ２５のドレインに接続され
る基板領域（ｎウェル）とを有している。また、ＮＭＯ
Ｓ型トランジスタ６は、接地電圧ＶＳＳを供給するため
の接地ライン２０に接続されるソースと、第２の抵抗体
８を介在させて接地ライン２０に接続されるゲートと、
外部接続用パッド１に接続されるドレインと、接地ライ
ン２０に接続される基板領域（ｐウェル）とを有してい
る。
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８とを有している。そして、ＰＭ
ＩＳトランジスタ５は、電源電圧ＶＤＤを供給するため
の電源ライン１９に接続されるソースと、第１の抵抗体
７を介在させて電源ライン１９に接続されるゲートと、
外部接続用パッド１に接続されるドレインと、基板電位
固定用ＰＭＩＳトランジスタ２５のドレインに接続され
る基板領域（ｎウェル）とを有している。また、ＮＭＯ
Ｓ型トランジスタ６は、接地電圧ＶＳＳを供給するため
の接地ライン２０に接続されるソースと、第２の抵抗体
８を介在させて接地ライン２０に接続されるゲートと、
外部接続用パッド１に接続されるドレインと、接地ライ
ン２０に接続される基板領域（ｐウェル）とを有してい
る。
【００５８】出力回路３は、静電放電保護回路２と出力
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２とを有
している。そして、ＰＭＩＳトランジスタ１１は、電源
ライン１９に接続されるソースと、出力プリバッファ回
路４の第１のプリバッファ１５の出力端子に接続される
ゲートと、外部接続用パッド１に接続されるドレイン
と、基板電位固定用ＰＭＩＳトランジスタ２５のドレイ
ンに接続される基板領域（ｎウェル）とを有している。
また、ＮＭＩＳトランジスタ１２は、接地ライン２０に
接続されるソースと、出力プリバッファ回路４の第２の
プリバッファ１７の出力端子に接続されるゲートと、外
部接続用パッド１に接続されるドレインと、接地ライン
２０に接続される基板領域（ｐウェル）とを有してい
る。
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２とを有
している。そして、ＰＭＩＳトランジスタ１１は、電源
ライン１９に接続されるソースと、出力プリバッファ回
路４の第１のプリバッファ１５の出力端子に接続される
ゲートと、外部接続用パッド１に接続されるドレイン
と、基板電位固定用ＰＭＩＳトランジスタ２５のドレイ
ンに接続される基板領域（ｎウェル）とを有している。
また、ＮＭＩＳトランジスタ１２は、接地ライン２０に
接続されるソースと、出力プリバッファ回路４の第２の
プリバッファ１７の出力端子に接続されるゲートと、外
部接続用パッド１に接続されるドレインと、接地ライン
２０に接続される基板領域（ｐウェル）とを有してい
る。
【００５９】出力プリバッファ回路４は、内部回路２１
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、電源ライン１９に接続される電源電圧
供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＰＭＩＳトランジスタ１１のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。また、第２のプリバッファ１
７には、電源ライン１９に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＮＭＩＳトランジスタ１２のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。なお、第１のプリバッファ回路１６及び
第２のプリバッファ回路１８には、内部回路１２１から
の出力信号の増幅度合いに応じて、それぞれ複数のプリ
バッファが設けられている。そして、第１のプリバッフ
ァ回路１６内の最終段の第１のプリバッファ１５の出力
端子と、第２のプリバッファ回路１８内の最終段の第２
のプリバッファ１７の出力端子とからは、高低が逆又は
同一の出力信号が出力されるように、第１，第２のプリ
バッファ回路１６，１８は構成されている。
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、電源ライン１９に接続される電源電圧
供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＰＭＩＳトランジスタ１１のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。また、第２のプリバッファ１
７には、電源ライン１９に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＮＭＩＳトランジスタ１２のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。なお、第１のプリバッファ回路１６及び
第２のプリバッファ回路１８には、内部回路１２１から
の出力信号の増幅度合いに応じて、それぞれ複数のプリ
バッファが設けられている。そして、第１のプリバッフ
ァ回路１６内の最終段の第１のプリバッファ１５の出力
端子と、第２のプリバッファ回路１８内の最終段の第２
のプリバッファ１７の出力端子とからは、高低が逆又は
同一の出力信号が出力されるように、第１，第２のプリ
バッファ回路１６，１８は構成されている。
【００６０】そして、基板電位固定用ＰＭＩＳトランジ
スタ２５のゲートは外部接続用パッド１に接続され、ソ
ースは電源ライン１９に接続されている。
スタ２５のゲートは外部接続用パッド１に接続され、ソ
ースは電源ライン１９に接続されている。
【００６１】本実施形態の半導体集積回路装置によれ
ば、静電放電保護回路２のＰＭＩＳトランジスタ５の基
板領域（ｎウェル）、及び、出力回路３のＰＭＩＳトラ
ンジスタ１１の基板領域（ｎウェル）は、基板電位固定
用ＰＭＩＳトランジスタ２５を介在させて電源ライン１
９に接続されている。このように、ＰＭＩＳトランジス
タ５，１１の基板領域と電源ライン１９との間に基板電
池固定用ＰＭＩＳトランジスタ２５が介在していること
によって、図８（ａ）に示す評価回路を用いて、図８
（ｂ）に示すようなＨＭＢ放電波形規定に基づいてＥＳ
Ｄ試験を行う際には、第２のプリバッファ１７の電源電
圧供給用端子が接続されている電源ライン１９の電位の
上昇が抑制される。したがって、第２のプリバッファ１
７からの出力によって出力回路３のＮＭＩＳトランジス
タ１２のゲートが上昇してＮＭＩＳトランジスタ１２が
ＯＮ状態になる事態が回避される。よって、ＮＭＩＳト
ランジスタ１２がＯＮ状態になることによるＮＭＩＳト
ランジスタの集中的な破壊やサージ耐圧の低下を防止す
ることができる。
ば、静電放電保護回路２のＰＭＩＳトランジスタ５の基
板領域（ｎウェル）、及び、出力回路３のＰＭＩＳトラ
ンジスタ１１の基板領域（ｎウェル）は、基板電位固定
用ＰＭＩＳトランジスタ２５を介在させて電源ライン１
９に接続されている。このように、ＰＭＩＳトランジス
タ５，１１の基板領域と電源ライン１９との間に基板電
池固定用ＰＭＩＳトランジスタ２５が介在していること
によって、図８（ａ）に示す評価回路を用いて、図８
（ｂ）に示すようなＨＭＢ放電波形規定に基づいてＥＳ
Ｄ試験を行う際には、第２のプリバッファ１７の電源電
圧供給用端子が接続されている電源ライン１９の電位の
上昇が抑制される。したがって、第２のプリバッファ１
７からの出力によって出力回路３のＮＭＩＳトランジス
タ１２のゲートが上昇してＮＭＩＳトランジスタ１２が
ＯＮ状態になる事態が回避される。よって、ＮＭＩＳト
ランジスタ１２がＯＮ状態になることによるＮＭＩＳト
ランジスタの集中的な破壊やサージ耐圧の低下を防止す
ることができる。
【００６２】以上の作用について、さらに詳しく説明す
る。図３に示す半導体集積回路装置において、ＥＳＤ試
験の際に外部接続用パッド１に正電荷を印加すると、外
部接続用パッド１から基板電位固定用ＰＭＩＳトランジ
スタ２５を経て電源ライン１９に至る回路において、Ｐ
ＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウ
ェル）との間のｐｎ接合が寄生順方向ダイオード９とな
り、ＰＭＩＳトランジスタ１１のドレイン領域と基板領
域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオー
ド１３となる。なお、外部接続用パッド１から接地ライ
ン２０に至る回路において、ＮＭＩＳトランジスタ６の
ドレイン領域と基板領域（ｐウェル）との間のｐｎ接合
が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジ
スタ１２のドレイン領域と基板領域（ｐウェル）との間
のｐｎ接合が寄生逆方向ダイオード１４となる。
る。図３に示す半導体集積回路装置において、ＥＳＤ試
験の際に外部接続用パッド１に正電荷を印加すると、外
部接続用パッド１から基板電位固定用ＰＭＩＳトランジ
スタ２５を経て電源ライン１９に至る回路において、Ｐ
ＭＩＳトランジスタ５のドレイン領域と基板領域（ｎウ
ェル）との間のｐｎ接合が寄生順方向ダイオード９とな
り、ＰＭＩＳトランジスタ１１のドレイン領域と基板領
域（ｎウェル）との間のｐｎ接合が寄生順方向ダイオー
ド１３となる。なお、外部接続用パッド１から接地ライ
ン２０に至る回路において、ＮＭＩＳトランジスタ６の
ドレイン領域と基板領域（ｐウェル）との間のｐｎ接合
が寄生逆方向ダイオード１０となり、ＮＭＩＳトランジ
スタ１２のドレイン領域と基板領域（ｐウェル）との間
のｐｎ接合が寄生逆方向ダイオード１４となる。
【００６３】このとき、基板電位固定用ＰＭＩＳトラン
ジスタ２５のゲートは外部接続用パッド１に接続されて
いるため、外部接続用パッド１に正電荷が印加される
と、基板電位固定用ＰＭＩＳトランジスタ２５はＯＦＦ
状態となるため、ドレインの電荷が電源ライン１９に流
れ込むことはなく、電源ライン１９の電位の上昇を抑制
することができる。そのため、第２のプリバッファ１７
ら出力回路３のＮＭＩＳトランジスタ１２への高電圧信
号の出力を防ぐことができる。従って、出力回路３のＮ
ＭＩＳトランジスタ１２が静電放電保護回路２のＮＭＩ
Ｓトランジスタ６よりも先にＯＮ状態になるのを防止す
ることができるので、サージ耐圧の低下を防止すること
ができる。
ジスタ２５のゲートは外部接続用パッド１に接続されて
いるため、外部接続用パッド１に正電荷が印加される
と、基板電位固定用ＰＭＩＳトランジスタ２５はＯＦＦ
状態となるため、ドレインの電荷が電源ライン１９に流
れ込むことはなく、電源ライン１９の電位の上昇を抑制
することができる。そのため、第２のプリバッファ１７
ら出力回路３のＮＭＩＳトランジスタ１２への高電圧信
号の出力を防ぐことができる。従って、出力回路３のＮ
ＭＩＳトランジスタ１２が静電放電保護回路２のＮＭＩ
Ｓトランジスタ６よりも先にＯＮ状態になるのを防止す
ることができるので、サージ耐圧の低下を防止すること
ができる。
【００６４】特に、上述の第１，第２の実施形態では、
電源ラインの数に応じて電源ピンの数が増大するが、本
実施形態では電源ピンの数を増大させることなく、サー
ジ耐圧の低下を抑制することができるという利点があ
る。
電源ラインの数に応じて電源ピンの数が増大するが、本
実施形態では電源ピンの数を増大させることなく、サー
ジ耐圧の低下を抑制することができるという利点があ
る。
【００６５】ただし、実使用状態において、外部接続用
パッド１に低電圧が印加されている場合には、基板電位
固定用ＰＭＩＳトランジスタ２５がＯＮ状態となって不
具合はないが、外部接続用パッド１に高電圧が印加され
ている場合には、基板電位固定用ＰＭＩＳトランジスタ
２５がＯＦＦ状態になるので、半導体集積回路装置の動
作に支障を来さないよう配慮する必要がある。ここで、
外部接続用端子１に高電圧が印加されて、基板電位固定
用ＰＭＩＳトランジスタ２５がＯＦＦ状態にあるとき、
寄生順方向ダイオード９，１３を経た正の電荷が基板電
位固定用ＰＭＩＳトランジスタ２５のドレインに流れ込
み、ＰＭＩＳトランジスタ５，１１の基板領域（ｎウェ
ル）から基板電位固定用ＰＭＩＳトランジスタ２５のド
レインに至るノードの電位を上昇させるので、ＰＭＩＳ
トランジスタ５，１１の基板電位が固定されることにな
る。よって、実使用においても不具合は生じない。
パッド１に低電圧が印加されている場合には、基板電位
固定用ＰＭＩＳトランジスタ２５がＯＮ状態となって不
具合はないが、外部接続用パッド１に高電圧が印加され
ている場合には、基板電位固定用ＰＭＩＳトランジスタ
２５がＯＦＦ状態になるので、半導体集積回路装置の動
作に支障を来さないよう配慮する必要がある。ここで、
外部接続用端子１に高電圧が印加されて、基板電位固定
用ＰＭＩＳトランジスタ２５がＯＦＦ状態にあるとき、
寄生順方向ダイオード９，１３を経た正の電荷が基板電
位固定用ＰＭＩＳトランジスタ２５のドレインに流れ込
み、ＰＭＩＳトランジスタ５，１１の基板領域（ｎウェ
ル）から基板電位固定用ＰＭＩＳトランジスタ２５のド
レインに至るノードの電位を上昇させるので、ＰＭＩＳ
トランジスタ５，１１の基板電位が固定されることにな
る。よって、実使用においても不具合は生じない。
【００６６】（第４の実施形態）図４は、本発明の第４
の実施形態の静電放電保護回路を有する半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図で
ある。図４に示すように、この半導体集積回路装置は、
外部接続用パッド１と、静電放電保護回路２と、出力回
路３と、出力プリバッファ回路４と、内部回路２１とを
備えており、静電放電保護回路２によって外部接続用パ
ッド１から侵入するサージから出力回路３を保護するよ
うに構成されている。本実施形態の特徴は、第３の実施
形態の構成に加えて、ゲート電位固定用ＰＭＩＳトラン
ジスタ２６，２７が設けられている点である。
の実施形態の静電放電保護回路を有する半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図で
ある。図４に示すように、この半導体集積回路装置は、
外部接続用パッド１と、静電放電保護回路２と、出力回
路３と、出力プリバッファ回路４と、内部回路２１とを
備えており、静電放電保護回路２によって外部接続用パ
ッド１から侵入するサージから出力回路３を保護するよ
うに構成されている。本実施形態の特徴は、第３の実施
形態の構成に加えて、ゲート電位固定用ＰＭＩＳトラン
ジスタ２６，２７が設けられている点である。
【００６７】静電放電保護回路２は、外部接続用パッド
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８と、ゲート電位固定用ＰＭＩＳ
トランジスタ２６とを有している。そして、ＰＭＩＳト
ランジスタ５は、電源電圧ＶＤＤを供給するための電源
ライン１９に接続されるソースと、第１の抵抗体７を介
在させて電源ライン１９に接続されるゲートと、外部接
続用パッド１に接続されるドレインと、基板電位固定用
ＰＭＩＳトランジスタ２５のドレインに接続される基板
領域（ｎウェル）とを有している。また、ＮＭＯＳ型ト
ランジスタ６は、接地電圧ＶＳＳを供給するための接地
ライン２０に接続されるソースと、第２の抵抗体８を介
在させて接地ライン２０に接続されるゲートと、外部接
続用パッド１に接続されるドレインと、接地ライン２０
に接続される基板領域（ｐウェル）とを有している。さ
らに、ゲート電位固定用ＰＭＩＳトランジスタ２６は、
ＰＭＩＳトランジスタ５のゲートに接続されるドレイン
と、電源ライン１９に接続されるゲートと、外部接続用
パッド１に接続されるソースとを有している。
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８と、ゲート電位固定用ＰＭＩＳ
トランジスタ２６とを有している。そして、ＰＭＩＳト
ランジスタ５は、電源電圧ＶＤＤを供給するための電源
ライン１９に接続されるソースと、第１の抵抗体７を介
在させて電源ライン１９に接続されるゲートと、外部接
続用パッド１に接続されるドレインと、基板電位固定用
ＰＭＩＳトランジスタ２５のドレインに接続される基板
領域（ｎウェル）とを有している。また、ＮＭＯＳ型ト
ランジスタ６は、接地電圧ＶＳＳを供給するための接地
ライン２０に接続されるソースと、第２の抵抗体８を介
在させて接地ライン２０に接続されるゲートと、外部接
続用パッド１に接続されるドレインと、接地ライン２０
に接続される基板領域（ｐウェル）とを有している。さ
らに、ゲート電位固定用ＰＭＩＳトランジスタ２６は、
ＰＭＩＳトランジスタ５のゲートに接続されるドレイン
と、電源ライン１９に接続されるゲートと、外部接続用
パッド１に接続されるソースとを有している。
【００６８】出力回路３は、静電放電保護回路２と出力
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２と、ゲ
ート電位固定用ＰＭＩＳトランジスタ２７とを有してい
る。そして、ＰＭＩＳトランジスタ１１は、電源ライン
１９に接続されるソースと、出力プリバッファ回路４の
第１のプリバッファ１５の出力端子に接続されるゲート
と、外部接続用パッド１に接続されるドレインと、基板
電位固定用ＰＭＩＳトランジスタ２５のドレインに接続
される基板領域（ｎウェル）とを有している。また、Ｎ
ＭＩＳトランジスタ１２は、接地ライン２０に接続され
るソースと、出力プリバッファ回路４の第２のプリバッ
ファ１７の出力端子に接続されるゲートと、外部接続用
パッド１に接続されるドレインと、接地ライン２０に接
続される基板領域（ｐウェル）とを有している。さら
に、ゲート電位固定用ＰＭＩＳトランジスタ２７は、Ｐ
ＭＩＳトランジスタ１１のゲートに接続されるドレイン
と、電源ライン１９に接続されるゲートと、外部接続用
パッド１に接続されるソースとを有している。
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２と、ゲ
ート電位固定用ＰＭＩＳトランジスタ２７とを有してい
る。そして、ＰＭＩＳトランジスタ１１は、電源ライン
１９に接続されるソースと、出力プリバッファ回路４の
第１のプリバッファ１５の出力端子に接続されるゲート
と、外部接続用パッド１に接続されるドレインと、基板
電位固定用ＰＭＩＳトランジスタ２５のドレインに接続
される基板領域（ｎウェル）とを有している。また、Ｎ
ＭＩＳトランジスタ１２は、接地ライン２０に接続され
るソースと、出力プリバッファ回路４の第２のプリバッ
ファ１７の出力端子に接続されるゲートと、外部接続用
パッド１に接続されるドレインと、接地ライン２０に接
続される基板領域（ｐウェル）とを有している。さら
に、ゲート電位固定用ＰＭＩＳトランジスタ２７は、Ｐ
ＭＩＳトランジスタ１１のゲートに接続されるドレイン
と、電源ライン１９に接続されるゲートと、外部接続用
パッド１に接続されるソースとを有している。
【００６９】出力プリバッファ回路４は、内部回路２１
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、電源ライン１９に接続される電源電圧
供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＰＭＩＳトランジスタ１１のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。また、第２のプリバッファ１
７には、電源ライン１９に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＮＭＩＳトランジスタ１２のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。なお、第１のプリバッファ回路１６及び
第２のプリバッファ回路１８には、内部回路１２１から
の出力信号の増幅度合いに応じて、それぞれ複数のプリ
バッファが設けられている。そして、第１のプリバッフ
ァ回路１６内の最終段の第１のプリバッファ１５の出力
端子と、第２のプリバッファ回路１８内の最終段の第２
のプリバッファ１７の出力端子とからは、高低が逆又は
同一の出力信号が出力されるように、第１，第２のプリ
バッファ回路１６，１８は構成されている。
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、電源ライン１９に接続される電源電圧
供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＰＭＩＳトランジスタ１１のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。また、第２のプリバッファ１
７には、電源ライン１９に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＮＭＩＳトランジスタ１２のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。なお、第１のプリバッファ回路１６及び
第２のプリバッファ回路１８には、内部回路１２１から
の出力信号の増幅度合いに応じて、それぞれ複数のプリ
バッファが設けられている。そして、第１のプリバッフ
ァ回路１６内の最終段の第１のプリバッファ１５の出力
端子と、第２のプリバッファ回路１８内の最終段の第２
のプリバッファ１７の出力端子とからは、高低が逆又は
同一の出力信号が出力されるように、第１，第２のプリ
バッファ回路１６，１８は構成されている。
【００７０】そして、基板電位固定用ＰＭＩＳトランジ
スタ２５のゲートは外部接続用パッド１に接続され、ソ
ースは電源ライン１９に接続されている。
スタ２５のゲートは外部接続用パッド１に接続され、ソ
ースは電源ライン１９に接続されている。
【００７１】本実施形態の半導体集積回路装置によれ
ば、第３の実施形態と同じ構成を有している部分によっ
て、第３の実施形態と同じ効果を発揮することができ
る。加えて、本実施形態では、以下の作用が生じる。
ば、第３の実施形態と同じ構成を有している部分によっ
て、第３の実施形態と同じ効果を発揮することができ
る。加えて、本実施形態では、以下の作用が生じる。
【００７２】ＥＳＤ試験によって外部接続用パッド１に
正電荷を印加した場合、ＰＭＩＳトランジスタ２６およ
びＰＭＩＳトランジスタ２７は、それぞれ、ゲートが電
源ライン１９に接続され、ドレインが外部接続用パッド
１に接続されているので、ゲート電位よりもドレイン電
位の方が高くなり、ＰＭＩＳトランジスタ２６およびＰ
ＭＩＳトランジスタ２７はＯＮ状態となり、外部接続用
パッド１に印加された電位は、ＰＭＩＳトランジスタ５
のゲートと、ＰＭＩＳトランジスタ１１のゲートとに伝
えられる。よって、ＰＭＩＳトランジスタ５及びＰＭＩ
Ｓトランジスタ１１において、それぞれ、ドレインとゲ
ートとの電圧が等しくなり、ＰＭＩＳトランジスタ５と
ＰＭＩＳトランジスタ１１はＯＦＦ状態となって、電源
ライン１９の電位上昇を防ぐことができる。従って、寄
生順方向ダイオード９，１３及びＰＭＩＳトランジスタ
５，９から電源ライン１９へのサージ電荷の回り込み経
路を遮断することができる。
正電荷を印加した場合、ＰＭＩＳトランジスタ２６およ
びＰＭＩＳトランジスタ２７は、それぞれ、ゲートが電
源ライン１９に接続され、ドレインが外部接続用パッド
１に接続されているので、ゲート電位よりもドレイン電
位の方が高くなり、ＰＭＩＳトランジスタ２６およびＰ
ＭＩＳトランジスタ２７はＯＮ状態となり、外部接続用
パッド１に印加された電位は、ＰＭＩＳトランジスタ５
のゲートと、ＰＭＩＳトランジスタ１１のゲートとに伝
えられる。よって、ＰＭＩＳトランジスタ５及びＰＭＩ
Ｓトランジスタ１１において、それぞれ、ドレインとゲ
ートとの電圧が等しくなり、ＰＭＩＳトランジスタ５と
ＰＭＩＳトランジスタ１１はＯＦＦ状態となって、電源
ライン１９の電位上昇を防ぐことができる。従って、寄
生順方向ダイオード９，１３及びＰＭＩＳトランジスタ
５，９から電源ライン１９へのサージ電荷の回り込み経
路を遮断することができる。
【００７３】すなわち、第３の実施形態では、寄生順方
向ダイオード９，１３から電源ライン１９へのサージ電
荷の回り込みを遮断しうるが、状況によっては、ＰＭＩ
Ｓトランジスタ５，１１を経たサージ電荷が電源ライン
１９に回り込むおそれがある。それに対し、本実施形態
では、ＰＭＩＳトランジスタ５，９から電源ライン１９
へのサージ電荷の回り込み経路をも遮断することができ
る。
向ダイオード９，１３から電源ライン１９へのサージ電
荷の回り込みを遮断しうるが、状況によっては、ＰＭＩ
Ｓトランジスタ５，１１を経たサージ電荷が電源ライン
１９に回り込むおそれがある。それに対し、本実施形態
では、ＰＭＩＳトランジスタ５，９から電源ライン１９
へのサージ電荷の回り込み経路をも遮断することができ
る。
【００７４】よって、図８（ａ）に示す評価回路を用い
て、図８（ｂ）に示すようなＨＭＢ放電波形規定に基づ
いてＥＳＤ試験を行う際には、第２のプリバッファ１７
の電源電圧供給用端子が接続されている電源ライン１９
の電位の上昇をより確実に抑制することができる。した
がって、第２のプリバッファ１７からの出力によって出
力回路３のＮＭＩＳトランジスタ１２のゲートが上昇し
てＮＭＩＳトランジスタ１２がＯＮ状態になる事態が確
実に回避される。よって、ＮＭＩＳトランジスタ１２が
ＯＮ状態になることによるＮＭＩＳトランジスタの集中
的な破壊やサージ耐圧の低下を確実に防止することがで
きる。
て、図８（ｂ）に示すようなＨＭＢ放電波形規定に基づ
いてＥＳＤ試験を行う際には、第２のプリバッファ１７
の電源電圧供給用端子が接続されている電源ライン１９
の電位の上昇をより確実に抑制することができる。した
がって、第２のプリバッファ１７からの出力によって出
力回路３のＮＭＩＳトランジスタ１２のゲートが上昇し
てＮＭＩＳトランジスタ１２がＯＮ状態になる事態が確
実に回避される。よって、ＮＭＩＳトランジスタ１２が
ＯＮ状態になることによるＮＭＩＳトランジスタの集中
的な破壊やサージ耐圧の低下を確実に防止することがで
きる。
【００７５】特に、上述の第１，第２の実施形態では、
電源ラインの数に応じて電源ピンの数が増大するが、本
実施形態では電源ピンの数を増大させることなく、サー
ジ耐圧の低下を抑制することができるという利点があ
る。
電源ラインの数に応じて電源ピンの数が増大するが、本
実施形態では電源ピンの数を増大させることなく、サー
ジ耐圧の低下を抑制することができるという利点があ
る。
【００７６】また、本実施形態においても、第３の実施
形態と同様の作用により、ＰＭＩＳトランジスタ５，１
１の基板電位が固定されることになる。よって、実使用
においても不具合は生じない。
形態と同様の作用により、ＰＭＩＳトランジスタ５，１
１の基板電位が固定されることになる。よって、実使用
においても不具合は生じない。
【００７７】なお、第１の実施形態及び第２の実施形態
における静電放電保護回路２及び出力回路３に、本実施
形態と同様に、ゲート電位固定用ＰＭＩＳトランジスタ
２６及び２７を設けても同様な効果を得ることができ
る。
における静電放電保護回路２及び出力回路３に、本実施
形態と同様に、ゲート電位固定用ＰＭＩＳトランジスタ
２６及び２７を設けても同様な効果を得ることができ
る。
【００７８】（第５の実施形態）図５は、本発明の第５
の実施形態の静電放電保護回路を有する半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図で
ある。図５に示すように、この半導体集積回路装置は、
外部接続用パッド１と、静電放電保護回路２と、出力回
路３と、出力プリバッファ回路４と、内部回路２１とを
備えており、静電放電保護回路２によって外部接続用パ
ッド１から侵入するサージから出力回路３を保護するよ
うに構成されている。本実施形態の特徴は、第４の実施
形態の構成に加えて、ゲート電位固定用ＰＭＩＳトラン
ジスタ２６，２７の各ゲートに接続される電位固定用キ
ャパシタ４１，４２と、時定数調整用抵抗体４３，４４
とが設けられている点である。
の実施形態の静電放電保護回路を有する半導体集積回路
装置の出力回路及びその周辺の構成を示す電気回路図で
ある。図５に示すように、この半導体集積回路装置は、
外部接続用パッド１と、静電放電保護回路２と、出力回
路３と、出力プリバッファ回路４と、内部回路２１とを
備えており、静電放電保護回路２によって外部接続用パ
ッド１から侵入するサージから出力回路３を保護するよ
うに構成されている。本実施形態の特徴は、第４の実施
形態の構成に加えて、ゲート電位固定用ＰＭＩＳトラン
ジスタ２６，２７の各ゲートに接続される電位固定用キ
ャパシタ４１，４２と、時定数調整用抵抗体４３，４４
とが設けられている点である。
【００７９】静電放電保護回路２は、外部接続用パッド
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８と、ゲート電位固定用ＰＭＩＳ
トランジスタ２６と、電位固定用キャパシタ４１と、時
定数調整用抵抗体４３とを有している。そして、ＰＭＩ
Ｓトランジスタ５は、電源電圧ＶＤＤを供給するための
電源ライン１９に接続されるソースと、第１の抵抗体７
を介在させて電源ライン１９に接続されるゲートと、外
部接続用パッド１に接続されるドレインと、基板電位固
定用ＰＭＩＳトランジスタ２５のドレインに接続される
基板領域（ｎウェル）とを有している。また、ＮＭＯＳ
型トランジスタ６は、接地電圧ＶＳＳを供給するための
接地ライン２０に接続されるソースと、第２の抵抗体８
を介在させて接地ライン２０に接続されるゲートと、外
部接続用パッド１に接続されるドレインと、接地ライン
２０に接続される基板領域（ｐウェル）とを有してい
る。さらに、ゲート電位固定用ＰＭＩＳトランジスタ２
６は、ＰＭＩＳトランジスタ５のゲートに接続されるド
レインと、時定数調整用抵抗体４３を介在させて電源ラ
イン１９に接続されるゲートと、外部接続用パッド１に
接続されるソースとを有している。さらに、電位固定用
キャパシタ４１の一方の電極はゲート電位固定用ＰＭＩ
Ｓトランジスタ２６のゲートに接続され、他方の電極は
接地に接続されている。
１と出力回路３との間に設けられており、ＰＭＩＳトラ
ンジスタ５と、ＮＭＩＳトランジスタ６と、第１の抵抗
体７及び第２の抵抗体８と、ゲート電位固定用ＰＭＩＳ
トランジスタ２６と、電位固定用キャパシタ４１と、時
定数調整用抵抗体４３とを有している。そして、ＰＭＩ
Ｓトランジスタ５は、電源電圧ＶＤＤを供給するための
電源ライン１９に接続されるソースと、第１の抵抗体７
を介在させて電源ライン１９に接続されるゲートと、外
部接続用パッド１に接続されるドレインと、基板電位固
定用ＰＭＩＳトランジスタ２５のドレインに接続される
基板領域（ｎウェル）とを有している。また、ＮＭＯＳ
型トランジスタ６は、接地電圧ＶＳＳを供給するための
接地ライン２０に接続されるソースと、第２の抵抗体８
を介在させて接地ライン２０に接続されるゲートと、外
部接続用パッド１に接続されるドレインと、接地ライン
２０に接続される基板領域（ｐウェル）とを有してい
る。さらに、ゲート電位固定用ＰＭＩＳトランジスタ２
６は、ＰＭＩＳトランジスタ５のゲートに接続されるド
レインと、時定数調整用抵抗体４３を介在させて電源ラ
イン１９に接続されるゲートと、外部接続用パッド１に
接続されるソースとを有している。さらに、電位固定用
キャパシタ４１の一方の電極はゲート電位固定用ＰＭＩ
Ｓトランジスタ２６のゲートに接続され、他方の電極は
接地に接続されている。
【００８０】出力回路３は、静電放電保護回路２と出力
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２と、ゲ
ート電位固定用ＰＭＩＳトランジスタ２７と、電位固定
用キャパシタ４２と、時定数調整用抵抗体４４とを有し
ている。そして、ＰＭＩＳトランジスタ１１は、電源ラ
イン１９に接続されるソースと、出力プリバッファ回路
４の第１のプリバッファ１５の出力端子に接続されるゲ
ートと、外部接続用パッド１に接続されるドレインと、
基板電位固定用ＰＭＩＳトランジスタ２５のドレインに
接続される基板領域（ｎウェル）とを有している。ま
た、ＮＭＩＳトランジスタ１２は、接地ライン２０に接
続されるソースと、出力プリバッファ回路４の第２のプ
リバッファ１７の出力端子に接続されるゲートと、外部
接続用パッド１に接続されるドレインと、接地ライン２
０に接続される基板領域（ｐウェル）とを有している。
さらに、ゲート電位固定用ＰＭＩＳトランジスタ２７
は、ＰＭＩＳトランジスタ１１のゲートに接続されるド
レインと、時定数調整用抵抗体４４を介在させて電源ラ
イン１９に接続されるゲートと、外部接続用パッド１に
接続されるソースとを有している。さらに、電位固定用
キャパシタ４２の一方の電極はゲート電位固定用ＰＭＩ
Ｓトランジスタ２７のゲートに接続され、他方の電極は
接地に接続されている。
プリバッファ回路４との間に設けられており、ＰＭＩＳ
トランジスタ１１と、ＮＭＩＳトランジスタ１２と、ゲ
ート電位固定用ＰＭＩＳトランジスタ２７と、電位固定
用キャパシタ４２と、時定数調整用抵抗体４４とを有し
ている。そして、ＰＭＩＳトランジスタ１１は、電源ラ
イン１９に接続されるソースと、出力プリバッファ回路
４の第１のプリバッファ１５の出力端子に接続されるゲ
ートと、外部接続用パッド１に接続されるドレインと、
基板電位固定用ＰＭＩＳトランジスタ２５のドレインに
接続される基板領域（ｎウェル）とを有している。ま
た、ＮＭＩＳトランジスタ１２は、接地ライン２０に接
続されるソースと、出力プリバッファ回路４の第２のプ
リバッファ１７の出力端子に接続されるゲートと、外部
接続用パッド１に接続されるドレインと、接地ライン２
０に接続される基板領域（ｐウェル）とを有している。
さらに、ゲート電位固定用ＰＭＩＳトランジスタ２７
は、ＰＭＩＳトランジスタ１１のゲートに接続されるド
レインと、時定数調整用抵抗体４４を介在させて電源ラ
イン１９に接続されるゲートと、外部接続用パッド１に
接続されるソースとを有している。さらに、電位固定用
キャパシタ４２の一方の電極はゲート電位固定用ＰＭＩ
Ｓトランジスタ２７のゲートに接続され、他方の電極は
接地に接続されている。
【００８１】出力プリバッファ回路４は、内部回路２１
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、電源ライン１９に接続される電源電圧
供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＰＭＩＳトランジスタ１１のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。また、第２のプリバッファ１
７には、電源ライン１９に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＮＭＩＳトランジスタ１２のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。なお、第１のプリバッファ回路１６及び
第２のプリバッファ回路１８には、内部回路１２１から
の出力信号の増幅度合いに応じて、それぞれ複数のプリ
バッファが設けられている。そして、第１のプリバッフ
ァ回路１６内の最終段の第１のプリバッファ１５の出力
端子と、第２のプリバッファ回路１８内の最終段の第２
のプリバッファ１７の出力端子とからは、高低が逆又は
同一の出力信号が出力されるように、第１，第２のプリ
バッファ回路１６，１８は構成されている。
からの出力信号を増幅するためのものであり、内部回路
２１と出力回路３との間に設けられており、最終段に第
１のプリバッファ１５を備えた第１のプリバッファ回路
１６と、最終段に第２のプリバッファ１７を備えた第２
のプリバッファ回路１８とを有している。第１のプリバ
ッファ１５には、電源ライン１９に接続される電源電圧
供給用端子と、接地ライン２０に接続される接地端子
と、出力回路３のＰＭＩＳトランジスタ１１のゲートに
接続される出力端子と、内部回路２１に接続される入力
端子とが設けられている。また、第２のプリバッファ１
７には、電源ライン１９に接続される電源電圧供給用端
子と、接地ライン２０に接続される接地端子と、出力回
路３のＮＭＩＳトランジスタ１２のゲートに接続される
出力端子と、内部回路２１に接続される入力端子とが設
けられている。なお、第１のプリバッファ回路１６及び
第２のプリバッファ回路１８には、内部回路１２１から
の出力信号の増幅度合いに応じて、それぞれ複数のプリ
バッファが設けられている。そして、第１のプリバッフ
ァ回路１６内の最終段の第１のプリバッファ１５の出力
端子と、第２のプリバッファ回路１８内の最終段の第２
のプリバッファ１７の出力端子とからは、高低が逆又は
同一の出力信号が出力されるように、第１，第２のプリ
バッファ回路１６，１８は構成されている。
【００８２】そして、基板電位固定用ＰＭＩＳトランジ
スタ２５のゲートは外部接続用パッド１に接続され、ソ
ースは電源ライン１９に接続されている。
スタ２５のゲートは外部接続用パッド１に接続され、ソ
ースは電源ライン１９に接続されている。
【００８３】本実施形態の半導体集積回路装置によれ
ば、第４の実施形態と同じ構成を有している部分によっ
て、第４の実施形態と同じ効果を発揮することができ
る。加えて、本実施形態では、以下の作用が生じる。
ば、第４の実施形態と同じ構成を有している部分によっ
て、第４の実施形態と同じ効果を発揮することができ
る。加えて、本実施形態では、以下の作用が生じる。
【００８４】第４の実施形態においては、ゲート電位固
定用ＰＭＩＳトランジスタ２６，２７のゲートが電源ラ
イン１９に接続されているが、ＥＳＤ試験の際には、電
源ライン１９がフローティングにあることから、ゲート
電位固定用ＰＭＩＳトランジスタ２６，２７がＯＮ状態
になるのが遅れるおそれがある。それに対し、本実施形
態では、ＥＳＤ試験の開始当初から、ゲート電位固定用
ＰＭＩＳトランジスタ２６，２７のゲートが電位固定用
キャパシタ４１，４２によって接地電位に近い低電位に
保持されるので、ゲート電位固定用ＰＭＩＳトランジス
タ２６，２７が迅速にＯＮ状態になる。したがって、Ｐ
ＭＩＳトランジスタ５，１１がすぐにＯＦＦ状態となっ
て、電源ライン１９の電位上昇を防ぐことができる。従
って、寄生順方向ダイオード９，１３及びＰＭＩＳトラ
ンジスタ５，９から電源ライン１９へのサージ電荷の回
り込み経路を遮断することができる。
定用ＰＭＩＳトランジスタ２６，２７のゲートが電源ラ
イン１９に接続されているが、ＥＳＤ試験の際には、電
源ライン１９がフローティングにあることから、ゲート
電位固定用ＰＭＩＳトランジスタ２６，２７がＯＮ状態
になるのが遅れるおそれがある。それに対し、本実施形
態では、ＥＳＤ試験の開始当初から、ゲート電位固定用
ＰＭＩＳトランジスタ２６，２７のゲートが電位固定用
キャパシタ４１，４２によって接地電位に近い低電位に
保持されるので、ゲート電位固定用ＰＭＩＳトランジス
タ２６，２７が迅速にＯＮ状態になる。したがって、Ｐ
ＭＩＳトランジスタ５，１１がすぐにＯＦＦ状態となっ
て、電源ライン１９の電位上昇を防ぐことができる。従
って、寄生順方向ダイオード９，１３及びＰＭＩＳトラ
ンジスタ５，９から電源ライン１９へのサージ電荷の回
り込み経路を遮断することができる。
【００８５】また、ある程度の時間が経過すると、フロ
ーティング状態にある電源ライン１９からの電荷の移動
によって、ゲート電位固定用ＰＭＩＳトランジスタ２
６，２７のゲートの電位が高くなることもあり得るが、
ゲート電位が上昇するまでにＥＳＤ試験が終了するよう
に、時定数調整用抵抗体４３，４４の抵抗を設定してお
けばより確実に電源ライン１９の電位上昇を防ぐことが
できる。
ーティング状態にある電源ライン１９からの電荷の移動
によって、ゲート電位固定用ＰＭＩＳトランジスタ２
６，２７のゲートの電位が高くなることもあり得るが、
ゲート電位が上昇するまでにＥＳＤ試験が終了するよう
に、時定数調整用抵抗体４３，４４の抵抗を設定してお
けばより確実に電源ライン１９の電位上昇を防ぐことが
できる。
【００８６】また、本実施形態においても、第４の実施
形態と同様の作用により、ＰＭＩＳトランジスタ５，１
１の基板電位が固定されることになる。よって、実使用
においても不具合は生じない。
形態と同様の作用により、ＰＭＩＳトランジスタ５，１
１の基板電位が固定されることになる。よって、実使用
においても不具合は生じない。
【００８７】なお、第２の実施形態における静電放電保
護回路２及び出力回路３に、本実施形態と同様に、ゲー
ト電位固定用ＰＭＩＳトランジスタ２６及び２７を設け
た場合にも、本実施形態と同様に、電位固定用キャパシ
タ４１，４２と、時定数調整用抵抗体４３，４４とを設
けることにより、同様の効果を得ることができる。
護回路２及び出力回路３に、本実施形態と同様に、ゲー
ト電位固定用ＰＭＩＳトランジスタ２６及び２７を設け
た場合にも、本実施形態と同様に、電位固定用キャパシ
タ４１，４２と、時定数調整用抵抗体４３，４４とを設
けることにより、同様の効果を得ることができる。
【００８８】（実施形態の変形例）図６は、本発明の第
１の実施形態の変形例に係る静電放電保護回路を有する
半導体集積回路装置の出力回路及びその周辺の構成を示
す電気回路図である。
１の実施形態の変形例に係る静電放電保護回路を有する
半導体集積回路装置の出力回路及びその周辺の構成を示
す電気回路図である。
【００８９】図６に示すように、この変形例の半導体集
積回路装置は、基本的には第１の実施形態と同様に、外
部接続用パッド１と、静電放電保護回路２と、出力回路
３と、出力プリバッファ回路４と、内部回路２１とを有
し、静電放電保護回路２によって外部接続用パッド１か
ら侵入するサージから出力回路３を保護するように構成
されている。
積回路装置は、基本的には第１の実施形態と同様に、外
部接続用パッド１と、静電放電保護回路２と、出力回路
３と、出力プリバッファ回路４と、内部回路２１とを有
し、静電放電保護回路２によって外部接続用パッド１か
ら侵入するサージから出力回路３を保護するように構成
されている。
【００９０】本変形例の第１の実施形態との第１の相違
点は、第１の実施形態における静電放電保護回路２の第
１の抵抗体７、及び、第２の抵抗体８の代わりに、ＰＭ
ＩＳトランジスタ２８と抵抗体２９、及び、ＮＭＩＳト
ランジスタ３０と抵抗体３１を用いている点である。Ｐ
ＭＩＳトランジスタ２８は、ＰＭＩＳトランジスタ５の
ゲートに接続されるドレインと、抵抗体２９を介在させ
て接地ライン２０に接続されるゲートと、第１の電源ラ
イン２２に接続されるソースとを有している。また、Ｎ
ＭＩＳトランジスタ３０は、ＮＭＩＳトランジスタ６の
ゲートに接続されるドレインと、抵抗体３１を介在させ
て第１の電源ライン２２に接続されるゲートと、接地ラ
イン２０に接続されるソースとを有している。
点は、第１の実施形態における静電放電保護回路２の第
１の抵抗体７、及び、第２の抵抗体８の代わりに、ＰＭ
ＩＳトランジスタ２８と抵抗体２９、及び、ＮＭＩＳト
ランジスタ３０と抵抗体３１を用いている点である。Ｐ
ＭＩＳトランジスタ２８は、ＰＭＩＳトランジスタ５の
ゲートに接続されるドレインと、抵抗体２９を介在させ
て接地ライン２０に接続されるゲートと、第１の電源ラ
イン２２に接続されるソースとを有している。また、Ｎ
ＭＩＳトランジスタ３０は、ＮＭＩＳトランジスタ６の
ゲートに接続されるドレインと、抵抗体３１を介在させ
て第１の電源ライン２２に接続されるゲートと、接地ラ
イン２０に接続されるソースとを有している。
【００９１】このように、抵抗体をＭＩＳトランジスタ
によって代用することにより、半導体集積回路装置の占
有面積の低減を図ることができる。
によって代用することにより、半導体集積回路装置の占
有面積の低減を図ることができる。
【００９２】なお、上記第２〜第４の実施形態において
も、第１の抵抗体７、及び、第２の抵抗体８の代わり
に、本実施形態のようにＰＭＩＳトランジスタ２８と抵
抗体２９、及び、ＮＭＩＳトランジスタ３０と抵抗体３
１を用いて構成すれば、同様な効果を得ることができ
る。
も、第１の抵抗体７、及び、第２の抵抗体８の代わり
に、本実施形態のようにＰＭＩＳトランジスタ２８と抵
抗体２９、及び、ＮＭＩＳトランジスタ３０と抵抗体３
１を用いて構成すれば、同様な効果を得ることができ
る。
【００９３】さらに、本変形例の第１の実施形態との第
２の相違点は、外部接続用パッド１に保護抵抗体３２を
介在させて入力バッファ回路３３が接続されている点で
ある。この構成によれば、静電放電保護回路２によっ
て、外部接続用パッド１から侵入するサージから出力回
路３及び入力バッファ回路３３をより確実に保護するこ
とができる。
２の相違点は、外部接続用パッド１に保護抵抗体３２を
介在させて入力バッファ回路３３が接続されている点で
ある。この構成によれば、静電放電保護回路２によっ
て、外部接続用パッド１から侵入するサージから出力回
路３及び入力バッファ回路３３をより確実に保護するこ
とができる。
【００９４】なお、第２〜第４の実施形態においても、
本実施形態のように外部接続用パッド１に保護抵抗体３
２を介在させて入力バッファ回路３３を接続することに
よって、静電放電保護回路２を出力回路３および入力バ
ッファ回路３３の保護回路として用いることができる。
本実施形態のように外部接続用パッド１に保護抵抗体３
２を介在させて入力バッファ回路３３を接続することに
よって、静電放電保護回路２を出力回路３および入力バ
ッファ回路３３の保護回路として用いることができる。
【００９５】上記第１〜第５の実施形態及び変形例にお
いて、出力プリバッファ回路４は、ＰＭＩＳトランジス
タ１１に接続される第１のプリバッファ回路１６と、Ｎ
ＭＩＳトランジスタ１２に接続される第２のプリバッフ
ァ回路１８とで構成したが、１つのプリバッファ回路で
内部回路の信号の増幅を行い、最終段のプリバッファの
出力端子をＰＭＩＳトランジスタ１１及びＮＭＩＳトラ
ンジスタ１２の各ゲートに接続する構成にしても良い。
いて、出力プリバッファ回路４は、ＰＭＩＳトランジス
タ１１に接続される第１のプリバッファ回路１６と、Ｎ
ＭＩＳトランジスタ１２に接続される第２のプリバッフ
ァ回路１８とで構成したが、１つのプリバッファ回路で
内部回路の信号の増幅を行い、最終段のプリバッファの
出力端子をＰＭＩＳトランジスタ１１及びＮＭＩＳトラ
ンジスタ１２の各ゲートに接続する構成にしても良い。
【００９６】
【発明の効果】以上述べてきたように、本発明の半導体
集積回路装置によれば、ＥＳＤ試験によって外部接続用
パッドに正電荷を印加されても、出力プリバッファ回路
のプリバッファの電源電圧供給用端子の電位が上昇しな
いので、出力回路のＮＭＩＳトランジスタが静電放電保
護回路のＮＭＩＳトランジスタよりも先にＯＮ状態にな
るのを防止することができる。したがって、出力回路の
ＮＭＩＳトランジスタが集中的に破壊されたり、耐圧低
下を防止することができ、サージ耐圧を向上することが
できる。
集積回路装置によれば、ＥＳＤ試験によって外部接続用
パッドに正電荷を印加されても、出力プリバッファ回路
のプリバッファの電源電圧供給用端子の電位が上昇しな
いので、出力回路のＮＭＩＳトランジスタが静電放電保
護回路のＮＭＩＳトランジスタよりも先にＯＮ状態にな
るのを防止することができる。したがって、出力回路の
ＮＭＩＳトランジスタが集中的に破壊されたり、耐圧低
下を防止することができ、サージ耐圧を向上することが
できる。
【図１】本発明の第１の実施形態の半導体集積回路装置
の出力回路及びその周辺の構成を示す電気回路図であ
る。
の出力回路及びその周辺の構成を示す電気回路図であ
る。
【図２】本発明の第２の実施形態の半導体集積回路装置
の出力回路及びその周辺の構成を示す電気回路図であ
る。
の出力回路及びその周辺の構成を示す電気回路図であ
る。
【図３】本発明の第３の実施形態の半導体集積回路装置
の出力回路及びその周辺の構成を示す電気回路図であ
る。
の出力回路及びその周辺の構成を示す電気回路図であ
る。
【図４】本発明の第４の実施形態の半導体集積回路装置
の出力回路及びその周辺の構成を示す電気回路図であ
る。
の出力回路及びその周辺の構成を示す電気回路図であ
る。
【図５】本発明の第５の実施形態の半導体集積回路装置
の出力回路及びその周辺の構成を示す電気回路図であ
る。
の出力回路及びその周辺の構成を示す電気回路図であ
る。
【図６】本発明の第１の実施形態の変形例に係る半導体
集積回路装置の出力回路及びその周辺の構成を示す電気
回路図である。
集積回路装置の出力回路及びその周辺の構成を示す電気
回路図である。
【図７】従来の静電放電保護回路を有する半導体集積回
路装置の出力回路及びその周辺の構成を示す電気回路図
である。
路装置の出力回路及びその周辺の構成を示す電気回路図
である。
【図８】（ａ），（ｂ）は、それぞれ順に、ＨＭＢ試験
規格によるＥＳＤ試験を行うための評価回路の回路図、
及びＭＩＬ規格によるＨＭＢ放電波形規定を示す波形図
である。
規格によるＥＳＤ試験を行うための評価回路の回路図、
及びＭＩＬ規格によるＨＭＢ放電波形規定を示す波形図
である。
１ 外部接続用パッド
２ 静電放電保護回路
３ 出力回路
４ 出力プリバッファ回路
５，１１，２５，２６，２７，２８ ＰＭＩＳトランジ
スタ ６、１２，３０ ＮＭＩＳトランジスタ ７ 第１の抵抗体 ８ 第２の抵抗体 ９，１３ 寄生順方向ダイオード １０，１４ 寄生逆方向ダイオード １５ 第１のプリバッファ １６ 第１のプリバッファ回路 １７ 第２のプリバッファ １８ 第２のプリバッファ回路 １９ 電源ライン ２０ 接地ライン ２１ 内部回路 ２２ 第１の電源ライン ２３ 第２の電源ライン ２４ 基板電位固定用電源ライン ２９、３１ 抵抗体 ３２ 保護抵抗体 ３３ 入力バッファ回路
スタ ６、１２，３０ ＮＭＩＳトランジスタ ７ 第１の抵抗体 ８ 第２の抵抗体 ９，１３ 寄生順方向ダイオード １０，１４ 寄生逆方向ダイオード １５ 第１のプリバッファ １６ 第１のプリバッファ回路 １７ 第２のプリバッファ １８ 第２のプリバッファ回路 １９ 電源ライン ２０ 接地ライン ２１ 内部回路 ２２ 第１の電源ライン ２３ 第２の電源ライン ２４ 基板電位固定用電源ライン ２９、３１ 抵抗体 ３２ 保護抵抗体 ３３ 入力バッファ回路
─────────────────────────────────────────────────────
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Ｆターム(参考） 5F038 BH02 BH03 BH04 BH07 BH13
CD02 CD03 CD04 DF01 DT15
EZ20
5F048 AA02 AB03 AC03 CC01 CC06
CC09 CC16
Claims (18)
- 【請求項１】 外部接続用パッドと、 上記外部接続用パッドに接続された静電放電保護回路
と、 上記外部接続用パッドに接続された出力回路と、 上記出力回路に接続された出力プリバッファ回路と、 上記静電放電保護回路及び上記出力回路に電源電圧を供
給するための第１の電源ラインと、 上記出力プリバッファ回路に電源電圧を供給するための
第２の電源ラインとを備え、 上記第１の電源ラインと上記第２の電源ラインとは、電
気的に分離されていることを特徴とする半導体集積回路
装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 上記外部接続用パッドに接続された入力バッファ回路
と、 上記外部接続用パッドと上記入力バッファ回路との間に
介設された保護抵抗体とをさらに備えていることを特徴
とする半導体集積回路装置。 - 【請求項３】 請求項１又は２記載の半導体集積回路装
置において、 上記静電放電保護回路は、ソースが上記第１の電源ライ
ンに接続され、ドレインが上記外部接続用パッドに接続
され、ｎ型基板領域が上記第１の電源ラインに接続され
ている第１のＰＭＩＳトランジスタと、ソースが接地ラ
インに接続され、ドレインが上記外部接続用パッドに接
続され、ｐ型基板領域が上記接地ラインに接続されてい
る第１のＮＭＩＳトランジスタとを有し、 上記出力プリバッファ回路は、最終段に電源供給用端子
が上記第２の電源ラインに接続された第１のプリバッフ
ァを有する第１のプリバッファ回路と、最終段に電源供
給用端子が上記第２の電源ラインに接続された第２のプ
リバッファを有する第２のプリバッファ回路とを有し、 上記出力回路は、ソースが上記第１の電源ラインに接続
され、ドレインが上記外部接続用パッドに接続され、ゲ
ートが上記第１のプリバッファの出力端子に接続され、
ｎ型基板領域が上記第１の電源ラインに接続されている
第２のＰＭＩＳトランジスタと、ソースが接地ラインに
接続され、ドレインが上記外部接続用パッドに接続さ
れ、ゲートが上記第２のプリバッファの出力端子に接続
され、ｐ型基板領域が上記接地ラインに接続されている
第２のＮＭＩＳトランジスタとを備えていることを特徴
とする半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、 上記第１のＰＭＩＳトランジスタのゲートと上記第１の
電源ラインとの間に介設された第１の抵抗体と、 上記第１のＮＭＩＳトランジスタのゲートと上記第１の
電源ラインとの間に介設された第２の抵抗体とをさらに
備えていることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項３記載の半導体集積回路装置にお
いて、 ゲートが上記接地ラインに接続され、ソースが上記第１
の電源ラインに接続され、ドレインが上記第１のＰＭＩ
Ｓトランジスタのゲートに接続された第３のＰＭＩＳト
ランジスタと、 上記第３のＰＭＩＳトランジスタと上記接地ラインとの
間に介設された第１の抵抗体と、 ゲートが上記第１の電源ラインに接続され、ソースが上
記接地ラインに接続され、ドレインが上記第１のＮＭＩ
Ｓトランジスタのゲートに接続された第３のＮＭＩＳト
ランジスタと、 上記第３のＮＭＩＳトランジスタのゲートと上記第１の
電源ラインとの間に介設された第２の抵抗体とをさらに
備えていることを特徴とする半導体集積回路装置。 - 【請求項６】 外部接続用パッドと、 上記外部接続用パッドに接続され、ｎ型基板領域を有す
る静電放電保護回路と、 上記外部接続用パッドに接続され、ｎ型基板領域を有す
る出力回路と、 上記出力回路に接続された出力プリバッファ回路と、 上記静電放電保護回路及び上記出力回路に電源電圧を供
給するための第１の電源ラインと、 上記静電放電保護回路及び上記出力回路のｎ型基板領域
の電位を固定するための第２の電源ラインとを備え、 上記第１の電源ラインと上記第２の電源ラインとは、電
気的に分離されていることを特徴とする半導体集積回路
装置。 - 【請求項７】 請求項６記載の半導体集積回路装置にお
いて、 上記外部接続用パッドに接続された入力バッファ回路
と、 上記外部接続用パッドと上記入力バッファ回路との間に
介設された保護抵抗体とをさらに備えていることを特徴
とする半導体集積回路装置。 - 【請求項８】 請求項６又は７記載の半導体集積回路装
置において、 上記静電放電保護回路は、ソースが上記第１の電源ライ
ンに接続され、ドレインが上記外部接続用パッドに接続
され、上記ｎ型基板領域が上記第２の電源ラインに接続
されている第１のＰＭＩＳトランジスタと、ソースが接
地ラインに接続され、ドレインが上記外部接続用パッド
に接続され、ｐ型基板領域が上記接地ラインに接続され
ている第１のＮＭＩＳトランジスタとを備え、 上記出力プリバッファ回路は、最終段に電源供給用端子
が上記第１の電源ラインに接続された第１のプリバッフ
ァを有する第１のプリバッファ回路と、最終段に電源供
給用端子が上記第１の電源ラインに接続された第２のプ
リバッファを有する第２のプリバッファ回路とを備え、 上記出力回路は、ソースが上記第１の電源ラインに接続
され、ドレインが上記外部接続用パッドに接続され、ゲ
ートが上記第１のプリバッファの出力端子に接続され、
上記ｎ型基板領域が上記第２の電源ラインに接続されて
いる第２のＰＭＩＳトランジスタと、ソースが接地ライ
ンに接続され、ドレインが上記外部接続用パッドに接続
され、ゲートが上記第２のプリバッファの出力端子に接
続され、ｐ型基板領域が上記接地ラインに接続されてい
る第２のＮＭＩＳトランジスタとを備えていることを特
徴とする半導体集積回路装置。 - 【請求項９】 請求項８記載の半導体集積回路装置にお
いて、 上記第１のＰＭＩＳトランジスタのゲートと上記第１の
電源ラインとの間に介設された第１の抵抗体と、 上記第１のＮＭＩＳトランジスタのゲートと上記第１の
電源ラインとの間に介設された第２の抵抗体とをさらに
備えていることを特徴とする半導体集積回路装置。 - 【請求項１０】 請求項８記載の半導体集積回路装置に
おいて、 ゲートが上記接地ラインに接続され、ソースが上記第１
の電源ラインに接続され、ドレインが上記第１のＰＭＩ
Ｓトランジスタのゲートに接続された第３のＰＭＩＳト
ランジスタと、 上記第３のＰＭＩＳトランジスタと上記接地ラインとの
間に介設された第１の抵抗体と、 ゲートが上記第１の電源ラインに接続され、ソースが上
記接地ラインに接続され、ドレインが上記第１のＮＭＩ
Ｓトランジスタのゲートに接続された第３のＮＭＩＳト
ランジスタと、 上記第３のＮＭＩＳトランジスタのゲートと上記第１の
電源ラインとの間に介設された第２の抵抗体とをさらに
備えていることを特徴とする半導体集積回路装置。 - 【請求項１１】 請求項９又は１０記載の半導体集積回
路装置において、 ゲートが上記第１の電源ラインに接続され、ソースが上
記外部接続用パッドに接続され、ドレインが上記第１の
ＰＭＩＳトランジスタのゲートに接続されている第４の
ＰＭＩＳトランジスタと、 ゲートが上記第１の電源ラインに接続され、ソースが上
記外部接続用パッドに接続され、ドレインが上記第２の
ＰＭＩＳトランジスタのゲートに接続されている第５の
ＰＭＩＳトランジスタとをさらに備えていることを特徴
とする半導体集積回路装置。 - 【請求項１２】 外部接続用パッドと、 上記外部接続用パッドに接続され、ｎ型基板領域を有す
る静電放電保護回路と、 上記外部接続用パッドに接続され、ｎ型基板領域を有す
る出力回路と、 上記出力回路に接続された出力プリバッファ回路と、 上記静電放電保護回路、上記出力回路、及び、上記出力
プリバッファ回路に電源電圧を供給するための電源ライ
ンと、 ゲートが上記外部接続用パッドに接続され、ソースが上
記電源ライン接続され、ドレインが上記静電放電保護回
路及び上記出力回路のｎ型基板領域に接続されて、上記
静電放電保護回路及び上記出力回路のｎ型基板領域の電
位を固定するための基板電位固定用ＰＭＩＳトランジス
タとを備えていることを特徴とする半導体集積回路装
置。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
において、 上記外部接続用パッドに接続された入力バッファ回路
と、 上記外部接続用パッドと上記入力バッファ回路との間に
介設された保護抵抗体とをさらに備えていることを特徴
とする半導体集積回路装置。 - 【請求項１４】 請求項１２又は１３記載の半導体集積
回路装置において、 上記静電放電保護回路は、ソースが上記電源ラインに接
続され、ドレインが上記外部接続用パッドに接続され、
上記ｎ型基板領域が上記基板電位固定用ＰＭＩＳトラン
ジスタのドレインに接続されている第１のＰＭＩＳトラ
ンジスタと、ソースが接地ラインに接続され、ドレイン
が上記外部接続用パッドに接続され、ｐ型基板領域が上
記接地ラインに接続されている第１のＮＭＩＳトランジ
スタとを備え、 上記出力プリバッファ回路は、最終段に電源供給用端子
が上記電源ラインに接続された第１のプリバッファを有
する第１のプリバッファ回路と、最終段に電源供給用端
子が上記電源ラインに接続された第２のプリバッファを
有する第２のプリバッファ回路とを備え、 上記出力回路は、ソースが上記電源ラインに接続され、
ドレインが上記外部接続用パッドに接続され、ゲートが
上記第１のプリバッファの出力端子に接続され、上記ｎ
型基板領域が上記基板電位固定用ＰＭＩＳトランジスタ
のドレインに接続されている第２のＰＭＩＳトランジス
タと、ソースが接地ラインに接続され、ドレインが上記
外部接続用パッドに接続され、ゲートが上記第２のプリ
バッファの出力端子に接続され、ｐ型基板領域が上記接
地ラインに接続されている第２のＮＭＩＳトランジスタ
とを備えていることを特徴とする半導体集積回路装置。 - 【請求項１５】 請求項１４記載の半導体集積回路装置
において、 上記第１のＰＭＩＳトランジスタのゲートと上記電源ラ
インとの間に介設された第１の抵抗体と、 上記第１のＮＭＩＳトランジスタのゲートと上記電源ラ
インとの間に介設された第２の抵抗体とをさらに備えて
いることを特徴とする半導体集積回路装置。 - 【請求項１６】 請求項１４記載の半導体集積回路装置
において、 ゲートが上記接地ラインに接続され、ソースが上記電源
ラインに接続され、ドレインが上記第１のＰＭＩＳトラ
ンジスタのゲートに接続された第３のＰＭＩＳトランジ
スタと、 上記第３のＰＭＩＳトランジスタと上記接地ラインとの
間に介設された第１の抵抗体と、 ゲートが上記電源ラインに接続され、ソースが上記接地
ラインに接続され、ドレインが上記第１のＮＭＩＳトラ
ンジスタのゲートに接続された第３のＮＭＩＳトランジ
スタと、 上記第３のＮＭＩＳトランジスタのゲートと上記電源ラ
インとの間に介設された第２の抵抗体とをさらに備えて
いることを特徴とする半導体集積回路装置。 - 【請求項１７】 請求項１３又は１４記載の半導体集積
回路装置において、 ゲートが上記電源ラインに接続され、ソースが上記外部
接続用パッドに接続され、ドレインが上記第１のＰＭＩ
Ｓトランジスタのゲートに接続されている第４のＰＭＩ
Ｓトランジスタと、 ゲートが上記電源ラインに接続され、ソースが上記外部
接続用パッドに接続され、ドレインが上記第２のＰＭＩ
Ｓトランジスタのゲートに接続されている第５のＰＭＩ
Ｓトランジスタとをさらに備えていることを特徴とする
半導体集積回路装置。 - 【請求項１８】 請求項１７記載の半導体集積回路装置
において、 上記第４のＰＭＩＳトランジスタのゲートと上記電源ラ
インとの間に介設された第１の時定数調整用抵抗体と、 一方の極が上記第４のＰＭＩＳトランジスタのゲートに
接続され、他方の極が上記接地ラインに接続された第１
の電位固定用キャパシタと、 上記第５のＰＭＩＳトランジスタのゲートと上記電源ラ
インとの間に介設された第２の時定数調整用抵抗体と、 一方の極が上記第５のＰＭＩＳトランジスタのゲートに
接続され、他方の極が上記接地ラインに接続された第２
の電位固定用キャパシタとをさらに備えていることを特
徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001219196A JP2003031672A (ja) | 2001-07-19 | 2001-07-19 | 半導体集積回路装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001219196A JP2003031672A (ja) | 2001-07-19 | 2001-07-19 | 半導体集積回路装置 |
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|---|---|
| JP2003031672A true JP2003031672A (ja) | 2003-01-31 |
Family
ID=19053236
Family Applications (1)
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|---|---|---|---|
| JP2001219196A Pending JP2003031672A (ja) | 2001-07-19 | 2001-07-19 | 半導体集積回路装置 |
Country Status (2)
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- 2001-07-19 JP JP2001219196A patent/JP2003031672A/ja active Pending
-
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- 2002-07-16 US US10/195,366 patent/US6801417B2/en not_active Expired - Fee Related
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