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CN1379464A - 半导体晶片及其制造方法以及半导体器件及其制造方法 - Google Patents

半导体晶片及其制造方法以及半导体器件及其制造方法 Download PDF

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CN1379464A
CN1379464A CN02118043A CN02118043A CN1379464A CN 1379464 A CN1379464 A CN 1379464A CN 02118043 A CN02118043 A CN 02118043A CN 02118043 A CN02118043 A CN 02118043A CN 1379464 A CN1379464 A CN 1379464A
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Abstract

一种半导体器件,包括:由具有平坦表面的单晶硅构成的半导体衬底、第一元件形成区域、第二元件形成区域、第三元件形成区域和在第一到第三元件形成区域的每一个上形成的用途不同的半导体元件。第一元件形成区域具有从半导体衬底表面埋入到规定深度处的第一埋置绝缘膜。第二元件形成区域具有从半导体衬底表面埋入到比第一埋置绝缘膜浅的位置处的第二埋置绝缘膜。第三元件形成区域从半导体衬底表面到与该表面相反的背面之间由单晶硅构成。

Description

半导体晶片及其制造方法以及半导体器件及其制造方法
技术领域
本发明涉及在埋置绝缘膜上有有源层的半导体晶片和使用该半导体晶片的半导体器件，尤其涉及根据半导体元件的用途有源层的厚度不同，在未形成埋置绝缘膜的体区也形成半导体元件的SOI器件。
背景技术
随着近年来信息携带设备的快速普及，对高速动作且低消耗功率的半导体器件的需求增多。为实现这样的器件，系统设计、电路设计的方法以及器件结构改善的方法非常重要。
衬底结构为体硅衬底时，负载电容的降低并且电源电压的降低在低消耗功率方面有效，但反过来，导致速度性能的明显降低。因此，对可高速动作又兼有低消耗功率的绝缘体基外延硅(SOI)衬底的期望增高。这种对二者的同时满足通过降低器件与衬底之间或布线与衬底之间的寄生电容实现。
SOI衬底具有在绝缘层上形成有单晶硅(Si)层的衬底结构(后面叫作“SOI结构”)。SOI结构由于降低结电容和衬底偏置效果，从而不恶化速度性能。同时，SOI结构可通过电源电压的低电压化进行低消耗功率的动作。SOI晶片的制造中，一般采用键合(晶片键合)法或注氧隔离(SIMOX)法。键合法是经氧化膜将Si衬底彼此键合的方法。SIMOX法是将氧离子注入Si衬底后进行热处理，在Si衬底内部形成埋置氧化膜的方法。
SOI衬底上形成的半导体元件(SOI器件)形成在埋置氧化膜上配置的单晶硅层上。该单晶硅层(有源层)的膜厚根据SOI器件的用途分别使用。例如，组合了低消耗功率和高速动作的CMOS器件中使用膜厚为50～100nm左右的有源层。另一方面，高耐压器件中，使用膜厚几个微米的有源层。
保护二极管具有经衬底将从连接管脚侵入的过电流释放到装置外部而保护内部电路的用途。对于具有这种用途的保护二极管而言，SOI衬底的埋置氧化膜无用或造成障碍。对于保护二极管而言，反而体硅衬底比SOI衬底更合适。
但是，上述的SOI晶片的制造方法中，埋置氧化膜在晶片的整个面上在相同条件下形成。因此，埋置氧化膜埋置在距晶片表面相同的深度，有源层的厚度在晶片整个面内一定。从而在一个SOI衬底上难以混装不同用途的SOI器件。
发明内容
本发明的第一特征是一种半导体晶片，包括由具有平坦表面的单晶硅构成的半导体衬底、第一元件形成区域、第二元件形成区域、和第三元件形成区域。第一元件形成区域具有从半导体衬底表面埋入到规定深度处的第一埋置绝缘膜。第二元件形成区域具有从半导体衬底表面埋入到比第一埋置绝缘膜浅的位置处的第二埋置绝缘膜。第三元件形成区域从半导体衬底表面到与该表面相反的背面由单晶硅构成。
本发明的第二特征是一种半导体晶片的制造方法，准备由具有平坦表面的单晶硅构成的半导体衬底；在表面上形成在第一元件形成区域中有开口的第一耐离子注入膜；经第一耐离子注入膜将氧离子选择地注入到第一元件形成区域的规定深度处；在表面上形成在第二元件形成区域中有开口的第二耐离子注入膜；经第二耐离子注入膜将氧离子选择地注入到第二元件形成区域的比第一元件形成区域浅的位置处；加热半导体衬底使注入的氧原子和硅原子起反应。
本发明的第三特征是一种半导体器件，包括：由具有平坦表面的单晶硅构成的半导体衬底、第一元件形成区域、第二元件形成区域、第三元件形成区域和在第一到第三元件形成区域的每一个上形成的用途不同的半导体元件。第一元件形成区域具有从半导体衬底表面埋入到规定深度处的第一埋置绝缘膜。第二元件形成区域具有从半导体衬底表面埋入到比第一埋置绝缘膜浅的位置处的第二埋置绝缘膜。第三元件形成区域从半导体衬底表面到与该表面相反的背面由单晶硅构成。
本发明的第四特征是一种半导体器件的制造方法，准备具有平坦表面的半导体衬底；在表面上形成在第一元件形成区域中有开口的第一耐离子注入膜；经第一耐离子注入膜将氧离子选择地注入到第一元件形成区域的规定深度处；在表面上形成在第二元件形成区域中有开口的第二耐离子注入膜；经第二耐离子注入膜将氧离子选择地注入到第二元件形成区域的比第一元件形成区域浅的位置处；加热半导体衬底使注入的氧原子和硅原子起反应；在第一和第二元件形成区域以及从表面到与该表面相反的背面由单晶硅构成的第三元件形成区域上分别形成用途不同的半导体元件。
附图说明
图1是表示第一实施例的半导体晶片的剖面图，扩大表示形成半导体元件的半导体晶片表面的一部分；
图2A和图2B是表示图1所示的半导体晶片的制造方法的主要制造工序的剖面图，表示与图1所示的半导体晶片的剖面图对应的剖面图结构；
图3是表示第二实施例的半导体器件的剖面图，扩大表示形成半导体元件的半导体晶片表面的一部分；
图4到6是表示图3所示的半导体器件的制造方法的主要制造工序的剖面图，表示与图3所示的半导体晶片的剖面图对应的剖面图结构；
图7是表示第二实施例的变形例的半导体器件的剖面图，扩大表示形成半导体元件的半导体晶片表面的一部分。
具体实施方式
以下参考附图说明本发明的各个实施例。注意到在所有附图中相同或相似的参考序号应用于相同或相似的元件和部件，使得这些相同或相似部件和元件的说明从略或简化。
(第一实施例)
如图1所示，第一实施例的半导体晶片具有包括平坦表面4的半导体衬底1、多个埋置绝缘膜(2a，2b)和在埋置绝缘膜(2a，2b)与表面4之间配置的多个有源层(3a，3b)。埋置绝缘膜(2a，2b)在每个元件形成区域(5a，5b)中埋置在离开表面4不同的深度处。因此，多个有源层(3a，3b)的厚度在每个元件形成区域(5a，5b)中不同。
第一实施例的半导体晶片具有在从表面4到与表面4相反的背面31之间由单晶硅构成的第三元件形成区域5c。
半导体衬底1是圆盘状的单晶硅衬底。表示硅的结晶方位的取向面(oriental flat)形成在半导体衬底1的外周上(未示出)。“平坦表面4”表示形成有构成集成电路(IC)的半导体元件的半导体衬底1的表面。元件形成区域(5a～5c)是在半导体衬底1上用于形成相互绝缘的半导体元件的区域。
第一实施例中，半导体晶片具有第一埋置绝缘膜2a、第二埋置绝缘膜2b。埋置绝缘膜(2a，2b)在第一和第二元件形成区域(5a，5b)中分别埋置在离开表面4不同的深度处。
具体说，第一埋置绝缘膜2a在第一元件形成区域5a中埋置在比较深的位置处。第二埋置绝缘膜2b在第二元件形成区域5b中埋置在比第一埋置绝缘膜2a浅的位置处。第三元件形成区域5c中不埋置绝缘膜。即第三元件形成区域5c形成体硅区域3c。第一和第二埋置绝缘膜(2a，2b)由氧化硅(SiO2)膜构成。埋置绝缘膜(2a，2b)的膜厚实质相同。
有源层(3a，3b)从埋置绝缘膜(2a，2b)的上面到半导体衬底1的表面4是单晶硅层。有源层(3a～3c)中预定形成构成集成电路的半导体元件。当然，体硅区域3c上也预定形成构成集成电路的半导体元件。每个元件形成区域(5a～5c)上有源层(3a，3b)或体硅区域3c的厚度不同。用途不同的半导体元件在适合于其用途的有源层(3a，3b)或体硅区域3c内形成。换言之，基于希望的集成电路的布局图案，决定各元件形成区域有源层(3a，3b)的有无和其厚度。第一实施例中，继续说明形成埋置绝缘膜(2a，2b)、有源层(3a，3b)和体硅区域3c后，形成半导体元件之前的状态的半导体晶片。
第一元件形成区域5a中在第一埋置绝缘膜2a上形成厚膜有源层3a。在第二元件形成区域5b中在第二埋置绝缘膜2b上形成薄膜有源层3b。
接着参考图2A和图2B说明图1所示的半导体晶片的制造方法。
(1)首先，制造硅单晶构成的棒。作为制造方法，可使用直拉法(Czochralski：CZ)或悬浮区熔法(floating zone：FZ)。此时，将n型或p型杂质包含在硅单晶中也无妨。
(2)接着，实施切槽加工或取向面(OF)加工。切片为平板状。经过平坦化处理(研磨)、镜面研磨(抛光)、缺陷检查等规定的程序制作出具有平坦表面4的半导体衬底1。
(3)随后，如图2A所示，使用光刻法在半导体衬底1的表面上形成在第一元件形成区域5a上具有开口的第一掩模7a。第一掩模7a具有作为后述的向半导体衬底1注入氧离子时的耐离子注入膜的功能。由此，第一掩模7a可以是光刻胶膜、非晶硅膜、绝缘膜、金属膜中的任何膜。后述的第二和第三掩模也同样。
之后，使用第一掩模7a选择地在第一元件形成区域5a中注入氧离子。注入的深度比其他区域深。例如，注入200nm左右的深度时，按200keV左右加速氧离子。氧离子的剂量希望在4×1017～1×1018cm-2的范围内。希望离子注入时的半导体衬底1升温到400～600℃左右。氧离子的剂量和半导体衬底1的温度设定在上述范围，使得可通过离子注入使半导体衬底1受到的损坏降低。注入的氧原子6a配置在与图1所示的第一埋置绝缘膜2a大致相同的区域中。离子注入后去除第一掩模7a。
(4)接着，如图2B所示，通过与第一掩模7a同样的方法，在半导体衬底1的表面上形成在第二元件形成区域5b上具有开口的第二掩模7b。之后，使用第二掩模7b选择地在第二元件形成区域5b中注入氧离子。注入的深度比第一元件形成区域5a中浅。例如，在100nm深处注入时，按100keV左右对氧离子加速。为了降低半导体衬底1的损坏，氧离子的剂量和半导体衬底1的温度希望在上述范围内。注入的氧原子6b配置在与图1所示的第二埋置绝缘膜2b大致相同的区域中。离子注入后去除第二掩模7b。
这样，在每个元件形成区域(5a，5b)中使用离子注入用的掩模选择地进行离子注入。在每个元件形成区域(5a，5b)中离子注入时的离子注入能量(速度)不同。第三元件形成区域5c是体硅区域，因此不进行氧离子注入。
(5)最后，将半导体衬底1移入规定的热处理炉内部。并且在1300℃以上的温度下实施热处理，使注入的氧原子(6a，6b)与半导体衬底1的Si原子反应。此时要注意热处理炉温度的均匀性和半导体衬底1的支持方法等。这是为了不致发生因半导体衬底1内的温度不均匀性引起的热应力而导致剥离(strip)。经过以上的工序，可制造图1所示的半导体晶片。
如以上说明的那样，在每个元件形成区域(5a，5b)中改变埋置绝缘膜(2a，2b)的深度，使有源层(3a，3b)的厚度不同。并且，在部分元件形成区域(5c)中不形成埋置绝缘膜，而形成体硅区域3c。由此，在同一衬底上可混装用途不同的半导体器件。
图1仅扩大表示半导体衬底1的表面4内第一到第三元件形成区域(5a～5c)。但是，图1未示出的半导体衬底1的表面4上也可形成元件形成区域。图1未示出的元件形成区域可以是具有与图1所示相同的结构，或是没有埋置绝缘膜的体硅区域3c。即，第一实施例中，半导体衬底1的至少一部分区域(5a，5b)中可形成深度不同的埋置绝缘膜(2a，2b)。
图1未示出的区域具有与图1相同的结构时，在图2A和图2B所示的第一和第二掩模(7a，7b)中形成开口，希望同时在相同条件下进行离子注入。
以上示出了形成2种深度不同的埋置绝缘膜(2a，2b)的半导体晶片，但当然埋置绝缘膜的深度可以是3种以上的情况。
而且在由pn结、绝缘物进行元件隔离的半导体集成电路(IC)中，在半导体衬底1上占有规定区域(元件隔离区域)。埋置绝缘膜(2a，2b)可不形成在该元件隔离区域上。
(第二实施例)
本发明的第二实施例中，说明使用图1所示的半导体晶片的半导体器件。第二实施例的半导体器件中，将用途不同的半导体元件形成在具有厚度适用于其用途的有源层(3a～3c)内。
如图3所示，在半导体衬底1的第一元件形成区域33上形成纵向(垂直型)npn晶体管9。在半导体衬底1的第二元件形成区域34上形成n型MOS晶体管10。在半导体衬底1的第三元件形成区域32上形成将与半导体衬底1的表面4相反的背面31作为电流路径的一端的半导体元件。例如，可形成功率MOSFET、绝缘栅双极晶体管(IGBT)或保护二极管。这里，在半导体衬底1的第三元件形成区域32上形成保护二极管8。保护二极管8具有经背面31将流过电流路径的过剩电流释放到外部的用途。作为保护二极管8的一例，形成静电破坏(ESD)器件。
纵向npn晶体管9具有在半导体衬底1的表面4上配置的薄膜状的p+型的基极区域17、在基极区域17上部形成的n+型的发射极区域35、在基极区域17下方埋置的n+型的集电极埋置区域19和集电极埋置区域19上方配置的n+型区域20。集电极埋置区域19通过n+型引出区域20在半导体衬底1的表面上引出其电位。基极区域17的侧面连接基极电极26、发射极区域35上部连接发射电极25。在埋置集电极区域19下面埋置深的埋置绝缘膜11。纵向npn晶体管9的外周由沟槽内埋置的元件隔离膜(28a，28b)包围。元件隔离膜包括在比较深的沟槽中埋置的隔离膜28b和在比较浅的沟槽中埋置的隔离膜28a。隔离膜28b的底面到达深的埋置绝缘膜11。
这里，集电极埋置区域19的厚度在1～5微米左右，n+型区域20的厚度在0.7微米左右，浅的沟槽的深度在0.5微米左右，深的沟槽的深度在5微米左右。即，深的埋置绝缘膜11埋置在5微米左右的深度处。
图3中表示出隔离膜28b与深的埋置绝缘膜11接触的情况。但是，二者之间可形成沟槽道反转防止用的扩散区域。替代隔离膜28b可形成p型区域。此时p型区域通过pn结进行元件隔离。而且，替代隔离膜28a可形成LOCOS氧化膜。
n型MOS晶体管10具有半导体衬底1的上部形成的p型阱区21、在阱区21内部形成的源极区域23和漏极区域22以及栅电极24。栅电极24经栅极绝缘膜配置在源极区域23和漏极区域22之间的半导体衬底1上。阱区21的下面埋置浅的埋置绝缘膜12。阱区21的厚度为100nm左右。即，浅的埋置绝缘膜12埋置在100nm左右的深度处。
形成保护二极管8的第三元件形成区域32是体硅区域。保护二极管8具有在半导体衬底1上部配置的第一导电类型(p型)的阳极区域13和在阳极区域13的下方配置的第二导电类型(n型)的阴极埋置区域15。阴极埋置区域15通过n+型的引出区域16在半导体衬底1的表面上引出其电位。阳极区域13的上部连接阳极电极14，引出区域16的上部连接阴极电极127。半导体衬底1的第三元件形成区域32中埋置阴极引出用的埋置区域15，但不埋置绝缘膜。通过将保护二极管8配置在体硅区域中可得到高的耐电涌量。
保护二极管8进行保护使得在内部电路中侵入过剩的电流也不破坏内部电路。晶体管的输入信号—地之间以及电源—信号之间配置保护二极管8。由此，向内部电路施加的电压可收敛在0到电源电压的范围内。输入该范围之外的大信号时，保护二极管8经半导体衬底1使过剩电流接地或释放给电源。经接地的半导体衬底1释放过剩的电流，从而增加保护二极管8的耐电涌量。
因此，保护二极管8首先惯于在SOI衬底上形成而且希望其在体硅区域中形成。否则，SOI衬底的埋置绝缘膜妨碍过剩电流的流动。
这样，图3所示的半导体衬底1的3个区域(32～34)中分别形成不同用途的晶体管。各区域(32～34)分别具有与那里形成的半导体元件的用途相适应的衬底结构。
具体说，第一元件形成区域33中形成作为高频元件的纵向npn晶体管9。纵向npn晶体管9在半导体衬底1内部具有埋置区域19。因此，第一元件形成区域33具有形成深的埋置绝缘膜11的SOI衬底结构。第二元件形成区域34中形成作为平面元件的n型MOS晶体管10。n型MOS晶体管10不需要深的有源层。因此，第二元件形成区域34具有形成浅的埋置绝缘膜12的SOI衬底结构。第三元件形成区域32中形成用于使过电流流向半导体衬底1的保护二极管8。从而区域32具有不形成埋置绝缘膜的体硅衬底的结构。
接着，如下制造图3所示的半导体器件。
(1)首先，参考图2A和图2B所示制造方法制造图1所示的半导体衬底。即制造硅单晶构成的棒。经过切割加工、平坦化处理、镜面研磨、缺陷检查制作出半导体衬底。之后，如图4所示，在第一和第二元件形成区域(33，34)中选择地注入氧离子。在1300℃以上的温度下实施热处理。在第一和第二元件形成区域(33，34)中分别形成埋置绝缘膜(11，12)。
(2)接着，如图5所示，在形成埋置的隔离膜28b的区域的半导体衬底1上形成深的沟槽。在沟槽内部埋置绝缘物来形成隔离膜28b。在第一元件形成区域33和第二元件形成区域34中选择地注入n型杂质离子。激活n型杂质离子，形成集电极埋置区域19和阴极埋置区域15。
(3)接着，如图6所示，在形成有埋置隔离膜28a的区域的半导体衬底1上形成浅的沟槽。在沟槽内部埋置绝缘物来形成隔离膜28a。在第一元件形成区域33和第三元件形成区域32中选择地注入n型杂质离子。激活n型杂质离子，形成引出区域(16，20)。在第二元件形成区域34中选择地注入p型杂质离子。激活p型杂质离子，形成阱区21。
(4)接着，如图3所示，在第二元件形成区域34中选择地注入n型杂质离子。激活n型杂质离子，形成源极区域23和漏极区域22。在第三元件形成区域32中选择地注入p型杂质离子。激活p型杂质离子，形成阳极区域13。使用外延生长法在第一元件形成区域33中形成基极区域17。
(5)最后形成发射极电极25、基极电极26、栅极电极24、阳极电极14和阴极电极27。具体说，采用CVD法形成低电阻的多晶硅膜。并且，使用光刻法和各向异性蚀刻法选择地去除多晶硅膜。在发射极电极25上添加n型杂质。用发射极电极25渗出的n型杂质形成发射极区域35。
这样，利用图2所示的制造方法，在每个区域上形成深度不同的埋置绝缘膜(11，12)和厚度不同的有源层。之后，有源层或体硅衬底上形成晶体管，使得可制造图3所示的半导体器件。
如上说明，用途不同的多个半导体元件可分别形成在具有适合于其用途的衬底结构的区域上。从而，用途不同的半导体元件可混装在同一半导体衬底上。
(第二实施例的变形例)
图3所示的埋置绝缘膜(11，12)分别仅形成在第一和第二元件形成区域(33，34)中。并且埋置绝缘膜(11，12)的一部分不伸出到相邻的区域中来形成。即，从半导体衬底1的表面4一侧看，埋置绝缘膜(11，12)未重叠。但是，实际的半导体衬底制造中，有时在半导体衬底上不存在掩模对准标记。此时，在没有掩模对准标记的状态下，必须实施图2A和图2B所示的选择离子注入。因此，第二实施例的变形例中，说明埋置绝缘膜(11，12)的至少一部分重叠的半导体器件。
如图7所示，第二实施例的变形例的半导体器件具有形成在半导体衬底1的区域32中的横向pnp晶体管8和在区域3上形成的纵向npn晶体管9以及在区域34上形成的n型MOS晶体管10。各个半导体元件(8-10)的结构分别与图3相同，因此说明从略。
第一元件形成区域33中埋置的深的埋置绝缘膜11的一部分伸出到区域34来形成。另一方面，第二元件形成区域34中埋置的浅的埋置绝缘膜12的一部分伸出到区域33来形成。从半导体衬底1的表面4一侧看，第一元件形成区域33和第二元件形成区域34的边界部分中，形成深的埋置绝缘膜11和浅的埋置绝缘膜12彼此重叠的区域30。
如以上说明，相邻的埋置绝缘膜形成为从半导体衬底1的表面一侧看去其一部分相互重叠。这样，可得到对选择离子注入工序中产生的掩模对准偏差充分的处理裕量。埋置绝缘膜(11，12)的选择离子注入工序中掩模对准标记在半导体衬底1的表面上不存在时特别有益。
本发明在不背离其精神或实质特征的情况下可以其他特定的形式体现。因此在所有方面都应认为这些实施例是例示性的而非限制性的，本发明的范围以后附权利要求表示，而不是由前面的说明代表，并且从而在权利要求的含义和等效范围内进行的各种改变都包含在其中。

Claims (20)

1.一种半导体晶片，其特征在于包括：
由具有平坦表面的单晶硅构成的半导体衬底；
具有从上述表面埋入到规定深度处的第一埋置绝缘膜的第一元件形成区域；
具有从上述表面埋入到比上述第一埋置绝缘膜浅的位置处的第二埋置绝缘膜的第二元件形成区域；
从上述表面到与该表面相反的背面之间由单晶硅构成的第三元件形成区域。
2.根据权利要求1的半导体晶片，其特征在于上述第一和第二埋置绝缘膜的一部分从上述表面侧看去相互重叠。
3.一种半导体晶片的制造方法，其特征在于：
准备由具有平坦表面的单晶硅构成的半导体衬底；
在上述表面上形成在第一元件形成区域中有开口的第一耐离子注入膜；
经上述第一耐离子注入膜将氧离子选择地注入到上述第一元件形成区域的规定深度处；
在上述表面上形成在第二元件形成区域中有开口的第二耐离子注入膜；
经上述第二耐离子注入膜将氧离子选择地注入到上述第二元件形成区域的比上述第一元件形成区域浅的位置处；
加热上述半导体衬底使注入的氧原子和硅原子起反应。
4.根据权利要求3的半导体晶片制造方法，其特征在于上述第一和第二耐离子注入膜的开口的一部分从上述表面侧看去相互重叠。
5.一种半导体器件，其特征在于包括：
由具有平坦表面的单晶硅构成的半导体衬底；
具有从上述表面埋入到规定深度处的第一埋置绝缘膜的第一元件形成区域；
具有从上述表面埋入到比上述第一埋置绝缘膜浅的位置处的第二埋置绝缘膜的第二元件形成区域；
从上述表面到与该表面相反的背面之间由单晶硅构成的第三元件形成区域；
在上述第一到第三元件形成区域的每一个上形成的用途不同的半导体元件。
6.根据权利要求5的半导体器件，其特征在于上述第三元件形成区域上配置的上述半导体元件将上述背面作为电流路径的一端。
7.根据权利要求6的半导体器件，其特征在于上述第三元件形成区域上配置的上述半导体元件是具有经上述背面将流过上述电流路径的过剩电流释放到外部的用途的保护二极管。
8.根据权利要求7的半导体器件，其特征在于上述保护二极管具有在上述半导体衬底上部配置的第一导电类型的阳极区域和在该阳极区域的下方配置的阴极埋置区域。
9.根据权利要求6的半导体器件，其特征在于上述用途不同的半导体元件包括在上述第一元件形成区域上配置的双极晶体管、在上述第二元件形成区域上配置的MOS型晶体管和在上述第三元件形成区域上配置的具有经上述背面将流过上述电流路径的过剩电流释放到外部的用途的保护二极管。
10.根据权利要求9的半导体器件，其特征在于上述双极晶体管具有在上述表面上配置的第一导电类型的基极区域、在该基极区域上部配置的第二导电类型的发射极区域、在上述基极区域和上述第一埋置绝缘膜之间配置的第二导电类型的集电极引出埋置区域；
上述MOS型晶体管具有在上述表面与上述第二埋置绝缘膜之间配置的第一导电类型的阱区、在该阱区上部配置的第二导电类型的源极区域和漏极区域、在该源极区域和漏极区域之间的上述半导体衬底上方配置的栅极；
上述保护二极管具有在上述半导体衬底上部配置的第一导电类型的阳极区域、在该阳极区域的下方配置的阴极埋置区域。
11.根据权利要求5的半导体器件，其特征在于上述第一和第二埋置绝缘膜的一部分从上述表面侧看去相互重叠。
12.根据权利要求11的半导体器件，其特征在于上述第三元件形成区域上配置的上述半导体元件将上述背面作为电流路径的一端。
13.根据权利要求12的半导体器件，其特征在于上述第三元件形成区域上配置的上述半导体元件是具有经上述背面将流过上述电流路径的过剩电流释放到外部的用途的保护二极管。
14.根据权利要求13的半导体器件，其特征在于上述保护二极管具有在上述半导体衬底上部配置的第一导电类型的阳极区域和在该阳极区域的下方配置的阴极埋置区域。
15.根据权利要求12的半导体器件，其特征在于上述用途不同的半导体元件包括在上述第一元件形成区域上配置的双极晶体管、在上述第二元件形成区域上配置的MOS型晶体管和在上述第三元件形成区域上配置的具有经上述背面将流过上述电流路径的过剩电流释放到外部的用途的保护二极管。
16.根据权利要求15的半导体器件，其特征在于上述双极晶体管具有在上述表面上配置的第一导电类型的基极区域、在该基极区域上部配置的第二导电类型的发射极区域、在上述基极区域和上述第一埋置绝缘膜之间配置的第二导电类型的集电极引出埋置区域；
上述MOS型晶体管具有在上述表面与上述第二埋置绝缘膜之间配置的第一导电类型的阱区、在该阱区上部配置的第二导电类型的源极区域和漏极区域、在该源极区域和漏极区域之间的上述半导体衬底上方配置的栅极；
上述保护二极管具有上述半导体衬底上部配置的第一导电类型的阳极区域、在该阳极区域的下方配置的第二导电类型的阴极埋置区域。
17.一种半导体器件的制造方法，其特征在于：
准备具有平坦表面的半导体衬底；
在上述表面上形成在第一元件形成区域中有开口的第一耐离子注入膜；
经上述第一耐离子注入膜将氧离子选择地注入到上述第一元件形成区域的规定深度处；
在上述表面上形成在第二元件形成区域中有开口的第二耐离子注入膜；
经上述第二耐离子注入膜将氧离子选择地注入到上述第二元件形成区域的比上述第一元件形成区域浅的位置处；
加热上述半导体衬底使注入的氧原子和硅原子起反应；
在上述第一和第二元件形成区域以及从上述表面到与该表面相反的背面之间由单晶硅构成的第三元件形成区域上分别形成用途不同的半导体元件。
18.根据权利要求17的半导体器件制造方法，其特征在于上述第一和第二耐离子注入膜的开口的一部分从上述表面侧看去相互重叠。
19.根据权利要求17的半导体器件制造方法，其特征在于在上述第三元件形成区域上形成将上述背面作为电流路径的一端并且具有经上述背面将流过该电流路径的过剩电流释放到外部的用途的保护二极管。
20.根据权利要求19的半导体器件制造方法，其特征在于上述保护二极管的制造方法在上述半导体衬底内部形成第二导电类型阴极埋置区域，在上述半导体衬底的上部形成第一导电类型的阳极区域。
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