[go: up one dir, main page]

JP5614451B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5614451B2
JP5614451B2 JP2012528551A JP2012528551A JP5614451B2 JP 5614451 B2 JP5614451 B2 JP 5614451B2 JP 2012528551 A JP2012528551 A JP 2012528551A JP 2012528551 A JP2012528551 A JP 2012528551A JP 5614451 B2 JP5614451 B2 JP 5614451B2
Authority
JP
Japan
Prior art keywords
wafer
main surface
region
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012528551A
Other languages
English (en)
Other versions
JPWO2012020498A1 (ja
Inventor
ルー ホンフェイ
ルー ホンフェイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2012020498A1 publication Critical patent/JPWO2012020498A1/ja
Application granted granted Critical
Publication of JP5614451B2 publication Critical patent/JP5614451B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices

Landscapes

  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Description

この発明は、半導体装置の製造方法に関する。
高耐圧を有するディスクリート半導体（Ｄｉｓｃｒｅｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、電力変換装置において重要な役割を担っている。ディスクリート半導体として、例えば、絶縁ゲートバイポーラートランジスタ（ＩＧＢＴ）や、絶縁ゲート型電解効果トランジスタ（ＭＯＳＦＥＴ）などが公知である。特に、ＩＧＢＴは、導電度変調によりオン電圧が低くなる特性を有するため、より高電圧での電力変換を要する場合に適用されている。
近年、ＩＧＢＴのコレクタ領域とドリフト領域からなるｐｎ接合に、逆バイアス印加時に高い耐圧（以下、逆耐圧とする）を実現させる終端構造を設けた逆阻止型ＩＧＢＴ（ＲＢ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ ＩＧＢＴ）が開発され、例えばＡＣ（交流）／ＡＣ直接変換装置に適用され始めている。
図２６は、従来の逆阻止型ＩＧＢＴを示す断面図である。図２６に示す逆阻止型ＩＧＢＴは、ｎ-ドリフト領域となるｎ-型のウェハ１０１に、ＩＧＢＴの素子構造が形成された活性領域１００と、活性領域１００を囲む耐圧構造部１１０が設けられている。活性領域１００には、ウェハ１０１の第１主面に、ｐベース領域やｎ+エミッタ領域、ゲート電極、エミッタ電極などからなる例えばプレーナゲート型ＩＧＢＴのおもて面素子構造が形成されている。ウェハ１０１の第２主面の全面に、ｐコレクタ領域１０２が設けられている。コレクタ電極１０３は、ｐコレクタ領域１０２に接する。
耐圧構造部１１０には、ウェハ１０１の第１主面に、複数のｐ型領域１１１と、ｐ型領域１１１に接する複数の導電膜１１２が設けられている。ウェハ１０１の外周端部１２０には、ウェハ１０１の第１主面からドリフト領域を貫通し、ｐコレクタ領域１０２に接するｐ型の分離領域（以下、シリコン貫通分離領域：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ 分離領域とする）１２１が設けられている。分離領域１２１は、耐圧構造部１１０を囲む。耐圧構造部１１０および外周端部１２０（終端構造）は、活性領域１００を囲む。
上述した逆阻止型ＩＧＢＴの分離領域１２１は、例えば次のように形成される。まず、ウェハ１０１の第１主面から、ｐ型不純物を注入する。そして、長時間の熱処理により、注入したｐ型不純物をウェハ１０１の第２主面側に深く拡散させる。これにより、ｐ型不純物が拡散されてなる分離領域１２１が形成される。ついで、ウェハ１０１の第２主面側からウェハ１０１を研削し、分離領域１２１を露出する。これにより、ウェハ１０１の第１主面から第２主面に貫通する分離領域１２１が形成される。
逆阻止型ＩＧＢＴの分離領域の形成方法として、次のような方法が提案されている。ｎ-型シリコン基板は、互いに対向する底面及び上面を有する。ｎ-型シリコン基板の底面内には、ｐ型不純物の拡散によって、高濃度のｐ型不純物拡散層が全面的に形成される。また、ｎ-型シリコン基板の上面内には、ｐ型不純物の拡散によって、ｐ型分離領域が部分的に形成される。ｐ型分離領域は、ｐ型不純物拡散層の上面に達する底面を有する（例えば、下記特許文献１参照。）。
図２７は、従来の逆阻止型ＩＧＢＴの別の一例を示す断面図である。図２７に示す逆阻止型ＩＧＢＴでは、ｐ型の分離領域１３０は、ウェハ１０１の第１主面からｐコレクタ領域１０２に達するトレンチの側壁に沿って設けられ、ｐコレクタ領域１０２と連結している。トレンチは、ウェハ１０１の活性領域１００および耐圧構造部１１０を囲む。トレンチの内部には充填物１３１が埋め込まれている。
このようなトレンチ構造の分離領域を形成する方法として、第１主面及び前記第１主面に対向する第２主面とを有する第１導電型の半導体基板の前記第２主面側に第２導電型の第１不純物領域を形成する工程と、異方性エッチングによって前記半導体基板の周辺領域に前記第１主面から前記第１不純物領域に達するようにトレンチを形成する工程と、イオン注入によってトレンチ側壁より第２導電型の不純物を前記半導体基板内に導入して第２不純物領域を形成する工程を順次行う方法が提案されている（例えば、下記特許文献２参照。）。
図２８は、従来の逆阻止型ＩＧＢＴの別の一例を示す断面図である。図２８に示す逆阻止型ＩＧＢＴでは、ウェハ１０１には、活性領域１００および耐圧構造部１１０が設けられている。ウェハ１０１の外周端部１２０の第１主面には、分離領域１２２が設けられている。また、ウェハ１０１の外周端部１２０には、第２主面から分離領域１２２を貫通して第１主面に達する凹部１２３が設けられている。
凹部１２３の側壁は、ウェハ１０１の第２主面に対して例えば５４．７°の角度をなす。つまり、ウェハ１０１の外周端部１２０は、活性領域１００側に比べて薄くなっている。ウェハ１０１の第２主面および凹部１２３の側壁には、ｐコレクタ領域１０２およびｐ型領域１２４が設けられている。分離領域１２２は、ｐ型領域１２４を介してｐコレクタ領域１０２と連結している。
図２８に示す逆阻止型ＩＧＢＴは、例えば次に示すように作製される。まず、ウェハ１０１の（１００）面を第１主面とし、ウェハ１０１の第１主面に、分離領域１２２、逆阻止型ＩＧＢＴのおもて面素子構造および耐圧構造を形成する。ついで、ウェハ１０１の第２主面から、ウェハ１０１を所定の厚さまで薄くする。
ついで、フォトリソグラフィにより、ウェハ１０１の第２主面から分離領域１２２に達する凹部１２３を形成する。例えば湿式エッチングによって凹部１２３を形成することで、凹部１２３の側壁は、ウェハ１０１の第２主面に対して例えば５４．７°の角度を成す。ついで、凹部１２３を形成するためのレジストマスクを除去する。ついで、イオン注入およびレーザーアニーリングにより、ウェハ１０１の第２主面および凹部１２３の側壁に、ｐコレクタ領域１０２およびｐ型領域１２４を形成する。
このように活性領域側に比べて外周端部が薄い半導体ウェハに分離領域を形成する方法として、次のような方法が提案されている。半導体チップを構成する表面構造を形成した薄い半導体ウェハの表面を両面粘着テープで支持基板に貼り付ける。ついで、薄い半導体ウェハの裏面からスクライブラインとなるトレンチを湿式異方性エッチングで結晶面を出して形成する。ついで、結晶面が露出したトレンチの側面に逆耐圧を維持する分離層を裏面拡散層であるｐコレクタ領域と同時にイオン注入と低温アニールまたはレーザーアニールで形成する（例えば、下記特許文献３，非特許文献１参照。）。
また、ＩＧＢＴのコレクタ領域を形成する方法として、２枚のウェハを直接接合するＳＤＢ（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ）によりコレクタ領域を形成する方法が提案されている（例えば、下記非特許文献２参照。）。
図２９〜図３１は、従来のＩＧＢＴの製造過程を示す断面図である。ＩＧＢＴのコレクタ領域をＳＤＢにより形成する方法について、図２９〜図３１を参照して説明する。まず、ｎ-型の第１ウェハ２０１およびｐ+型の第２ウェハ２０４を用意し、それぞれの表面を鏡面研磨する。ついで、図２９に示すように、リン（Ｐ）などをイオン注入して熱活性化処理を行うことにより、第１ウェハ２０１の第１主面に、第１ウェハ２０１より低い抵抗率を有するｎ+領域２０２を形成する。ついで、図３０に示すように、ボロン（Ｂ）などをイオン注入して熱活性化処理を行うことにより、ｎ+領域２０２の表面層にｐ+領域２０３を形成する。
ついで、図３１に示すように、第１ウェハ２０１のｐ+領域２０３側の主面と第２ウェハ２０４の第１主面を、親水化させて室温で直接貼り合せる。つまり、ウェハ同士を貼り合せて形成される界面２００は、ｐ+領域２０３と第２ウェハ２０４との境界面となる。ついで、第１ウェハ２０１および第２ウェハ２０４を貼り合せてなるウェハを、窒素雰囲気中において１０００℃以上の温度でアニールすることにより、ウェハ同士の結合強度を高くする。ついで、第１ウェハ２０１の第２主面を所望の厚さとなるまで研削して薄くする。これにより、第１ウェハ２０１および第２ウェハ２０４を貼り合せてなるウェハに、ｐ+領域２０３および第２ウェハ２０４からなるコレクタ領域が形成される。
また、別の方法として、次のような方法が提案されている。上述した図２９〜図３１に示す方法において、第１ウェハ２０１の第１主面側にｐ+領域２０３を形成せずに、第１ウェハ２０１のｎ+領域２０２の表面と第２ウェハ２０４の第１主面とを貼り合せる。つまり、ウェハを貼り合せてなる界面は、ｎ+領域２０２と第２ウェハ２０４との境界面となる。ついで、第１ウェハ２０１を第２主面側から薄板化することにより、ｐ+型の第２ウェハ２０４のみからなるコレクタ領域を形成する方法が提案されている（例えば、下記特許文献４参照。）。特許文献４には、ｎ+領域２０２の形成条件について開示されている。また、上述した図２９〜図３１に示す方法において、ｎ+領域２０２およびｐ+領域２０３の形成条件について開示されている。
また、別の方法として、次のような方法が提案されている。図３２は、従来のウェハを貼り合せて形成された半導体装置を示す断面図である。第１主面に半導体装置のおもて面構造２１２，２１３が形成され、かつ第２主面側から薄板化された２枚のウェハ２１１，２１４の第２主面同士を直接接合して半導体装置を形成する方法が提案されている。つまり、ウェハ同士を貼り合せて形成される界面２１０は、第１ウェハ２１１と第２ウェハ２１４との境界面となる（例えば、下記特許文献５参照。）。
また、ウェハを貼り合せる一般的な方法として、ウェハ同士を、互いの表面の「Ｓｉ−ＯＨ−」に吸着されるＨ2Ｏを介して一体する方法や、ウェハの表面に付着している面密度の高い「−Ｆ」を「−ＯＨ」に置換した後、ウェハを絶縁層が形成されたウェハと結合させる方法、ＳＯＩ基板の絶縁層と活性層となるｎ-半導体層との間に、ｎ-半導体層よりも抵抗率の低いｎ+半導体層を設けることによって、金属汚染に対するゲッタリング効果を得る方法が提案されている（例えば、下記特許文献６参照。）。
特開２００４−１６５６１９号公報 特開２００５−０９３９７２号公報 特開２００６−３０３４１０号公報 米国特許第５５４１１２２号明細書 米国特許第６１９４２９０号明細書 特許第４２３２６４５号公報の段落［００１６］〜［００１８］
カズオ・シモヤマ（Ｋ．Ｓｈｉｍｏｙａｍａ）、外５名、"ア ニュー アイソレイション テクニック フォア リバース ブロッキング ＩＧＢＴ ウェズ イオン インプランテイション アンド レーザー アニーリング トゥ テーパード チップ エッジ サイドウォールズ（Ａ Ｎｅｗ Ｉｓｏｌａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ ＩＧＢＴ ｗｉｔｈ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ ｔｏ Ｔａｐｅｒｅｄ Ｃｈｉｐ Ｅｄｇｅ Ｓｉｄｅｗａｌｌｓ）"、（イタリア）、パワー半導体デバイス国際シンポジウム２００６（ＩＳＰＳＤ’０６：Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣ’ｓ ２００６）、２００６年６月４日−８日、ｐ．２９−３２ アキオ・ナカガワ（Ａ．Ｎａｋａｇａｗａ），外４名、"１８００Ｖバイポーラ−モード ＭＯＳＦＥＴｓ：ア ファースト アプリケーション ウェハー ダイレクト ボンディング（ＳＤＢ） テクニーク トゥ パワー デバイス（１８００Ｖ Ｂｉｐｏｌａｒ−Ｍｏｄｅ ＭＯＳＦＥＴｓ：Ａ Ｆｉｒｓｔ Ａｐｐｌｉｃａｔｉｏｎ Ｗａｆｅｒ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ（ＳＤＢ） Ｔｅｃｈｎｉｑｕｅ ｔｏ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）"、（米国）、国際電子デバイス会議（ＩＥＤＭ：１９８６ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）、１９８６年、第３２巻、ｐ．１２２−１２５
しかしながら、本発明者らが鋭意研究を重ねた結果、従来の分離領域の形成方法では、次のような問題が生じることが新たに判明した。図２６に示す逆阻止型ＩＧＢＴでは、ウェハ１０１の第１主面から第２主面に達する分離領域１２１を形成するために、長時間の熱拡散処理を行う必要がある。分離領域１２１を例えば１００μｍ程度の拡散深さで形成する場合に、酸素雰囲気下において１２００℃以上の温度で熱処理を行うと、拡散時間は１００時間台となってしまう。
拡散時間が長くなると、シリコン（Ｓｉ）結晶格子の原子間に、その熱処理温度での固溶度まで酸素（Ｏ）原子が侵入し、ウェハ内にシリコン（Ｓｉ）−酸素（Ｏ）系の結晶欠陥となる酸素析出物が析出する。このため、逆阻止型ＩＧＢＴの作製にＦＺウェハを用いる場合、ＦＺウェハの物性上の利点が低下してしまう。
また、その後、冷却過程において、ウェハの温度が３００℃〜５００℃となったとき、ウェハ内の結晶欠陥はドナーとして振る舞い、ドリフト領域の不純物濃度が変動してしまう。このような問題は、高耐圧化を図った素子ほど顕著に現れる。それは、高耐圧化を図るほどドリフト領域が厚くなり、分離領域を形成するための拡散時間が増大するからである。これにより、耐圧不良や漏れ電流増大によって、逆阻止型ＩＧＢＴの性能や信頼性が低下し、歩留まりが著しく低くなる虞が生じてしまう。
また、図２６に示す逆阻止型ＩＧＢＴでは、分離領域を形成する際の拡散時間が長いため、拡散工程で生じる金属汚染物を十分にゲッタリングする必要がある。拡散工程で生じる金属汚染物をゲッタリングする方法として、例えばウェハの裏面に、研磨により微小なキズを形成したり、Ｐｏｌｙ−Ｓｉ Ｂｕｆｆｅｒｅｄ Ｓｅａｌ（ＰＢＳ）を形成したり、高濃度拡散層を形成する方法が公知である。しかし、高耐圧化を図るほど、ゲッタリング層の能力をさらに高める必要があり、その分、ウェハコストが高くなってしまう。
また、図２７に示す逆阻止型ＩＧＢＴでは、素子の高耐圧化を図るにつれて、分離領域となるトレンチが深くなりアスペクト比が大きくなる。このため、トレンチ側壁にイオン注入を行う際に、イオン注入の入射角度によって余分にドーパントを注入する必要が生じたり（以下、ドーズロスとする）、イオン注入するトレンチ側壁に対向するトレンチ側壁によりイオン注入が遮られたりするため、所望の箇所に制御性よくイオン注入を行うことは難しい。また、トレンチ形成後に、素子構造形成に用いるレジストや薬液残渣による不良をトレンチ内に発生させないために、トレンチ内に半導体膜や絶縁膜などをボイドなく充填させる必要がある。しかしながら、この場合においても、トレンチのアスペクト比が大きいため、トレンチ内部を半導体膜や絶縁膜で充填することは難しくなっている。
また、図２８に示す逆阻止型ＩＧＢＴでは、一般的に、バルクＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）プロセスにおける溝を形成する技術を用いて、ウェハ１０１に凹部１２３を形成する。しかしながら、凹部１２３の側壁に電気的に活性な領域（ｐ型領域１２４）を形成する場合、バルクＭＥＭＳプロセスによる処理では、従来の半導体プロセスに比べて、ファセット結合部分の形状や、凹部を形成する際のエッチングレート等のプロセス制御性が劣ってしまう。凹部を形成するためのプロセスは良品率を律速するため、バルクＭＥＭＳプロセスによって、逆阻止型ＩＧＢＴを作成する場合、凹部を形成するためのプロセス制御が劣るため、良品率が低下してしまう。
また、図２８に示す逆阻止型ＩＧＢＴでは、凹部１２３の側壁とウェハ１０１の主面とのなす角度が５４．７°前後となっている。このため、凹部１２３の側壁にｐ型領域１２４を形成するイオン注入は、ウェハの主面にほぼ垂直な面に斜めの方向からイオン注入を行う場合に比べて（例えば、図２７参照）、イオン注入の入射角度によるドーズロスは少なくなる。しかし、ウェハの主面に垂直な方向からイオン注入を行う場合に比べて、２倍程度のドーズ量を必要とする（下記特許文献３参照）。また、ファセット結合の角部に行うイオン注入では、凹部１２３の側壁に行うイオン注入に比べてさらに多量のドーズ量を必要とする。
図２８に示す逆阻止型ＩＧＢＴにおいて、ｐコレクタ領域１０２およびｐ型領域１２４を形成するイオン注入を行った後に、レーザー照射によって活性化させる場合、凹部１２３の側壁にはウェハ主面に対して斜めの方向からレーザーが照射されるため、凹部１２３の側壁における活性化率が低くなってしまう。凹部１２３の側壁において所望の活性化率を得るためには、ウェハ主面に垂直にイオン注入を行う場合に比べて、数倍以上のドーズ量が必要になる。その場合、イオン注入が長時間になってしまったり、ｐコレクタ領域１０２が必要以上に高い不純物濃度になってしまったりするため、逆阻止型ＩＧＢＴの各電気的特性のバランスが悪くなってしまう。
また、特許文献４，５や非特許文献２（図２８、Ａ５参照）のようにＳＤＢにより逆阻止型ＩＧＢＴの分離領域を形成する場合、例えばウェハ同士を貼り合せて形成される界面が、ドリフト領域内に形成されてしまう。この場合、ウェハ同士を貼り合せて形成される界面が電流経路を横切るため、この界面でのトラップ準位帯によるポテンシャルバリアにより、素子のオン電圧が大きくなってしまうという問題が生じる。
この発明は、上述した従来技術による問題点を解消するため、ウェハの第１主面から第２主面に達する拡散領域を短い拡散時間で形成することができる半導体装置の製造方法を提供することを目的とする。また、高い耐圧を有する半導体装置の製造方法を提供することを目的とする。また、コストを低減することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１ウェハの第１主面の表面層に、第２導電型の第１半導体領域を選択的に形成する第１領域形成工程を行う。ついで、前記第１領域形成工程の後、前記第１ウェハの第１主面と、第１導電型の第２ウェハの第１主面とを貼り合せる貼り合せ工程を行う。ついで、前記第２ウェハの第２主面の表面層に、前記第１ウェハと前記第２ウェハとを貼り合せたウェハの深さ方向に、前記第１半導体領域と重なるように、第２導電型の第２半導体領域を選択的に形成する第２領域形成工程を行う。ついで、前記第１半導体領域および前記第２半導体領域を拡散させて、前記第１半導体領域と前記第２半導体領域をひとつづきの領域にする拡散工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記拡散工程の後、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを、前記第１ウェハの第２主面側から除去して薄板化し、前記第２ウェハを露出する薄板化工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記拡散工程と前記薄板化工程との間に、前記第２ウェハの前記第２主面に、絶縁ゲートバイポーラートランジスタのおもて面素子構造を形成する素子構造形成工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記素子構造形成工程では、金属配線層を形成する前のおもて面素子構造のみを形成してもよい。そして、前記薄板化工程では、前記金属配線層を形成する前のおもて面素子構造の表面を保護膜で覆った後、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを薄板化することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と３００℃以上４００℃以下の温度で、３０分以上９０分以下の熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記薄板化工程の後に、前記第２ウェハの第１主面に、前記第１半導体領域に接する第２導電型の第３半導体領域を形成する第３領域形成工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３領域形成工程の後に、軽イオン照射と熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３領域形成工程の後に、軽イオン照射と３００℃以上４００℃以下の温度で、３０分以上９０分以下の熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３領域形成工程では、前記第２ウェハの第１主面に第２導電型不純物をイオン注入した後、１０００℃以下の温度で熱処理を行い、前記第３半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３領域形成工程では、前記第２ウェハの第１主面に第２導電型不純物をイオン注入した後、前記第２ウェハの第１主面に、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射し、前記第３半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記貼り合せ工程では、前記第１ウェハの第１主面および前記第２ウェハの第１主面のシリコン結合の終端をヒドロキシル基に置き換えた後、前記第１ウェハの第１主面と前記第２ウェハの第１主面とを貼り合せることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記貼り合せ工程では、前記第１ウェハの第１主面と前記第２ウェハの第１主面とを貼り合せた後、不活性ガス雰囲気下において９００℃以上１２００℃以下の温度で、３０分以上１２０分以下の熱処理を行い、前記第１ウェハの第１主面と前記第２ウェハの第１主面を、ウェハ表面のシリコン同士の単結合により結合することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記貼り合せ工程と前記第２領域形成工程との間に、前記第２ウェハを第２主面側から薄板化する工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１ウェハとして、チョクラルスキー法によって作成されたシリコンウェハを用いることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２ウェハとして、浮遊帯法によって作成されたシリコンウェハを用いることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１ウェハの第１主面の表面層に、第２導電型の第１半導体領域を選択的に形成する第１領域形成工程を行う。ついで、前記第１領域形成工程の後、前記第１ウェハの第１主面の表面に、第１導電型のエピタキシャル層を成長させるエピタキシャル工程を行う。ついで、前記第１ウェハの前記エピタキシャル層側の面と、第１導電型の第２ウェハの第１主面とを貼り合せる貼り合せ工程を行う。ついで、前記第１ウェハの第２主面の表面層に、前記第１ウェハと前記第２ウェハとを貼り合せたウェハの深さ方向に、前記第１半導体領域と重なるように、第２導電型の第２半導体領域を選択的に形成する第２領域形成工程を行う。ついで、前記第１半導体領域および前記第２半導体領域を拡散させて、前記第１半導体領域を前記第２ウェハに達する領域にし、かつ前記第１半導体領域と前記第２半導体領域とをひとつづきの領域にする拡散工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記拡散工程の後、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを、前記第２ウェハの第２主面側から除去して薄板化し、前記エピタキシャル層を露出する薄板化工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記拡散工程と前記薄板化工程との間に、前記第２ウェハの前記第２主面に、絶縁ゲートバイポーラートランジスタのおもて面素子構造を形成する素子構造形成工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記素子構造形成工程では、金属配線層を形成する前のおもて面素子構造のみを形成してもよい。そして、前記薄板化工程では、前記金属配線層を形成する前のおもて面素子構造の表面を保護膜で覆った後、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを薄板化することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と３００℃以上４００℃以下の温度で、３０分以上９０分以下の熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記薄板化工程の後に、前記第２ウェハの第１主面に、前記第１半導体領域に接する第２導電型の第３半導体領域を形成する第３領域形成工程をさらに含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３領域形成工程の後に、軽イオン照射と熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３領域形成工程の後に、軽イオン照射と３００℃以上４００℃以下の温度で、３０分以上９０分以下の熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３領域形成工程では、前記第２ウェハの第１主面に第２導電型不純物をイオン注入した後、１０００℃以下の温度で熱処理を行い、前記第３半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３領域形成工程では、前記第２ウェハの第１主面に第２導電型不純物をイオン注入した後、前記第２ウェハの第１主面に、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射し、前記第３半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記貼り合せ工程では、前記エピタキシャル層の表面および前記第２ウェハの第１主面のシリコン結合の終端をヒドロキシル基に置き換えた後、前記エピタキシャル層の表面と前記第２ウェハの第１主面とを貼り合せることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記貼り合せ工程では、前記エピタキシャル層の表面と前記第２ウェハの第１主面とを貼り合せた後、不活性ガス雰囲気下において９００℃以上１２００℃以下の温度で、３０分以上１２０分以下の熱処理を行い、前記エピタキシャル層の表面と前記第２ウェハの第１主面とを、ウェハ表面のシリコン同士の単結合により結合することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記貼り合せ工程と前記第２領域形成工程との間に、前記第１ウェハを第２主面側から薄板化することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記薄板化工程では、前記エピタキシャル層の厚さが、完成後の素子のドリフト領域の厚さの１／３になるまで、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを薄板化することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１ウェハとして、浮遊帯法によって作成されたシリコンウェハを用いることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２ウェハとして、チョクラルスキー法によって作成されたシリコンウェハを用いることを特徴とする。
上述した発明によれば、第１ウェハと第２ウェハとを貼り合せたウェハ（以下、複合ウェハとする）内に互いに離れて形成された第２導電型の第１半導体領域および第２導電型の第２半導体領域を拡散させて、素子完成後のドリフト領域の第１主面側から第２主面側に貫通するひとつづきの第２導電型の拡散領域（シリコン貫通分離領域を）を形成する。このため、第１半導体領域および第２半導体領域をそれぞれ素子完成後のドリフト領域の厚さの半分程度まで拡散させるだけでよい。これにより、シリコン貫通分離領域を形成する際に要する拡散時間を、従来よりも短くすることができる。
また、シリコン貫通分離領域を形成する際に要する拡散時間を短くすることができるため、素子のドリフト領域を厚くしたとしても、シリコン貫通分離領域の拡散時間が長いことに起因する酸素析出物や酸素のドナー化から、逆耐圧型ＩＧＢＴに生じる耐圧不良や漏れ電流の増大などを抑制することができる。これにより、素子の高耐圧化を図ることができる。
また、第１，第２ウェハとして、ＣＺウェハおよびＦＺウェハを用い、両ウェハを直接貼り合せることにより、シリコン貫通分離領域の熱拡散の工程において、ＣＺウェハ内の酸素イントリンシックゲッタリング（ＩＧ：Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）センターが汚染となる金属イオンをゲッタリングすることができるため、逆阻止型ＩＧＢＴ製造工程のゲッタリング能力を向上することができる。このため、従来のように、ＦＺウェハに特殊なゲッタリング層を形成する必要がなくなる。
また、上述した発明では、第１ウェハと第２ウェハの間にエピタキシャル層を設けることで、第１半導体領域および第２半導体領域を拡散させる際の拡散時間をさらに低減することができる。このため、シリコン貫通分離領域を形成する際に要する拡散時間をさらに短くすることができる。
本発明にかかる半導体装置の製造方法によれば、ウェハの第１主面から第２主面に達する拡散領域を短い拡散時間で形成することができるという効果を奏する。また、高い耐圧を有する半導体装置の製造方法を提供することができるという効果を奏する。コストを低減することができるという効果を奏する。
図１は、実施の形態１にかかる逆阻止型ＩＧＢＴを示す断面図である。 図２は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図３は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図４は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図５は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図６は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図７は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図８は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図９は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図１０は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図１１は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図１２は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図１３は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図１４は、実施の形態２にかかる逆阻止型ＩＧＢＴを示す断面図である。 図１５は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図１６は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図１７は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図１８は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図１９は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図２０は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図２１は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図２２は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図２３は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図２４は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図２５は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。 図２６は、従来の逆阻止型ＩＧＢＴを示す断面図である。 図２７は、従来の逆阻止型ＩＧＢＴの別の一例を示す断面図である。 図２８は、従来の逆阻止型ＩＧＢＴの別の一例を示す断面図である。 図２９は、従来のＩＧＢＴの製造過程を示す断面図である。 図３０は、従来のＩＧＢＴの製造過程を示す断面図である。 図３１は、従来のＩＧＢＴの製造過程を示す断面図である。 図３２は、従来のウェハを貼り合せて形成された半導体装置を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる逆阻止型ＩＧＢＴを示す断面図である。図１に示す逆阻止型ＩＧＢＴは、ドリフト領域となるｎ-型（第１導電型）のウェハ（第２ウェハ）１に、活性領域１００と、活性領域１００を囲む耐圧構造部１１０が設けられている。ウェハ１として、例えば浮遊帯（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によって作成されたシリコンウェハ（以下、ＦＺウェハとする）を用いるのが好ましい。ウェハ１の第１主面の全面には、ｐ型（第２導電型）のｐコレクタ領域２が設けられている。コレクタ電極３は、ｐコレクタ領域２に接する。
ウェハ１の第２主面には、活性領域１００において、ｐベース領域４や、ｎ+エミッタ領域５、ゲート電極６、エミッタ電極７などからなる例えばプレーナゲート型ＩＧＢＴのおもて面素子構造が形成されている。耐圧構造部１１０には、フローティングのｐ型領域である複数のフィールドリミッティングリング１１と、フィールドリミッティングリング１１に接する複数の導電膜１２が設けられている。ウェハ１の第２主面の、隣り合うフィールドリミッティングリング１１に挟まれた領域の表面は、層間絶縁膜１３で覆われている。
ウェハ１の外周端部１２０には、ウェハ１の第２主面からドリフト領域を貫通し、ｐコレクタ領域２に接するｐ型の分離領域（シリコン貫通分離領域：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ 分離領域）２０が形成されている。シリコン貫通分離領域２０は、ｐ型の第１分離領域部（第１半導体領域）２１およびｐ型の第２分離領域部（第２半導体領域）２２から構成されている。
第１分離領域部２１は、ウェハ１の第１主面の表面層に設けられている。また、第１分離領域部２１は、ウェハ１の第１主面側でｐコレクタ領域２に接し、かつウェハ１の第２主面側で第２分離領域部２２に接する。第２分離領域部２２は、ウェハ１の第２主面の表面層に設けられている。つまり、第１分離領域部２１と第２分離領域部２２はひとつづきのｐ型領域（シリコン貫通分離領域２０）となっている。第１分離領域部２１および第２分離領域部２２の端部は重なりあっているのが好ましい。シリコン貫通分離領域２０は、耐圧構造部１１０を囲む。耐圧構造部１１０および外周端部１２０（終端構造）は、活性領域１００を囲む。
図２〜図１３は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。まず、図２に示すように、第１主面および第２主面が鏡面研磨されたｎ型のウェハ（第１ウェハ）３１を用意する。ウェハ３１として、例えばチョクラルスキー（ＣＺ：Ｃｚｏｃｈｒａｌｓｋｉ）法によって作成されたシリコンウェハ（以下、ＣＺウェハとする）を用いるのが好ましい。以下、実施の形態１において、第１ウェハをＣＺウェハ３１とする。
ついで、ＣＺウェハ３１の第１主面の表面に、熱酸化膜３２を成長させる。ついで、フォトリソグラフィにより、熱酸化膜３２の表面に、アライメントマークを形成する領域が開口するレジストマスク３３を形成する。ここで、アライメントマークは、例えばウェハ上に各領域を形成する際や、ウェハをダイシングする際の基準となるマークである。ついで、レジストマスク３３をマスクとしてエッチングを行い、レジストマスク３３の開口部に露出する熱酸化膜３２を除去する。そして、レジストマスク３３を除去する。ここで、エッチング方法として、湿式エッチングを用いてもよいし、乾式エッチングを用いてもよい（以下、熱酸化膜をエッチングする処理において同様）。
ついで、熱酸化膜３２をマスクとしてエッチングを行い、熱酸化膜３２の開口部に露出するＣＺウェハ３１を除去する。これにより、図３に示すように、ＣＺウェハ３１の第１主面の表面層に、アライメントマーク５１が形成される。ここで、エッチング方法として、化学乾式エッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を用いてもよい（以下、ウェハをエッチングする処理において同様）。
ついで、フォトリソグラフィにより、熱酸化膜３２の表面に、第１分離領域部（図１参照：第１半導体領域）を形成する領域が開口するレジストマスク３４を形成する。ついで、レジストマスク３４をマスクとして、ＣＺウェハ３１の第１主面に、例えばボロンをイオン注入する。このとき、イオン注入のドーズ量および加速エネルギーを、例えば５×１０15ｃｍ-2および４５ｋｅＶとしてもよい。
これにより、レジストマスク３４の開口部に露出するＣＺウェハ３１の第１主面の表面層に、第１分離領域部となるｐ+型の第１不純物領域６１が形成される（図４参照）。ここで、第１不純物領域６１は、アライメントマーク５１の位置に形成される。なお、図４においては、不純物領域およびアライメントマークを形成する過程を明確にするため、不純物領域およびアライメントマークを離れた位置に図示している（以下、図５〜１３，１５〜２５においても同様）。
ついで、図４に示すように、レジストマスク３４を除去し、ＣＺウェハ３１を洗浄する。ついで、ＣＺウェハ３１の第２主面に、アライメントマーク５１の形成と同様の方法で、アライメントマーク５１の位置に合せて、アライメントマーク５２を形成する。つまり、アライメントマーク５２は、ＣＺウェハ３１の第１主面に形成されたアライメントマーク５１に対して、ＣＺウェハ３１を挟んで対称的な位置に形成される。ついで、アライメントマーク５１，５２を形成するためのマスクとして形成された熱酸化膜（不図示）を除去する。
ついで、図５に示すように、第１主面および第２主面が鏡面研磨されたｎ型のウェハ（第２ウェハ）１を用意する。ウェハ１は、完成後の逆阻止型ＩＧＢＴ（図１参照）において、ｎ-ドリフト領域となるウェハである。ウェハ１として、例えば浮遊帯（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によって作成されたシリコンウェハ（以下、ＦＺウェハとする）を用いるのが好ましい。以下、実施の形態１において、第２ウェハをＦＺウェハ１とする。
ついで、例えばフッ酸（ＨＦ）等を用いて、ＣＺウェハ３１およびＦＺウェハ１を洗浄し、ＣＺウェハ３１およびＦＺウェハ１の表面に形成された自然酸化膜などを除去する。この処理により、ＣＺウェハ３１およびＦＺウェハ１の表面は疎水化される。つまり、ＣＺウェハ３１およびＦＺウェハ１の表面のシリコン結合の終端が、フッ素原子（−Ｆ）などに置き換えられ、ウェハ表面の疎水性が高くなる。
ついで、ＣＺウェハ３１およびＦＺウェハ１を純水（Ｈ2Ｏ）に浸し、ＣＺウェハ３１およびＦＺウェハ１の表面を親水化する。つまり、ＣＺウェハ３１およびＦＺウェハ１の表面のシリコン結合の終端のフッ素原子をヒドロキシル基（−ＯＨ）に置き換える。ついで、ＣＺウェハ３１の第１主面とＦＺウェハ１の第１主面とを貼り合せる。このとき、ＣＺウェハ３１の第１主面およびＦＺウェハ１の第１主面は親水化されヒドロキシル基で覆われている。このため、ＣＺウェハ３１とＦＺウェハ１との界面５３において、ＣＺウェハ３１とＦＺウェハ１との間には、ウェハ表面が疎水化されたウェハ同士を貼り合せる場合に比べて強い引力が働く。これにより、ＣＺウェハ３１の第１主面とＦＺウェハ１の第１主面は密着する。
ついで、熱処理により、ＣＺウェハ３１の第１主面とＦＺウェハ１の第１主面とを、ウェハ表面のシリコン同士の単結合により貼り合せる。ここでは、例えば、窒素（Ｎ2）などの不活性ガス雰囲気下において９００℃以上１２００℃以下の温度で、３０分以上１２０分以下の熱処理を行うのが好ましい。これにより、ＣＺウェハ３１の第１主面とＦＺウェハ１の第１主面は、それぞれの主面を覆うヒドロキシル基による引力に比べて強い分子間結合により結合される。
ついで、ＣＺウェハ３１とＦＺウェハ１とを貼り合せたウェハ（以下、複合ウェハとする）を洗浄し、熱処理炉内に混入する酸素（Ｏ2）によって複合ウェハの両面に形成された酸化膜を除去する。なお、以降の処理は、特に明示していない場合においても、複合ウェハに対して行われる処理である。
ついで、図６に示すように、ＣＺウェハ３１の第２主面の表面に、スクリーン酸化膜３５およびレジスト膜３６をこの順に積層する。ついで、例えば電子線（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）やプロトン等の軽イオンを照射し、３００℃〜４００℃の熱処理でライフタイム制御し、レジスト膜３６を改質し硬化させる。ついで、レジスト膜３６の表面に、バックグラインド（ＢＧ：Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）時にウェハを保護するテープ（以下、ＢＧテープとする）３７を貼り付ける。
ついで、ＦＺウェハ１の第２主面側からＦＺウェハ１を研削し、複合ウェハのうち、ＦＺウェハ１のみを薄板化する。ついで、ＦＺウェハ１の第２主面を鏡面研磨する。ついで、ＣＺウェハ３１の第２主面のＢＧテープ３７を剥離し、複合ウェハを洗浄する。ついで、エッチングにより、ＦＺウェハ１の第２主面の表面層を、例えば５μｍ以上２０μｍ以下の厚みで除去する。これにより、ＦＺウェハ１の第２主面の表面層に生じた例えば研磨によるキズや欠陥などを除去することができる。ついで、ＣＺウェハ３１の第２主面のレジスト膜３６を除去し、複合ウェハを洗浄する。
ついで、図７に示すように、ＦＺウェハ１の第２主面に、熱酸化膜３８を成長させる。ここで、熱酸化膜３８の厚さは、例えば０．８μｍであってもよい。ついで、フォトリソグラフィにより、熱酸化膜３８の表面に、アライメントマークを形成する領域が開口するレジストマスク３９を形成する。ついで、レジストマスク３９をマスクとしてエッチングを行い、レジストマスク３９の開口部に露出する熱酸化膜３８を除去する。ここでは、例えば湿式エッチングを用いてもよい。そして、レジストマスク３９を除去する。
ついで、図８に示すように、熱酸化膜３８の開口部に露出するＦＺウェハ１の表面層に、アライメントマーク５２の位置に合せて、アライメントマーク５４を形成する。つまり、アライメントマーク５４は、ＣＺウェハ３１の第２主面に形成されたアライメントマーク５２に対して、ＣＺウェハ３１およびＦＺウェハ１を挟んで対称的な位置に形成される。ここでは、例えば化学乾式エッチングにより、ＦＺウェハ１の表面層にアライメントマーク５２の位置を転写する。ついで、複合ウェハを洗浄する。
ついで、ＦＺウェハ１の第２主面およびＣＺウェハ３１の第２主面の表面に、スクリーン酸化膜（不図示）を成長させる。ついで、第２分離領域部（図１参照：第２半導体領域）を形成する領域が開口するレジストマスク（不図示）を形成する。ついで、このレジストマスクをマスクとして、ＦＺウェハ１の第２主面に、例えばボロンをイオン注入する。これにより、レジストマスクの開口部に露出するＦＺウェハ１の第２主面の表面層に、第２分離領域部となるｐ+型の第２不純物領域６２が形成される。
第２不純物領域６２は、ＦＺウェハ１の第２主面の表面層の、ＣＺウェハ３１の第１主面に形成された第１不純物領域６１に対応する位置に形成される。このため、第１不純物領域６１および第２不純物領域６２は、例えばダイシング後のチップの端部（外周端部）に、複合ウェハの深さ方向に重なるように形成される。つまり、第１不純物領域６１および第２不純物領域６２は、ダイシングラインの近傍における複合ウェハの深さ方向に重なるように形成されている。第２不純物領域６２を形成するイオン注入のドーズ量および加速エネルギーは、第１不純物領域６１を形成するイオン注入と同じ条件としてもよい。
ついで、エッチングにより、ＦＺウェハ１の第２主面上のスクリーン酸化膜（不図示）および熱酸化膜３８を合せた酸化膜の厚さを、第２不純物領域６２上に形成されたスクリーン酸化膜（不図示）を除いて、約０．１５μｍまで薄くする。ここでは、例えば湿式エッチングを用いてもよい。
ついで、図９に示すように、複合ウェハに熱処理を行い、第１不純物領域６１および第２不純物領域６２を拡散させ、第１不純物領域６１と第２不純物領域６２をひとつづきの領域にする。この熱処理では、第１不純物領域６１は複合ウェハのＣＺウェハ３１側に拡散し第１分離領域部２１となる。また、第２不純物領域６２は複合ウェハのＣＺウェハ３１側およびＦＺウェハ１側に拡散し第２分離領域部２２となる。つまり、この熱処理により、第１分離領域部２１および第２分離領域部２２からなるひとつづきのシリコン貫通分離領域２０が形成される。
このとき、第１分離領域部２１と第２分離領域部２２が重なり合うように、第１不純物領域６１および第２不純物領域６２を拡散させるのが好ましい。例えば、熱処理炉に一定量の酸素を導入し続けた状態の酸素雰囲気下において、１２５０℃以上１３００℃以下で熱処理を行うのが好ましい。また、シリコン貫通分離領域２０を形成する熱処理では、前の工程においてＦＺウェハ１の第２主面上のスクリーン酸化膜（不図示）および熱酸化膜３８を合せた酸化膜４０を上記厚さまで薄くしているため、高温で長時間の熱処理によって、ＦＺウェハ１の第２主面の表面が荒れることを抑制することができる。
ついで、図１０に示すように、ＣＺウェハ３１の第２主面上のスクリーン酸化膜３５、およびＦＺウェハ１の第２主面上の熱酸化膜３８およびスクリーン酸化膜を除去する。ついで、おもて面素子構造を形成する一般的な方法により、ＦＺウェハ１の第２主面に、例えば逆阻止型ＩＧＢＴのおもて面素子構造を形成する。具体的には、活性領域１００において、ｐベース領域４や、ｎ+エミッタ領域５、ゲート電極６、エミッタ電極７などからなる例えばプレーナゲート型ＩＧＢＴのおもて面素子構造を形成する。例えば、金属配線層を形成する前までのおもて面素子構造を形成し、その後、他の工程を行ってから、おもて面素子構造を形成する続きの処理を行ってもよい。耐圧構造部１１０において、複数のフィールドリミッティングリング１１および複数の導電膜１２を形成する。
ついで、図１１に示すように、ＦＺウェハ１の第２主面に、レジスト膜（保護膜）４１を塗布し、ＦＺウェハ１の第２主面側に形成したおもて面素子構造を覆う。そして、例えば電子線やプロトン等の軽イオンを照射し、３００℃〜４００℃の熱処理を行ってライフタイム制御し、レジスト膜４１を改質し硬化させる。ついで、レジスト膜４１の表面に、ＢＧテープ４２を貼り付ける。
ついで、ＣＺウェハ３１の第２主面側から、複合ウェハを研削して薄板化する。このとき、複合ウェハのおもて面素子構造が形成されている側の面に対して反対側の面（以下、ＦＺウェハ１の第１主面とする）に、ＦＺウェハ１が露出するまで複合ウェハを研削する。つまり、ＣＺウェハ３１とＦＺウェハ１との界面５３が完全になくなるまで、複合ウェハを研削する。これにより、ＣＺウェハ３１は完全に除去される。また、シリコン貫通分離領域２０が、ＦＺウェハ１の第２主面から第１主面に貫通する。
ついで、ＦＺウェハ１の第２主面側のＢＧテープ４２を剥離し、複合ウェハを洗浄する。ついで、エッチングにより、ＦＺウェハ１の第１主面の表面層を、例えば５μｍ以上２０μｍ以下の厚みで除去する。これにより、ＦＺウェハ１の第１主面の表面層に生じた例えば研削によるキズや欠陥などを除去することができる。
ついで、図１２に示すように、ＦＺウェハ１の第１主面の全面に、例えばボロンをイオン注入する。イオン注入のドーズ量および加速エネルギーを、例えば５×１０13ｃｍ-2および１００ｋｅＶとしてもよい。また、複数のドーパントを、それぞれ異なる加速エネルギーで、ＦＺウェハ１の第１主面にイオン注入してもよい。イオン注入条件は、逆耐圧型ＩＧＢＴの設計条件に依存して種々変更可能である。
ついで、図１３に示すように、ＦＺウェハ１の第１主面にレーザーを照射し、ＦＺウェハ１の第１主面の全面に導入した例えばボロンを活性化させる。これにより、ＦＺウェハ１の第１主面の全面に、第１分離領域部２１に接するｐコレクタ領域２が形成される。レーザーによる熱処理において、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを用いてもよい。また、波長が５３２ｎｍのＹＡＧレーザーを用いてもよい。熱処理温度は、例えば、１０００℃以下であってもよい。
ついで、ＦＺウェハ１の第１主面に、金属電極膜を堆積し、ｐコレクタ領域２に接するコレクタ電極３を形成する。これにより、図１に示すように、逆阻止型ＩＧＢＴが完成する。
上述した逆阻止型ＩＧＢＴの作製では、ＦＺウェハ１の第２主面におもて面阻止構造を形成した後、複合ウェハを薄板化する前まで、または、ＦＺウェハ１の第１主面にｐコレクタ領域２を形成した後に、熱処理を行い、複合ウェハ中における少数キャリアのキャリアライフタイムを調整してもよい。少数キャリアのキャリアライフタイムの調整は、例えば電子線やプロトン等の軽イオンを照射し、３００℃以上４００℃以下の温度で、３０分以上９０分以下の熱処理によって行ってもよい。
また、６００Ｖの逆阻止耐圧を有する逆阻止型ＩＧＢＴを作製する場合、完成後の逆阻止型ＩＧＢＴのドリフト領域の厚さが、例えば８０μｍ以上１００μｍ以下となるように複合ウェハを薄板化するのがよい。１２００Ｖの逆阻止耐圧を有する逆阻止型ＩＧＢＴを作製する場合、完成後の逆阻止型ＩＧＢＴのドリフト領域の厚さが、例えば１６０μｍ以上２００μｍ以下となるように複合ウェハを薄板化するのがよい。
以上、説明したように、実施の形態１によれば、複合ウェハ内に互いに離れて形成された第１分離領域部２１および第２分離領域部２２を拡散させて、素子完成後のドリフト領域の第１主面側から第２主面側に貫通するひとつづきのシリコン貫通分離領域２０を形成する。このため、第１分離領域部２１および第２分離領域部２２をそれぞれ素子完成後のドリフト領域の厚さの半分程度まで拡散させるだけでよい。これにより、シリコン貫通分離領域２０を形成する際に要する拡散時間を、従来の約１／２〜１／３程度とすることができる。
具体的には、例えば６００Ｖの逆阻止耐圧を有する逆阻止型ＩＧＢＴでは、１３００℃の熱処理で、５０時間台の拡散時間とすることができる。また、１２００Ｖの逆阻止耐圧を有する逆阻止型ＩＧＢＴでは、１３００℃の熱処理で、１００時間台の拡散時間とすることができる。
また、シリコン貫通分離領域を形成する際に要する拡散時間を短くすることができるため、素子のドリフト領域を厚くしたとしても、シリコン貫通分離領域２０の拡散時間が長いことに起因する酸素析出物や酸素のドナー化から、逆耐圧型ＩＧＢＴに生じる耐圧不良や漏れ電流の増大などを抑制することができる。これにより、素子の高耐圧化を図ることができる。したがって、逆耐圧型ＩＧＢＴを搭載するパワーコンバータの動作電圧の範囲を拡大することができる。
また、ＣＺウェハ３１とＦＺウェハ１を直接貼り合せることにより、シリコン貫通分離領域の熱拡散の工程において、ＣＺウェハ３１内の酸素イントリンシックゲッタリング（ＩＧ：Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）センターが汚染となる金属イオンをゲッタリングすることができる。このため、逆阻止型ＩＧＢＴ製造工程のゲッタリング能力を向上することができる。これにより、従来のように、ＦＺウェハに特殊なゲッタリング層を形成する必要がなくなる。したがって、ウェハコストを低減することができる。
また、プレーナゲート型構造を有する逆阻止型ＩＧＢＴを形成することができるため、従来の凹部を有する逆阻止型ＩＧＢＴ（図２８参照）や、トレンチ構造のシリコン貫通分離領域を有する逆阻止型ＩＧＢＴ（図２７参照）を作製する場合に比べて、逆阻止型ＩＧＢＴの良品率を向上することができる。
また、従来の凹部を有する逆阻止型ＩＧＢＴ（図２８参照）や、トレンチ構造のシリコン貫通分離領域を有する逆阻止型ＩＧＢＴ（図２７参照）を作製する場合に比べて、シリコン貫通分離領域２０を形成するためのイオン注入を制御性良く行うことができる。このため、逆阻止型ＩＧＢＴを作製する際のエネルギー資源を低減することができる。
（実施の形態２）
図１４は、実施の形態２にかかる逆阻止型ＩＧＢＴを示す断面図である。実施の形態１にかかる逆阻止型ＩＧＢＴの、ｎ-型のドリフト領域とｐコレクタ領域の間に、ｎ-型のエピタキシャル層を設けた構成としてもよい。
図１４に示す逆阻止型ＩＧＢＴでは、ドリフト領域となるｎ-型のウェハ（第１ウェハ）１とｐコレクタ領域２の間に、ｎ-型のエピタキシャル層８が設けられている。シリコン貫通分離領域７０は、第１分離領域部７１および第２分離領域部７２からなる。第１分離領域部７１は、ウェハ１の第１主面側の表面層からエピタキシャル層８にかけて設けられている。また、第１分離領域部７１は、ＣＺウェハ８４側の端部でｐコレクタ領域２に接し、かつＦＺウェハ１の第２主面側の端部で第２分離領域部７２に接する。第２分離領域部７２は、ウェハ１の第２主面の表面層に設けられている。それ以外の構成は、実施の形態１に示す逆阻止型ＩＧＢＴ（図１参照）と同様の構成を有する。
図１５〜図２５は、実施の形態２にかかる逆阻止型ＩＧＢＴの製造過程を示す断面図である。以下、実施の形態１と同様の部分（例えば処理条件等）については説明を省略する。まず、図１５に示すように、第１主面および第２主面が鏡面研磨されたｎ型のウェハ（第１ウェハ）１を用意する。ウェハ１として、例えばＦＺウェハを用いるのが好ましい。以下、実施の形態２において、第１ウェハをＦＺウェハ１とする。
ついで、ＦＺウェハ１の第１主面の表面に、熱酸化膜８１を成長させる。ついで、フォトリソグラフィにより、熱酸化膜８１の表面に、アライメントマークを形成する領域が開口するレジストマスク８２を形成する。ついで、レジストマスク８２をマスクとしてエッチングを行い、レジストマスク８２の開口部に露出する熱酸化膜８１を除去する。そして、レジストマスク８２を除去する。
ついで、熱酸化膜８１をマスクとしてエッチングを行い、熱酸化膜８１の開口部に露出するＦＺウェハ１を除去する。これにより、図１６に示すように、ＦＺウェハ１の第１主面の表面層に、アライメントマーク５５が形成される。
ついで、フォトリソグラフィにより、熱酸化膜８１の表面に、第１分離領域部を形成する領域が開口するレジストマスク８３を形成する。ついで、レジストマスク８３をマスクとして、ＦＺウェハ１の第１主面に、例えばボロンをイオン注入する。このとき、イオン注入のドーズ量および加速エネルギーを、例えば５×１０15ｃｍ-2および４５ｋｅＶとしてもよい。これにより、レジストマスク８３の開口部に露出するＦＺウェハ１の第１主面の表面層に、第１分離領域部としてｐ+型の第１不純物領域６３が形成される（図１７参照）。
ついで、図１７に示すように、レジストマスク８３を除去し、ＦＺウェハ１を洗浄する。ついで、ＦＺウェハ１に熱処理を行い、第１不純物領域６３を活性化させる。例えば、不活性ガス雰囲気下において１０００℃の温度で、３０分間の熱処理を行うことにより、第１不純物領域６３を活性化させる。これにより、第１不純物領域６３を形成するためのイオン注入で、第１不純物領域６３内に生じた結晶欠陥を回復させることができる。ついで、アライメントマーク５５を形成するためのマスクとして形成された熱酸化膜（不図示）を除去する。
ついで、図１８に示すように、ＦＺウェハ１の第１主面の表面に、ｎ-型のエピタキシャル層８を成長させる。このとき、ＦＺウェハ１の第１主面に形成されたアライメントマーク５５は、エピタキシャル層８の表面に転写され、エピタキシャル層８の表面には、アライメントマーク５６が形成される。また、前の工程において、第１不純物領域６３内に生じた結晶欠陥を回復させているため、第１不純物領域６３の上部およびその周辺に形成されたエピタキシャル層８の結晶性を確保することができる。
ついで、図１９に示すように、ＦＺウェハ１の第２主面に、アライメントマーク５５の形成と同様の方法で、アライメントマーク５６の位置に合せて、アライメントマーク５７を形成する。つまり、アライメントマーク５７は、エピタキシャル層８の表面に形成されたアライメントマーク５６に対して、ＦＺウェハ１を挟んで対称的な位置に形成される。ついで、アライメントマーク５７を形成するためのマスクとして形成された熱酸化膜（不図示）を除去する。
ついで、図２０に示すように、第１主面および第２主面が鏡面研磨されたｎ型のウェハ（第２ウェハ）８４を用意する。ウェハ８４として、ＣＺウェハを用いるのが好ましい。以下、実施の形態２において、第２ウェハをＣＺウェハ８４とする。ついで、実施の形態１と同様の方法で、ＦＺウェハ１のエピタキシャル層８側の面と、ＣＺウェハ８４の第１主面を貼り合せる。ついで、実施の形態１と同様の方法で、ＣＺウェハ８４とエピタキシャル層８との界面５８において、ＣＺウェハ８４とエピタキシャル層８を分子間結合により結合する。
ついで、ＣＺウェハ８４の第２主面に、アライメントマーク５５の形成と同様の方法で、アライメントマーク５７の位置に合せて、アライメントマーク５９を形成する。つまり、アライメントマーク５９は、ＦＺウェハ１の第２主面に形成されたアライメントマーク５７に対して、ＦＺウェハ１、エピタキシャル層８およびＣＺウェハ８４からなる複合ウェハを挟んで対称的な位置に形成される。
ついで、図２１に示すように、実施の形態１と同様に（図６参照）、ＣＺウェハ８４の第２主面の表面に、スクリーン酸化膜（不図示）およびレジスト膜８５をこの順に積層し、ＢＧテープ８６を貼り付ける。ついで、実施の形態１と同様に、複合ウェハのうち、ＦＺウェハ１のみを薄板化する。
ついで、図２２に示すように、実施の形態１と同様に（図７，８参照）、熱酸化膜８７上に形成され、第２分離領域部を形成する領域が開口するレジストマスク（不図示）をマスクとしてイオン注入を行い、ＦＺウェハ１の第２主面の表面層に、第２分離領域部としてｐ+型の第２不純物領域６４を形成する。第２不純物領域６４は、ＦＺウェハ１の第２主面の表面層の、ＦＺウェハ１の第１主面に設けられた第１不純物領域６３に対応する位置に形成される。つまり、第１不純物領域６３および第２不純物領域６４は、実施の形態１と同様に、例えばダイシング後のチップの端部（外周端部）に、複合ウェハの深さ方向に重なるように形成される。
ついで、図２３に示すように、実施の形態１と同様に（図９参照）、複合ウェハに熱処理を行い、第１不純物領域６３および第２不純物領域６４を拡散させる。このとき、エピタキシャル層８内を貫通しＣＺウェハ８４に達するように、第１不純物領域６３を拡散させる。つまり、第１不純物領域６３は、ＣＺウェハ８４とエピタキシャル層８との界面５８を越えて拡散する。これにより、ＦＺウェハ１内に、第１分離領域部７１と第２分離領域部７２が形成される。そして、ＦＺウェハ１、エピタキシャル層８およびＣＺウェハ８４に跨って、第１分離領域部２１および第２分離領域部２２からなるシリコン貫通分離領域７０が形成される。
ついで、図２４に示すように、実施の形態１と同様に（図１０参照）、ＦＺウェハ１の第２主面に、例えば逆阻止型ＩＧＢＴのおもて面素子構造を形成する。ついで、図２５に示すように、実施の形態１と同様に（図１１参照）、ＦＺウェハ１の第２主面に、硬化させたレジスト膜８８を形成し、ＢＧテープ８９を貼り付けておもて面素子構造を覆う。
ついで、ＣＺウェハ８４の第２主面側から、複合ウェハを研削して薄板化する。このとき、複合ウェハのおもて面素子構造が形成されている側の面に対して反対側の面（ＦＺウェハ１の第１主面）に、エピタキシャル層８が露出するまで複合ウェハを研削する。つまり、ＣＺウェハ８４とエピタキシャル層８との界面５８が完全になくなるまで、複合ウェハを研削する。これにより、ＣＺウェハ８４は完全に除去される。また、シリコン貫通分離領域７０が、ＦＺウェハ１の第２主面から、ＦＺウェハ１の第２主面に対して反対側のエピタキシャル層の面に貫通する。ついで、その後の工程を、実施の形態１と同様に行い、図１４に示す逆阻止型ＩＧＢＴが完成する。それ以外の方法および処理条件は、実施の形態１と同様である。
またエピタキシャル層８の厚さが、完成後の逆阻止型ＩＧＢＴのドリフト領域の厚さの１／３になるまで、複合ウェハを薄板化するのがよい。例えば、１７００Ｖの逆阻止耐圧を有する逆阻止型ＩＧＢＴを作製する場合、完成後の逆阻止型ＩＧＢＴのドリフト領域の厚さが、例えば２２０μｍ以上２８０μｍ以下となるのがよい。このため、エピタキシャル層８の厚さを、７０μｍ以上１００μｍ以下となるように複合ウェハを薄板化するのがよい。好ましくは、エピタキシャル層８の厚さを、８０μｍ以下となるように複合ウェハを薄板化するのがよい。また、ＦＺウェハ１の厚さを、１６０μｍ以上２００μｍ以下となるようにＦＺウェハ１を薄板化するのがよい。この場合、第１不純物領域６３および第２不純物領域６４の拡散深さが８５μｍ以上１００μｍ以下となるような拡散時間でシリコン貫通分離領域７０を形成することができる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、ＦＺウェハ１とＣＺウェハ８４の間にエピタキシャル層８を設けることで、第１不純物領域６３および第２不純物領域６４を拡散させる際の拡散時間をさらに低減することができる。このため、シリコン貫通分離領域７０を形成する際に要する拡散時間をさらに短くすることができる。具体的には、例えば１７００Ｖの逆阻止耐圧を有する逆阻止型ＩＧＢＴでは、１３００℃の熱処理で、１００時間台の拡散時間とすることができる。したがって、高耐圧化を図ることよりさらにドリフト領域が厚くなった逆阻止型ＩＧＢＴにおいても、従来よりも短い拡散時間でシリコン貫通分離領域を形成することができる。
以上において本発明では、上述した実施の形態に限らず、ｎ型とｐ型をすべて逆転した構成とすることが可能である。また、逆阻止型ＩＧＢＴに限らず、ウェハの第１主面から第２主面に貫通する拡散層を有する半導体装置に適用することも可能である。また、第１，２ウェハとして、ＣＺウェハおよびＦＺウェハを用いているが、これに限らず種々変更可能である。例えば、ＣＺウェハに替えて、ゲッタリング能力を有する材料からなるウェハを用いてもよい。また、複合ウェハを形成する際に熱酸化膜を用いているが、同様の機能を有する酸化膜や他の材料膜を用いてもよい。
以上のように、本発明にかかる半導体装置の製造方法は、ＡＣ（交流）／ＡＣ直接変換などのパワーコンバータなどに搭載されるスイッチング素子や種々の産業用機械や自動車などに用いられる電源装置に使用されるパワー半導体装置に有用である。
１ ウェハ（ドリフト領域）
２ ｐコレクタ領域
３ コレクタ電極
４ ｐベース領域
５ ｎ+エミッタ領域
６ ゲート電極
７ エミッタ電極
１１ フィールドリミッティングリング
１２ 導電膜
１３ 層間絶縁膜
２０ シリコン貫通分離領域
２１ 分離領域部（第１）
２２ 分離領域部（第２）
１００ 活性領域
１１０ 耐圧構造部
１２０ 外周端部

Claims (33)

  1. 第１導電型の第１ウェハの第１主面の表面層に、第２導電型の第１半導体領域を選択的に形成する第１領域形成工程と、
    前記第１領域形成工程の後、前記第１ウェハの第１主面と、第１導電型の第２ウェハの第１主面とを貼り合せる貼り合せ工程と、
    前記第２ウェハの第２主面の表面層に、前記第１ウェハと前記第２ウェハとを貼り合せたウェハの深さ方向に、前記第１半導体領域と重なるように、第２導電型の第２半導体領域を選択的に形成する第２領域形成工程と、
    前記第１半導体領域および前記第２半導体領域を拡散させて、前記第１半導体領域と前記第２半導体領域をひとつづきの領域にする拡散工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記拡散工程の後、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを、前記第１ウェハの第２主面側から除去して薄板化し、前記第２ウェハを露出する薄板化工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記拡散工程と前記薄板化工程との間に、前記第２ウェハの前記第２主面に、絶縁ゲートバイポーラートランジスタのおもて面素子構造を形成する素子構造形成工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記素子構造形成工程では、金属配線層を形成する前のおもて面素子構造を形成し、
    前記薄板化工程では、前記金属配線層を形成する前のおもて面素子構造の表面を保護膜で覆った後、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを薄板化することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項３または４に記載の半導体装置の製造方法。
  6. 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と３００℃以上４００℃以下の温度で、３０分以上９０分以下の熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記薄板化工程の後に、前記第２ウェハの第１主面に、前記第１半導体領域に接する第２導電型の第３半導体領域を形成する第３領域形成工程をさらに含むことを特徴とする請求項２〜６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記第３領域形成工程の後に、軽イオン照射と熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第３領域形成工程の後に、軽イオン照射と３００℃以上４００℃以下の温度で、３０分以上９０分以下の熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第３領域形成工程では、前記第２ウェハの第１主面に第２導電型不純物をイオン注入した後、１０００℃以下の温度で熱処理を行い、前記第３半導体領域を形成することを特徴とする請求項７〜９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記第３領域形成工程では、前記第２ウェハの第１主面に第２導電型不純物をイオン注入した後、前記第２ウェハの第１主面に、照射エネルギー密度が１．０×１０ -3 Ｊ／ｃｍ 2 以上２．０×１０ -3 Ｊ／ｃｍ 2 以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射し、前記第３半導体領域を形成することを特徴とする請求項７〜１０のいずれか一つに記載の半導体装置の製造方法。
  12. 前記貼り合せ工程では、前記第１ウェハの第１主面および前記第２ウェハの第１主面のシリコン結合の終端をヒドロキシル基に置き換えた後、前記第１ウェハの第１主面と前記第２ウェハの第１主面とを貼り合せることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置の製造方法。
  13. 前記貼り合せ工程では、前記第１ウェハの第１主面と前記第２ウェハの第１主面とを貼り合せた後、不活性ガス雰囲気下において９００℃以上１２００℃以下の温度で、３０分以上１２０分以下の熱処理を行い、前記第１ウェハの第１主面と前記第２ウェハの第１主面を、ウェハ表面のシリコン同士の単結合により結合することを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置の製造方法。
  14. 前記貼り合せ工程と前記第２領域形成工程との間に、前記第２ウェハを第２主面側から薄板化する工程を含むことを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置の製造方法。
  15. 前記第１ウェハとして、チョクラルスキー法によって作成されたシリコンウェハを用いることを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記第２ウェハとして、浮遊帯法によって作成されたシリコンウェハを用いることを特徴とする請求項１〜１５のいずれか一つに記載の半導体装置の製造方法。
  17. 第１導電型の第１ウェハの第１主面の表面層に、第２導電型の第１半導体領域を選択的に形成する第１領域形成工程と、
    前記第１領域形成工程の後、前記第１ウェハの第１主面の表面に、第１導電型のエピタキシャル層を成長させるエピタキシャル工程と、
    前記第１ウェハの前記エピタキシャル層側の面と、第１導電型の第２ウェハの第１主面とを貼り合せる貼り合せ工程と、
    前記第１ウェハの第２主面の表面層に、前記第１ウェハと前記第２ウェハとを貼り合せたウェハの深さ方向に、前記第１半導体領域と重なるように、第２導電型の第２半導体領域を選択的に形成する第２領域形成工程と、
    前記第１半導体領域および前記第２半導体領域を拡散させて、前記第１半導体領域を前記第２ウェハに達する領域にし、かつ前記第１半導体領域と前記第２半導体領域とをひとつづきの領域にする拡散工程と、
    を含むことを特徴とする半導体装置の製造方法。
  18. 前記拡散工程の後、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを、前記第２ウェハの第２主面側から除去して薄板化し、前記エピタキシャル層を露出する薄板化工程をさらに含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記拡散工程と前記薄板化工程との間に、前記第２ウェハの前記第２主面に、絶縁ゲートバイポーラートランジスタのおもて面素子構造を形成する素子構造形成工程をさらに含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記素子構造形成工程では、金属配線層を形成する前のおもて面素子構造を形成し、
    前記薄板化工程では、前記金属配線層を形成する前のおもて面素子構造の表面を保護膜で覆った後、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを薄板化することを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項１９または２０に記載の半導体装置の製造方法。
  22. 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と３００℃以上４００℃以下の温度で、３０分以上９０分以下の熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項２１に記載の半導体装置の製造方法。
  23. 前記薄板化工程の後に、前記第２ウェハの第１主面に、前記第１半導体領域に接する第２導電型の第３半導体領域を形成する第３領域形成工程をさらに含むことを特徴とする請求項１８〜２２のいずれか一つに記載の半導体装置の製造方法。
  24. 前記第３領域形成工程の後に、軽イオン照射と熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項２３に記載の半導体装置の製造方法。
  25. 前記第３領域形成工程の後に、軽イオン照射と３００℃以上４００℃以下の温度で、３０分以上９０分以下の熱処理を行い、前記第１ウェハと前記第２ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項２４に記載の半導体装置の製造方法。
  26. 前記第３領域形成工程では、前記第２ウェハの第１主面に第２導電型不純物をイオン注入した後、１０００℃以下の温度で熱処理を行い、前記第３半導体領域を形成することを特徴とする請求項２３〜２５のいずれか一つに記載の半導体装置の製造方法。
  27. 前記第３領域形成工程では、前記第２ウェハの第１主面に第２導電型不純物をイオン注入した後、前記第２ウェハの第１主面に、照射エネルギー密度が１．０×１０ -3 Ｊ／ｃｍ 2 以上２．０×１０ -3 Ｊ／ｃｍ 2 以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射し、前記第３半導体領域を形成することを特徴とする請求項２３〜２６のいずれか一つに記載の半導体装置の製造方法。
  28. 前記貼り合せ工程では、前記エピタキシャル層の表面および前記第２ウェハの第１主面のシリコン結合の終端をヒドロキシル基に置き換えた後、前記エピタキシャル層の表面と前記第２ウェハの第１主面とを貼り合せることを特徴とする請求項１７〜２７のいずれか一つに記載の半導体装置の製造方法。
  29. 前記貼り合せ工程では、前記エピタキシャル層の表面と前記第２ウェハの第１主面とを貼り合せた後、不活性ガス雰囲気下において９００℃以上１２００℃以下の温度で、３０分以上１２０分以下の熱処理を行い、前記エピタキシャル層の表面と前記第２ウェハの第１主面とを、ウェハ表面のシリコン同士の単結合により結合することを特徴とする請求項１７〜２８のいずれか一つに記載の半導体装置の製造方法。
  30. 前記貼り合せ工程と前記第２領域形成工程との間に、前記第１ウェハを第２主面側から薄板化することを特徴とする請求項１７〜２９のいずれか一つに記載の半導体装置の製造方法。
  31. 前記薄板化工程では、前記エピタキシャル層の厚さが、完成後の素子のドリフト領域の厚さの１／３になるまで、前記第１ウェハと前記第２ウェハとを貼り合せたウェハを薄板化することを特徴とする請求項１８〜３０のいずれか一つに記載の半導体装置の製造方法。
  32. 前記第１ウェハとして、浮遊帯法によって作成されたシリコンウェハを用いることを特徴とする請求項１７〜３１のいずれか一つに記載の半導体装置の製造方法。
  33. 前記第２ウェハとして、チョクラルスキー法によって作成されたシリコンウェハを用いることを特徴とする請求項１７〜３２のいずれか一つに記載の半導体装置の製造方法。
JP2012528551A 2010-08-12 2010-08-12 半導体装置の製造方法 Expired - Fee Related JP5614451B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2010/063702 WO2012020498A1 (ja) 2010-08-12 2010-08-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2012020498A1 JPWO2012020498A1 (ja) 2013-10-28
JP5614451B2 true JP5614451B2 (ja) 2014-10-29

Family

ID=45567476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012528551A Expired - Fee Related JP5614451B2 (ja) 2010-08-12 2010-08-12 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US8685801B2 (ja)
JP (1) JP5614451B2 (ja)
CN (1) CN102986011B (ja)
WO (1) WO2012020498A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2657958B1 (en) * 2010-11-10 2016-02-10 Toyota Jidosha Kabushiki Kaisha Method of manufacturing semiconductor device
CN102054690B (zh) * 2010-11-22 2012-10-17 复旦大学 一种用于制造大功率器件的半导体衬底的制造方法
KR20120121723A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
DE112011103506T5 (de) * 2011-11-17 2014-11-06 Fuji Electric Co., Ltd Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
CN103247521A (zh) * 2013-05-30 2013-08-14 江苏捷捷微电子股份有限公司 一种在硅片上实施铝扩散的方法及其制造的晶闸管芯片
CN103296076B (zh) * 2013-05-30 2016-12-28 江苏捷捷微电子股份有限公司 平面晶闸管、用于制造平面晶闸管的芯片及制作方法
CN103632960A (zh) * 2013-11-27 2014-03-12 上海联星电子有限公司 一种rb-igbt的制备方法
CN103617955A (zh) * 2013-11-27 2014-03-05 上海联星电子有限公司 一种低压rb-igbt的制备方法
US9385222B2 (en) * 2014-02-14 2016-07-05 Infineon Technologies Ag Semiconductor device with insert structure at a rear side and method of manufacturing
US9666703B2 (en) * 2014-12-17 2017-05-30 Great Wall Semiconductor Corporation Semiconductor devices with cavities
CN106711205B (zh) * 2015-11-16 2021-12-21 上海联星电子有限公司 一种igbt及其制作方法
CN105448807B (zh) * 2015-11-20 2017-11-10 浙江正邦电子股份有限公司 一种半导体器件芯片对通隔离制造工艺
US9704832B1 (en) 2016-02-29 2017-07-11 Ixys Corporation Die stack assembly using an edge separation structure for connectivity through a die of the stack
JP6756125B2 (ja) * 2016-03-16 2020-09-16 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2019216085A1 (ja) * 2018-05-10 2019-11-14 富士電機株式会社 半導体装置の製造方法
CN111952364B (zh) * 2019-05-14 2024-01-26 芯恩（青岛）集成电路有限公司 一种逆导型绝缘栅双极型晶体管及其制备方法
CN118412279A (zh) * 2023-01-30 2024-07-30 力特半导体（无锡）有限公司 用于半导体器件制造的通态峰值电压降低的方法
US20240339520A1 (en) * 2023-04-06 2024-10-10 Littelfuse, Inc. Reverse blocking insulated-gate bipolar transistor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04242976A (ja) * 1991-01-07 1992-08-31 Sharp Corp サイリスタの製造方法
JPH06224290A (ja) * 1993-01-28 1994-08-12 Sharp Corp 半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1004456B (zh) * 1985-04-19 1989-06-07 三洋电机株式会社 半导体器件及其制造方法
US4881107A (en) 1987-07-03 1989-11-14 Nissan Motor Company, Ltd. IC device having a vertical MOSFET and an auxiliary component
JPS6445159A (en) * 1987-08-13 1989-02-17 Nissan Motor Semiconductor device
JPH0496379A (ja) 1990-08-14 1992-03-27 Sony Corp 半導体装置
US5141889A (en) * 1990-11-30 1992-08-25 Motorola, Inc. Method of making enhanced insulated gate bipolar transistor
JP2700356B2 (ja) * 1991-01-07 1998-01-21 シャープ株式会社 受光素子
US5541122A (en) 1995-04-03 1996-07-30 Motorola Inc. Method of fabricating an insulated-gate bipolar transistor
US6194290B1 (en) * 1998-03-09 2001-02-27 Intersil Corporation Methods for making semiconductor devices by low temperature direct bonding
DE19909105A1 (de) * 1999-03-02 2000-09-14 Siemens Ag Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür
JP2002299591A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
US20040063302A1 (en) 2002-09-26 2004-04-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor substrate with defects reduced or removed and method of manufacturing the same, and semiconductor device capable of bidirectionally retaining breakdown voltage and method of manufacturing the same
JP4781616B2 (ja) 2002-09-26 2011-09-28 三菱電機株式会社 半導体基板の製造方法及び半導体装置の製造方法
JP4292964B2 (ja) 2003-08-08 2009-07-08 三菱電機株式会社 縦型半導体装置
JP4232645B2 (ja) 2004-01-29 2009-03-04 富士電機デバイステクノロジー株式会社 トレンチ横型半導体装置およびその製造方法
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法
JP4982948B2 (ja) 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
JP5082211B2 (ja) 2005-03-25 2012-11-28 富士電機株式会社 半導体装置の製造方法
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
JP5428216B2 (ja) 2008-06-20 2014-02-26 富士電機株式会社 シリコンウェハ、半導体装置、シリコンウェハの製造方法および半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04242976A (ja) * 1991-01-07 1992-08-31 Sharp Corp サイリスタの製造方法
JPH06224290A (ja) * 1993-01-28 1994-08-12 Sharp Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US8685801B2 (en) 2014-04-01
CN102986011A (zh) 2013-03-20
JPWO2012020498A1 (ja) 2013-10-28
US20130122663A1 (en) 2013-05-16
WO2012020498A1 (ja) 2012-02-16
CN102986011B (zh) 2016-05-11

Similar Documents

Publication Publication Date Title
JP5614451B2 (ja) 半導体装置の製造方法
JP5655931B2 (ja) 半導体装置の製造方法
JP5641055B2 (ja) 半導体装置およびその製造方法
JP5807724B2 (ja) 半導体装置および半導体装置の製造方法
JP5560538B2 (ja) 半導体装置の製造方法
US9941383B2 (en) Fast switching IGBT with embedded emitter shorting contacts and method for making same
WO2013073042A1 (ja) 半導体装置および半導体装置の製造方法
JP2001160559A (ja) 半導体装置の製造方法
JP2003318399A (ja) 半導体装置およびその製造方法
CN114447098A (zh) 半导体装置及半导体装置的制造方法
JP4781616B2 (ja) 半導体基板の製造方法及び半導体装置の製造方法
CN102856194B (zh) 制造反向阻断绝缘栅双极晶体管的方法
JP2010272647A (ja) 半導体装置およびその製造方法
JP6654189B2 (ja) 薄い半導体ウェハを備える半導体デバイスの製造方法
JP5867609B2 (ja) 半導体装置の製造方法
JP5636751B2 (ja) 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法
JP5648379B2 (ja) 半導体装置の製造方法
CN101853860A (zh) 集成半导体设备和制造该集成半导体设备的方法
JP4951872B2 (ja) 半導体装置の製造方法
CN1485927A (zh) 半导体衬底及其制造方法，以及半导体器件及其制造方法
JP2008159692A (ja) 半導体基板の製造方法
JP5301091B2 (ja) 半導体装置の製造方法
JPH10275812A (ja) 半導体装置
WO2013125014A1 (ja) 半導体装置の製造方法
JP5290491B2 (ja) 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140722

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140812

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140825

R150 Certificate of patent or registration of utility model

Ref document number: 5614451

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees