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CN1375880A - 半导体器件及其制造方法 - Google Patents

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CN1375880A
CN1375880A CN02118560A CN02118560A CN1375880A CN 1375880 A CN1375880 A CN 1375880A CN 02118560 A CN02118560 A CN 02118560A CN 02118560 A CN02118560 A CN 02118560A CN 1375880 A CN1375880 A CN 1375880A
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CN
China
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semiconductor substrate
insulating film
main surface
trench
region
Prior art date
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Application number
CN02118560A
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English (en)
Inventor
奥村秀树
大泽明彦
伊野孝佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体器件,包括:形成在半导体衬底的背面侧的漏极区域;在漏极区域上形成且具有部分地在多个场所处在衬底主面上露出的部分的基极区域;一面与上述基极区域相接而另一面在衬底主面上露出的源极区域;栅极绝缘膜,实际仅在沟槽的侧壁上形成,该沟槽形成为从衬底主面开始在纵向上将底面配置在漏极区域中;栅极电极,埋置在沟槽内,形成在其上面位于比源极区域和基极区域的接合面更靠上部并且比衬底主面低的位置处;埋置绝缘膜,埋置在沟槽中未埋置栅极电极的部分中。

Description

半导体器件及其制造方法
技术领域
本发明涉及在半导体衬底上形成的在沟槽内埋置栅极电极、将该沟槽的侧面作为沟道区域的纵向型功率MOSFET的栅极结构及其制造方法。
背景技术
现有的将栅极电极埋置在半导体衬底上形成的沟槽内、将该沟槽的侧面作为沟道区域的纵向型功率MOS晶体管(下面叫作UMOS)的结构为：具有埋置有多晶硅等构成的栅极电极的多个沟槽，该沟槽之间的间距大约是2.3～3.0微米左右。
图1是表示现有的沟槽接触型的UMOS的剖面图，图2是其平面图。沿着图2的I-I线部分的剖面图为图1。半导体衬底101例如使用p型硅衬底。半导体衬底101的表面区域上形成掺杂n型杂质的n基极区域102。n基极区域102上形成成为半导体衬底101的主面的p源极区域103。未形成这些区域的半导体衬底的背面侧的区域为p漏极区域101’。
从半导体衬底101的主面向内部形成多个沟槽110。沟槽110从形成p源极区域103的主面到达p漏极区域101’的规定深度处。沟槽110侧壁上例如形成通过热氧化形成的氧化硅膜等的栅极绝缘膜104。
该栅极绝缘膜104从沟槽110侧壁开始在沟槽周围的半导体衬底101的主面上延伸，其延伸部分从沟槽110的开口端到前端部分的距离d为0.4～0.5微米左右。
栅极绝缘膜104覆盖的沟槽110中埋置多晶硅等构成的栅极电极105。该多晶硅栅极105的表面与半导体衬底101的主面大致为相同水平。多晶硅栅极105的表面和栅极绝缘膜104的表面层叠形成通过CVD法形成的氧化硅膜等的层间绝缘膜106。另外半导体衬底101的主面上在沟槽110之间形成贯通层间绝缘膜106到达基极区域104的开口107。
开口107位于沟槽110之间，如图2所示，在半导体衬底101的主面上配置成多个岛状。各沟槽110内埋置的多晶硅栅极105被布线(未示出)为彼此电连接，与在半导体衬底101主面上形成的栅极引出电极105a电连接。
在上述状态下，半导体衬底101的主面除开口107和栅极引出电极105a外都由层间绝缘膜106覆盖。层间绝缘膜106上形成源极电极108以与栅极引出电极105a电绝缘。
源极电极108与也埋置在开口107内部并在开口107内部露出的源极区域103和基极区域102电连接。源极电极108例如由铝构成，与源极区域103和基极区域102连接的部分上中间插入势垒金属层(未示出)。半导体衬底101的背面形成与漏极区域101’电连接的漏极电极109。
但是，该结构中，为确保多晶硅栅极105和源极电极108之间的绝缘，以及为确保曝光技术的配合偏差裕量，蚀刻层间绝缘膜106形成开口107时，在从沟槽110的开口端到开口107的一端之间维持距离。即，该部分不蚀刻去除其下面的栅极绝缘膜104和层间绝缘膜106而残留下来。并且，该部分残留宽度为0.4～0.5微米左右。该部分是上述延伸部分，沟槽110的开口端到延伸部分的前端部分的距离d与源极电极108和多晶硅栅极105之间的绝缘距离相当。
这样，该结构中，层间绝缘膜106的剩余宽度d对于沟槽110的开口宽度在单侧形成0.4微米以上的宽度。源极基极引出电极108因埋置在半导体衬底101内形成，故需要将其开口宽度设为至少0.8微米以上。
从以上条件看，现有的方法中，考虑沟槽的单元间距以2微米为界限，往该值以上缩小变得困难。因此，期望实现一种可充分收缩单元间距的间隔、以沟槽侧面为沟道的纵向型功率MOSFET的半导体器件及其制造方法。
发明内容
本发明的第一方案的半导体器件，包括：半导体衬底，具有相对的第一和第二主面；漏极区域，按具有相对的2个面的层状形成在上述半导体衬底上，在上述半导体衬底的上述第二主面上露出一个面；基极区域，在上述半导体衬底上形成，与上述漏极区域的另一面相接，具有部分地在多个场所处在上述半导体衬底的上述第一主面上露出的部分；源极区域，在上述半导体衬底上形成，一面与上述基极区域相接，另一面在上述半导体衬底的上述第一主面露出，上述源极区域和上述基极区域在上述半导体衬底的上述第一主面中平面形成，在上述半导体衬底内形成接合面；栅极绝缘膜，实际仅在沟槽的侧壁上形成，该沟槽形成为从上述半导体衬底的上述第一主面开始在纵向上将底面配置在上述漏极区域中；栅极电极，埋置在上述沟槽内，形成在其上面位于比上述源极区域和上述基极区域的上述接合面更靠上部并且比上述半导体衬底的上述第一主面低的位置处；埋置绝缘膜，埋置在上述沟槽内的未埋置上述栅极电极的部分中；源极电极，在上述半导体衬底的上述第一主面上形成，与上述源极区域和上述基极区域相接。
本发明的第二方案的半导体器件，包括：半导体衬底，具有相对的第一和第二主面；漏极区域，按具有相对的2个面的层状形成在上述半导体衬底上，在上述半导体衬底的上述第二主面上露出一个面；基极区域，在上述半导体衬底上形成，与上述漏极区域的另一面相接，具有部分地在多个场所处在上述半导体衬底的上述第一主面上露出的部分；源极区域，在上述半导体衬底上形成，一面与上述基极区域相接，另一面在上述半导体衬底的上述第一主面露出，上述源极区域和上述基极区域在上述半导体衬底的上述第一主面中平面形成，在上述半导体衬底内形成接合面；栅极绝缘膜，在沟槽的侧壁上形成并且延伸至上述第一主面上，该沟槽形成为从上述半导体衬底的上述第一主面开始在纵向上将底面配置在上述漏极区域中；栅极电极，埋置在上述沟槽内，形成在其上面位于比上述源极区域和上述基极区域的上述接合面更靠上部并且比上述半导体衬底主面低的位置处；埋置绝缘膜，在上述栅极电极的上述上面、上述沟槽的未埋置上述栅极电极的部分以及在上述第一主面上延伸的上述栅极绝缘膜上形成，从上述半导体衬底的上述第一主面到上述栅极电极的上述上面的距离比从上述沟槽的开口端到上述栅极绝缘膜的延伸部端的距离长；源极电极，在上述半导体衬底的上述第一主面上形成，与上述源极区域和上述基极区域相接。
本发明的第三方案的半导体器件的制造方法，包括：在半导体衬底背面上形成一面露出的漏极区域，与上述漏极区域的另一面相接且部分地在多个场所处在上述半导体衬底主面上露出的基极区域以及一面与上述基极区域相接，另一面在上述半导体衬底主面上露出的源极区域，上述源极区域和上述基极区域在上述半导体衬底的上述主面上平面形成，在上述半导体衬底内形成接合面；形成沟槽，从上述半导体衬底的上述主面开始在纵向上将底面配置在上述漏极区域中；实质仅在上述沟槽的侧壁上形成栅极绝缘膜；在上述沟槽内形成栅极电极，使得埋置在其上面位于比上述源极区域和上述基极区域的上述接合面更靠上部并且比上述半导体衬底的上述主面低的位置处；在上述栅极电极上淀积回流性的绝缘膜；通过干蚀刻法蚀刻上述回流性的绝缘膜，至少保留与上述沟槽上部相当的上述绝缘膜；加热剩余的上述绝缘膜进行回流；在上述半导体衬底主面上形成源极电极，使得与上述源极区域和上述基极区域相接。
本发明的第四方案的半导体器件的制造方法，包括：在半导体衬底背面上形成一面露出的漏极区域，与上述漏极区域的另一面相接且部分地在多个场所处在上述半导体衬底主面上露出的基极区域以及一面与上述基极区域相接而另一面在上述半导体衬底主面上露出的源极区域，上述源极区域和上述基极区域在上述半导体衬底的上述主面上平面形成，在上述半导体衬底内形成接合面；形成沟槽，从上述半导体衬底主面开始在纵向上将底面配置在上述漏极区域中；在包含上述沟槽内部在内的上述半导体衬底的上述主面上形成栅极绝缘膜；在上述沟槽内形成栅极电极，使得埋置在其表面位于比上述源极区域和上述基极区域的上述接合面更靠上部并且比上述半导体衬底的上述主面低的位置处，从上述半导体衬底的上述主面到上述栅极电极的表面的距离比从上述沟槽的开口端到上述栅极绝缘膜的上述延伸部端的距离长；在上述栅极绝缘膜上淀积回流性的绝缘膜；在上述回流性的绝缘膜上配置具有规定图案的掩模，使用该掩模通过各向异性蚀刻法进行蚀刻，在上述栅极电极的上部和上述沟槽周围部的上述栅极绝缘膜上保留上述回流性的绝缘膜；通过回流上述蚀刻过的回流性绝缘膜，将上述绝缘膜完全埋置在上述沟槽内并且使其表面带圆形；在上述半导体衬底的上述主面上形成与上述源极区域和上述基极区域相接的源极电极。
附图说明
图1是表示原有的UMOS结构的半导体器件的局部剖面图；
图2是表示图1所示的半导体器件的平面图；
图3是表示本发明的第一实施例的具有UMOS结构的半导体器件的局部剖面图；
图4是表示第一实施例的半导体衬底的斜视图；
图5是表示沿着图4的V-V线的剖面图；
图6是表示第一实施例的半导体器件的平面图，图6中的沿着III-III线的剖面图如图3所示；
图7是用于说明第一实施例的半导体器件的制造方法的剖面图；
图8是第二实施例的UMOS结构的半导体器件的剖面图；
图9是表示第二实施例的半导体衬底的斜视图；
图10是沿着图9的X-X线的剖面图；
图11是表示第二实施例的半导体器件的平面图，图11中的沿着VIII-VIII线的剖面图如图8所示；
图12A和图12B是说明第二实施例的半导体器件的制造方法的剖面图；
图13是表示第二实施例的半导体衬底的整体的剖面图；
图14是第三实施例的UMOS结构的半导体器件的剖面图；
图15是说明第三实施例的半导体器件的制造方法的剖面图；
图16是第三实施例的剖面图，是与第二实施例的图10对应的图。
具体实施方式
即将说明的实施例具有如下特征。沟槽中埋置的多晶硅等栅极电极从硅等的半导体衬底主面后退规定深度来形成。该规定深度是满足绝缘膜埋置后的源极栅极间的额定电压的深度。另外，该沟槽内埋置有回流性的绝缘膜，仅在沟槽正上方残留绝缘膜来进行干蚀刻或各向异性蚀刻或CMP(化学机械抛光)后，回流绝缘膜。之后，形成源极区域和基极区域电连接的金属布线，作为源极电极。
本发明的实施例中，埋置在沟槽中的多晶硅等的栅极电极从硅等的半导体衬底主面后退的距离为x微米，沟槽端部到栅极绝缘膜的终端部的距离为y微米时，具有条件：x＞y、x≥0.2、0≤y≤0.3。此时，x+y的厚度实际与源极电极和栅极电极之间的绝缘距离相等。
更具体说，现有结构的半导体器件(图1)中，电极之间的绝缘距离实际仅在衬底水平方向上，但本发明实施例中，在衬底纵向上也采用绝缘距离，因此沟槽之间的距离可缩短。
为进行源极电极和基极区域以及源极区域的接触，现有必须的开口部(图1的107)不再需要，因此进一步使沟槽间缩短。
沟槽内埋置有回流性的层间绝缘膜，将该层间绝缘膜回流后，用金属形成作为源极基极区域的电极的源极电极，从而半导体衬底主面平坦了，成为源极电极的铝等的金属膜容易形成。
栅极绝缘膜和回流性绝缘膜之间插入氮化硅膜，则可将该氮化硅膜用作各向异性蚀刻的层间绝缘膜蚀刻时的停止层。此时，即便是因有接触曝光的配合偏差而具有异常蚀刻的场所时，通过该回流处理也可恢复正常状态。
另外，将氮化硅膜用作沟槽内的衬里(liner)时，用作回流性的绝缘膜的BPSG(掺硼磷硅玻璃)膜等中包含的磷和硼不进入栅极电极中，从而稳定晶体管的特性。
下面参考附图说明发明的实施例。
(第一实施例)
首先，参考图3～图7说明第一实施例。
半导体衬底1使用例如p型硅半导体。半导体衬底1的表面区域上形成掺杂n型杂质的n基极区域2。接着n基极区域2，形成一面成为半导体衬底1的主面的p源极区域3。未形成这些区域的半导体衬底的背面侧的区域为p漏极区域1’。
从半导体衬底1的主面向内部形成多个沟槽10。沟槽10从形成p源极区域3的主面到达p漏极区域1’的规定深度处。即，沟槽10的底面形成在漏极区域1’中。沟槽10侧壁上例如形成通过热氧化形成的氧化硅膜等的栅极绝缘膜4。该栅极绝缘膜4实际形成到沟槽10的开口端为止。通过蚀刻处理基本从半导体衬底1的主面向下形成。
栅极绝缘膜4覆盖的沟槽10中埋置多晶硅等构成的栅极电极5。该多晶硅栅极5的表面比半导体衬底1的主面低。该多晶硅栅极5的表面和半导体衬底1的主面之间的距离x为0.2微米以上。
除栅极引出部分外的多晶硅栅极5的表面从半导体衬底1的主面开始的深度形成得比源极3/基极2的接合部的结深度浅。多晶硅栅极5的表面和从多晶硅栅极5露出的栅极绝缘膜4的表面上形成膜厚10～100nm左右的氮化硅膜7，此外形成回流性高的BPSG等的埋置(层间)绝缘膜6。该层间绝缘膜6经回流把表面平坦化，从而完全埋置在沟槽10内部。埋置绝缘膜6的深度方向的膜厚为0.2微米以上，从多晶硅栅极5的表面到源极电极8的绝缘距离被形成为保证栅极源极之间的额定电压(此时为20V)。
如图4所示，沟槽10之间的源极/基极/漏极区域中，位于其中间的某基极区域2的n+高浓度接触区域2’在半导体衬底1的主面上在多个位置处露出(参考图5)。即，半导体衬底1的主面上交互配置源极区域3和接触区域2’。其上形成电连接基极区域2和源极区域3的源极电极8。
如图6所示，埋置绝缘膜6基本仅形成在沟槽10上，源极区域3和基极接触区域2’露出，源极电极8层叠其上。埋置在各沟槽10中的多晶硅栅极5布线成彼此电连接，和半导体衬底1的主面上形成的栅极引出电极5a电连接。栅极引出电极5a上连接有引线5a’。
源极电极8例如由铝构成，与源极区域3和基极区域2连接的部分可插入TiW等势垒金属层。半导体衬底1的背面形成与漏极区域1’电连接的漏极电极9。
该实施例中，由于将栅极表面从半导体衬底主面后退来形成，从而从多晶硅栅极表面到半导体衬底主面的距离x实际为栅极电极与源极电极之间的绝缘距离。
图1所示的现有结构中，覆盖层间绝缘膜的栅极绝缘膜的剩余宽度d是实际的绝缘距离。本实施例中，纵向上采用了绝缘距离，因此可以没有栅极绝缘膜在半导体衬底上的剩余宽度。
由于基极区域的接触区域在半导体衬底的主面上露出，不必要形成现有必须的用于在源极电极上接触源极区域和基极区域的开口。本实施例中，可使其中的沟槽之间变窄。因此，沟槽之间的间距可充分缩短。氮化硅膜捕获从回流性绝缘膜移动到栅极电极中的磷和硼等杂质，使晶体管特性稳定。
图7是说明形成该UMOS结构的半导体器件的方法的剖面图。半导体衬底1的p漏极区域1’上依次形成部分地在多个场所在半导体衬底1的主面上露出的n基极区域2、一面和上述基极区域2相接而另一面在半导体衬底1的主面上露出的p源极区域3。
接着，从半导体衬底1的主面开始在纵向上形成沟槽10，使得其底面配置在漏极区域1’中。之后，在主面整个面上通过热处理形成氧化硅膜，将其进行构图实际仅在沟槽10的侧壁上形成栅极绝缘膜4。之后，在沟槽10内部形成多晶硅栅极5，使得其表面埋置在比源极区域3和基极区域2的接合面靠上部且比半导体衬底1的主面低的位置处。
接着，包含沟槽10的内部在半导体衬底1的主面上形成膜厚10～100nm左右的氮化硅膜7。而且，氮化硅膜7上层叠例如BPSG等的回流性的绝缘膜6。随后，通过干蚀刻法蚀刻回流性绝缘膜6，在沟槽10的没有埋置多晶硅栅极5的部分经氮化硅膜7埋置为与半导体衬底的上面大致同一平面。接着，将埋置的回流性的绝缘膜6在900度左右的温度下回流。回流性的绝缘膜6完全埋置在沟槽10内。
随后，在半导体衬底1的背面上形成与漏极区域1’相接的漏极电极9，在半导体衬底1的背面上通过溅射方法等形成与源极区域2和基极区域2相接的源极电极8。
如上形成的半导体衬底主面比现有平坦，从而电极附着性提高。
该UMOS是纵向形成沟槽，在半导体衬底主面上露出基极接触区域，将层间绝缘膜埋置在沟槽内来形成的结构，因此，半导体衬底上不需要有用于使栅极源极之间绝缘的区域。因此，单元间距比现有窄，可以为1.0～1.2微米左右。
接着说明容易地对平坦化层间绝缘膜时的层间绝缘膜的膜厚偏差和干蚀刻的蚀刻偏差进行控制的第二实施例。
(第二实施例)
第二实施例中，利用RIE(反应离子蚀刻)等的各向异性蚀刻，控制层间绝缘膜的膜厚偏差和干蚀刻的蚀刻偏差。该方法中，对掩模构图很可能产生配合偏差，产生新的困难，但这可通过使用回流性的绝缘膜解决。
图8是第二实施例的UMOS的剖面图。半导体衬底21使用例如p型硅半导体。半导体衬底21的表面区域上形成掺杂n型杂质的n基极区域22。接着n基极区域22，形成一面成为半导体衬底21的主面的p源极区域23。未形成这些区域的半导体衬底的背面侧的区域为p漏极区域21’。
从半导体衬底21的主面向内部形成多个纵向的沟槽20。沟槽20从形成源极区域23的主面到达漏极区域21’的规定深度处。即，沟槽20的底面形成在漏极区域21’中。
沟槽20侧壁上例如形成通过热氧化形成的氧化硅膜等的栅极绝缘膜24。该栅极绝缘膜24从沟槽20的侧壁开始跨过沟槽周围的半导体衬底21的主面延伸。该延伸部分的沟槽20的开口端到前端的距离y为0～0.3微米左右，比现有(0.4～0.5微米左右)短。
栅极绝缘膜24覆盖的沟槽20中埋置多晶硅等构成的栅极25。该多晶硅栅极25的表面比半导体衬底21的主面低。该多晶硅栅极25的表面和半导体衬底21的主面之间的距离x为0.2微米以上。其中，栅极绝缘膜24的延伸部分从沟槽开口端到前端部分的距离y和从多晶硅栅极表面到半导体衬底主面的距离x形成为x＞y。而且，多晶硅栅极25的表面和源极电极28的最短距离(与埋置绝缘膜24的深度方向的膜厚相当)形成为确保0.2微米以上。
但是，除栅极引出部分外的多晶硅栅极25形成得比源极23/基极22的接合部的结深度浅。多晶硅栅极25的表面和从多晶硅栅极25露出的栅极绝缘膜24的表面上形成回流性高的BPSG等的埋置(层间)绝缘膜26。该埋置绝缘膜26使回流表面带有圆形。埋置绝缘膜26的衬底上的端部接线与衬底之间所成角度θ为90度以下。
如图9所示，沟槽20之间的源极/基极/漏极区域中，位于其中间的某基极区域22的n+高浓度接触区域22’在半导体衬底21的主面上在多个位置处露出(参考图10)。即，半导体衬底21的主面上交互配置源极区域23和接触区域22’。其上形成电连接基极区域22和源极区域23的源极电极28。
如图9所示，埋置绝缘膜26基本仅形成在沟槽20上，源极区域23和接触区域22’露出，源极电极28层叠其上。埋置在各沟槽20中的多晶硅栅极25布线成彼此电连接，布线的这些多晶硅栅极25和半导体衬底21的主面上形成的栅极引出电极25a电连接。在栅极引出电极25a上连接有引线25b。
源极引出电极28例如由铝构成，与源极区域23和基极区域22连接的部分可插入TiW等势垒金属层。半导体衬底21的背面形成与漏极区域21’电连接的漏极电极29。
该实施例中，由于将栅极表面从半导体衬底主面后退来形成，从而埋置绝缘膜覆盖的栅极绝缘膜的延伸部分的沟槽开口端到前端部分的距离y和从多晶硅栅极表面到半导体衬底主面的距离x之和(x+y)实际与现有的栅极电极与源极电极之间的绝缘距离d(0.4～0.5微米左右)大致相等。图1所示已有结构中，覆盖了层间绝缘膜的栅极绝缘膜的部分宽度是实际的绝缘距离d，因此可减小仅纵向上进行绝缘的栅极绝缘膜的半导体衬底主面上残留部分的宽度。
由于基极区域的接触区域在半导体衬底的主面上露出，不必要形成现有必须的用于使源极电极、基极区域与源极电极连接的开口，可使其中的沟槽之间变窄。因此，沟槽的单元间距可充分缩短。层间绝缘膜的表面带有圆形，使得源极电极的密合性提高，得到没有割断等的机械强度高的结构。
图12A和12B是说明形成该UMOS结构的半导体器件的方法的剖面图。硅等构成的半导体衬底21的p漏极区域21’上依次形成部分地在多个场所在半导体衬底21的主面上露出的n基极区域22、一面和上述基极区域22相接而另一面在半导体衬底21的主面上露出的p源极区域23。采用形成沟槽后再形成源极的工艺。
接着，从半导体衬底21的主面开始在纵向上形成沟槽20，使得其底面配置在漏极区域21’中。之后，包含沟槽20的侧壁在半导体衬底21的主面上形成氧化硅膜等的栅极绝缘膜24。
之后，包含上述沟槽20内部在半导体衬底21的主面上层叠多晶硅膜，对其构图，在沟槽20内形成多晶硅栅极25，使得其表面埋置在比源极区域23和基极区域22的接合面靠上部且比半导体衬底21的主面低的位置处。在该沟槽20内埋置的多晶硅膜栅极25和栅极绝缘膜24上层叠BPSG等的回流性优越的绝缘膜。
绝缘膜26上配置具有光刻胶构成的具有规定图案的掩模27(图12A)。使用该掩模27通过各向异性蚀刻法蚀刻绝缘膜26，在沟槽20的没有埋置多晶硅栅极25的部分以及上述沟槽20周围的上述栅极绝缘膜24上对绝缘膜26构图。掩模27覆盖沟槽20和其周围，将沟槽20的开口宽度设为a时，具有a～a+0.6微米的宽度。构图的绝缘膜26配合掩模27形成。
接着去除光刻胶掩模27后，通过蚀刻在900度以上使构图的绝缘膜26回流，完全将绝缘膜26埋置在沟槽20内，同时使其表面带有圆形(图12B)。
接着，在半导体衬底21的背面上形成与漏极区域21’相接的漏极电极29和在主面侧上与基极区域22和源极区域23相接的源极电极28。(参考图8)
该实施例中，充分实现了单元间距的缩短，即便用于绝缘膜26的构图的接触曝光中有配合偏差，通过回流也能恢复正常位置。
图13是表示该实施例的完成了的半导体器件的半导体衬底的剖面图。多个UMOS的基极/源极区域形成在n阱220中，成为源极电极28、漏极区域21’、漏极电极29共用的结构。
(第三实施例)
图14是第三实施例的UMOS结构的半导体器件的剖面图，图15是用于说明制造方法的剖面图。半导体衬底31使用例如p型硅半导体。半导体衬底31的表面区域上形成掺杂n型杂质的n基极区域32。接着n基极区域32，形成一面成为半导体衬底31的主面的p源极区域33。未形成这些区域的半导体衬底的背面侧的区域为p漏极区域31’。
从半导体衬底31的主面向内部形成多个细长的沟槽30。沟槽30从形成源极区域33的主面到达漏极区域31’的规定深度处。即，沟槽30的底面形成在漏极区域31’中。
沟槽30侧壁上例如形成通过热氧化形成的氧化硅膜等的栅极绝缘膜34。该栅极绝缘膜34从沟槽30的侧壁开始跨过沟槽周围的半导体衬底31的主面延伸。该延伸部分的沟槽30的开口端到前端区域的距离y为0～0.3微米左右，比现有短。
栅极绝缘膜34覆盖的沟槽30中埋置多晶硅等构成的栅极35。该埋置的多晶硅栅极35的表面比半导体衬底31的主面低。多晶硅栅极35形成得比源极33/基极32接合部浅。
多晶硅栅极35的表面和半导体衬底31的主面之间的距离x为0.2微米以上。其中，栅极绝缘膜34的延伸部分从沟槽开口端到前端部分的距离y和从多晶硅栅极表面到半导体衬底主面的距离x形成为x＞y。而且，多晶硅栅极35的表面和源极电极38的最短距离(与埋置绝缘膜34的深度方向的膜厚相当)形成为0.2微米以上，确保栅极源极之间的额定电压为20V。
多晶硅栅极35的表面和从多晶硅栅极35露出的栅极绝缘膜34的表面上形成膜厚10～100nm左右的氮化硅膜37。其上形成回流性高的BPSG等的埋置绝缘膜36。该埋置绝缘膜36使回流表面带有圆形。其端部接线与衬底面之间所成角度θ为90度以下。
如图16所示，沟槽30之间的源极/基极/漏极区域中，位于其中间的某基极区域32的n+高浓度接触区域32’在半导体衬底31的主面上在多个位置处露出。即，半导体衬底31的主面上交互配置源极区域33和接触区域32’。其上形成电连接基极区域32和源极区域33的源极电极38。
与如图11同样，层间绝缘膜36基本仅形成在沟槽30上，源极区域33和接触区域32’露出，源极电极38层叠其上。
埋置在各沟槽30中的多晶硅栅极35布线成彼此电连接，布线的这些多晶硅栅极35和半导体衬底31的主面上形成的栅极引出电极电连接，与第一和第二实施例一样。栅极引出电极上连接有引线。
源极引出电极38例如由铝构成，与源极区域33和基极区域32连接的部分可插入TiW等势垒金属层。半导体衬底31的背面形成与漏极区域31’电连接的漏极电极39。
该实施例中，由于将栅极表面从半导体衬底主面后退来形成，从而埋置绝缘膜覆盖的栅极绝缘膜的延伸部分的沟槽开口端到前端部分的距离y和从多晶硅栅极表面到半导体衬底主面的距离x之和(x+y)实际与栅极电极与源极电极之间的绝缘距离大致相等。图1所示已有结构中，覆盖了层间绝缘膜的栅极绝缘膜的部分宽度是实际的绝缘距离，因此可减小仅纵向上采用了绝缘距离的半导体衬底上的栅极绝缘膜的宽度。
由于基极区域的接触区域在半导体衬底的主面上露出，不必要像现有那样形成用于使源极电极、基极区域与源极电极接触的开口，可使其中的沟槽之间变窄。因此，沟槽的单元间距可充分缩短。层间绝缘膜的表面带有圆形，使得源极电极的密合性提高，得到没有割断等的机械强度高的结构。
通过各向异性蚀刻法蚀刻回流性的绝缘膜来形成连接(构图)时，即便有配合偏差也可在构图后去除抗蚀剂，之后在900度以上使绝缘膜回流，从而绝缘膜在规定位置处形成，不会出现问题。
该实施例的制造方法中，通过回流绝缘膜完全埋置在沟槽内，同时绝缘膜的角部添加圆角。氮化硅膜不仅捕获来自回流性绝缘膜的磷、硼而且可用作各向异性蚀刻的蚀刻停止层。
本发明如上实施例所述，具有重点将栅极电极和源极电极的绝缘距离从半导体衬底主面的水平方向放置厚度方向的纵向的结构，在层间绝缘膜上不必要形成在沟槽之间将源极电极连接于源极区域和基极区域的开口，因此可充分缩短单元间距。
由于将回流性绝缘膜用作埋置绝缘膜，使表面平坦化，或带有圆形，从而半导体衬底表面的电极稳固地形成。另外，具有各向异性蚀刻时，接触曝光时即便有配合偏差，也可通过回流处理将绝缘膜形成在正常位置的优点。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，具有相对的第一和第二主面；
漏极区域，按具有相对的2个面的层状形成在上述半导体衬底上，在上述半导体衬底的上述第二主面上露出一个面；
基极区域，在上述半导体衬底上形成，与上述漏极区域的另一面相接，具有部分地在多个场所处在上述半导体衬底的上述第一主面上露出的部分；
源极区域，在上述半导体衬底上形成，一面与上述基极区域相接，另一面在上述半导体衬底的上述第一主面露出，上述源极区域和上述基极区域在上述半导体衬底的上述第一主面中平面形成，在上述半导体衬底内形成接合面；
栅极绝缘膜，实际仅在沟槽的侧壁上形成，该沟槽形成为从上述半导体衬底的上述第一主面开始在纵向上将底面配置在上述漏极区域中；
栅极电极，埋置在上述沟槽内，形成在其上面位于比上述源极区域和上述基极区域的上述接合面更靠上部并且比上述半导体衬底的上述第一主面低的位置处；
埋置绝缘膜，埋置在上述沟槽内的未埋置上述栅极电极的部分中；
源极电极，在上述半导体衬底的上述第一主面上形成，与上述源极区域和上述基极区域相接。
2.根据权利要求1的半导体器件，还包括漏极电极，形成为在上述半导体衬底的上述第二主面上与上述漏极区域相接。
3.根据权利要求1的半导体器件，还包括氮化硅膜，内衬到在上述栅极电极的上面和上述沟槽的未埋置上述栅极电极的部分中露出的上述栅极绝缘膜上。
4.根据权利要求1的半导体器件，上述埋置绝缘膜是由回流形成的绝缘膜。
5.根据权利要求1的半导体器件，在上述栅极电极上形成的上述埋置绝缘膜具有不被上述栅极电极与上述源极电极之间的额定电压破坏的最低膜厚。
6.根据权利要求5的半导体器件，上述最低膜厚在上述额定电压为20V时为0.2微米以上。
7.一种半导体器件，包括：
半导体衬底，具有相对的第一和第二主面；
漏极区域，按具有相对的2个面的层状形成在上述半导体衬底上，在上述半导体衬底的上述第二主面上露出一个面；
基极区域，在上述半导体衬底上形成，与上述漏极区域的另一面相接，具有部分地在多个场所处在上述半导体衬底的上述第一主面上露出的部分；
源极区域，在上述半导体衬底上形成，一面与上述基极区域相接，另一面在上述半导体衬底的上述第一主面露出，上述源极区域和上述基极区域在上述半导体衬底的上述第一主面中平面形成，在上述半导体衬底内形成接合面；
栅极绝缘膜，在沟槽的侧壁上形成并且延伸至上述第一主面上，该沟槽形成为从上述半导体衬底的上述第一主面开始在纵向上将底面配置在上述漏极区域中；
栅极电极，埋置在上述沟槽内，形成在其上面位于比上述源极区域和上述基极区域的上述接合面更靠上部并且比上述半导体衬底主面低的位置处；
埋置绝缘膜，在上述栅极电极的上述上面、上述沟槽的未埋置上述栅极电极的部分以及在上述第一主面上延伸的上述栅极绝缘膜上形成，从上述半导体衬底的上述第一主面到上述栅极电极的上述上面的距离比从上述沟槽的开口端到上述栅极绝缘膜的延伸部端的距离长；
源极电极，在上述半导体衬底的上述第一主面上形成，与上述源极区域和上述基极区域相接。
8.根据权利要求7的半导体器件，还包括漏极电极，形成为在上述半导体衬底的上述第二主面上与上述漏极区域相接。
9.根据权利要求7的半导体器件，还包括氮化硅膜，插入在上述栅极绝缘膜和上述埋置绝缘膜之间。
10.根据权利要求7的半导体器件，上述埋置绝缘膜是由回流形成的绝缘膜。
11.根据权利要求7的半导体器件，在上述栅极电极上形成的上述埋置绝缘膜具有不被上述栅极电极与上述源极电极之间的额定电压破坏的最低膜厚。
12.根据权利要求11的半导体器件，上述最低膜厚在上述额定电压为20V时为0.2微米以上。
13.根据权利要求7的半导体器件，上述埋置绝缘膜表面带圆形，上述埋置绝缘膜的端部表面的接线与上述半导体衬底所成角度小于90度。
14.根据权利要求7的半导体器件，从上述沟槽的开口端到上述栅极绝缘膜的上述延伸部端之间的距离在0.3微米以下。
15.一种半导体器件的制造方法，包括：
在半导体衬底背面上形成一面露出的漏极区域，与上述漏极区域的另一面相接且部分地在多个场所处在上述半导体衬底主面上露出的基极区域以及一面与上述基极区域相接，另一面在上述半导体衬底主面上露出的源极区域，上述源极区域和上述基极区域在上述半导体衬底的上述主面上平面形成，在上述半导体衬底内形成接合面；
形成沟槽，从上述半导体衬底的上述主面开始在纵向上将底面配置在上述漏极区域中；
实质仅在上述沟槽的侧壁上形成栅极绝缘膜；
在上述沟槽内形成栅极电极，使得埋置在其上面位于比上述源极区域和上述基极区域的上述接合面更靠上部并且比上述半导体衬底的上述主面低的位置处；
在上述栅极电极上淀积回流性的绝缘膜；
通过干蚀刻法蚀刻上述回流性的绝缘膜，至少保留与上述沟槽上部相当的上述绝缘膜；
加热剩余的上述绝缘膜进行回流；
在上述半导体衬底主面上形成源极电极，使得与上述源极区域和上述基极区域相接。
16.根据权利要求15的半导体器件的制造方法，还包括形成漏极电极，使得在上述半导体衬底的背面上与上述漏极区域相接。
17.根据权利要求15的半导体器件的制造方法，还包括在上述栅极电极形成和上述绝缘膜淀积之间包含上述沟槽内部在内在上述半导体衬底主面上形成氮化硅膜。
18.一种半导体器件的制造方法，包括：
在半导体衬底背面上形成一面露出的漏极区域，与上述漏极区域的另一面相接且部分地在多个场所处在上述半导体衬底主面上露出的基极区域以及一面与上述基极区域相接而另一面在上述半导体衬底主面上露出的源极区域，上述源极区域和上述基极区域在上述半导体衬底的上述主面上平面形成，在上述半导体衬底内形成接合面；
形成沟槽，从上述半导体衬底主面开始在纵向上将底面配置在上述漏极区域中；
在包含上述沟槽内部在内的上述半导体衬底的上述主面上形成栅极绝缘膜；
在上述沟槽内形成栅极电极，使得埋置在其表面位于比上述源极区域和上述基极区域的上述接合面更靠上部并且比上述半导体衬底的上述主面低的位置处，从上述半导体衬底的上述主面到上述栅极电极的表面的距离比从上述沟槽的开口端到上述栅极绝缘膜的上述延伸部端的距离长；
在上述栅极绝缘膜上淀积回流性的绝缘膜；
在上述回流性的绝缘膜上配置具有规定图案的掩模，使用该掩模通过各向异性蚀刻法进行蚀刻，在上述栅极电极的上部和上述沟槽周围部的上述栅极绝缘膜上保留上述回流性的绝缘膜；
通过回流上述蚀刻过的回流性绝缘膜，将上述绝缘膜完全埋置在上述沟槽内并且使其表面带圆形；
在上述半导体衬底的上述主面上形成与上述源极区域和上述基极区域相接的源极电极。
19.根据权利要求18的半导体器件的制造方法，还包括形成漏极电极，使得在上述半导体衬底的背面上与上述漏极区域相接。
20.根据权利要求18的半导体器件的制造方法，还包括在上述栅极电极形成和上述绝缘膜淀积之间包含上述沟槽内部在内在上述半导体衬底主面上形成氮化硅膜。
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