CN1231962C - 抑制存储器阵列位线间漏电的方法 - Google Patents
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Abstract
一种抑制存储器阵列位线间漏电的方法，其基本概念有三：一是利用P-注入抑制位线(bit lines)之间因间隙壁蚀刻损坏(etching damage)所造成的漏电；二是该P-注入步骤是在间隙壁蚀刻步骤之后实施，因此其注入区域较为局限，较不影响临界电压；三是该P-注入步骤是在位线回火步骤之后实施，故较不会发生热扩散而引发窄线宽效应。
Description
技术领域
本发明是有关一种半导体制造工艺，特别是关于可擦可编程只读存储器(EPROM)、快速EPROM(Flash EPROM)和快速电可擦可编程只读存储器(Flash EEPROM)等产品的制作技术。
背景技术
图3绘示现有的一种存储器阵列示意图，其至少包括字线302、304，以及位线312、314。假设我们将字线302与位线312关闭(off，而选择将字线304和位线314打开(on)；此时理论上只有存储单元320会打开(on state)，而其它存储单元应该都是关闭的(off state)。然而，实际上，有些关闭的存储单元，却有可能因为有漏电(leakage)的存在，而在进行读取(reading)时被认定其有电流通过(其实是漏电)，而造成以为是开启状态的误判。
除了读取之外，在进行编程(programming)时，也可能因漏电的现象造成困扰。举例来说，如果我们要选取存储单元320使其打开(onstate)，但由于其本身有漏电的现象，使得我们施加的电压在还没有高到预设的电压值时，就已经将该存储单元320打开了。上述这些问题常常是使组件产品失效(fail)的主要原因，因而亟待解决。
发明内容
本发明的目的在于提供一种可改善存储单元特性的抑制存储器阵列位线间漏电的方法。
本发明的另一目的在于提供一种可防止位线至位线之间漏电(leakage)的抑制存储器阵列位线间漏电的方法。
为了达到上述目的，本发明提供了一种抑制存储器阵列位线间漏电的方法。首先，在一硅基底上形成多条字线。然后，在那些字线上沉积四乙基硅酸盐(TEOS)氧化层。接着，回蚀刻该四乙基硅酸盐氧化层，以于字线的侧壁上形成间隙壁，此时字线之间的硅基底会因为回蚀刻步骤而有损坏。然后，进行位线的回火步骤。之后，在进行位线的回火步骤后，以字线和间隙壁为掩膜，进行一离子注入步骤，将硼离子注入字线之间的硅基底，以避免上述损坏造成漏电。
就另一角度而言，本发明可说是提供了一种存储器阵列制造方法。首先，提供一硅基底，硅基底具有多个位线。接着，在基底上形成多个字线。之后，在字线上沉积氧化层。然后，回蚀刻氧化层，以在字线的侧壁上形成间隙壁。接着，对位线进行回火步骤。在回火步骤之后，以字线和间隙壁为掩膜，进行一离子注入步骤，将掺质注入字线之间的硅基底中，以抑制位线之间(bit line to bit line)的漏电。
又从另一观点来看，本发明可说是提供了一种抑制硅基底上存储器阵列位线间漏电的方法，是在存储器阵列的字线两侧的氧化物间隙壁形成之后，以字线和氧化物间隙壁为掩膜，进行一离子注入步骤，将掺质注入字线之间的硅基底，以抑制可能发生在位线间的漏电。
本发明的优点是：本发明可得到较低的临界电压(thresholdvoltage)，并可使注入的掺质(dopant)的分布可较为集中，不会轻易扩散至信道区，而影响组件驱动能力，进而使窄线宽效应的现象获得改善。
附图说明
下面结合附图及实施例对本发明进行详细说明：
图1绘示在某特定技术中，P-注入步骤是在多晶硅蚀刻步骤与之后，间隙壁(未显示)形成步骤之前实施的(所谓P-是指P型离子的轻掺杂，例如硼掺质、氟化硼(BF2)掺质等)；
图2绘示本发明较佳实施例，其中P-注入步骤是在间隙壁形成步骤之后实施的，如此所得的掺质分布较为集中；
图3绘示现有的一种存储器阵列示意图；
图4绘示现有的一种存储器阵列示意图；
图5其所绘示为根据本发明较佳实施例，一组字线的剖面示意图；以及
图6其所绘示为根据本发明较佳实施例，一组字线的剖面示意图。
图中符号说明：
200 硅基底
202、204、206、208 字线
202a、204a、206a、208a 间隙壁
302、304 字线
320 存储单元
402 第一种区域
404 第二种区域
502、504 字线
506 热扩散现象
508 间隙壁
具体实施方式
首先，我们必须找出漏电的位置及其成因。事实上，产生漏电的区域可能有两种：第一种是在字线(WL)底下的区域402；第二种是在非字线(non-WL)的区域404。如果我们在字线上施加负偏压，而发现原先测得的电流可被关闭，那么表示它是第一种区域402的漏电；反之，如果对字线施加负偏压后，漏电仍存在，那么它就不是第一种区域402的漏电。
此外，如果我们对基底施加负偏压，而漏电就被关闭的话，那么表示它是第二种区域404的漏电(也就是位线间漏电)；反之，如果对基底施加负偏压后，漏电仍存在，那么它就不是第二种区域404的漏电。
接着，当我们发现漏电是第二种区域的漏电时，我们更进一步确认这种位线间(bit line to bit line)漏电的成因。请参阅图6，其所绘示为根据本发明较佳实施例，一组字线的剖面示意图。图中两字线502、504之间的硅基底表面有一些损耗，这些损耗所造成的损坏(damage)正就是漏电的来源之一。
现有抑制漏电的方法是在多晶硅材质的字线一经蚀刻图案化(etched)之后，即进行离子注入，以将例如硼等离子注入到两字线之间的基底中。然而，这种作法有其缺点：注入的硼可能在后续的位线回火步骤中发生热扩散的现象506(图6)，甚至扩散到信道区(channelregion)。因此，上述这种热扩散现象会增加临界电压，降低组件驱动能力，进而发生窄线宽效应(narrow width effect)。
不过，既然我们已经知道漏电的成因在于位线之间硅基底表面的损坏(damage)，而这种损坏亦可确认则是在间隙壁508(图5)蚀刻步骤之后所形成，那么我们就可以将上述离子注入步骤改成在间隙壁蚀刻步骤之后实施，如图2所示。其中，图2至少包含字线202、204、206、208及其间隙壁202a、204a、206a、208a。此外，值得注意的是，这个离子注入步骤是在位线回火步骤之后实施的，因此注入的掺质较不易发生热扩散。
在间隙壁蚀刻步骤后实施抑制漏电的离子注入步骤，可有下列优点：
1.可得到较低的临界电压(threshold voltage)
2.注入的掺质(dopant)的分布可较为集中，不会轻易扩散至信道区，而影响组件驱动能力。
3.窄线宽效应(narrow width effect)的现象可获得改善。
制造流程
现有技术 本发明技术
为使本领域技术人员得以实施本发明，以下将以一实施例说明本发明的制造流程。
实施例
多晶硅蚀刻
请参阅图2，由于字线主要由多晶硅组成，因此需要先进行多晶硅蚀刻步骤，以将多晶硅图案化，而在硅基底200上形成多条字线202、204、206、208。
存储单元再氧化
进行一再氧化步骤(reoxidation)。
TEOS沉积
在字线上沉积四乙基硅酸盐(TEOS)氧化层(未完全绘示)。
间隙壁蚀刻
回蚀刻上述四乙基硅酸盐氧化层，以于字线的侧壁上形成间隙壁202a、204a、206a、208a，此时字线之间的硅基底会因为回蚀刻步骤而有损坏。
预源/漏极区回火
进行位线212、214、216(源/漏极区)的回火步骤。
P-注入
在进行上述回火步骤之后，以字线202、204、206、208和间隙壁202a、204a、206a、208a为掩膜，进行一离子注入步骤，将例如硼离子注入字线202、204、206、208之间的硅基底200，以避免上述损坏造成漏电。
氮化硅沉积等后续步骤
该步骤为本领域技术人员可轻易完成，故此处不再赘述(其中BPSG为硼磷硅酸盐玻璃)。
本发明以一较佳实施例说明如上，仅用于帮助了解本发明的实施，非用以限定本发明的精神，而本领域技术人员在领悟本发明的精神后，在不脱离本发明的精神范围内，当可作一些更动润饰及等同的变化替换，其专利保护范围当以权利要求书并结合说明书及附图所界定者为准。
Claims (10)
1.一种抑制存储器阵列位线间漏电的方法，该方法包括下列步骤：
在一硅基底上形成多条字线；
在该字线上沉积氧化层；
回蚀刻该氧化层，以在该字线的侧壁上形成间隙壁，此时该字线之间的硅基底会因为该回蚀刻步骤而有损坏；
进行该位线的回火步骤；以及
在进行该位线的回火步骤之后，以该字线和该间隙壁为掩膜，进行一离子注入步骤，将离子注入该字线之间的该硅基底，以避免上述损坏造成漏电。
2.一种存储器阵列的制造方法，包括：
提供一硅基底，该硅基底具有多个位线；
在该基底上形成多个字线；
在该字线上沉积氧化层；
回蚀刻该氧化层，以于该字线的侧壁上形成间隙壁；
对该位线进行回火步骤；以及
在该回火步骤之后，以该字线和该间隙壁为掩膜，进行一离子注入步骤，将掺质注入该字线之间的该硅基底中，以抑制该位线之间的漏电。
3.根据权利要求2所述的存储器阵列制造方法，其特征在于：该掺质为硼或氟化硼。
4.根据权利要求2所述的存储器阵列制造方法，其特征在于：该氧化层为四乙基硅酸盐氧化层。
5.根据权利要求2所述的存储器阵列制造方法，其特征在于：该字线的材质包括多晶硅。
6.一种抑制硅基底上存储器阵列位线间漏电的方法，其特征在于：该存储器阵列的字线两侧的氧化物间隙壁形成之后，以该字线和该氧化物间隙壁为掩膜，进行一离子注入步骤，将掺质注入该字线之间的该硅基底，以抑制可能发生在该位线间的漏电。
7.根据权利要求6所述的抑制硅基底上存储器阵列位线间漏电的方法，还包括对该位线进行回火。
8.根据权利要求7所述的抑制硅基底上存储器阵列位线间漏电的方法，其特征在于该回火步骤是在该氧化物间隙壁形成之后，以及该离子注入步骤之前实施，以避免该离子注入步骤的掺质因该回火步骤而发生热扩散。
9.根据权利要求6所述的抑制硅基底上存储器阵列位线间漏电的方法，其特征在于：该氧化物间隙壁为四乙基硅酸盐氧化物间隙壁。
10.根据权利要求6所述的抑制硅基底上存储器阵列位线间漏电的方法，其特征在于：该字线材质包括多晶硅。
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