[go: up one dir, main page]

CN1231770A - 高压半导体元件 - Google Patents

高压半导体元件 Download PDF

Info

Publication number
CN1231770A
CN1231770A CN97198189A CN97198189A CN1231770A CN 1231770 A CN1231770 A CN 1231770A CN 97198189 A CN97198189 A CN 97198189A CN 97198189 A CN97198189 A CN 97198189A CN 1231770 A CN1231770 A CN 1231770A
Authority
CN
China
Prior art keywords
doped region
layer
region
doped
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97198189A
Other languages
English (en)
Other versions
CN1134846C (zh
Inventor
A·瑟德贝尔格
P·斯维德贝尔格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Telefonaktiebolaget LM Ericsson AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Telefonaktiebolaget LM Ericsson AB filed Critical Telefonaktiebolaget LM Ericsson AB
Publication of CN1231770A publication Critical patent/CN1231770A/zh
Application granted granted Critical
Publication of CN1134846C publication Critical patent/CN1134846C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/115—Resistive field plates, e.g. semi-insulating field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种具有扩展漂移区的高频MOS晶体管结构,它能调制MOS晶体管漂移区中的电阻。用额外的半导体层在薄栅氧化层上形成第二MOS结构来得到扩展栅层。由此电场均匀地横向分布在扩展漂移区中。用这种设计可以制造短沟道长度、有低掺杂浓度的扩展漂移区、还有非常低的导通电阻以及高击穿电压的MOS晶体管。

Description

高压半导体元件
本发明涉及MOS晶体管的改进，具体涉及漂移区具有电阻调制的扩展漂移区的MOS晶体管。
很早就知道，MOS型场效应晶体管可以有效地用作开关元件。这种晶体管应该具有低的导通电阻和低的截止电容。但是，常规MOS晶体管中栅氧化物和沟道区之间的低击穿电压限制了这种设计的晶体管的最大可能工作电压。
在沟道区与栅氧化物区域外引入扩展漂移区，可以降低栅氧化物上的垂直电场。由此可以增加元件的击穿电压。但是为了避免扩展漂移区中的雪崩击穿，该区必须具有低的掺杂浓度，以增加元件的总导通电阻。
已经提出了各种技术来改善横向解决方案。一种技术通称为RESURF，即降低表面电场。在图1中例示了有扩展漂移区的DMOS结构，是用RESURF技术设计的。想法主要是从下面耗尽n型掺杂漂移区，而尽量少地从主体与漂移区之间的pn结来耗尽它。该技术的详细信息可参照J.A.Appels等的“薄层高压器件”、Philips J.Res.,35卷，1-13页，1980年。根据Apples等，可以用3-15微米的相对薄外延层的技术来制备集电极-发射极电压高达1000伏的高压晶体管。
该主题的其他背景可以在其他文章中发现，例如J.G.Mena和C.A.T.Salama在1986年29卷6期的<固态电子学>中第647-656页的“高压多电阻漂移区LDMOS”；A.Soderbarg等在1995年IEEE-IEDM-95会议文集975-978页的文章“新型高压GHz DMOS晶体管与标准CMOS工艺的集成”。其中在不引入雪崩击穿的情况下，可以在扩展漂移区中使用较高的掺杂水平。但是在有些开关应用中，这些及其类似的方案具有过高的导通电阻。
在1992年授予P.Svedberg的专利号为89037618的瑞士专利“互补沟道晶体管”、以及S.Tiensuu等在1994年的<24次欧洲固体器件研究会议(ESSDERC 94)>会议文集225页的“多晶体管-大功率MOS型开关”中，都说明了长沟道器件。在该器件中，用有互补沟道区的第二硅层代替栅材料，如图2所示，该图例示了该互补沟道晶体管的剖面。图2的结构如下：在绝缘衬底1上，形成具有n+掺杂源极2、p掺杂沟道3和n+掺杂漏极4的第一场效应晶体管。在第一NMOS FET上，使用绝缘氧化硅层5。在层5上另外形成有p+掺杂源极11、n掺杂沟道12和p+掺杂漏极13的第二场效应晶体管。这样第二场效应晶体管构成PMOSFET。如图2所示，下面的NMOS晶体管的沟道比上面的PMOS晶体管的沟道稍长。沟道的宽度取决于器件所需的电流处理能力。如果两掺杂剂间平衡，则上下结构层中的两低掺杂区彼此耗尽。沟道对必须足够长以承受截止时源漏之间的电场。
由于两沟道区的互相串扰，可以在不采用扩展漂移区的情况下，让器件在导通状态时象常规MOS器件一样工作，而在截止时有效分布高压。不再需要用低掺杂漂移区来增加器件的导通电阻。而且如果合适地平衡两个沟道区之间的掺杂，便可以非常好地分布源漏之间的电场。总之，使用这种互补沟道晶体管技术，可以在更小的芯片面积上设计有非常低的导通电阻和高击穿电压的元件。使用这种元件设计的缺点是：它不能由短沟道实现，限制了高频特性。而且元件需要两个分离的栅控制器，一个给低电压端，一个给高电压端，使得开关控制变得更复杂。
另一个降低导通电阻的普通技术是用少数载流子调制漂移区，如各种IGBT(绝缘栅双极晶体管)方案，也可参考D.R.Disney的“绝缘体上的硅衬底中的横向功率器件的物理与技术”，ICL93-020，斯坦福大学集成电路实验室，1993年6月。但是这种调制技术导致了非线性导通电阻，且有很差的频率特性。
因此，当晶体管用于需要高压和低导通电阻的高频应用时，还需要改进MOS晶体管的设计。
本发明提供了一种横向MOS晶体管，特别适于高频使用，由于使用了扩展漂移区，可以控制栅电流且可以使用常规沟道控制电压，通过在漂移区上使用额外半导体层或扩展栅，扩展漂移区能调制漂移区的电阻。因而有可能设计短沟道长度、有低掺杂浓度的扩展漂移区、且仍有非常低的导通电阻和高击穿电压的MOS晶体管。根据本发明的晶体管可以是n型也可以是p型DMOS器件。
本发明的范围如独立权利要求1和10所述，而本发明的不同实施例如从属权利要求2-9和11-19所述。
参照附图和下面说明将很好地理解本发明、及其其他目的和优点，其中：
图1例示了用RESURF技术设计的具有扩展漂移区的已有技术DMOS的剖面；
图2表示已有技术中互补沟道晶体管的剖面；
图3表示根据本发明第一实施例在体硅材料中设计的晶体管的剖面；
图4表示根据本发明第二实施例用SOI技术设计的晶体管的剖面；
图5表示根据本发明第三实施例在体硅材料中设计的晶体管的剖面；
图6表示根据本发明第四实施例设计的晶体管的剖面；
图3表示本发明一实施例的剖面。在p-掺杂的衬底20上形成n-掺杂层21作为沟道。在层21上形成p掺杂体22和n+掺杂漏区23。然后在p掺杂体内形成n+掺杂源区24和另外的p+掺杂区25。源区24和25以及漏区23按标准方式提供有将器件连接到电子电路的接触(未示出)。在作为沟道的层21的上部，加一薄绝缘层26，如氧化硅，该层将作为栅绝缘层。在构成漂移区的该结构上再加一层硅或多晶硅，形成扩展栅层30。扩展栅层有类似的结构，但是与所述漂移区有相反的掺杂类型，且包含p-沟道31、n+漏区32和p+源区33以及另外的n+掺杂区34。区域31、32、33、34和25将另外按常规方法提供所需的接触(未示出)，以将该器件连接到电子电路。
可以用标准CMOS技术设计和制备沟道和栅区。可以用相反掺杂类型的硅或多晶硅层来调制漂移区。可以用和栅材料相同的层。为了横向均匀地分布高压，上层的高压端必须连接到漏。为了避免在晶体管处于导通时(当栅压高于漏压时)上层栅的高栅漏电流，可以通过集成二极管40来实现上层和漏接触之间的连接，如图3所示。
在导通状态，栅电压高于源和漏的电压。沟道电阻按普通MOS器件的相同方式来调制。由于扩展漂移区上的层的较高电势，多数载流子将聚集在硅表面附近。多数载流子的聚集急剧降低漂移区的电阻。由此电阻调制为多数载流子型，这将没有IGBT中的高频和非线性问题。漏端的反偏二极管降低了栅漏电流。
在截止状态，沟道区按普通MOS器件中相同的方式截止。扩展漂移区上的层上的电势一直等于或小于下面硅层的电势。因此，扩展漂移区可以垂直耗尽，象在已知RESURF技术(见J.A.Appels等)中一样。然后电场将均匀地横向分布在扩展漂移区中。由于该硅层也从漂移区下面耗尽，所以降低了上层的漏电流。所示的实施例公开了一种n型DMOS器件，但是通过改变掺杂极性，可以容易相应地实现p型DMOS器件，如图5所示。在例示实施例中，为了在某一种程度上简化用来说明本发明的附图，图中不包括本领域技术人员公知的钝化层，如氧化层和氮化层。
如图3和图4所示的n型DMOS器件，本发明的器件可以在体硅材料和SOI材料上实现。同样图5例示的p型DMOS有对应于图4的n型SOI DMOS对应形状。在这种情况下，沟道电阻按普通PMOS器件相同的方式来调制，即由少数载流子调制。在另一实施例中，图3中，在体20和n-掺杂层21之间使用如二氧化硅等绝缘层来实现体材料型和SOI型器件的复合，对应于图5所示的p型DMOS。图6是和图3类似的本发明的再一个实施例。栅结构的不同在于：栅的n+部分与扩展栅层分离，同时，与图3的结构相比，扩展栅层下面的绝缘层较厚。
可以用标准MOS或DMOS工艺流程来制备本发明的器件，漂移区上的第二半导体层可以和栅多晶硅层或第二多晶硅层集成在一起。也可以用晶片键合或者淀积另外一种半导体材料来附加该第二层。可以在淀积栅材料之前通过加到衬底中的掺杂剂来限定沟道区，如区域22，或也可以通过掺杂剂从栅层边沿的横向扩散来限定。
本领域的技术人员应该明白，在不偏离所附权利要求书中所限定的本发明的精神和范围的情况下，根据本发明思想的器件可以有很多变型和改变。

Claims (18)

1．一种形成高压MOS晶体管结构的器件，包括具有n-掺杂半导体层(21)的衬底(20,50)，n-半导体层(21)有第一n+掺杂漏区(23)和p掺杂体(22)，p掺杂体(22)包含形成源区的第二n+掺杂区(24)和第一p+掺杂区(25)，所说n-掺杂部分在所说源与漏区之间构成漂移沟道，其中在所说漂移沟道顶部有绝缘栅氧化层(26)，其上有半导体层与绝缘栅氧化层一起形成扩展栅层，由此二极管(40)接在所说漏区与所说扩展栅层中的第三n+掺杂区(32)之间。
2．如权利要求1的器件，其特征为：所说扩展栅层还包括p-掺杂区(31)、第二p+掺杂区(33)、和第四n+掺杂区(34)，它们在所说绝缘栅氧化物上形成MOS结构。
3．如权利要求1的器件，其特征为：所说衬底(20)为p-掺杂的半导体。
4．如权利要求1的器件，其特征为：所说衬底(50)为由兰宝石等形成的绝缘体。
5．如权利要求1的器件，其特征为：形成掩埋SOI层的二氧化硅层将所说n-掺杂半导体层(21)与下面的衬底隔开。
6．如权利要求1的器件，其特征为：所说二极管(40)是合适的外部半导体二极管，其接在所说n-掺杂半导体层中的所说第一n+掺杂区(23)与所说扩展栅层中的所说第三n+掺杂区(32)之间。
7．如权利要求1的器件，其特征为：所说二极管(40)是集成在所说n-掺杂半导体层中的所说第一n+掺杂区(23)与所说扩展栅层之间的半导体二极管，由此所说第三n+掺杂区(32)可以是集成二极管的一部分。
8．如权利要求1的器件，其特征为：形成源区的所说第二n+掺杂区(24)和所说第一p+掺杂区(25)具有分别的接触焊盘。
9．如权利要求1的器件，其特征为：形成所说扩展栅层的源区的所说第二p+掺杂区(33)和所说第四n+掺杂区(34)具有分别的接触焊盘。
10．一种形成高压MOS晶体管结构的器件，包括具有p-掺杂半导体层的衬底，p-掺杂半导体层有第一p+掺杂漏区和n掺杂体，n掺杂体包含形成源区的第二p+掺杂区和第一n+掺杂区，所说p-掺杂部分在所说源与漏区之间构成漂移沟道，其中在所说漂移沟道顶部有绝缘栅氧化层，其上有半导体层与绝缘栅氧化层一起形成扩展栅层，由此二极管接在所说漏区与所说扩展栅层中的第三p+掺杂区之间。
11．如权利要求10的器件，其特征为：所说扩展栅层还包括n-掺杂区、第二n+掺杂区、和第四p+掺杂区，它们在所说绝缘栅氧化物上形成MOS结构。
12．如权利要求10的器件，其特征为：所说衬底为n-掺杂的半导体。
13．如权利要求10的器件，其特征为：所说衬底为由兰宝石等形成的绝缘体。
14．如权利要求10的器件，其特征为：形成掩埋SOI层的二氧化硅层将所说p-掺杂半导体层与下面的衬底隔开。
15．如权利要求10的器件，其特征为：所说二极管是合适的外部半导体二极管，其接在所说p-掺杂半导体层中的所说第一p+掺杂区与所说扩展栅层中的所说第三p+掺杂区之间。
16．如权利要求10的器件，其特征为：所说二极管是集成在所说p-掺杂半导体层中的所说第一p+掺杂区与所说扩展栅层之间的半导体二极管，由此所说第三p+掺杂区可以是集成二极管的一部分。
17．如权利要求10的器件，其特征为：形成源区的所说第二p+掺杂区和所说第一n+掺杂区具有分别的接触焊盘。
18．如权利要求10的器件，其特征为：形成所说扩展栅层的源区的所说第二n+掺杂区和所说第四p+掺杂区具有分别的接触焊盘。
CNB971981892A 1996-07-26 1997-07-04 高压半导体元件 Expired - Fee Related CN1134846C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE9602881A SE513283C2 (sv) 1996-07-26 1996-07-26 MOS-transistorstruktur med utsträckt driftregion
SE9602881-6 1996-07-26
SE96028816 1996-07-26

Publications (2)

Publication Number Publication Date
CN1231770A true CN1231770A (zh) 1999-10-13
CN1134846C CN1134846C (zh) 2004-01-14

Family

ID=20403485

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB971981892A Expired - Fee Related CN1134846C (zh) 1996-07-26 1997-07-04 高压半导体元件

Country Status (11)

Country Link
US (1) US5844272A (zh)
EP (1) EP0958613B1 (zh)
JP (1) JP2001502846A (zh)
KR (1) KR100311589B1 (zh)
CN (1) CN1134846C (zh)
AU (1) AU3711897A (zh)
CA (1) CA2261753A1 (zh)
DE (1) DE69736529T2 (zh)
SE (1) SE513283C2 (zh)
TW (1) TW335513B (zh)
WO (1) WO1998005076A2 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104183646A (zh) * 2014-08-29 2014-12-03 电子科技大学 一种具有延伸栅结构的soi ldmos器件
CN111725071A (zh) * 2020-07-20 2020-09-29 西安电子科技大学 一种硅基结型积累层和缓冲层横向双扩散场效应晶体管及其制作方法
CN111725320A (zh) * 2020-07-20 2020-09-29 西安电子科技大学 一种结型积累层碳化硅横向场效应晶体管及其制作方法
CN111755524A (zh) * 2020-07-20 2020-10-09 西安电子科技大学 一种肖特基积累层碳化硅横向场效应晶体管及其制作方法
CN112740421A (zh) * 2019-08-23 2021-04-30 京东方科技集团股份有限公司 显示装置及其制备方法
CN113270477A (zh) * 2021-04-08 2021-08-17 西安电子科技大学 一种降低主结体电场的积累场效应晶体管及其制作方法
US12120914B2 (en) 2019-08-23 2024-10-15 Boe Technology Group Co., Ltd. Display device and manufacturing method thereof

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19612950C1 (de) * 1996-04-01 1997-07-31 Siemens Ag Schaltungsstruktur mit mindestens einem MOS-Transistor und Verfahren zu deren Herstellung
US5804496A (en) * 1997-01-08 1998-09-08 Advanced Micro Devices Semiconductor device having reduced overlap capacitance and method of manufacture thereof
JP3443355B2 (ja) * 1999-03-12 2003-09-02 三洋電機株式会社 半導体装置の製造方法
SE9901575L (sv) 1999-05-03 2000-11-04 Eklund Klas Haakan Halvledarelement
US6784059B1 (en) * 1999-10-29 2004-08-31 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing thereof
JP3608456B2 (ja) * 1999-12-08 2005-01-12 セイコーエプソン株式会社 Ｓｏｉ構造のｍｉｓ電界効果トランジスタの製造方法
EP1111687B1 (en) * 1999-12-22 2011-06-22 Panasonic Electric Works Co., Ltd. MOS semiconductor device
TW446192U (en) * 2000-05-04 2001-07-11 United Microelectronics Corp Electrostatic discharge protection circuit
JP2002217407A (ja) * 2001-01-16 2002-08-02 Sanyo Electric Co Ltd 半導体装置とその製造方法
SE526207C2 (sv) * 2003-07-18 2005-07-26 Infineon Technologies Ag Ldmos-transistoranordning, integrerad krets och framställningsmetod därav
US20050072975A1 (en) * 2003-10-02 2005-04-07 Shiao-Shien Chen Partially depleted soi mosfet device
CN100376020C (zh) * 2003-12-29 2008-03-19 中芯国际集成电路制造(上海)有限公司 一种制作具有延伸闸极晶体管的方法
JP2006140211A (ja) * 2004-11-10 2006-06-01 Matsushita Electric Ind Co Ltd 半導体集積回路装置およびその製造方法
EP2267785A3 (de) 2005-07-27 2011-09-07 Infineon Technologies Austria AG Halbleiterbauelement mit einer Driftzone und einer Driftsteuerzone
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
US8110868B2 (en) * 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
DE102006009942B4 (de) * 2006-03-03 2012-02-09 Infineon Technologies Austria Ag Laterales Halbleiterbauelement mit niedrigem Einschaltwiderstand
DE102005045910B4 (de) * 2005-09-26 2010-11-11 Infineon Technologies Austria Ag Laterales SOI-Bauelement mit einem verringerten Einschaltwiderstand
US8476709B2 (en) 2006-08-24 2013-07-02 Infineon Technologies Ag ESD protection device and method
JP5627165B2 (ja) * 2007-04-27 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
US7880224B2 (en) * 2008-01-25 2011-02-01 Infineon Technologies Austria Ag Semiconductor component having discontinuous drift zone control dielectric arranged between drift zone and drift control zone and a method of making the same
JP5206028B2 (ja) * 2008-03-03 2013-06-12 株式会社デンソー 半導体装置
WO2009133485A1 (en) * 2008-04-30 2009-11-05 Nxp B.V. A field effect transistor and a method of manufacturing the same
US8735983B2 (en) * 2008-11-26 2014-05-27 Altera Corporation Integrated circuit transistors with multipart gate conductors
US20100127331A1 (en) * 2008-11-26 2010-05-27 Albert Ratnakumar Asymmetric metal-oxide-semiconductor transistors
US20100237439A1 (en) * 2009-03-18 2010-09-23 Ming-Cheng Lee High-voltage metal-dielectric-semiconductor device and method of the same
US8097880B2 (en) * 2009-04-09 2012-01-17 Infineon Technologies Austria Ag Semiconductor component including a lateral transistor component
JP5703829B2 (ja) * 2011-02-24 2015-04-22 サンケン電気株式会社 半導体装置
US9070784B2 (en) 2011-07-22 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a CMOS semiconductor device and method of forming the same
JP5537683B2 (ja) * 2013-01-21 2014-07-02 株式会社東芝 半導体装置
US9236449B2 (en) * 2013-07-11 2016-01-12 Globalfoundries Inc. High voltage laterally diffused metal oxide semiconductor
JP6004109B2 (ja) * 2013-07-19 2016-10-05 日産自動車株式会社 半導体装置及びその製造方法
JP6318786B2 (ja) * 2014-04-04 2018-05-09 セイコーエプソン株式会社 半導体装置及びその製造方法
TWI550883B (zh) * 2014-07-07 2016-09-21 漢磊科技股份有限公司 橫向雙擴散金氧半導體元件及減少表面電場的結構
TWI548029B (zh) 2014-10-27 2016-09-01 漢磊科技股份有限公司 半導體元件及其操作方法以及抑制漏電的結構
US11664436B2 (en) * 2021-03-01 2023-05-30 Wolfspeed, Inc. Semiconductor devices having gate resistors with low variation in resistance values
KR102566097B1 (ko) 2021-07-23 2023-08-14 주식회사 키파운드리 정전기 방전 자체 보호 능력을 개선한 고전압 반도체 소자 및 그 제조방법
CN113707709B (zh) * 2021-07-26 2023-03-14 西安电子科技大学 具有积累层外延栅极MIS结构AlGaN/GaN高电子迁移率晶体管及其制作方法
WO2024226119A1 (en) * 2023-04-28 2024-10-31 Texas Instruments Incorporated Semiconductor device with low concentration opposite type doping drain end gate electrode

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4288803A (en) * 1979-08-08 1981-09-08 Xerox Corporation High voltage MOSFET with doped ring structure
JPS577161A (en) * 1980-06-16 1982-01-14 Toshiba Corp Mos semiconductor device
US4593300A (en) * 1984-10-31 1986-06-03 The Regents Of The University Of Minnesota Folded logic gate
US5006913A (en) * 1988-11-05 1991-04-09 Mitsubishi Denki Kabushiki Kaisha Stacked type semiconductor device
SE464949B (sv) * 1989-11-09 1991-07-01 Asea Brown Boveri Halvledarswitch
JPH0548091A (ja) * 1991-08-20 1993-02-26 Yokogawa Electric Corp 高耐圧ｍｏｓｆｅｔ
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
JPH06151737A (ja) * 1992-10-30 1994-05-31 Toshiba Corp 半導体装置及びその製造方法
JP3216743B2 (ja) * 1993-04-22 2001-10-09 富士電機株式会社 トランジスタ用保護ダイオード
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
US5356822A (en) * 1994-01-21 1994-10-18 Alliedsignal Inc. Method for making all complementary BiCDMOS devices
JP3250419B2 (ja) * 1994-06-15 2002-01-28 株式会社デンソー 半導体装置およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104183646A (zh) * 2014-08-29 2014-12-03 电子科技大学 一种具有延伸栅结构的soi ldmos器件
CN112740421A (zh) * 2019-08-23 2021-04-30 京东方科技集团股份有限公司 显示装置及其制备方法
US12120914B2 (en) 2019-08-23 2024-10-15 Boe Technology Group Co., Ltd. Display device and manufacturing method thereof
CN111725071A (zh) * 2020-07-20 2020-09-29 西安电子科技大学 一种硅基结型积累层和缓冲层横向双扩散场效应晶体管及其制作方法
CN111725320A (zh) * 2020-07-20 2020-09-29 西安电子科技大学 一种结型积累层碳化硅横向场效应晶体管及其制作方法
CN111755524A (zh) * 2020-07-20 2020-10-09 西安电子科技大学 一种肖特基积累层碳化硅横向场效应晶体管及其制作方法
CN111725071B (zh) * 2020-07-20 2021-06-18 西安电子科技大学 一种硅基结型积累层和缓冲层横向双扩散场效应晶体管及其制作方法
CN111755524B (zh) * 2020-07-20 2022-06-07 西安电子科技大学 一种肖特基积累层碳化硅横向场效应晶体管及其制作方法
CN113270477A (zh) * 2021-04-08 2021-08-17 西安电子科技大学 一种降低主结体电场的积累场效应晶体管及其制作方法

Also Published As

Publication number Publication date
DE69736529D1 (de) 2006-09-28
WO1998005076A3 (en) 1998-03-05
KR20000029578A (ko) 2000-05-25
DE69736529T2 (de) 2007-08-16
CA2261753A1 (en) 1998-02-05
TW335513B (en) 1998-07-01
SE9602881L (sv) 1998-01-27
EP0958613A2 (en) 1999-11-24
SE513283C2 (sv) 2000-08-14
US5844272A (en) 1998-12-01
SE9602881D0 (sv) 1996-07-26
AU3711897A (en) 1998-02-20
CN1134846C (zh) 2004-01-14
JP2001502846A (ja) 2001-02-27
WO1998005076A2 (en) 1998-02-05
KR100311589B1 (ko) 2001-11-03
EP0958613B1 (en) 2006-08-16

Similar Documents

Publication Publication Date Title
CN1231770A (zh) 高压半导体元件
KR0167273B1 (ko) 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법
US7449762B1 (en) Lateral epitaxial GaN metal insulator semiconductor field effect transistor
CN100524809C (zh) 场效应晶体管半导体器件
US7033891B2 (en) Trench gate laterally diffused MOSFET devices and methods for making such devices
US6853033B2 (en) Power MOSFET having enhanced breakdown voltage
EP1016139B1 (en) Rf power device having voltage controlled linearity
KR102248307B1 (ko) 전력용 집적소자 및 이를 포함하는 전자장치와 전자시스템
US5886384A (en) Semiconductor component with linear current to voltage characteristics
US20180006015A1 (en) Circuitry with voltage limiting and capactive enhancement
EP4060747A2 (en) Semiconductor device and semiconductor circuit
Yang et al. Tunable oxide-bypassed trench gate MOSFET: Breaking the ideal superjunction MOSFET performance line at equal column width
TW441111B (en) Lateral thin-film silicon-on-insulator (SOI) device having multiple doping profile slopes in the drift region
US7180158B2 (en) Semiconductor device and method of manufacture
EP4097763A1 (en) Process and structure for a superjunction device
CN101589471B (zh) 半导体器件及形成半导体器件的方法
KR20050069152A (ko) 횡형 디모스 트랜지스터 소자
KR100492981B1 (ko) 래터럴 이중확산 모스 트랜지스터 및 그 제조방법
CN100492656C (zh) 具有场整形区的半导体器件
Heinle et al. Analysis of the specific on-resistance of vertical high-voltage DMOSFETs on SOI
KR100607794B1 (ko) 횡형 디모스 소자
Yang et al. Tunable trench gate power MOSFET: A feasible superjunction device and process technology
Yao et al. 600V Integrable Dual-Trench LDMOS with Ultralow Specific On-Resistance and Enhanced Switching Performance
CN206194745U (zh) 半导体装置
Cai et al. High performance stacked LDD RF LDMOSFET

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: INFINEON TECHNOLOGIES AG

Free format text: FORMER OWNER: ELLISON TELEPHONE CO., LTD.

Effective date: 20040827

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20040827

Address after: Munich, Germany

Patentee after: Infennian Technologies AG

Address before: Stockholm

Patentee before: Ericsson Telephone AB

REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1023224

Country of ref document: HK

C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee