CN120237092A - 形成互连结构的方法及相关的半导体处理系统和结构 - Google Patents

Abstract

公开了用于形成互连结构的方法和用于形成互连结构的半导体处理系统。所公开的方法包括在导电层中形成导电元件以及在导电元件上形成钝化层。所公开的方法还包括在沟槽中形成低介电常数层之前去除钝化层，以防止低介电常数层中的处理引起的损伤。所公开的半导体处理系统包括第一、第二和第三反应室以及用于形成互连结构的转移模块。

Description

形成互连结构的方法及相关的半导体处理系统和结构

技术领域

本公开总体涉及半导体处理方法、相关结构和半导体处理系统的领域，以及器件和集成电路制造的领域。更具体地，本公开总体涉及形成包括适用于制造电子器件的低介电常数层的互连结构的方法以及用于形成互连结构的半导体处理系统和包括互连结构的相关结构。

背景技术

在器件(例如半导体器件)的制造期间，通常希望沉积低介电常数(低k)材料层，例如填充衬底表面上的特征(例如沟槽或间隙)。举例来说，低k材料可用作金属间介电层、后段制程过程中的间隙填充物、绝缘层或用于其它应用。

在器件制造处理期间，例如在互连结构的制造期间，低介电常数层容易受到处理引起的损伤。对互连结构中的低介电常数层的处理引起的损伤会导致材料的介电常数发生不希望的偏移。

因此，普遍需要形成包括低介电常数层的互连结构的方法，低介电常数层没有或基本没有处理引起的损伤。

本部分中阐述的任何讨论，包括对问题和解决方案的讨论，已经包括在本公开中，仅仅是为了提供本公开的背景，并且不应被视为承认任何或所有讨论在本发明被做出时是已知的，或者构成现有技术。

发明内容

本发明内容以简化的形式介绍了一些概念，这些概念将在下面进一步详细描述。本发明内容不旨在必要地标识所要求保护的主题的关键特征或必要特征，也不旨在用于限制所要求保护的主题的范围。

本公开的各种实施例涉及用于形成包括低介电常数层的互连结构的方法，以及被构造和布置用于形成包括低介电常数层的互连结构的半导体处理系统。如下面更详细阐述，这里描述的方法能够形成包括低介电常数层的互连结构，低介电常数层没有或基本没有处理引起的损伤。

在一方面，公开了一种在包括导电层的衬底上形成互连结构的方法。该方法包括在导电层中形成多个沟槽，沟槽延伸穿过导电层至衬底，从而形成多个导电元件，在多个导电元件上形成钝化层，将衬底从第一半导体处理系统转移到第二半导体处理系统，去除钝化层并用低介电常数层填充多个沟槽。

在一些实施例中，在导电层中形成多个沟槽和形成钝化层的步骤在第一半导体处理系统中执行。

在一些实施例中，形成钝化层的步骤在第一半导体处理系统中执行。

在一些实施例中，在形成钝化层之后，将衬底从第一半导体处理系统转移到第二半导体处理系统。

在一些实施例中，去除钝化层和用低介电常数层填充多个沟槽的步骤在第二半导体处理系统中执行。

在一些实施例中，去除钝化层和用低介电常数层填充多个沟槽的步骤在单个反应室中执行。

在一些实施例中，钝化层密封地沉积在多个沟槽和多个导电元件上，从而密封多个沟槽和多个导电元件。

在一些实施例中，钝化层选自元素金属，例如钨、钼、钌或钽，氮化物，例如氮化硅、氮化钛或氮化钽，氧化物，例如氧化硅或氧化铝，或碳化物，例如碳化钛或碳化钽。

在一方面，公开了一种在包括器件区域的衬底上形成互连结构的方法。该方法包括在衬底上沉积导电层，在导电层中蚀刻多个沟槽，沟槽延伸穿过导电层至衬底，从而形成包括多个导电元件和多个沟槽的非平面表面，在非平面表面上沉积钝化层，将衬底从第一半导体处理系统转移到第二半导体处理系统，蚀刻钝化层以去除钝化层并暴露非平面表面，以及直接在非平面表面上沉积低介电常数层以用低介电常数层填充多个沟槽。

在形成互连结构的一些实施例中，沉积钝化层的步骤在第一半导体处理系统中进行。

在形成互连结构的一些实施例中，在形成钝化层之后，将衬底从第一半导体处理系统转移到第二半导体处理系统。

在形成互连结构的一些实施例中，蚀刻钝化层和沉积低介电常数层的步骤在第二半导体处理系统中进行。

在形成互连结构的一些实施例中，蚀刻钝化层和沉积低介电常数层的步骤在单个反应室中进行。

在另一方面，公开了一种半导体处理系统。该半导体处理系统包括：第一反应室，其被构造和布置用于蚀刻设置在衬底的非平面表面上的钝化层，非平面表面包括多个导电元件和多个沟槽；第二反应室，其被构造和布置用于在非平面表面上沉积低介电常数层之前在非平面表面上执行预处理过程； 第三反应室，其被构造和布置用于在非平面表面上沉积低介电常数层；转移模块，其被构造和布置用于在第一反应室、第二反应室和第三反应室之间移动衬底，同时将衬底保持在真空或惰性气体环境中；一个或多个前体/反应物源，其可操作地与第一反应室、第二反应室和第三反应室中的每个联接；以及控制器，其被构造和布置用于使半导体处理系统形成互连结构。

在半导体处理系统的一些实施例中，第一反应室和第三反应室包括单个反应室，其被构造和布置用于蚀刻钝化层和沉积低介电常数层。

在一些实施例中，半导体处理系统还包括计量室，其被构造和布置用于在蚀刻钝化层之后和/或沉积低介电常数层之后检查衬底。

在又一方面，公开了一种在包括器件区域的衬底上形成互连结构的方法。该方法包括在衬底上沉积导电层，在导电层的顶表面上形成图案化掩蔽材料以形成多个掩蔽区域和多个未掩蔽区域，穿过多个未掩蔽区域蚀刻导电层的暴露区域以在导电层中形成多个沟槽，沟槽延伸穿过导电层至衬底，从而形成包括多个导电元件和多个沟槽的非平面表面，在非平面表面上沉积钝化层，将衬底从第一半导体处理系统转移到第二半导体处理系统，蚀刻钝化层以去除钝化层，以及在非平面表面上沉积低介电常数层以用低介电常数层填充多个沟槽。

在形成互连结构的一些实施例中，钝化层和图案化掩蔽材料可以由基本相同的化学物质蚀刻。

在形成互连结构的一些实施例中，蚀刻钝化层的步骤还包括蚀刻任何残留的图案化掩蔽材料。

在形成互连结构的一些实施例中，在第二半导体处理系统的单个反应室中执行进行预处理过程以去除任何残留的图案化掩蔽材料和蚀刻钝化层的步骤。

为了总结本发明和相对于现有技术实现的优点，上面已经描述了本发明的某些目的和优点。当然，应该理解，根据本发明的任何特定实施例，不一定可以实现所有这些目的或优点。因此，例如，本领域技术人员将认识到，本发明可以实现或优化本文教导或建议的一个优点或一组优点的方式实施或执行，而不必实现本文教导或建议的其他目的或优点。

所有这些实施例都在这里公开的本发明的范围内。从下面参照附图对某些实施例的详细描述中，这些和其他实施例对于本领域技术人员来说将变得显而易见，本发明不限于所公开的任何特定实施例。

附图说明

为了容易识别任何特定元素或动作的讨论，参考数字中的最高有效数字是指该元素首次被引入的图号。

当结合以下说明性附图考虑时，通过参考详细描述和权利要求，可以获得对本公开的实施例的更完整理解。

图1示出了根据本公开的一个或多个实施例的用于形成包括低介电常数层的互连结构的示例性方法。

图2示出了根据本公开的一个或多个实施例的包括衬底和导电层的结构。

图3示出了根据本公开的一个或多个实施例的包括多个沟槽和多个导电元件的结构。

图4示出了根据本公开的一个或多个实施例的包括钝化层的结构。

图5示出了根据本公开的一个或多个实施例的包括多个沟槽和多个导电元件的附加结构。

图6示出了根据本公开的一个或多个实施例的包括低介电常数层的结构。

图7示出了根据本公开的一个或多个实施例的包括平坦化的低介电常数层的结构。

图8示出了根据本公开的一个或多个实施例的示例性半导体处理系统。

应当理解，附图中的元件是为了简单和清楚而示出的，并不一定是按比例绘制的。例如，图中的一些元件的尺寸可能相对于其他元件被夸大，以有助于提高对本公开的所示实施例的理解。

具体实施方式

下面提供的方法和组合物的示例性实施例的描述仅仅是示例性的，并且仅仅是为了说明的目的。以下描述不旨在限制本公开或权利要求的范围。此外，对具有所指出的特征或步骤的多个实施例的叙述并不旨在排除具有附加特征或步骤的其他实施例，或者结合了所述特征或步骤的不同组合的其他实施例。

如本文所用，术语“衬底”可以指可用于形成或可通过根据本发明实施例的方法在其上形成器件、电路或膜的任何一种或多种底层材料。衬底可以包括块体材料，比如硅(例如单晶硅)、其他IV族材料，例如锗，或者其他半导体材料，例如II-VI族或III-V族半导体材料，并且可以包括覆盖或位于块体材料下面的一层或多层。此外，衬底可以包括各种特征，例如形成在衬底层的至少一部分内或上的凹陷、凸起等。举例来说，衬底可以包括块体半导体材料和覆盖至少一部分块体半导体材料的绝缘或介电材料层。此外，术语“衬底”可以指可以使用的或可以在其上形成器件、电路或膜的任何一种或多种底层材料。“衬底”可以是连续的或非连续的；刚性的或柔性的；实心的或多孔的。“衬底”可以是任何形式，例如粉末、板或工件。板状衬底可以包括各种形状和尺寸的晶片。衬底可以由诸如硅、硅锗、氧化硅、砷化镓、氮化镓和碳化硅的材料制成。连续衬底可以延伸到发生沉积过程的处理室的边界之外，并且可以移动通过处理室，使得该过程继续，直至到达衬底的末端。连续衬底可以由连续衬底供给系统提供，该系统允许以任何合适的形式制造和输出连续衬底。连续衬底的非限制性示例可包括片材、非织造膜、卷、箔、网、柔性材料、一束连续细丝或纤维(即陶瓷纤维或聚合物纤维)。连续衬底也可以包括其上安装有非连续衬底的载体或薄片。举例来说，衬底可以包括半导体材料。半导体材料可以包括或用于形成器件的源极、漏极或沟道区中的一个或多个。衬底还可以包括覆盖半导体材料的层间电介质(例如氧化硅)和/或高介电常数材料层。在本文中，高介电常数材料(或高k介电材料)是介电常数大于二氧化硅介电常数的材料。

如本文所用，术语“膜”和/或“层”可以互换使用，并且可以指任何连续或不连续的结构和材料，例如通过本文公开的方法沉积的材料。例如，层可以包括二维材料、三维材料、纳米颗粒、部分或全部分子层或者部分或全部原子层或者原子和/或分子簇。层可以部分或全部由衬底表面上和/或嵌入衬底中和/或嵌入在该衬底上制造的器件中的多个分散原子组成。层可以包括具有针孔和/或孤岛的材料或层。层可以是至少部分连续的。层可被图案化，例如被细分，并且可以由多个半导体器件组成。

如本文所用，术语“低介电常数层”或“低k层”可指介电常数小于二氧化硅的介电常数或小于4.0、小于3.5、小于3.0、小于2.5、小于2.0、小于1.5或介于1.5和4.0之间的材料层。

如本文所用，术语“结构”可以指部分或完全制造的器件结构。举例来说，结构可以是衬底或包括其上形成有一个或多个层和/或特征的衬底。

在本公开中，变量的任何两个数字可以构成该变量的可行范围，并且所指出的任何范围可以包括或不包括端点。此外，所指出的变量的任何值(不管它们是否用“约”表示)可以指精确值或近似值，并且包括等同物，并且在一些实施例中可以指平均值、中间值、代表性值、多数值等。此外，在本公开中，术语“包括”、“由...构成”和“具有”在一些实施例中可以独立地指“通常或广义地包括”、“包含”、“基本由...组成”或“由...组成”。在本公开中，任何定义的含义在一些实施例中不一定排除普通和习惯的含义。在一些情况下，本文所指的百分比可以是相对或绝对百分比。

在当前公开的实施例中给出了许多示例材料，应注意的是，对于每个示例材料给出的化学式不应被解释为限制性的，并且给出的非限制性示例材料不应被给定的示例化学计量所限制。

在说明书中，应理解的是，术语“上”或“上方”可以用来描述相对位置关系。另一元件、膜或层可以直接在所述层上，或者另一层(中间层)或元件可以插入其间，或者一层可以设置在所述层上但不完全覆盖所述层的表面。因此，除非单独使用术语“直接”，否则术语“上”或“上方”将被解释为相对概念。与此类似，应理解的是，术语“下”、“下方”或“下面”将被解释为相对概念。

本公开的各种实施例涉及用于形成包括低介电常数层的互连结构的方法以及被构造和布置用于形成这种互连结构的相关结构和半导体处理系统。如下面更详细阐述，本公开的方法形成包括低介电常数层的互连结构，低介电常数层没有或基本没有处理引起的损伤，从而保持低k层的低介电常数，否则在存在处理引起的损伤的情况下，该低k层的低介电常数会偏移到更高的k值。

形成包括低介电常数层的互连结构的常用方法包括“镶嵌”型过程。例如，镶嵌型过程可以包括，在衬底上沉积低介电常数层，随后在低介电常数层中蚀刻沟槽，以使得能够在沟槽内沉积导电层。导电层随后被平坦化，导致大量导电元件(例如导电线和导电通孔)嵌入低介电常数层中。然而，作为蚀刻过程的结果，这种现有方法经常导致低介电常数层中的处理引起的损伤，该蚀刻过程通常采用等离子体激发的含氟和/或氯和/或氧的蚀刻物质，这可能导致低介电常数层中的损伤。

根据本公开的各种实施例，互连结构至少部分地通过在形成互连结构的低介电常数层之前执行蚀刻过程和随后的钝化过程来实现，从而减少低介电常数层中的处理引起的损伤，并且使得能够制造包括具有改善的介电常数(例如小于2.5)的低介电常数层的互连结构。

现在转向附图，图1示出了根据本公开实施例的用于形成包括无损伤低介电常数层的互连结构的示例性方法100。简而言之，方法100包括在衬底上的导电层中形成多个沟槽，多个沟槽延伸穿过导电层至衬底，从而形成多个导电元件(步骤102)。方法100还包括可选地预处理衬底(步骤104)。例如，在形成多个导电元件之后，可以在衬底上执行可选的预处理步骤。方法100还包括在多个导电元件上形成钝化层(步骤106)。方法100还包括可选地检查衬底(步骤108)。方法100还包括将衬底从第一半导体处理系统转移到第二半导体处理系统(即转移到不同系统中的不同反应室)(步骤110)。方法100还包括去除钝化层(步骤112)，随后用低介电常数层填充多个沟槽(步骤114)。方法100还可以包括平坦化低介电常数层(步骤116)。

下面参考图1的方法100并且还参考图2、图3、图4、图5、图6和图7更详细地描述方法100的处理步骤，这些图一起示出了在执行方法100的步骤的过程期间形成的相关结构，以及可以作为方法100的一部分包括的附加步骤。

更详细地，根据本公开的示例，方法100(图1)包括步骤102，该步骤包括在衬底上的导电层中形成多个沟槽。根据本公开的示例，图2示出了包括衬底202的结构200。在这样的示例中，衬底202可以包括如上所述的材料和结构中的至少一种，例如至少在衬底202的表面上的单晶半导体层。

根据本公开的示例，衬底202可以包括器件区域204，其中一个或多个器件(未示出)形成在衬底202上/中。在这样的示例中，器件区域204可以包括诸如晶体管、二极管、成像传感器、电阻器、电容器、电感器、存储单元或其组合的器件。在一些实施例中，器件是晶体管，例如平面场效应晶体管(FET)、FinFET、纳米结构晶体管或其他合适的晶体管。纳米结构晶体管可以包括纳米片晶体管、纳米线晶体管、环绕栅(GAA)晶体管、多桥沟道(MBC)晶体管或具有围绕沟道的栅电极的任何晶体管。

根据本公开的示例，结构200包括导电层206，该导电层206在随后的处理步骤中将变成作为互连结构的一部分的多个导电元件，如下面更详细描述。

根据本公开的示例，导电层206包括金属、金属合金、导电金属氮化物、硅化物或其混合物中的一种或多种。在一些实施例中，导电层选自Cu, Co, Ru, Mo, Cr, W, Mn, Rh,Ir, Ni, Pd, Pt, Ag, Au, Al, FeAl, FeCo及其合金。在一些实施例中，导电层206沉积在衬底202上和器件区域204内的器件上。在这样的实施例中，通过将衬底202安置在反应室中并采用一种或多种沉积过程，包括但不限于物理气相沉积(PVD)、原子层沉积(ALD)、化学气相沉积(CVD)、电化学电镀(ECP)或其组合，将导电层206沉积在衬底202上。

在衬底上形成导电层之后，方法100包括在导电层中形成多个沟槽(步骤102)。图3示出了包括多个沟槽302的结构300。根据本公开的示例，多个沟槽302延伸穿过导电层206到达下面的衬底202，从而形成多个导电元件304。在这样的示例中，当沟槽302延伸到下面的衬底202时，多个沟槽302将多个导电元件304彼此分开。在这样的示例中，多个沟槽302中的每个具有不含导电层206的导电材料的沟槽基底306。在这样的示例中，在导电层206中形成多个沟槽302形成了非平面表面308，其包括导电元件的顶表面、导电元件的侧壁表面以及沟槽底部的沟槽基底表面。

根据本公开的示例，通过去除(图2的)导电层206的选定区域而形成的多个导电元件304布置成向设置在下方衬底202的器件区域204中的各种器件提供电通路。在这样的示例中，多个导电元件304提供从器件区域204(以及其中的器件)到导电元件304的竖直电布线，以及多个导电元件304本身之间的水平电布线。在这样的示例中，多个导电元件304包括导电线和导电通孔。

根据本公开的示例，通过用掩蔽材料(未示出)图案化导电层206的表面以及一个或多个蚀刻过程来形成多个沟槽302。在这样的示例中，掩蔽材料(例如有机层、金属氧化物等)可以采用任何合适的过程(例如光刻过程)来形成和图案化。在这样的示例中，使用等离子体蚀刻过程，例如采用有机气体作为蚀刻剂的等离子体深度反应离子蚀刻(DRIE)过程。例如，等离子体DRIE过程可以使用感应耦合等离子体(ICP)，其具有范围从约100W到约1500W的功率，范围从约0V到约300V的偏置电压，以及诸如CH₃COOH, CH₃OH, CH₃CH₂OH或其组合的有机蚀刻剂。在另一示例中，ICP等离子体DRIE过程可以具有范围从约100W到约1500W的功率，范围从约0V到约500V的偏置电压，以及诸如CF₄, CHF₃, CH₃F, CH₂F₂, C₄F₈,C₄F₆, N₂, O₂, Ar或其组合的蚀刻剂。在又一示例中，等离子体DRIE过程可以具有范围从约100W到约2000W的功率、范围从约0V到约500V的偏置电压、以及诸如Cl₂, SiCl₄, BCl₃,CF₄, CHF₃, CH₂F₂, C₄F₈, C₄F₆, N₂, O₂, Ar或其组合的蚀刻剂。

在形成多个导电元件之后，方法100(图1)包括在多个导电元件上形成钝化层(步骤106)。根据本公开的示例，在去除导电元件上任何可能的蚀刻后残留物之后，在多个导电元件的暴露表面上形成钝化层以密封导电元件。在这样的示例中，钝化层可以防止导电元件的腐蚀。

图4示出了包括钝化层402的结构400，钝化层402设置在多个导电元件304上和多个沟槽302的每个沟槽基底306上。一旦在被构造和布置用于在衬底上沉积钝化层的合适的反应室中，执行在多个导电元件304上形成钝化层402的步骤。

根据本公开的示例，钝化层通过沉积过程形成。在一些实施例中，沉积过程是循环沉积过程。在一些实施例中，循环沉积过程是原子层沉积(ALD)过程。在一些实施例中，循环沉积过程是循环化学气相沉积过程(CCVD)。在一些实施例中，循环沉积过程是混合ALD/CCVD过程。在一些实施例中，钝化层402以至少80%、或85%、或90%、或95%或更高的保形性保形地直接沉积在非平面表面308上。如本文所用，术语“保形性”可以指多个导电元件304的顶表面上的钝化层402的平均厚度与沉积在多个导电元件304的侧壁表面上的钝化层402的平均厚度的比率。在一些实施例中，钝化通过非保形沉积过程沉积。

根据本公开的示例，钝化层在小于300℃、小于250℃、小于200℃、小于150℃或小于100℃的沉积温度(例如衬底温度)下形成。在这样的示例中，钝化在100℃和300℃之间的沉积温度下沉积。在这样的示例中，钝化层的沉积温度可以至少部分地取决于导电层的材料。在一些实施例中，沉积温度低于导电元件可能发生变形的温度。

根据本公开的示例，钝化层402是封闭层。在这样的示例中，钝化层402密封下面的多个导电元件304和导电元件之间的沟槽基底306区域。在这样的示例中，钝化层402没有从钝化层的表面延伸到下面的多个导电元件304的空隙，从而能够密封多个导电元件304。根据本公开的示例，钝化层402是不可渗透层。在这样的示例中，钝化层密封地沉积在多个沟槽和多个导电元件上，从而密封多个沟槽和多个导电元件。

根据本公开的示例，钝化层402是连续层。在一些实施例中，钝化层402以小于5nm、小于4nm、小于3nm、小于2nm或小于1nm的平均层厚度沉积。在一些实施例中，钝化层402被沉积成平均层厚度在1nm和5nm之间。在一些实施例中，钝化层402被沉积成平均层厚度大于5nm、大于8nm、大于10nm、大于13nm、大于15nm或在5nm和15nm之间。在一些实施例中，钝化层402沉积为封闭的连续膜，平均层厚度在1nm和5nm之间，保形性大于90%。

根据本公开的示例，钝化层402包括金属、半导体、电介质或聚合物中的至少一种。在这样的示例中，钝化层402选自元素金属，例如钨、钼、钌或钽，氮化物，例如氮化硅、氮化钛或氮化钽，氧化物，例如氧化硅或氧化铝，或碳化物，例如碳化硅。在一些实施例中，钝化层402包括硅。在一些实施例中，钝化层402包括氮。在一些实施例中，钝化层402包括碳。在一些实施例中，钝化层402包括氧。在一些实施例中，钝化层402选自氧化硅、氮化硅、氧化铝、钨、钼、钌、氮化钛、钽。在一些实施例中，钝化层402包括金属氧化物或金属氮化物中的至少一种。

在一些实施例中，钝化层包括有机材料。在一些实施例中，钝化层包括有机聚合物，由或基本由其组成。在一些实施例中，钝化层包括聚酰亚胺，由或基本由其组成。在一些实施例中，钝化层包括聚酰胺酸，由或基本由其组成。在一些实施例中，钝化层通过分子层沉积来沉积。在一些实施例中，钝化层在低于190℃的温度下沉积，随后在约190℃或更高的温度下(例如从约200℃到约500℃)热处理(退火)，以增加有机聚合物从聚酰胺酸到聚酰亚胺的比例。沉积的有机聚合物的其它示例包括二聚体、三聚体、聚氨酯、聚硫脲、聚酯、聚亚胺、其它聚合形式或上述材料的混合物。在一些实施例中，沉积的有机聚合物暴露于等离子体产生的活性物质。在有机聚合物用作钝化材料的实施例中，这可以改善有机聚合物的钝化性能。例如，可以使用由含氢和氩的等离子体产生的活性物质。有机聚合物可暴露于等离子体约1秒至约1分钟，例如约1秒至约30秒，或约5秒至约30秒，或约1秒至约15秒，或约3秒至约20秒。

根据本公开的示例，钝化层402包括可选择性去除的材料。在这样的示例中，钝化层402是具有大于100%、大于200%、大于300%、大于500%、大于1000%或更大的蚀刻选择性(与多个导电元件304的材料相比)的材料。

在不将本公开限制于任何特定理论的情况下，有利的钝化层可以是密封层(即防止或至少减少氧气进入衬底表面)。此外，可以在低温下在衬底上形成例如沉积有利的钝化层。用于形成钝化层的低温可以是例如低于250℃或低于200℃。钝化层的另一有利特征可能是在进一步处理衬底之前容易去除钝化层。

根据本公开的另外示例，在多个导电元件上形成钝化层(步骤106)之前，多个导电元件可以可选地经受一个或多个预处理过程(步骤104)。例如，在这样的实施例中，预处理过程(步骤104)可以去除残留在多个导电元件的表面上的任何不期望的残留物，以增强钝化层对多个导电元件的粘附力。作为非限制性示例，可以在形成钝化层之前执行预处理过程，以去除在形成多个沟槽期间采用的掩蔽材料的任何剩余部分。在这样的示例中，一个或多个预处理过程(步骤104)可以包括热和/或化学过程。在一些实施例中，预处理包括从衬底表面去除蚀刻残留物。在一些实施例中，预处理包括减少或去除表面上的氧化物。例如，预处理可以包括用等离子体处理衬底，例如包含H₂和/或NH₃的等离子体。在其他示例中，在方法100的后续步骤之前，可以重复或采用可选的预处理步骤(步骤104)，如下面详细描述。

根据本公开的另外示例，可以可选地检查衬底(步骤108)。在一些实施例中，在导电元件上形成钝化层之后，即在执行方法100的步骤106(图1)之后，可以检查衬底。在这样的示例中，可以检查衬底以确定其上设置有钝化层402的多个导电元件304和多个沟槽302的尺寸是否在值预期范围内。检查过程可以包括用计量工具观察衬底表面，以确定多个导电元件304和多个沟槽302(钝化层设置在其上)的临界尺寸在预期范围内。

根据本公开的示例，可选的检查过程(步骤108)可以通过从用于形成钝化层的半导体处理系统中去除衬底并且异位检查衬底的临界尺寸来执行，例如使用与半导体处理系统分离的计量工具。

根据本公开的其他示例，可选的检查过程(步骤108)可以在用于形成钝化层的相同半导体处理系统内执行。在这样的实施例中，例如在用于形成钝化层的同一半导体处理系统内使用计量工具，原位执行对衬底的临界尺寸的检查。在这样的示例中，形成钝化层的步骤(步骤106)在第一反应室中进行，而检查衬底的步骤(步骤108)在第二室(即计量室)中进行，第二室被构造和布置成检查衬底的临界尺寸。在这样的示例中，可以采用转移模块来转移衬底，转移模块被构造和布置用于在用于形成(例如沉积)钝化层的第一反应室与第二室(即计量室)之间移动衬底，同时将衬底保持在真空或惰性气体环境中。

方法100(图1)还包括去除钝化层的步骤(步骤112)。根据本公开的示例，钝化层在形成低介电常数层之前被去除，如下面更详细讨论。在这样的示例中，钝化层402在形成低介电常数层之前保护衬底202的非平面表面308(图4)，并且在形成低介电常数层之前被去除，以使得能够直接在非平面表面308上形成低介电常数层。根据本公开的示例，钝化层密封地接合下面的多个导电元件。在这样的示例中，钝化层防止多个导电元件的腐蚀。在这样的示例中，当衬底(包括导电元件)排队等待后续处理步骤时，和/或衬底在不同半导体处理系统之间转移，和/或衬底在半导体处理系统的不同反应室之间转移，和/或衬底转移到计量室以执行检查处理时，钝化层防止多个导电元件的腐蚀。

图5示出了去除钝化层402之后的结构500。一旦在被构造和布置用于去除衬底上的钝化层的合适的反应室中，就执行从多个导电元件304去除钝化层402的步骤(步骤112)。在这样的示例中，钝化层402在去除步骤112期间被完全去除，以暴露非平面表面308。

根据本公开的示例，钝化层402通过一个或多个蚀刻过程被去除。在一些实施例中，通过化学气相蚀刻过程去除钝化层。在这样的实施例中，将衬底加热到低于300℃、低于250℃、低于200℃、低于150℃、低于100℃或介于100℃和300℃之间的温度，并将气相蚀刻剂引入反应室中以去除钝化层。在一些实施例中，气相蚀刻剂是选择性蚀刻剂。在这样的实施例中，选择性蚀刻剂选择性地去除钝化，而不蚀刻或显著蚀刻下面的材料(例如导电元件304和衬底202)。作为非限制性示例，钝化层可以包括二氧化硅层，并且通过将衬底加热到低于300℃的温度并将氢氟酸蒸气引入到反应室中的化学气相蚀刻过程来去除二氧化硅钝化层。在其他示例中，钝化层402通过等离子体蚀刻过程去除。

根据本公开的示例，形成钝化层(步骤106)和去除钝化层(步骤112)的步骤在不同的半导体处理系统中执行。在这样的示例中，形成钝化层的步骤(步骤106)在第一半导体处理系统中进行，去除钝化层的步骤(步骤112)在第二半导体处理系统(不同于第一反应室)中进行。

根据本公开的示例，公开了一种在包括器件区域的衬底上形成互连结构的方法。该方法包括在衬底上沉积导电层，在导电层的顶表面上形成图案化掩蔽材料以形成多个掩蔽区域和多个未掩蔽区域，以及穿过多个未掩蔽区域蚀刻导电层的暴露区域以在导电层中形成多个沟槽，其中沟槽延伸穿过导电层至衬底，从而形成包括多个导电元件和多个沟槽的非平面表面。该方法还包括在非平面表面上沉积钝化层，将衬底从第一半导体处理系统转移到第二半导体处理系统，蚀刻钝化层以去除钝化层，以及在非平面表面上沉积低介电常数层以用低介电常数层填充多个沟槽。

在一些实施例中，钝化层和图案化掩蔽材料可以由基本相同的化学物质来蚀刻。在一些实施例中，钝化层和图案化掩蔽材料可以由相同的化学物质蚀刻。在一些实施例中，钝化层和图案化掩蔽材料与非平面表面308的材料具有基本相同或相同的蚀刻对比度。

在一些实施例中，蚀刻钝化层的步骤还包括蚀刻任何残留的图案化掩蔽材料。换句话说，蚀刻钝化层可以至少部分地与蚀刻图案化掩蔽材料同时进行。在一些实施例中，钝化层在与残留的图案化掩蔽材料相同的反应室中被蚀刻。

在一些实施例中，该方法还包括执行预处理过程以去除任何残留的图案化掩蔽材料。在一些实施例中，执行预处理过程以去除任何残留的图案化掩蔽材料和蚀刻钝化层的步骤在第二半导体处理系统的单个反应室中执行。在一些实施例中，预处理包括使表面与还原剂或气体接触，所述气体旨在对可用于进一步处理的表面末端改性。

方法100(图1)还包括用低介电常数层填充多个沟槽的步骤(步骤114)。在一些实施例中，步骤114包括直接在衬底的非平面表面上沉积低介电常数层，以用低介电常数层填充多个沟槽。

图6示出了在衬底202的非平面表面308上形成低介电常数层602，从而填充多个沟槽302之后的结构600。一旦在被构造和布置用于形成低介电常数层602的合适的反应室中，就执行在衬底202的非平面表面308上形成低介电常数层602从而填充多个沟槽302的步骤(步骤112)。在这样的示例中，低介电常数层602填充多个沟槽302并覆盖多个导电元件304的顶表面。

根据本公开的示例，低介电常数层602是介电常数小于二氧化硅的层(例如小于4.0)。在这样的示例中，低介电常数层602可以包括掺杂的二氧化硅(例如氟掺杂SiO₂)、碳氧化硅(SiOC)、有机硅酸盐玻璃、多孔二氧化硅、多孔有机硅酸盐玻璃、多孔碳氧化硅、聚合物电介质或其组合中的至少一种。在另外示例中，低介电常数层602可以包括空气间隙。根据本公开的示例，低介电常数层602可以通过一种或多种沉积方法形成，包括但不限于旋涂方法、化学气相沉积、可流动化学气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强原子层沉积和物理气相沉积。

根据本公开的示例，形成在多个沟槽302内的低介电常数层602没有或基本没有处理引起的损伤。在这样的示例中，低介电常数层602保持其沉积时的介电常数。在这样的示例中，低介电常数层602具有小于3.9、小于3.5、小于3.0、小于2.5、小于2.0、小于1.5或者在1.5和3.9之间的介电常数。

根据本公开的另外示例，在形成低介电常数层602之前，预处理衬底的可选步骤(步骤104)可被执行。在这样的示例中，在用低介电常数层填充多个沟槽(步骤114)之前，多个导电元件可以可选地经受一个或多个预处理过程(步骤104)。在这样的实施例中，例如，可选的预处理过程(步骤104)可以去除残留在多个沟槽的表面上的任何不期望的残留物，以增强多个沟槽中的低介电常数层的粘附力。作为非限制性示例，可以在形成低介电常数层之前执行预处理过程，以去除在形成多个沟槽期间使用的掩蔽材料的任何剩余部分。在这样的示例中，如果在形成钝化层之前没有进行衬底的预处理，则可以进行衬底的可选预处理(步骤104)。

根据本公开的示例，去除钝化层(步骤112)、在低介电常数层形成之前预处理衬底(步骤104)以及形成低介电常数层(步骤114)的步骤可以在第二半导体处理系统中执行。

根据本公开的示例，示例性方法100的各个步骤可以在一个或多个反应室中执行，或者作为单个半导体处理系统的一部分，或者作为多个半导体处理系统上的一个或多个反应。以下非限制性示例描述了用于执行方法100(图1)的示例性过程流程以及用于执行示例性过程流程的半导体处理系统。

示例性过程流程#1

根据本公开的示例，方法100包括在导电层中形成多个沟槽(步骤102)。预处理衬底以去除任何残留物(步骤104)和形成钝化层(步骤106)的步骤在第一半导体处理系统中进行。方法100然后可以可选地包括检查衬底(步骤108)或者可选地在后续过程步骤之前保持衬底一段时间。方法100可以继续进行在第二半导体处理系统中去除钝化层(步骤112)和形成低介电常数层(步骤114)的步骤。

示例性过程流程#2

根据本公开的另外示例，方法100包括在导电层中形成多个沟槽(步骤102)。形成钝化层的步骤(步骤106)在第一半导体处理系统中执行。方法100然后可以可选地包括检查衬底(步骤108)或者可替代地在后续过程步骤之前保持衬底一段时间。该方法可以继续在第二半导体处理系统中预处理衬底(步骤104)、去除钝化层(步骤112)和形成低介电常数层(步骤114)的步骤。

示例性过程流程#3

根据本公开的进一步示例，方法100包括在导电层中形成多个沟槽(步骤102)，预处理衬底(步骤104)，以及在第一半导体处理系统中形成钝化层(步骤106)。方法100然后可以可选地包括检查衬底(步骤108)或者可替代地在后续过程步骤之前保持衬底一段时间。方法100可以继续进行在第二半导体处理系统中去除钝化层(步骤112)和形成低介电常数层(步骤114)的步骤。

示例性过程流程#4

根据本公开的又一示例，方法100包括在第一半导体处理系统中在导电层中形成多个沟槽(步骤102)以及形成钝化层(步骤106)。方法100然后可以可选地包括检查衬底(步骤108)或者可替代地在后续过程步骤之前保持衬底一段时间。方法100可以继续进行去除钝化层(步骤112)、预处理衬底(步骤104)以及在第二半导体处理系统中形成低介电常数层(步骤114)的步骤。

根据本公开的示例，当在同一半导体处理系统中执行两个或更多个处理步骤时，上述示例性过程流程可以包括一个或多个衬底在不同反应室之间转移(步骤110)。在一些实施例中，当方法100的两个或更多个处理步骤在同一半导体处理系统中执行时，方法100的两个或更多个处理步骤可以在半导体处理系统的同一反应室内执行。作为非限制性示例，去除钝化层(步骤112)和形成低介电常数层(步骤114)的步骤可以在半导体处理系统的同一反应室中进行。在这样的示例中，方法100包括去除钝化层(步骤112)，并且随后形成低介电常数层(步骤114)，其中步骤112和步骤114在同一反应室中进行，而不进行中间过程，即在去除钝化层之后直接形成低介电常数层。

方法100(图1)还可以包括平坦化低介电常数层的步骤(步骤116)。

图7示出了平坦化低介电常数层602之后的结构700。根据本公开的示例，可以执行平坦化过程以去除形成在多个导电元件304的顶表面上的低介电常数层602的一部分。平坦化过程可以是任何合适的过程，例如化学机械抛光(CMP)过程、回蚀过程或两者的组合。作为平坦化过程的结果，低介电常数层的顶表面404可以与多个导电元件304的顶表面406基本共面。

本公开的各种实施例还涉及被构造和布置用于执行上述用于形成互连结构的方法的半导体处理系统。

图8示出了示例性半导体处理系统800，包括第一反应室802、第二反应室804、第三反应室806和可选的计量室808。根据本公开的示例，半导体处理系统800包括转移模块810，以在真空或惰性气氛下在第一、第二、第三反应室和可选的计量室之间转移衬底。半导体处理系统800包括控制器814，其经由链路816(例如物理或无线链路)可操作地连接到第一反应室802、第二反应室804、第三反应室806、计量室808和转移模块810。如上所述，控制器814被构造和布置用于使半导体处理系统800执行方法100的步骤。根据本公开的示例，第一反应室802、第二反应室804、第三反应室806和计量室808可以经由气体通道820可操作地与一个或多个前体/反应物源818联接。

根据本公开的示例，第一反应室802被构造和布置用于蚀刻设置在衬底的非平面表面上的钝化层，非平面表面包括多个导电元件和多个沟槽(如参考方法100的步骤112所述)。

根据本公开的示例，第二反应室被构造和布置成在非平面表面上沉积低介电常数层之前在非平面表面上执行预处理过程(如参考方法100的步骤104所述)。

根据本公开的示例，第三反应室被构造和布置用于在非平面表面上沉积低介电常数层(如参考方法100的步骤114所述)。

根据本公开的示例，第一反应室802和第三反应室806可以包括单个反应室，其被构造和布置用于蚀刻钝化层和沉积低介电常数层。在这样的示例中，当执行蚀刻钝化层和沉积低介电常数层时，衬底不需要在反应室之间和/或不同的半导体处理系统之间的转移过程。

根据本公开的另外示例，半导体处理系统800可以可选地包括计量室808，其被构造和布置用于检查衬底。在这样的示例中，在第一反应室中蚀刻钝化层之后，和/或在沉积低介电常数层之前在非平面表面上执行预处理过程之后，和/或在沉积低介电常数层之后，可以检查衬底。

根据本公开的示例，转移模块810被构造和布置用于在真空或惰性气氛下在第一反应室802、第二反应室804和第三反应室806与可选的计量室808之间转移衬底(如参考方法100的步骤110所述)。

在本公开的一些实施例中，在蚀刻钝化层(步骤112)之前，即在将衬底转移到图8的半导体处理系统800之前，可以采用附加半导体处理系统(未示出)来执行方法100的步骤。

根据本公开的附加示例，初始半导体处理系统(未示出)用于在导电层中蚀刻多个沟槽。在这样的示例中，初始半导体处理系统可以可选地包括计量室，用于在形成沟槽之后检查衬底，以确认导电层中沟槽的临界尺寸。在一些实施例中，将衬底从初始半导体处理系统转移到附加半导体处理系统，其包括被构造和布置用于在多个导电元件上执行预处理过程的第一反应室以及被构造和布置用于沉积钝化层的第二反应室。在一些实施例中，将衬底从初始半导体处理系统转移到附加半导体处理系统，其包括被构造和布置用于沉积钝化层的第一反应室。

根据本公开的另外示例，附加处理系统可以包括被构造和布置用于在导电层中蚀刻多个沟槽的第一反应室、被构造和布置用于在钝化层形成之前在多个沟槽上执行预处理过程的第二反应室以及被构造和布置用于沉积钝化层的第三反应室。

根据本公开的示例，附加半导体处理系统可以包括被构造和布置用于在导电层中蚀刻多个沟槽的第一反应室以及被构造和布置用于沉积钝化层的第二反应室。

为了总结本发明和相对于现有技术实现的优点，上面已经描述了本发明的某些目的和优点。当然，应该理解，根据本发明的任何特定实施例，不一定可以实现所有这些目的或优点。因此，例如，本领域技术人员将认识到，本发明可以实现或优化本文教导或建议的一个优点或一组优点的方式实施或执行，而不必实现本文教导或建议的其他目的或优点。

所有这些实施例都在这里公开的本发明的范围内。从下面参照附图对某些实施例的详细描述中，这些和其他实施例对于本领域技术人员来说将变得显而易见，本发明不限于所公开的任何特定实施例。

Claims (20)

1.一种在包括导电层的衬底上形成互连结构的方法，该方法包括：

在导电层中形成多个沟槽，沟槽延伸穿过导电层至衬底，从而形成多个导电元件；

在多个导电元件上形成钝化层；

将衬底从第一半导体处理系统转移到第二半导体处理系统；

去除钝化层；以及

用低介电常数层填充多个沟槽。

2.根据权利要求1所述的方法，其中，在所述导电层中形成所述多个沟槽和形成所述钝化层的步骤在所述第一半导体处理系统中执行。

3.根据权利要求1所述的方法，其中，在所述第一半导体处理系统中执行形成所述钝化层的步骤。

4.根据权利要求3所述的方法，还包括在形成所述钝化层之前，在所述多个导电元件上执行预处理过程。

5.根据权利要求3所述的方法，还包括在形成所述钝化层之后检查衬底。

6.根据权利要求3所述的方法，其中，在形成所述钝化层之后，将衬底从所述第一半导体处理系统转移到所述第二半导体处理系统。

7.根据权利要求6所述的方法，其中，去除所述钝化层和用所述低介电常数层填充所述多个沟槽的步骤在所述第二半导体处理系统中执行。

8.根据权利要求7所述的方法，其中，去除所述钝化层和用所述低介电常数层填充所述多个沟槽的步骤在单个反应室中执行。

9.根据权利要求8所述的方法，还包括在去除所述钝化层之后并且在用所述低介电常数层填充所述多个沟槽之前，在所述多个导电元件上执行预处理过程。

10.根据权利要求1所述的方法，其中，所述钝化层密封地沉积在所述多个沟槽和所述多个导电元件上，从而密封多个沟槽和多个导电元件。

11.根据权利要求1所述的方法，其中，所述钝化层选自元素金属，例如钨、钼、钌或钽，氮化物，例如氮化硅、氮化钛或氮化钽，氧化物，例如氧化硅或氧化铝，或碳化物，例如碳化硅。

12.一种在包括器件区域的衬底上形成互连结构的方法，该方法包括：

在衬底上沉积导电层；

在导电层中蚀刻多个沟槽，沟槽延伸穿过导电层至衬底，从而形成包括多个导电元件和多个沟槽的非平面表面；

在非平面表面上沉积钝化层；

将衬底从第一半导体处理系统转移到第二半导体处理系统；

蚀刻钝化层以去除钝化层并暴露非平面表面；以及

直接在非平面表面上沉积低介电常数层，以用低介电常数层填充多个沟槽。

13.根据权利要求12所述的方法，其中，沉积所述钝化层的步骤在所述第一半导体处理系统中执行。

14.根据权利要求13所述的方法，还包括在沉积所述钝化层之前，在所述多个导电元件上执行预处理过程。

15.根据权利要求13所述的方法，其中，在形成所述钝化层之后，将衬底从所述第一半导体处理系统转移到所述第二半导体处理系统。

16.根据权利要求15所述的方法，其中，蚀刻所述钝化层和沉积所述低介电常数层的步骤在所述第二半导体处理系统中执行。

17.根据权利要求16所述的方法，其中，蚀刻所述钝化层和沉积所述低介电常数层的步骤在单个反应室中进行。

18.一种半导体处理系统，包括：

第一反应室，其被构造和布置用于蚀刻设置在衬底的非平面表面上的钝化层，非平面表面包括多个导电元件和多个沟槽；

第二反应室，其被构造和布置成在非平面表面上沉积低介电常数层之前，在非平面表面上执行预处理过程；

第三反应室，其被构造和布置用于在非平面表面上沉积低介电常数层；

转移模块，其被构造和布置用于在第一反应室、第二反应室和第三反应室之间移动衬底，同时将衬底保持在真空或惰性气体环境中；

一个或多个前体/反应物源，其可操作地与第一反应室、第二反应室和第三反应室中的每个联接；以及

控制器，其被构造和布置用于使半导体处理系统形成互连结构。

19.根据权利要求18所述的半导体处理系统，其中，所述第一反应室和所述第三反应室包括单个反应室，其被构造和布置用于蚀刻所述钝化层和沉积所述低介电常数层。

20.根据权利要求18所述的半导体处理系统，还包括计量室，其被构造和布置用于在蚀刻所述钝化层之后和/或沉积所述低介电常数层之后检查衬底。